JP2000188560A

JP2000188560A - フィルタ回路

Info

Publication number: JP2000188560A
Application number: JP36570198A
Authority: JP
Inventors: Yuichi Umeda; 裕一梅田
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 1998-12-22
Filing date: 1998-12-22
Publication date: 2000-07-04

Abstract

(57)【要約】【課題】 W-CDMAで要求される応答速度を有し、マッチ
トフィルタを構成するために必要なサンプリング精度を
確保しつつ、消費電力を押さえて携帯端末で使用可能
な、拡散符号の変更可能なスイッチトカレント型のフィ
ルタ回路を提供する。【解決手段】 V-I変換回路2は外部から入力される入力
信号VDの電圧値「Vin」を電流値「Iin」に変換し、電流
信号IDとして電流伝達回路3へ出力する。電流伝達回路3
はタイミング制御回路4のタイミング信号でV-I変換回路
2から時系列に入力される電流信号IDを複製し、各々積
算記憶回路INT1〜INTnへ並列出力する。積算記憶回路IN
T1〜INTnは、電流伝達回路3からタイミング信号TSに同
期して、並列に入力される電流信号IDに、演算係数制御
回路7から位相をずらせて供給される係数K1〜Kn,係数KB
1〜KBnが乗算された電流値を各々積算して記憶する。セ
レクタ6は、積算記憶回路INT1〜INTnから積算された電
流値をずれた位相の順に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主に電池駆動とな
る携帯情報端末に用いられる低消費電力型のフィルタ回
路に係わるものである。

【０００２】

【従来の技術】最近、普及率が増加している携帯電話等
の通信端末においては、通話エリアの拡大および通話時
間の延長だけでなく、マルチメディアに対応するための
通信情報量の増加により、通信容量の拡大および通信品
質の向上が求められている。

【０００３】そして、上述した要求に対する対応策とし
ては、アメリカおよび韓国等で普及し始めている符号分
割多重通信方式（ＣＤＭＡ;Code Division Multiple Ac
cess）技術をベースとした通信方式ＩＳ−９５が、より
良いサービスを提供できる技術として注目されている。

【０００４】ＣＤＭＡ方式は、ユーザ数が符号同期の設
定が可能な限り許容可能であり、耐干渉性、信号秘匿、
耐フェージング性にも優れており、広範囲な利用が行わ
れつつある。さらに、次世代の通信方式として高速のデ
ータ通信サービスを対象とした高帯域（Ｗ;Wide Band）
−ＣＤＭＡ方式などが提案されている。

【０００５】しかし、アメリカおよび韓国で行われてい
るＣＤＭＡ方式は、基地局間同期システムであり、ＧＰ
Ｓ（Global Positioning System）により離れた基地局
間の信号の送信タイミングの同期をとる必要がある。こ
のため、地下施設および屋内等の人工衛星からの届きに
くい地域の多い場所においては、前記の基地局間同期を
必要とするＣＤＭＡ方式を用いることができない。

【０００６】そこで、この対応策としては、Ｗ−ＣＤＭ
Ａ方式の特徴の一つである基地局間非同期システムが提
案されいる。このＷ−ＣＤＭＡ方式は、ＧＰＳによる同
期を取る必要がないため、地下施設および屋内等におい
て使用が可能となる利点がある。この基地局間非同期の
Ｗ−ＣＤＭＡ方式を実現するためには、各ユーザ固有の
拡散符号に対して高速に初期同期を確立しなければなら
ないため、スペクトラム拡散された信号を高速に復号し
て各ユーザ固有の拡散符号と比較するマッチトフィルタ
等の新しい機能が必要となる。

【０００７】このマッチトフィルタを構成する方法とし
ては、以下に示す３種類の方法が提案されている。受信されたベースバンド信号をＡ／Ｄ（アナログ／
デジタル）変換して多ビットのデジタル処理によるデジ
タルマッチトフィルタ表面波（ＳＡＷ;Surface Acoustic Wave）デバイス
の物理的パターンで特性が決定されるＳＡＷマッチトフ
ィルタＣＭＯＳ（複合型金属酸化膜半導体）トランジスタ
アンプと制御スイッチで構成されたアナログ・デジタル
混在型のＣＭＯＳマッチトフィルタ

【０００８】のアナログ・デジタル混在型のＣＭＯＳ
マッチトフィルタとしては、例えば、図１２に示す構成
のマッチトフィルタがある。端子Ｔ５００から時系列に
入力される電圧信号Ｄinは、順次ホールドブロックＨＧ
1及びホールドブロックＨＧ2のサンプルホールド回路Ｈ
1〜サンプルホールド回路Ｈ12において保持される。そ
して、乗算器ＭＬ1〜乗算器ＭＬ12は、各々対応するサ
ンプルホールド回路Ｈ1〜サンプルホールド回路Ｈ12に
保持されている電圧信号Ｄinと、シフトレジスタＳＲＧ
におけるラッチ回路Ａ1〜ラッチ回路Ａ12に保持されて
いる係数データとの乗算を行う。

【０００９】次に、加算回路ＡＤは、所定のタイミング
毎に、乗算器ＭＬ1〜乗算器ＭＬ12の出力する乗算結果
を加算して、加算結果として加算電圧信号をホールド回
路ＨＤＬへ出力する。そして、ホールド回路ＨＤＬは、
前記所定のタイミング毎に、入力される加算電圧信号を
保持する。ここで、シフトレジスタＳＲＧは、デジタル
回路で構成されており、前記所定のタイミング毎に、ラ
ッチしている係数データが矢印Ｚ方向に１ビットずつシ
フトされる。これにより、乗算器ＭＬ1〜乗算器ＭＬ12
に乗ぜられる係数データは、サンプルホールド回路Ｈ1
〜サンプルホールド回路Ｈ12に保持される、時系列に変
化する電圧信号Ｄinに対応して変化させることが出来
る。

【００１０】この図１２のホールド回路Ｈ1〜ホールド
回路Ｈ12及び乗算器ＭＬ1〜乗算器ＭＬ12には、図１３
に示すＣＭＯＳオペアンプ８００が用いられている。こ
こで、この図１３に示すオペアンプ８００は、ＣＭＯＳ
インバータにより構成されている。また、ＣＭＯＳマッ
チトフィルタにおいては、ＭＯＳスイッチ８０１により
接続が制御される入力キャパシタ８０２を介挿させて単
一または複数の入力信号を結合させることにより、オペ
アンプ８００へ信号を入力させている。そして、オペア
ンプ８００は、電荷保持用キャパシタ８０３が電荷を蓄
積することにより、入力された電圧Ｖinを出力電圧Ｖou
tとして保持する。

【００１１】この図１３に示す構成を基本回路として、
サンプルホールド回路、乗算回路や加減算回路等の演算
回路に応用することにより、ＣＭＯＳマッチトフィルタ
の機能を構成することが可能となる。例えば、この基本
回路を用いることで、図１４に示す加減算回路を構成す
ることができる。この加減算回路は、積分回路が電圧を
逆転させて出力させることを利用し、積分回路８１０お
よび積分回路８１１をキャパシタ８１２を介挿させて直
列に接続させることにより実現されている。積分回路８
１０のオペアンプ８３１と、積分回路８１１のオペアン
プ８３２とは、図１３のオペアンプ８００と同様にＣＭ
ＯＳインバータにより構成されている。

【００１２】図１４に示すように複数入力の結合は、そ
れぞれの入力電圧、例えば入力電圧Ｖ1、入力電圧Ｖ2、
入力電圧Ｖ3および入力電圧Ｖ4をおのおの個別の入力キ
ャパシタ８１５、入力キャパシタ８１６、入力キャパシ
タ８１７および入力キャパシタ８１８により結合するこ
とにより、加算回路と同等の働きを有する。ここで、出
力電圧Ｖoutは、以下に示す式により得られる値であ
る。Ｖout＝（Ｃ1・Ｖ1＋Ｃ2・Ｖ2−Ｃ3・Ｖ3−Ｃ4・Ｖ4）
／Ｃ上記の式において、Ｃは、キャパシタ８１３およびキャ
パシタ８１４の容量値である。また、「Ｃ」は電荷保持
用キャパシタ８１３および電荷保持用キャパシタ８１４
の容量値である。さらに、「Ｃ1」、「Ｃ2」、「Ｃ3」
および「Ｃ4」は、それぞれ入力キャパシタ８１５、入
力キャパシタ８１６、入力キャパシタ８１７および入力
キャパシタ８１８の容量値である。また、入力電圧Ｖ
1、入力電圧Ｖ2、入力電圧Ｖ3および入力電圧Ｖ4は、そ
れぞれＭＯＳスイッチ８２１、ＭＯＳスイッチ８２２、
ＭＯＳスイッチ８２３およびＭＯＳスイッチ８２４によ
り入力される。

【００１３】次に、図１３および図１４に用いられてい
るオペアンプ８００、オペアンプ８３１およびオペアン
プ８３２、は、図１５に示す様にＣＭＯＳインバータ８
４０，８４１，８４２が３段直列に接続されて構成され
ている。ここで、ＣＭＯＳインバータ８４０は、ｐチャ
ンネルＭＯＳトランジスタ８４０pとｎチャンネルＭＯ
Ｓトランジスタ８４０nとで構成されている。また、Ｃ
ＭＯＳインバータ８４１は、ｐチャンネルＭＯＳトラン
ジスタ８４１pとｎチャンネルＭＯＳトランジスタ８４
１nとで構成されている。さらに、ＣＭＯＳインバータ
８４２は、ｐチャンネルＭＯＳトランジスタ８４２pと
ｎチャンネルＭＯＳトランジスタ８４２nとで構成され
ている。また、ＭＯＳ能動負荷としてのｐチャンネルＭ
ＯＳトランジスタ８４５、ｎチャンネルＭＯＳトランジ
スタ８４６、抵抗８４３およびキャパシタ８４４は、オ
ペアンプの発信を防止するため位相余裕を確保するため
に設けられている。この方式のオペアンプは、約５０ｄ
Ｂのゲインが得られる。

【００１４】

【発明が解決しようとする課題】上述したのデジタル
マッチトフィルタは、デジタル回路により構成されるた
め、比較的容易に実現できる。しかしながら、このデジ
タルマッチトフィルタは、膨大なシフトレジスタや加減
算回路を構成する必要があるため回路規模が大きくな
り、これに伴い消費電力が１Ｗを超えてしまい電池駆動
を行うことが困難である。また、デジタルマッチトフィ
ルタは、スペクトラム拡散されたまま高速に入力される
信号を直接Ａ／Ｄ変換する。このため、デジタルマッチ
トフィルタは、このＡ／Ｄ変換を行うことによる消費電
流が無視できない大きさとなり、ユーザ数を増加させる
ために拡散符号の多ビット化を行うことにより消費電流
が増加してしまう欠点を有する。

【００１５】さらに、Ｗ−ＣＤＭＡにおいては、拡散符
号が最低でも１２８ビット必要であり、かつ検出対象と
なるこの拡散符号がショートコードおよびロングコード
の２種類が必要である。しかしながら、上述したのＳ
ＡＷマッチトフィルタは、拡散符号に対するビットが固
定であり、拡散符号が変更可能なプログラマブルな構成
とすることができない。

【００１６】次に、の図１２に示すＣＭＯＳマッチト
フィルタは、入力信号をキャパシタを介して直接に積分
回路に入力させるため、スイッチトキャパシタ回路と良
く似ている。このため、このＣＭＯＳマッチトフィルタ
は、入力信号をアナログ量として高い精度により直接処
理することができるため、高速なＡ／Ｄ変換機能を必要
とせず、回路規模を小さくでき消費電流を削減すること
ができる。しかしながら、ＣＭＯＳマッチトフィルタ
は、図１５に示すようにＣＭＯＳインバータを３段直列
に接続してオペアンプを形成している。このため、ＣＭ
ＯＳインバータに貫通電流が流れる電圧の信号がゲート
に入力されると、サンプルホールド回路の消費電流は大
幅に増加してしまう。また、制御信号がＭＯＳスイッチ
のゲート電極に加えられることで、ソースおよびドレイ
ンに誤差電荷の発生するクロックフィードスルーによ
り、電荷保持キャパシタに保持される電荷が影響を受け
る。このため、電荷保持キャパシタは、入力電圧に対応
する電荷のサンプリング精度を保持するため、誤差電荷
を無視できる程度の大きさが必要であり、許容誤差の大
きさにより面積が制限される。

【００１７】この結果、ＣＭＯＳインバータのスイッチ
ング時において、電荷保持用キャパシタへ充電させるた
め、ＣＭＯＳインバータに貫通電流の流れる範囲の電圧
が、継続してゲートへ入力される時間が長くなり、オペ
アンプの消費電力は増加する。従って、上述した〜
に記載した回路構成において、Ｗ−ＣＤＭＡ方式に対す
る動作速度の仕様を満足させ、かつ回路全体の消費電力
を低減させることは、前述したような回路の構成上困難
である。このため、電池駆動の携帯情報端末に用いた場
合、この携帯情報端末の使用時間が大幅に制限される問
題がある。

【００１８】本発明はこのような背景の下になされたも
ので、Ｗ−ＣＤＭＡで要求される応答速度を有し、マッ
チトフィルタを構成するために必要なサンプリング精度
を確保しつつ、消費電力を押さえることにより携帯端末
で使用可能な、拡散符号の随時変更可能なスイッチトカ
レント型のフィルタ回路を提供することにある。

【００１９】

【課題を解決するための手段】本発明のフィルタ回路
は、時系列に入力される電流信号を、複数の並列信号線
のそれぞれに分配する電流信号分配手段と、前記並列信
号線毎に設けられ、分配された前記電流信号と並列信号
線の並列順序に位相をずらした所定の係数データとに基
づき得た信号パターンを記憶する複数の信号記憶手段
と、前記ずらした位相の順に並んでいる前記信号記憶手
段から、そのずらした位相の順に該信号記憶手段に記憶
されている前記信号パターンを出力させる出力選択手段
とを具備することを特徴とする。かかる構成により、本
発明のフィルタ回路は、並列信号線へ時系列に入力され
る電流信号に、並列信号線の並び順にずらした位相の係
数データを乗算し信号処理を行うため、同一の値の電流
信号に対して前記信号記憶手段毎に、異なった信号処理
を行うことが出来る。すなわち、本発明のフィルタ回路
は、１つのみの構成で、時系列に入力される電流信号に
対して、並列処理により、前記信号記憶手段毎に異なっ
た係数データによる信号処理を行い、前記出力選択手段
により前記信号記憶手段から、順次異なった信号処理結
果の信号パターンを位相順に取り出すことが可能であ
る。

【００２０】本発明のフィルタ回路は、前記信号憶手段
が、前記信号線毎に順次送られた前記電流信号に所定の
係数データを乗算する乗算手段と、該乗算手段の乗算結
果を積算して積算結果の電流積算値を記憶する積算記憶
手段とからなることを特徴とする。かかる構成により、
本発明のフィルタ回路は、時系列に入力される電流信号
を積算しつつ、保持するため、デジタル信号に変換して
記憶させる場合に比較して演算部と記憶部とを構成する
回路規模が小さくなり、デジタル回路のみで構成した場
合に比較して回路の形成面積を削減できる。また、本発
明のフィルタ回路は、サンプリング以外の期間以外は積
算記憶手段のみに電流を供給すればよく、かつサンプリ
ング時に積算処理を行うため、フィルタ回路全体の駆動
電流を削減することができる。

【００２１】また、本発明のフィルタ回路は、前記積算
記憶手段毎に位相をずらせた拡散符号が供給され、時系
列に入力される前記電流信号に乗算された後に積算処理
を行うため、前記積算記憶手段がリアルタイムにマッチ
トフィルタ処理を行うことができる。さらに、本発明の
フィルタ回路は、前記タイミング信号の入力毎に、前記
位相の順に前記積算記憶手段を選択し、該積算記憶手段
に記憶されている前記電流積算値を出力させるため、マ
ッチトフィルタに用いた場合、各ユーザ固有の拡散符号
に対して、リアルタイムに同期を取ることが可能とな
る。

【００２２】さらにまた、本発明のフィルタ回路は、前
記積算記憶手段が積算する前記電流信号に乗算される係
数データを、前記タイミング信号毎に各々の前記積算記
憶手段へ出力する係数データ制御手段を具備するため、
各々の前記積算記憶手段において別々のフィルタ処理を
行うことができるので、リアルタイムに複数のフィルタ
処理が並列に行え、特にマッチトフィルタに用いた場合
には、位相毎の相関の度合いがリアルタイムに検出でき
る効果がある。

【００２３】本発明のフィルタ回路は、また、前記積算
記憶手段において所定の測定期間に積算された前記電流
積算値と、予め設定された基準電流値とを比較し、該電
流積算値が該基準電流値以上の値である場合に該積算記
憶手段に積算処理を継続させ、該電流積算値が該基準電
流値を下回る値の場合に該積算記憶手段に積算処理を中
断させ、積算処理が中断された積算記憶手段に次のタイ
ミング信号に同期させて、前記電流信号の新たな積算処
理を開始させる積算値判断手段を具備するため、相関の
低い位相の検出を途中で中断し、中断させた積算値判断
手段に新たな位相の検出を行わせることができ、並列に
設ける積算記憶手段を減少させることができる。この結
果、本発明のフィルタ回路は、並列に設ける積算記憶手
段を減少させことができるため、回路の構成規模を縮小
させ、かつ並列に動作する積算記憶手段が減少すること
で消費電力を減少させることができる。

【００２４】また、本発明のフィルタ回路は、前記電流
信号分配手段が前記電流信号を複製する複数のカレント
ミラー回路を具備する構成のため、前記カレントミラー
回路から前記信号線に接続された前記積算記憶手段へ、
フィルタ回路に入力された電流信号と等しい値の電流値
を供給することができる。さらに、本発明のフィルタ回
路は、前記積算記憶手段が前記電流信号の積算された前
記電流積算値を保持するカレントミラー回路を具備する
構成のため、カレントミラー回路に入力された電流信号
と等しい値の電流が流れるので、入力される電流信号の
電流値と同一の電流値を積算していくことができる。

【００２５】さらにまた、本発明のフィルタ回路は、前
記積算記憶手段が前記電流信号の積算処理を行っていな
い場合、前記電流信号分配手段に対する駆動電流の供給
を停止する駆動電流停止手段を具備する構成のため、連
続的に駆動して不必要な電流をこの電流信号分配手段へ
供給することが無くなり、全体的な消費電流を削減する
ことが可能となる。本発明のフィルタ回路は、さらにま
た、入力される電圧信号を前記電流信号分配手段に入力
される前記電流信号に変換する電圧／電流変換手段を具
備する構成により、Ａ／Ｄ変換により生成したデジタル
データを大規模なレジスタへ記憶するのではなく、前記
保持手段において電流信号として電流値により記憶する
ため、電圧情報として例えばスイッチトキャパシタやデ
ジタル回路において記憶させるために必要な回路構成に
比較して小さい面積で回路を形成することができ、かつ
スイッチトキャパシタに充電する必要もないため処理速
度も向上する。

【００２６】また、本発明のフィルタ回路は、前記選択
手段の出力する電流信号の電流積算値を電圧信号へ変換
する電流／電圧変換手段を具備する構成により、電流信
号の形態において情報の保持および演算処理を行った結
果の電流信号を、次段の電圧信号で動作する各回路へ供
給するために必要な電圧信号へ変換した後、次段の電圧
信号の処理に用いることができる。さらに、本発明のフ
ィルタ回路は、前記電流／電圧変換手段が演算結果の電
流信号電流値を電圧値に変換する率を調整することがで
きるので、常に変換結果に線形性を保たせることが可能
となり、このため電流信号の電流値よらず安定して動作
する。

【００２７】同様に、本発明のフィルタ回路は、前記電
圧／電流変換手段が入力される電圧情報の電圧値を電流
値に変換する率を調整することができるので、常に変換
結果に線形性を保たせることが可能となり、このため電
圧信号の電圧値よらず安定して動作する。さらに、本発
明のフィルタ回路は、前記電圧／電流変換手段が変換以
外のときに駆動電流が切断されるので、不必要な電流消
費が無くなり全体的に消費電力が減少する。同様に、本
発明のフィルタ回路は、前記電流／電圧変換手段が変換
以外のときに駆動電流が切断されるので、不必要な電流
消費が無くなり全体的に消費電力が減少する。

【００２８】また、本発明のフィルタ回路は、少なくと
も２つの前記積算記憶手段が直列に接続され、後段の積
算記憶手段が前段の積算記憶手段より長い積算期間を有
することを特徴とする構成により、相関を検出するため
の積算演算において、積算結果の出力値を入力に加えて
（演算ループ）積算処理を複数回行っていくと演算毎に
演算ループにおける誤差が生成され、積算電流値に含ま
れる誤差分が大きくなるが、積算記憶手段を２段とし、
後段の累積演算では間隔を置いてサンプリングし、この
積算記憶手段間の転送回数を減少させることで、最終的
に求められる積算電流値の精度が向上する。

【００２９】さらに、本発明の多重通信装置は、積算記
憶手段での電流信号のフィードバックのループゲインが
「１」以下に設定されているため、余分な電圧増幅がさ
れないので、フィードバックループにおける電流信号の
積算演算の繰り返し処理におけるオフセット成分が指数
関数的に増大していく現象を防止する効果がある。

【００３０】本発明の多重通信装置は、受信された電波
が変換されて得られる電気信号のフィルタ処理を行う請
求項１ないし請求項１０のいずれかに記載のフィルタ回
路からなる受信部を有する構成により、上述してきたよ
うに低消費電流のフィルタ回路であるため、携帯電話な
どの携帯情報機器に搭載した場合に長時間に渡り使用が
可能であり、かつ高速動作が可能なフィルタ回路である
ため、Ｗ−ＣＤＭＡの仕様を満足する送受信動作が可能
となる。

【００３１】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よるフィルタ回路１の構成を示すブロック図である。こ
の図において、２はＶ−Ｉ変換回路であり、外部から端
子Ｔ１に入力される入力信号ＶＤの電圧値「Ｖin」を対
応する電流値「Ｉin」に変換し、この電流値「Ｉin」の
電流を電流信号ＩＤとして電流伝達回路２へ出力する。
電流伝達回路３は、タイミング制御回路４からのタイミ
ング信号により、Ｖ−Ｉ変換回路２から時系列に入力さ
れる電流信号ＩＤを複製し、各々積算記憶回路ＩＮＴ1
〜積算記憶回路ＩＮＴnへ並列に出力する。

【００３２】積算記憶回路ＩＮＴ1〜積算記憶回路ＩＮ
Ｔnは、電流伝達回路３からタイミング信号ＴＳに同期
して時間順に、並列に入力される電流値「Ｉin」の電流
信号ＩＤに演算係数制御回路７から供給される係数Ｋ1
〜係数Ｋn及び係数ＫＢ1〜係数ＫＢnが順に乗算された
電流値を各々積算して記憶する。すなわち、積算記憶回
路ＩＮＴ1〜積算記憶回路ＩＮＴnは、タイミング制御回
路４からの制御信号に基づき、タイミング信号ＴＳに同
期して入力される電流信号ＩＤの電流値「Ｉin」の積算
を、各々タイミング信号毎に位相をずらせて行い、位相
のずれた周期における積算結果を、各々積算電流信号Ｉ
ＤＳ1〜積算電流信号ＩＤＳnとして記憶する。例えば、
ｎビットの信号を１周期とすると、積算記憶回路ＩＮＴ
1が、１周期目の１ビット〜ｎビットまで積算するとし
た場合、積算記憶回路ＩＮＴ2は１周期目の２ビット〜
２周期目の１ビットまで積算し、……、積算記憶回路Ｉ
ＮＴnは１周期目のｎビット〜２周期目の（ｎ−１）ビ
ットまでの積算処理を行う。

【００３３】例えば、図２に示す様に、積算記憶回路毎
に積算処理を行う位相がずれている。図２は、積算記憶
回路ＩＮＴ１〜積算記憶回路ＩＮＴ３の積算処理の動作
を示すタイミングチャートである。図２（ａ）が積算記
憶回路ＩＮＴ１の積算処理を示しており、時刻ｔａ0〜
時刻ｔａ1までの時間ＴR1はセレクタ６へ積算電流信号
ＩＤＳ１を出力し、積算記憶回路ＩＮＴ１の記憶内容を
リセットしている。そして、積算記憶回路ＩＮＴ１は、
時刻ｔａ1から時刻ｔａn+1までの時間ＴACM1の間、ビッ
ト１〜ビットｎまでの電流信号ＩＤに係数Ｋ1〜係数Ｋn
までの係数が順に乗算された電流値の積算を行う。同様
に、図２（ｂ）が積算記憶回路ＩＮＴ２の積算処理を示
しており、時刻ｔａ1〜時刻ｔａ2までの時間ＴR2はセレ
クタ６へ積算電流信号ＩＤＳ２を出力し、積算記憶回路
ＩＮＴ２の記憶内容をリセットしている。そして、積算
記憶回路ＩＮＴ２は、時刻ｔａ2から時刻ｔａn+2までの
時間ＴACM2の間、ビット２〜ビットｎ及び次の周期のビ
ット１（ビットｎ＋１）までの電流信号ＩＤに係数Ｋ1
〜係数Ｋnまでの係数が順に乗算された電流値の積算を
行う。

【００３４】さらに、図２（ｃ）が積算記憶回路ＩＮＴ
３の積算処理を示しており、時刻ｔａ2〜時刻ｔａ3まで
の時間ＴR3はセレクタ６へ積算電流信号ＩＤＳ３を出力
し、積算記憶回路ＩＮＴ３の記憶内容をリセットしてい
る。そして、積算記憶回路ＩＮＴ３は、時刻ｔａ3から
時刻ｔａn+3までの時間ＴACM3の間、ビット３〜ビット
ｎ及び次の周期のビット２（ビットｎ＋２）までの電流
信号ＩＤに係数Ｋ1〜係数Ｋn及び係数ＫＢ1〜係数ＫＢn
までの係数が順に乗算された電流値の積算を行う。図２
（ａ）〜図２（ｃ）で示したように、各々の積算記憶回
路の積算処理の周期は、電流信号ＩＤの入力単位の１ビ
ット分の位相がずれている。さらに、積算記憶回路ＩＮ
Ｔ1〜積算記憶回路ＩＮＴnは、タイミング制御回路４か
らの制御信号により、各々保持している積算電流信号Ｉ
ＤＳ1〜積算電流信号ＩＤＳnをセレクタ６へ出力する。

【００３５】セレクタ６は、タイミング制御回路４から
のタイミング信号ＴＳにより、積算記憶回路ＩＮＴ1〜
積算記憶回路ＩＮＴnから各々入力される積算電流信号
ＩＤＳ1〜積算電流信号ＩＤＳnをＩ−Ｖ変換回路８へ順
次出力する。例えば、セレクタ６は、タイミング制御回
路４からのタイミング信号ＴＳで、積算記憶回路ＩＮＴ
1に記憶されている積算電流信号ＩＤＳ1をＩ−Ｖ変換回
路８へ出力し、次のタイミング信号ＴＳで、積算記憶回
路ＩＮＴ2に記憶されている積算電流信号ＩＤＳ2をＩ−
Ｖ変換回路８へ出力する。

【００３６】演算係数制御回路７は、タイミング制御回
路４からのタイミング信号により、積算記憶回路ＩＮＴ
1〜積算記憶回路ＩＮＴn各々へ係数Ｋ及び係数ＫＢを出
力する。この係数Ｋは係数Ｋ1〜係数Ｋnがあり、係数Ｋ
Ｂは係数ＫＢ1〜係数ＫＢnがある。係数Ｋ1は例えば
「Ｌ」または「Ｈ」のレベルを有する信号である。係数
ＫＢ1は係数Ｋ1の逆の極性を有している。同様に、係数
Ｋ2〜係数Ｋnは、「Ｌ」または「Ｈ」のレベルを有する
信号である。係数ＫＢ2〜係数ＫＢnは、各々係数Ｋ2，
〜，係数Ｋnの逆の極性を有している。また、演算係数
制御回路７は、積算記憶回路ＩＮＴ1〜積算記憶回路Ｉ
ＮＴnへ位相をずらせて、各々係数Ｋ1〜係数Ｋnを出力
する。ここで、係数ＫＢ1は、係数Ｋ1の逆の極性を有し
ている。すなわち、係数Ｋ1が「Ｈ」レベルの場合は、
係数ＫＢ1が「Ｌ」レベルとなる。係数Ｋ1と係数ＫＢ1
とは、ペアで積算記憶回路ＩＮＴ１〜積算記憶回路ＩＮ
Ｔｎへ各々供給される。また、他の係数Ｋ2〜係数Ｋn係
数とＫＢ2〜係数ＫＢnとの関係も同様である。すなわ
ち、積算記憶回路ＩＮＴ1に、係数Ｋ1及び係数ＫＢ1が
供給されているとき、積算記憶回路ＩＮＴ2はリセット
及び出力状態にあり、……、積算記憶回路ＩＮＴnに
は、係数Ｋ２及び係数ＫＢ２が供給されている。また、
積算記憶回路ＩＮＴ1に、係数Ｋ2及び係数ＫＢ２が供給
されているとき、積算記憶回路ＩＮＴ2には、係数Ｋ1及
び係数ＫＢ1が供給され、……、積算記憶回路ＩＮＴnに
は、係数Ｋ3及び係数ＫＢ3が供給されている。

【００３７】例えば、図２に示すように係数Ｋ1〜係数
Ｋn（及び係数ＫＢ1〜係数ＫＢn）は、演算係数制御回
路７から積算記憶回路ＩＮＴ１〜積算記憶回路ＩＮＴ３
へ供給される。ここで、係数Ｋ1及び係数ＫＢ1は、積算
記憶回路ＩＮＴ１ではビット１に乗ぜられ（図２
（ａ））、積算記憶回路ＩＮＴ２ではビット２に乗ぜら
れ（図２（ｂ））、積算記憶回路ＩＮＴ３ではビット３
に乗ぜられている（図２（ｃ））。すなわち、係数Ｋ1
〜係数Ｋn及び係数ＫＢ1〜係数ＫＢnは、積算記憶回路
ＩＮＴ１〜積算記憶回路ＩＮＴｎの積算処理を行う周期
の位相に合わせて、積算記憶回路ＩＮＴ１〜積算記憶回
路ＩＮＴｎへ各々供給される。Ｉ−Ｖ変換回路８は、タ
イミング信号毎に入力される積算電流信号ＩＤＳ1〜積
算電流信号ＩＤＳnの電流値を電圧値へ変換し、この変
換結果として合成電圧信号ＶＤＳを図示しない外部回路
へ出力する。

【００３８】９はレベル制御電流切断部であり、タイミ
ング制御回路４からの制御回路により、入力信号ＶＤを
電流信号ＩＤへ変換するときの変換レベルを調整する。
この変換レベルは、信号レベル検出信号をサンプリング
することにより、最終的な積算電流信号ＩＤＳ1〜積算
電流信号ＩＤＳnの電流値が規定値を超えない値に設定
される。すなわち、レベル制御電流切断部９は、制御信
号をＶ−Ｉ変換回路２へ出力し、Ｖ−Ｉ変換回路２の変
換レベルを調整する。また、レベル制御電流切断部９
は、タイミング制御回路４からの制御信号により、Ｖ−
Ｉ変換を行わない時にＶ−Ｉ変換回路２へ制御信号を出
力し、Ｖ−Ｉ変換回路２における駆動電流の供給を停止
する。

【００３９】１０はレベル制御電流切断部であり、タイ
ミング制御回路４からの制御信号により、積算電流信号
ＩＤＳ1〜積算電流信号ＩＤＳnを各々合成電圧信号ＶＤ
Ｓへ変換するときの変換レベルを調整する。この変換レ
ベルは、信号レベル検出信号をサンプリングすることに
より、最終的な合成電圧信号ＶＤＳの電圧値が規定値を
超えない値に設定される。また、レベル制御電流切断部
１０は、タイミング制御回路４からの制御信号により、
Ｉ−Ｖ変換を行わない時にＩ−Ｖ変換回路８への駆動電
流の供給を停止する。

【００４０】また、図３を用いて図１に示すＶ−Ｉ変換
回路２の説明を行う。図３は図１におけるＶ−Ｉ変換回
路２の構成を示すブロック図である。この図において、
ＯＰ１は（−）端子と（＋）端子との電圧差を増幅する
オペアンプであり、（＋）端子がＴ１に接続され、
（−）端子が可変抵抗器２０２を介して接地されてい
る。２０１は電圧を電流に変換する、可変抵抗器２０２
を介してソース接地されたｎチャネルＭＯＳトランジス
タであり、ドレインが端子Ｔ２に接続され、ゲートがオ
ペアンプＯＰ１の出力端子に接続されている。また、可
変抵抗器２０２は、レベル制御電流切断部９から端子Ｔ
２０２を介して入力される制御信号に従い抵抗値が制御
される。これにより、Ｉ−Ｖ変換回路８は、出力する電
流信号ＩＤを最終的な合成電圧信号ＶＤＳの電圧値が規
定値を超えない値に設定する。

【００４１】本構成は、シンク型と呼ばれるＶ−Ｉ変換
器であるが、ソース型と呼ばれるＶ−Ｉ変換器を用いて
も良い。また、オペアンプＯＰ１は、レベル制御電流切
断部９から端子Ｔ２０１を介して入力される制御信号が
例えば「Ｈ」レベルで入力されると駆動電流が流れなく
なり、同時に出力端子の電圧レベルが「Ｌ」レベルとな
る。これにより、ｎチャネルＭＯＳトランジスタ２０１
は、ゲートに「Ｌ」レベルが入力されるため、オフ状態
となり端子Ｔ２を介して電流が流れない状態となる。

【００４２】次に、図４を用いて電流伝達回路３の説明
を行う。図４は図１における電流伝達回路３の構成を示
すブロック図である。この電流伝達回路３は、カレント
ミラー回路で構成されている。この図において、Ｍ３５
0は端子Ｔ２へドレインが接続されたｐチャネルＭＯＳ
トランジスタであり、ソースが電源ＶＤＤへ接続され、
ゲートにデコーダ３７０から制御信号Ｓ１0が入力され
る。Ｍ３６0はソース接地のｎチャネルＭＯＳトランジ
スタであり、ドレインおよびゲートが共に端子Ｔ２へ接
続されている。

【００４３】Ｍ３５1はソースが電源ＶＤＤへ接続され
たｐチャネルＭＯＳトランジスタであり、ドレインが端
子Ｔ３1に接続され、ゲートにデコーダ３７０から制御
信号Ｓ１1が入力される。同様に、Ｍ３５2〜Ｍ３５nは
ソースが電源ＶＤＤへ接続されたｐチャネルＭＯＳトラ
ンジスタであり、ドレインがおのおの端子Ｔ３2〜端子
Ｔ３nへ接続され、ゲートにデコーダ３７０からおのお
の制御信号Ｓ１2〜制御信号Ｓ１nが入力される。Ｍ３６
1はソース接地のｎチャネルＭＯＳトランジスタであ
り、ドレインが端子Ｔ３1へ接続され、ゲートがｎチャ
ネルＭＯＳトランジスタＭ３６0のゲートに接続されて
いる。同様に、Ｍ３６2〜Ｍ３６nはソース接地のｐチャ
ネルＭＯＳトランジスタであり、ドレインがおのおの端
子Ｔ３2〜端子Ｔ３nへ接続され、ゲートがｎチャネルＭ
ＯＳトランジスタＭ３６0のゲートに接続されている。

【００４４】制御回路３７０は、データサンプリングの
タイミング信号に同期して入力される制御信号Ｓ１によ
り制御される。また、制御回路３７０は、制御信号Ｓ１
1〜制御信号Ｓ１nをおのおのｐチャネルＭＯＳトランジ
スタＭ３５1〜ｐチャネルＭＯＳトランジスタＭ３５nへ
出力する。電流伝達回路３は、制御回路３７０からの制
御信号Ｓ１1〜制御信号Ｓ１nによりｐチャネルＭＯＳト
ランジスタＭ３５1〜ｐチャネルＭＯＳトランジスタＭ
３５nを制御することで、端子Ｔ２から入力される電流
信号ＩＤを各々時系列に端子Ｔ３1〜端子Ｔ３nへ出力す
る。すなわち、電流伝達回路３は、前述したように伝達
させる開始の位相をずらせて並列に次段の積算記憶回路
ＩＮＴ1〜積算記憶回路ＩＮＴnへ電流信号ＩＤを出力す
る。

【００４５】例えば、制御信号Ｓ１1が「Ｌ」レベルの
場合、ｐチャネルＭＯＳトランジスタＭ３５1は、オン
状態となり端子Ｔ２から入力された電流信号ＩＤの電流
値「Ｉin」と逆の極性で、絶対値において等しい電流値
「−Ｉin」の電流信号ＩＤＢを出力する。また、制御信
号Ｓ１1が「Ｈ」レベルの場合、ｐチャネルＭＯＳトラ
ンジスタＭ３５1は、オフ状態となり電源ＶＤＤからの
駆動電流の供給を切断する。他のｐチャネルＭＯＳトラ
ンジスタＭ３５2〜ｐチャネルＭＯＳトランジスタＭ３
５nも同様に制御信号Ｓ１2〜制御信号Ｓ１nがおのおの
「Ｌ」レベルの場合、オン状態となり端子Ｔ２から入力
された電流信号ＩＤと逆の極性で絶対値において等しい
電流値「−Ｉin」の電流信号ＩＤＢを出力する。また、
ｐチャネルＭＯＳトランジスタＭ３５2〜ｐチャネルＭ
ＯＳトランジスタＭ３５nは、制御信号Ｓ１2〜制御信号
Ｓ１nがおのおの「Ｈ」レベルの場合、オフ状態となり
電源ＶＤＤからの駆動電流の供給を切断する。

【００４６】さらに、図４においてフィルタ回路１が電
流信号ＩＤの入力操作を行わない場合、電流伝達回路３
はタイミング制御回路４から入力される制御信号Ｓ１に
より、ｐチャネルＭＯＳトランジスタＭ３５0〜ｐチャ
ネルＭＯＳトランジスタＭ３５nを全てオフ状態とす
る。すなわち、フィルタ回路１が電流信号ＩＤの入力操
作を行わない場合、制御信号Ｓ１0〜制御信号Ｓ１nは全
て「Ｈ」レベルとして制御回路３７０から出力される。

【００４７】次に、図５を用いて積算記憶回路ＩＮＴ1
（ＩＮＴ2〜ＩＮＴn）の説明を行う。図５は、図１にお
ける積算記憶回路ＩＮＴ1（ＩＮＴ2〜ＩＮＴn）の構成
を示すブロック図である。この図において、Ｍ１はカレ
ントミラー回路であり、端子Ｔ４1（Ｔ４2〜Ｔ４n）か
ら入力される電流信号ＩＤの電流値「Ｉin」の極性を逆
にする。ＳＷ１はスイッチング素子であり、端子Ｔ５1
（Ｔ５2〜Ｔ５n）から入力される係数Ｋにより、端子Ｔ
４1（Ｔ４2〜Ｔ４n）と接続端子ＴＴ１との間の接続が
オン／オフされる。

【００４８】次に、図６を用いてスイッチング素子ＳＷ
１の説明を行う。図６は図５におけるスイッチング素子
ＳＷ１の構成を示すブロック図である。この図におい
て、Ｍ３1はドレインが端子Ｔ４1（Ｔ４2〜Ｔ４n）に接
続されているｎチャネルＭＯＳトランジスタであり、ソ
ースが接続端子ＴＴ１へ接続され、ゲートがインバータ
Ｍ３3へ接続されている。Ｍ３2はソースがＴ４1（Ｔ４2
〜Ｔ４n）に接続されているｐチャネルＭＯＳトランジ
スタであり、ドレインが接続端子ＴＴ１へ接続され、ゲ
ートがインバータＭ３3の出力端子と接続されている。
インバータＭ３3入力端子は、端子Ｔ５1（Ｔ５2〜Ｔ５
n）へ接続されている。

【００４９】例えば、演算係数制御回路７（図１）から
端子Ｔ５1を介して入力される係数Ｋが「Ｈ」レベルの
場合、ｎチャネルＭＯＳトランジスタＭ３1及びｐチャ
ネルＭＯＳトランジスタＭ３2がオンし、スイッチング
素子ＳＷ１は、オン状態となり端子Ｔ４1（Ｔ４2〜Ｔ４
n）と接続端子ＴＴ１との間を接続する。また、係数Ｋ
が「Ｌ」レベルの場合、ｎチャネルＭＯＳトランジスタ
Ｍ３1及びｐチャネルＭＯＳトランジスタＭ３2がオフ
し、スイッチング素子ＳＷ１は、オフ状態となり端子Ｔ
４1（Ｔ４2〜Ｔ４n）と接続端子ＴＴ１との間の接続を
切断する。

【００５０】図５において、ＳＷ２はスイッチング素子
であり、演算係数制御回路７から端子Ｔ６1（Ｔ６2〜Ｔ
６n）を介して入力される係数ＫＢにより、カレントミ
ラー回路Ｍ１の出力端子と接続端子ＴＴ１との間の接続
がオン／オフされる。また、スイッチング素子ＳＷ２の
構成は、図６に示したスイッチング素子ＳＷ１と同様で
ある。例えば、端子Ｔ６1から入力される係数ＫＢが
「Ｈ」レベルの場合、スイッチング素子ＳＷ２は、オン
状態となりカレントミラー回路Ｍ１の出力端子と接続端
子ＴＴ１との間を接続する。また、係数ＫＢが「Ｌ」レ
ベルの場合、スイッチング素子ＳＷ２は、オフ状態とな
りカレントミラー回路Ｍ１の出力端子と接続端子ＴＴ１
との間の接続を切断する。

【００５１】ＩＴは積算部であり、サンプルホールド回
路ＳＨ１とサンプルホールド回路ＳＨ１Ｂとで構成され
ている。サンプルホールド回路ＳＨ１が電流信号ＩＤの
電流値「Ｉin」の積算を行い、サンプルホールド回路Ｓ
Ｈ１Ｂが積算結果の積算電流信号ＩＤＳ1の電流値を記
憶する。ここで、スイッチング素子ＳＷ３で形成された
フィードバックループにおいて、積算処理を行う場合
に、このフィードバックループのループゲインが「１」
を越えるとオフセット成分等が指数関数的に増大し、積
算結果が発散してしまう。このため、このフィードバッ
クループのループゲインを「１」以下に設定して回路を
構成する。

【００５２】ＳＷ３はスイッチング素子であり、タイミ
ング制御回路４（図１）から端子Ｔ７1（Ｔ７2〜Ｔ７
n）を介して入力されるフィードバック信号Ｓrにより、
積算部ＩＴの出力端子と積算部ＩＴの入力端子との間の
接続がオン／オフされる。また、スイッチング素子ＳＷ
３の構成は、図６に示したスイッチング素子ＳＷ１と同
様である。例えば、端子Ｔ７1から入力されるフィード
バック信号Ｓrが「Ｈ」レベルの場合、スイッチング素
子ＳＷ３は、オン状態となり積算部ＩＴの出力端子と積
算部ＩＴの入力端子との間を接続する。また、フィード
バック信号Ｓrが「Ｌ」レベルの場合、スイッチング素
子ＳＷ３は、オフ状態となり積算部ＩＴの出力端子と積
算部ＩＴの入力端子との間の接続を切断する。

【００５３】ＳＷ４はスイッチング素子であり、タイミ
ング制御回路４から端子Ｔ８1（Ｔ８2〜Ｔ８n）を介し
て入力される出力信号Ｓ０により、積算部ＩＴの出力端
子と端子Ｔ９1（Ｔ９2〜Ｔ９n）との間の接続がオン／
オフされる。また、スイッチング素子ＳＷ４の構成は、
図６に示したスイッチング素子ＳＷ１と同様である。例
えば、端子Ｔ８1から入力される出力信号ＳＯが「Ｈ」
レベルの場合、スイッチング素子ＳＷ４は、オン状態と
なり積算部ＩＴの出力端子と端子Ｔ９1（Ｔ９2〜Ｔ９
n）との間を接続する。また、出力信号ＳＯが「Ｌ」レ
ベルの場合、スイッチング素子ＳＷ４は、オフ状態とな
り積算部ＩＴの出力端子と端子Ｔ９1（Ｔ９2〜Ｔ９n）
との間の接続を切断する。

【００５４】次に、図７を用いて図５における積算記憶
部ＩＴの説明を行う。図７は、図５における積算記憶部
ＩＴ（サンプルホールド回路ＳＨ１及びサンプルホール
ド回路ＳＨ１Ｂの構成を示すブロック図である。ここ
で、サンプルホールド回路ＳＨ１及びサンプルホールド
回路ＳＨ１Ｂは、流し出しと流し込みとのそれぞれに対
応する電流信号ＩＤの記憶用のトランジスタを有するＡ
Ｂ級のカレントミラー回路で形成された回路である。こ
の図において、５８０はゲートが端子Ｔ４５へ接続され
たｎチャネルＭＯＳトランジスタであり、ドレインがス
イッチ素子５８２の一の端子とスイッチ素子５８３の一
の端子との接続点へ接続され、ソースが端子Ｔ１３へ接
続されている。また、ｎチャネルトランジスタ５８０
は、端子Ｔ４５から入力されるバイアス電圧値「Ｖbn」
の制御信号が印加され、例えばバイアス電流値「Ｊ」の
電流が流れる。

【００５５】スイッチ素子５８２は、ｎチャネルＭＯＳ
トランジスタ５８０のドレインとｐチャネルＭＯＳトラ
ンジスタ５８６のゲートとの間に介挿されている。ま
た、スイッチ素子５８２は、端子Ｔ５２から入力される
制御信号により、接続状態または切断状態に切り換えら
れる。すなわち、図５に示すスイッチ素子ＳＷ３1と同
様な構成であるとすると、端子Ｔ５２から入力されるサ
ンプリング信号Ｓｐ１が「Ｈ」レベルの場合、スイッチ
素子５８２は接続状態となり、ｎチャネルＭＯＳトラン
ジスタ５８０のドレインとｐチャネルＭＯＳトランジス
タ５８６のゲートとの間を短絡状態とする。また、端子
Ｔ５２から入力されるサンプリング信号Ｓｐ１が「Ｌ」
レベルの場合、スイッチ素子５８２は切断状態となり、
ｎチャネルＭＯＳトランジスタ５８０のドレインとｐチ
ャネルＭＯＳトランジスタ５８６のゲートとの間を切断
状態とする。

【００５６】同様に、スイッチ素子５８３は、ｎチャネ
ルＭＯＳトランジスタ５８０のドレインとｐチャネルＭ
ＯＳトランジスタ５９０のドレインとの間に介挿されて
いる。また、スイッチ素子５８３は、端子Ｔ５１から入
力される制御信号により、接続状態または切断状態に切
り換えられる。すなわち、図５に示すスイッチ素子ＳＷ
１と同様な構成であるとすると、端子Ｔ５１から入力さ
れるサンプリング信号Ｓｐ１が「Ｈ」レベルの場合、ス
イッチ素子５８３は接続状態となり、ｎチャネルＭＯＳ
トランジスタ５８０のドレインとｐチャネルＭＯＳトラ
ンジスタ５９０のドレインとの間を短絡状態とする。ま
た、端子Ｔ５１から入力されるサンプリング信号Ｓｐ１
が「Ｌ」レベルの場合、スイッチ素子５８３は切断状態
となり、ｎチャネルＭＯＳトランジスタ５８０のドレイ
ンとｐチャネルＭＯＳトランジスタ５９０のドレインと
の間を切断状態とする。

【００５７】ｐチャネルＭＯＳトランジスタ５８６は、
ソースが電源ＶＤＤへ接続され、ドレインがｐチャネル
ＭＯＳトランジスタ５９０のソースと接続されている。
ｐチャネルＭＯＳトランジスタ５９０は、ゲートにタイ
ミング制御回路４から端子Ｔ５４を介してバイアス電圧
値「Ｖcp」が印加され、ドレインがスイッチ素子５８３
の端子とスイッチ素子５８８の端子との接続点に接続さ
れている。ここで、ｐチャネルＭＯＳトランジスタ５９
０は、ｐチャネルＭＯＳトランジスタ５８６の電流特性
がサチュレーション領域に到達する場合に、ｐチャネル
ＭＯＳトランジスタ５８６のドレイン・ソース間電圧Ｖ
DSの差を防ぐための緩衝用に設けられている。

【００５８】スイッチ素子５８８は、端子Ｔ５３から入
力される出力信号Ｓｏ１により、接続状態または切断状
態に切り換えられる。すなわち、図５に示すスイッチ素
子ＳＷ１と同様な構成であるとすると、端子Ｔ５３から
入力される出力信号Ｓｏ１が「Ｈ」レベルの場合、スイ
ッチ素子５８８は接続状態となり、ｐチャネルＭＯＳト
ランジスタ５９０のドレインと端子Ｔ５との間を短絡状
態とする。また、端子Ｔ５３から入力される出力信号Ｓ
ｏ１が「Ｌ」レベルの場合、スイッチ素子５８８は、切
断状態となり、ｐチャネルＭＯＳトランジスタ５９０の
ドレインと端子Ｔ１５との間を切断状態とする。

【００５９】５８１はゲートが端子Ｔ４６へ接続された
ｐチャネルＭＯＳトランジスタであり、ソースがｎチャ
ネルＭＯＳトランジスタ５８０のソースへ接続され、ド
レインがスイッチ素子５８４の一の端子とスイッチ素子
５８５の一の端子との接続点へ接続されている。また、
ｐチャネルトランジスタ５８１は、端子Ｔ４６から入力
されるバイアス電圧「Ｖbp」の制御信号が印加され、例
えばバイアス電流値「Ｊ」の電流が流れる。

【００６０】スイッチ素子５８５は、ｐチャネルＭＯＳ
トランジスタ５８１のドレインとｎチャネルＭＯＳトラ
ンジスタ５８７のゲートとの間に介挿されている。ま
た、スイッチ素子５８５は、タイミング制御回路４（図
１）から端子Ｔ５２を介して入力される制御信号によ
り、接続状態または切断状態に切り換えられる。すなわ
ち、図５に示すスイッチ素子ＳＷ１と同様な構成である
とすると、端子Ｔ５２から入力されるサンプリング信号
Ｓｐ１が「Ｈ」レベルの場合、スイッチ素子５８５は接
続状態となり、ｐチャネルＭＯＳトランジスタ５８１の
ドレインとｎチャネルＭＯＳトランジスタ５８７のゲー
トとの間を短絡状態とする。また、端子Ｔ５２から入力
されるサンプリング信号Ｓｐ１が「Ｌ」レベルの場合、
スイッチ素子５８５は、切断状態となり、ｐチャネルＭ
ＯＳトランジスタ５８１のドレインとｎチャネルＭＯＳ
トランジスタ５８７のゲートとの間を切断状態とする。

【００６１】同様に、スイッチ素子５８４は、ｐチャネ
ルＭＯＳトランジスタ５８１のドレインとｎチャネルＭ
ＯＳトランジスタ５９１のドレインとの間に介挿されて
いる。また、スイッチ素子５８４は、端子Ｔ５１から入
力される制御信号により、接続状態または切断状態に切
り換えられる。すなわち、図５に示すスイッチ素子ＳＷ
１と同様な構成であるとすると、端子Ｔ５１から入力さ
れるサンプリング信号Ｓｐ１が「Ｈ」レベルの場合、ス
イッチ素子５８４は接続状態となり、ｐチャネルＭＯＳ
トランジスタ５８１のドレインとｎチャネルＭＯＳトラ
ンジスタ５９１のドレインとの間を短絡状態とする。ま
た、端子Ｔ５１から入力されるサンプリング信号Ｓｐ１
が「Ｌ」レベルの場合、スイッチ素子５８４は、切断状
態となり、ｐチャネルＭＯＳトランジスタ５８１のドレ
インとｎチャネルＭＯＳトランジスタ５９１のドレイン
との間を切断状態とする。

【００６２】ｎチャネルＭＯＳトランジスタ５９１は、
ゲートにタイミング制御回路４から端子Ｔ５４を介して
バイアス電圧値「Ｖcp」が印加され、ドレインが端子Ｔ
１５へスイッチ素子５８９を介して接続され、ソースが
ｎチャネルＭＯＳトランジスタ５８７のドレインと接続
されている。ここで、ｎチャネルＭＯＳトランジスタ５
９１は、ｎチャネルＭＯＳトランジスタ５８７の電流特
性がサチュレーション領域に到達する場合に、ｎチャネ
ルＭＯＳトランジスタ５８７のドレイン・ソース間電圧
ＶDSの差を防ぐための緩衝用に設けられている。スイッ
チ素子５８９は、端子Ｔ５３から入力される出力信号Ｓ
ｏ１により、接続状態または切断状態に切り換えられ
る。

【００６３】すなわち、図５に示すスイッチ素子ＳＷ１
と同様な構成であるとすると、端子Ｔ５３から入力され
る出力信号Ｓｏ１が「Ｈ」レベルの場合、スイッチ素子
５８９はオン状態となり、ｎチャネルＭＯＳトランジス
タ５９１のドレインと端子Ｔ１５との間を短絡状態とす
る。また、端子Ｔ５３から入力される出力信号Ｓｏ１が
「Ｌ」レベルの場合、スイッチ素子５８９は、オフ状態
となり、ｎチャネルＭＯＳトランジスタ５９１のドレイ
ンと端子Ｔ１５との間を切断状態とする。ｎチャネルＭ
ＯＳトランジスタ５８７は、ソースが接地され、ドレイ
ンがｎチャンネルＭＯＳトランジスタ５９１のソースと
接続され、ゲートがスイッチ素子５８５を介してｐチャ
ンネルＭＯＳトランジスタ５８１のドレインと接続され
ている。

【００６４】このとき、端子Ｔ４５、端子Ｔ４６、端子
Ｔ５１、端子Ｔ５２および端子Ｔ５３から入力される制
御信号は、各々、図１に示すタイミング制御回路４から
供給される。また、サンプルホールド回路ＳＨ１Ｂは、
上述したサンプルホールド回路ＳＨ１と同様な構成をし
ており、この構成の説明を省略する。すなわち、サンプ
ルホールド回路ＳＨ１Ｂにおいて、ｎチャネルＭＯＳト
ランジスタ５８０ＢはｎチャネルＭＯＳトランジスタ５
８０と同様であり、ｐチャネルＭＯＳトランジスタ５８
１ＢはｐチャネルＭＯＳトランジスタ５８１と同様であ
り、ｐチャネルＭＯＳトランジスタ５８６Ｂはｐチャネ
ルＭＯＳトランジスタ５８６と同様であり、ｎチャネル
ＭＯＳトランジスタ５８７ＢはｎチャネルＭＯＳトラン
ジスタ５８７と同様であり、ｐチャネルＭＯＳトランジ
スタ５９０ＢはｐチャネルＭＯＳトランジスタ５９０と
同様であり、ｎチャネルＭＯＳトランジスタ５９１Ｂは
ｎチャネルＭＯＳトランジスタ５９１と同様である。ま
た、スイッチ素子５８２Ｂはスイッチ素子５８２と同様
であり、スイッチ素子５８３Ｂはスイッチ素子５８３と
同様であり、スイッチ素子５８４Ｂはスイッチ素子５８
４と同様であり、スイッチ素子５８５Ｂはスイッチ素子
５８５と同様であり、スイッチ素子５８８Ｂはスイッチ
素子５８８と同様であり、スイッチ素子５８９Ｂはスイ
ッチ素子５８９と同様である。

【００６５】次に、図５において、ＳＷ３はスイッチ素
子であり、積算部ＩＴの出力端子と積算部ＩＴの入力端
子との間に並列に接続されている。また、スイッチ素子
ＳＷ３は、タイミング制御回路４から端子Ｔ７1（Ｔ７2
〜Ｔ７n）を介して入力される制御信号Ｓｒにより、接
続状態または切断状態に切り換えられる。ＳＷ４はスイ
ッチ素子であり、積算部ＩＴの出力端子と端子Ｔ９1
（Ｔ９2〜Ｔ９n）との間に並列に接続されている。ま
た、スイッチ素子ＳＷ３は、タイミング制御回路４から
端子Ｔ８1（Ｔ８2〜Ｔ８n）を介して入力される出力信
号Ｓｏにより、接続状態または切断状態に切り換えられ
る。

【００６６】上述した構成により、図７に示すサンプル
ホールド回路ＳＨ１において、電流伝達回路３から入力
される電流信号ＩＤをサンプリングする場合、スイッチ
素子５８８およびスイッチ素子５８９は、端子Ｔ５３か
ら入力される出力信号Ｓｏ１が「Ｌ」レベルとなり、切
断状態とされる。すなわち、サンプルホールド回路ＳＨ
１は、次段のサンプルホールド回路ＳＨ１Ｂから開放さ
れた状態となる。一方、スイッチ素子５８２およびスイ
ッチ素子５８３には、端子Ｔ５２から「Ｈ」レベルのサ
ンプリング信号Ｓｐ１が入力されオン状態とされ、スイ
ッチ素子５８３およびスイッチ素子５８４には、端子Ｔ
５１から「Ｈ」レベルのサンプリング信号Ｓｐ１が入力
されてオン状態とされる。

【００６７】そして、ｎチャネルＭＯＳトランジスタ５
８０のゲートにバイアス電圧値「Ｖbn」の制御信号が与
えられ、ｐチャネルＭＯＳトランジスタ５８１のゲート
にバイアス電圧値「Ｖbp」の制御信号が与えられている
ため、ｎチャネルＭＯＳトランジスタ５８０およびｐチ
ャネルＭＯＳトランジスタ５８１には電流値「Ｊ」のバ
イアス電流が流れる。例えば、端子Ｔ１３に流れ込みの
電流値「Ｉin」の電流信号ＩＤが入力されると、ｐチャ
ネルＭＯＳトランジスタ５８１およびｎチャネルＭＯＳ
トランジスタ５８７には、電流値「Ｊ＋ΔＩn」の電流
が流れる。一方、ｎチャネルＭＯＳトランジスタ５８０
およびｐチャネルＭＯＳトランジスタ５８６には、電流
値「Ｊ＋ΔＩp」の電流が流れる。この状態がサンプリ
ング状態である。

【００６８】次に、入力される電流信号ＩＤの電流値を
保持する場合、スイッチ素子５８８及びスイッチ素子５
８９は、端子Ｔ５３から入力される出力信号Ｓｏ１が
「Ｌ」レベルとなり、切断状態とされる。すなわち、サ
ンプルホールド回路は、次段のサンプルホールド回路Ｓ
Ｈ１Ｂから開放された状態となる。同様に、スイッチ素
子５８２およびスイッチ素子５８３には、端子Ｔ５２1
から「Ｌ」レベルのサンプリング信号Ｓｐ１が入力され
切断状態とされ、スイッチ素子５８４およびスイッチ素
子５８５には、端子Ｔ５１1から「Ｌ」レベルの制御信
号が入力されて切断状態とされる。これにより、入力さ
れた情報信号ＩＤの電流値「Ｉin」とｎチャネルＭＯＳ
トランジスタ５８０およびｐチャネルＭＯＳトランジス
タ５８１に流れる電流値「Ｊ」とを加えた電流を流す電
圧レベルの情報は、各々ｐチャネルＭＯＳトランジスタ
５８６およびｎチャネルＭＯＳトランジスタ５８７のそ
れぞれのゲートが構成するゲートキャパシタに蓄積され
る電荷として記憶される。

【００６９】また、記憶されている電流信号ＩＤを次段
のサンプルホールド回路ＳＨ１Ｂへ出力する場合、スイ
ッチ素子５８２およびスイッチ素子５８３には、端子Ｔ
５２から「Ｌ」レベルのサンプリング信号Ｓｐ１が入力
され切断状態とされ、スイッチ素子５８４およびスイッ
チ素子５８５には、端子Ｔ５１から「Ｌ」レベルのサン
プリング信号Ｓｐ１が入力されて切断状態とされる。一
方、スイッチ素子５８８およびスイッチ素子５８９は、
端子Ｔ５３から入力される出力信号Ｓｏ１が「Ｈ」レベ
ルとなり、接続状態とされる。これにより、ｐチャネル
ＭＯＳトランジスタ５８６のドレインとｎチャネルＭＯ
Ｓトランジスタ５８７のドレインとが短絡され、ｐチャ
ネルＭＯＳトランジスタ５８６およびｎチャネルＭＯＳ
トランジスタ５８７には、それぞれのゲートに蓄積され
た電荷の電圧に基づく電流が流れる。すなわち、サンプ
リングホールド回路ＳＨ１に記憶されている電流信号Ｉ
Ｄにより、ｐチャネルＭＯＳトランジスタ５８６に電流
値「Ｊ＋ΔＩp」の電流が流れ、ｎチャネルＭＯＳトラ
ンジスタ５８７に電流値「Ｊ＋ΔＩn」の電流が流れ
る。従って、端子Ｔ５1には、電流値「ΔＩp」の電流と
電流値「ΔＩn」との合成された電流、つまり電流信号
ＩＤが流れる。

【００７０】次に、積算部ＩＴにおける電流信号ＩＤの
電流値の積算及び記憶動作について図１、図５、図７及
び図８を用いて説明する。図８は、図５の積算及び記憶
動作を示すタイミングチャートである。また、タイミン
グ制御回路４は、図５に示す積算記憶回路ＩＮＴ1〜積
算記憶回路ＩＮＴnへ、積算及び記憶動作を制御するた
め、各々係数、フィードバック信号、サンプリング信
号、出力信号を出力している。積算記憶回路ＩＮＴ1〜
積算記憶回路ＩＮＴnにおける積算及び記憶動作は、積
算動作を位相をずらせて遅らせるだけで同様なので、代
表として積算記憶回路ＩＮＴ1の動作について説明す
る。

【００７１】例えば、時刻ｔ1において、タイミング信
号ＴＳが伝達回路３に入力されると、伝達回路３は、電
流信号ＩＤを端子Ｔ４1へ出力する。そして、スイッチ
ング素子ＳＷ１、スイッチング素子ＳＷ２、スイッチン
グ素子ＳＷ３及びスイッチング素子ＳＷ４に対して、係
数Ｋ、係数ＫＢ及びフィードバック信号Ｓrが各々
「Ｌ」レベルで各々端子Ｔ５1、端子Ｔ６2、端子Ｔ７1
及び端子Ｔ８1へ入力されている。また、サンプリング
ホールド回路ＳＨ１に対してサンプリング信号Ｓp1が
「Ｈ」レベルで端子Ｔ５１及び端子Ｔ５２へ入力され、
サンプリングホールド回路ＳＨ１Ｂに対してサンプリン
グ信号Ｓp2が「Ｈ」レベルで端子Ｔ５１Ｂ及び端子Ｔ５
２Ｂへ入力され、出力信号Ｓo1が「Ｈ」レベルで端子Ｔ
５３へ入力され、出力信号Ｓo2が「Ｈ」レベルで端子Ｔ
５３Ｂへ入力されている。このため、外部からの電流信
号ＩＤが積算部ＩＴへ入力されず、積算部ＩＴにおける
電流信号の値はリセットされる。すなわち、サンプリン
グホールド回路ＳＨ１及びサンプリングホールド回路Ｓ
Ｈ１Ｂの双方には、電流値「Ｊ」が流れている状態とな
り、積算部ＩＴは電流信号ＩＤの電流値の積算処理が行
われる前の初期状態とされる。そして、時刻ｔ2におい
て、タイミング信号ＴＳが「Ｌ」レベルとなることによ
り、サンプリング信号Ｓp1、サンプリング信号Ｓp2、出
力信号Ｓo1及び出力信号Ｓo2が「Ｌ」レベルとなり、リ
セット動作が終了する。また、タイミング制御回路４
は、このリセット動作により、積算記憶回路ＩＮＴ1〜
積算記憶回路ＩＮＴn各々の積算開始の周期の位相を制
御する。

【００７２】次に、時刻ｔ３において、タイミング信号
ＴＳが伝達回路３に入力されると、伝達回路３は、例え
ば「＋」の極性の電流値「Ｉin」の電流信号ＩＤを端子
Ｔ４1へ出力する。同時に、タイミング制御回路４は、
フィードバック信号Ｓr、サンプリング信号Ｓp1及び出
力信号Ｓo2を「Ｈ」レベルとする。また、演算係数制御
回路７は、例えば、係数Ｋ1を「Ｈ」レベルとして出力
する。これにより、サンプリングホールド回路ＳＨ１
は、端子Ｔ４1からスイッチ素子ＳＷ１を介して入力さ
れる流れ込みの電流値「Ｉin」と、スイッチ素子ＳＷ３
を介して入力される、サンプリングホールド回路ＳＨ１
Ｂに記憶されている電流値「０」との加算を行う。この
とき、係数ＫＢ1は、「Ｌ」レベルである。この結果、
ｐチャンネルＭＯＳトランジスタ５８０及びｎチャンネ
ルＭＯＳトランジスタ５８６には、電流値「Ｊ−ΔＩ
p」の電流が流れ、ｐチャンネルＭＯＳトランジスタ５
８１及びｎチャンネルＭＯＳトランジスタ５８７には電
流値「Ｊ＋ΔＩn」の電流が流れる。このとき、流れ込
みの電流値「Ｉin」は、電流値「ΔＩp」と電流値「Δ
Ｉn」とが合成された電流として記憶される。

【００７３】次に、時刻ｔ4において、タイミング制御
回路４は、フィードバック信号Ｓr、サンプリング信号
Ｓp1及び出力信号Ｓo2を「Ｌ」レベルとする。同時に、
演算係数制御回路７は、係数Ｋ1を「Ｌ」レベルとす
る。この結果、サンプリングホールド回路ＳＨ１には、
電流値「Ｉin」が記憶される。すなわち、入力された情
報信号ＩＤの電流値「Ｉin」とｎチャネルＭＯＳトラン
ジスタ５８０およびｐチャネルＭＯＳトランジスタ５８
１に流れる電流値「Ｊ」とを加えた電流を流す電圧レベ
ルの情報は、各々ｐチャネルＭＯＳトランジスタ５８６
およびｎチャネルＭＯＳトランジスタ５８７のそれぞれ
のゲートが構成するゲートキャパシタに蓄積される電荷
として記憶される。

【００７４】そして、タイミング制御回路４は、タイミ
ング信号ＴＳの立ち下がりに同期して、出力信号Ｓo1及
びサンプリング信号Ｓp2を「Ｈ」レベルとする。これに
より、サンプルホールド回路ＳＨ１は、記憶している電
流信号ＩＤの出力状態となり、サンプルホールド回路Ｓ
Ｈ１Ｂは、入力される電流信号ＩＤのサンプリング状態
となる。この結果、サンプルホールド回路ＳＨ１から
「−」の極性の電流値「Ｉin」の電流信号ＩＤが流れ込
むため、サンプルホールド回路ＳＨ１Ｂにおいて、ｐチ
ャンネルＭＯＳトランジスタ５８０Ｂ及びｎチャンネル
ＭＯＳトランジスタ５８６Ｂには、電流値「Ｊ＋ΔＩ
p」の電流が流れ、ｐチャンネルＭＯＳトランジスタ５
８１Ｂ及びｎチャンネルＭＯＳトランジスタ５８７Ｂに
は電流値「Ｊ−ΔＩn」の電流が流れる。このとき、流
れ込みの電流値「Ｉin」は、電流値「ΔＩp」と電流値
「ΔＩn」とが合成された電流として記憶される。

【００７５】次に、時刻ｔ5において、タイミング制御
回路４は、出力信号Ｓo1及びサンプリング信号Ｓp2を
「Ｌ」レベルとする。これにより、入力された情報信号
ＩＤの電流値「Ｉin」とｎチャネルＭＯＳトランジスタ
５８０ＢおよびｐチャネルＭＯＳトランジスタ５８１Ｂ
に流れる電流値「Ｊ」とを加えた電流を流す電圧レベル
の情報は、各々ｐチャネルＭＯＳトランジスタ５８６Ｂ
およびｎチャネルＭＯＳトランジスタ５８７Ｂのそれぞ
れのゲートが構成するゲートキャパシタに蓄積される電
荷として記憶される。

【００７６】そして、タイミング制御回路４は、出力信
号Ｓo1及びサンプリング信号Ｓp2の立ち下がりに同期し
て、出力信号Ｓp2及び出力信号ＳＯを「Ｈ」レベルとす
る。これにより、ｐチャネルＭＯＳトランジスタ５８６
ＢおよびｎチャネルＭＯＳトランジスタ５８７Ｂのそれ
ぞれのゲートが構成するゲートキャパシタに蓄積される
電荷として記憶される電圧により、情報信号ＩＤの電流
値「Ｉin」とｎチャネルＭＯＳトランジスタ５８０Ｂお
よびｐチャネルＭＯＳトランジスタ５８１Ｂに流れた電
流値「Ｊ」とを加えた電流が再生され、ｎチャネルＭＯ
Ｓトランジスタ５９１ＢおよびｐチャネルＭＯＳトラン
ジスタ５９０Ｂに流れる。この結果、サンプルホールド
回路ＳＨ１Ｂに記憶されている「＋」の極性の電流値
「Ｉin」の電流積算信号ＩＤＳ1は、スイッチ素子ＳＷ
４を介して端子Ｔ９1へ出力される。

【００７７】次に、時刻ｔ6において、タイミング制御
回路４は、電流伝達回路３へタイミング信号ＴＳを
「Ｈ」レベルにより出力する。これにより、電流伝達回
路３は、タイミング信号ＴＳの立ち上がりに同期させ、
例えば「−」の極性の電流値「Ｉin」の電流信号ＩＤを
端子Ｔ４1へ出力する。同時に、タイミング制御回路４
は、フィードバック信号Ｓr、サンプリング信号Ｓp1及
び出力信号Ｓo2を「Ｈ」レベルとする。また、演算係数
制御回路７は、例えば、係数Ｋ1Ｂを「Ｈ」レベルとし
て出力する。このとき、係数ＫＢ1は、「Ｌ」レベルで
ある。これにより、カレントミラー回路Ｍ１は、入力さ
れる電流信号ＩＤの電流値の極性を反転させる。すなわ
ち、カレントミラー回路Ｍ１は、入力される「−」の極
性の電流値「Ｉin」の電流信号ＩＤを、「＋」の極性の
電流値「Ｉin」の電流信号ＩＤとして、スイッチ素子Ｓ
Ｗ２を介して積算記憶回路ＩＮＴ1へ出力する。

【００７８】そして、サンプリングホールド回路ＳＨ１
は、端子Ｔ４1からスイッチ素子ＳＷ１を介して入力さ
れる流れ込みの電流値「Ｉin」と、スイッチ素子ＳＷ３
を介して入力される、サンプリングホールド回路ＳＨ１
Ｂに記憶されている電流積算信号ＩＤＳ1の電流値「Ｉi
n」との加算を行う。この結果、ｐチャンネルＭＯＳト
ランジスタ５８０及びｎチャンネルＭＯＳトランジスタ
５８６には、電流値「Ｊ−２ΔＩp」の電流が流れ、ｐ
チャンネルＭＯＳトランジスタ５８１及びｎチャンネル
ＭＯＳトランジスタ５８７には電流値「Ｊ＋２ΔＩn」
の電流が流れる。このとき、加算された流れ込みの電流
値「２Ｉin」は、電流値「２ΔＩp」と電流値「２ΔＩ
n」とが合成された電流として記憶される。

【００７９】次に、時刻ｔ7において、タイミング制御
回路４は、フィードバック信号Ｓr、サンプリング信号
Ｓp1及び出力信号Ｓo2を「Ｌ」レベルとする。同時に、
演算係数制御回路７は、係数Ｋ1Ｂを「Ｌ」レベルとす
る。この結果、サンプリングホールド回路ＳＨ１には、
電流値「２Ｉin」が記憶される。すなわち、入力された
情報信号ＩＤの電流値「２Ｉin」とｎチャネルＭＯＳト
ランジスタ５８０およびｐチャネルＭＯＳトランジスタ
５８１に流れる電流値「Ｊ」とを加えた電流を流す電圧
レベルの情報は、各々ｐチャネルＭＯＳトランジスタ５
８６およびｎチャネルＭＯＳトランジスタ５８７のそれ
ぞれのゲートが構成するゲートキャパシタに蓄積される
電荷として記憶される。また、タイミング制御回路４
は、出力信号ＳＯを「Ｌ」レベルとする。これにより、
スイッチ素子ＳＷ２は、端子Ｔ９1への電流積算信号Ｉ
ＤＳ1の出力を停止させる。

【００８０】そして、タイミング制御回路４は、タイミ
ング信号ＴＳの立ち下がりに同期して、出力信号Ｓo1及
びサンプリング信号Ｓp2を「Ｈ」レベルとする。これに
より、サンプルホールド回路ＳＨ１は、記憶している電
流信号ＩＤの出力状態となり、サンプルホールド回路Ｓ
Ｈ１Ｂは、入力される電流信号ＩＤのサンプリング状態
となる。この結果、サンプルホールド回路ＳＨ１から
「−」の極性の電流値「２Ｉin」の電流信号ＩＤが流れ
込むため、サンプルホールド回路ＳＨ１Ｂにおいて、ｐ
チャンネルＭＯＳトランジスタ５８０Ｂ及びｎチャンネ
ルＭＯＳトランジスタ５８６Ｂには、電流値「Ｊ＋２Δ
Ｉp」の電流が流れ、ｐチャンネルＭＯＳトランジスタ
５８１Ｂ及びｎチャンネルＭＯＳトランジスタ５８７Ｂ
には電流値「Ｊ−２ΔＩn」の電流が流れる。このと
き、流れ込みの電流値「２Ｉin」は、電流値「２ΔＩ
p」と電流値「２ΔＩn」とが合成された電流として記憶
される。

【００８１】次に、時刻ｔ8において、タイミング制御
回路４は、出力信号Ｓo1及びサンプリング信号Ｓp2を
「Ｌ」レベルとする。これにより、入力された情報信号
ＩＤの電流値「２Ｉin」とｎチャネルＭＯＳトランジス
タ５８０ＢおよびｐチャネルＭＯＳトランジスタ５８１
Ｂに流れる電流値「Ｊ」とを加えた電流を流す電圧レベ
ルの情報は、各々ｐチャネルＭＯＳトランジスタ５８６
ＢおよびｎチャネルＭＯＳトランジスタ５８７Ｂのそれ
ぞれのゲートが構成するゲートキャパシタに蓄積される
電荷として記憶される。

【００８２】そして、タイミング制御回路４は、出力信
号Ｓo1及びサンプリング信号Ｓp2の立ち下がりに同期し
て、出力信号Ｓp2及び出力信号ＳＯを「Ｈ」レベルとす
る。これにより、ｐチャネルＭＯＳトランジスタ５８６
ＢおよびｎチャネルＭＯＳトランジスタ５８７Ｂのそれ
ぞれのゲートが構成するゲートキャパシタに蓄積される
電荷として記憶される電圧により、情報信号ＩＤの電流
値「２Ｉin」とｎチャネルＭＯＳトランジスタ５８０Ｂ
およびｐチャネルＭＯＳトランジスタ５８１Ｂに流れた
電流値「Ｊ」とを加えた電流が再生され、ｎチャネルＭ
ＯＳトランジスタ５９１ＢおよびｐチャネルＭＯＳトラ
ンジスタ５９０Ｂに流れるこの結果、ンプルホールド回
路ＳＨ１Ｂに記憶されている「＋」の極性の電流値「２
Ｉin」の電流積算信号ＩＤＳ1は、スイッチ素子ＳＷ４
を介して端子Ｔ９1へ出力される。また、積算記憶回路
ＩＮＴ2〜積算記憶回路ＩＮＴnは、上述した積算記憶回
路ＩＮＴ1と同様な動作を行うため、この動作の説明を
省略する。このように、電流信号ＩＤを記憶させるサン
プルホールド回路ＳＨ1及びサンプルホールド回路ＳＨ1
Ｂを用いて積算回路を構成することにより、別に演算回
路を必要とせずに、フィルタ回路全体の回路数を減少さ
せることができる。これにより、フィルタ回路の消費電
力を低減させ、かつリアルタイムで拡散符号とのマッチ
ングが行える。

【００８３】次に、図１に示すＩ−Ｖ変換回路８を図９
を用いて説明する。図９は、Ｉ−Ｖ変換回路８の構成を
示すブロック図である。この図において、８８は「＋」
端子が接地されたオペアンプであり、「−」端子と出力
端子Ｔ８８との間に抵抗８９が接続されている。オペア
ンプ８８はセレクタ６から入力端子Ｔ８９を介して入力
される電流積算信号ＩＤＳ1（ＩＤＳ2〜ＩＤＳn）の電
流値を極性の異なる電圧信号Ｖoutとして出力端子Ｔ８
９から出力する。Ｉ−Ｖ変換回路８は、レベル制御電流
切断部１０から端子Ｔ９０を介して入力される制御信号
により、Ｉ−Ｖ変換を行わない場合に駆動電流が切断さ
れる。９０は電流レベル変換器であり、レベル制御電流
切断部１０から端子Ｔ９１を介して入力される制御信号
により、入力される演算結果の電流値のレベルを調整す
る。すなわち、電流レベル変換器９０は、演算結果の電
流が高くなりすぎ、この電流を電圧に変換したときに電
流／電圧変換の線形性が満足されない場合、変換の比を
調整する目的で入力される電流値のレベルを調整する。

【００８４】次に、図１および図１０を参照し、上述し
た一実施形態のフィルタ回路の動作例をマッチトフィル
タ（ＭＦ）として説明する。図１０は、Ｗ−ＣＤＭＡ受
信部の構成を示すブロック図である。この図において、
Ａ１およびＡ２はアンテナであり、受信波の受信品質を
劣化させるマルチパスフェージングの影響を低減するた
めに２系統設けられている。すなわち、アンテナＡ１お
よびアンテナＡ２の２系統のアンテナ（ダイバシチアン
テナ）は、受信される電波に対してそれぞれ独立に同期
を取り、受信された電波を電気信号Ｖ１および電気信号
Ｖ２へ変換してＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃ
ｙ）部１００へ出力する。ＲＦ部１００は、アンテナＡ
およびアンテナＢから入力される電気信号、例えばＱＰ
ＳＫ（ＱｕａｄｒａｔｕｒｅＰｈａｓｅＳｈｉｆｔ
Ｋｅｙｉｎｇ）変調された電気信号Ｖ１および電気信
号Ｖ２をおのおのＱＰＳＫ復調し、電気信号Ｖ１の復調
結果としてＩ信号（基準信号）Ｉ１、Ｑ信号（π／２進
行している直交信号）Ｑ１を複素型マッチトフィルタ１
０１へ出力し、電気信号Ｖ２の復調結果としてＩ信号Ｉ
２、Ｑ信号Ｑ２を複素型マッチトフィルタ１０２へ出力
する。

【００８５】複素型マッチトフィルタ１０１および複素
型マッチトフィルタ１０２は、図２７に示す２つのマッ
チトフィルタ１０３とマッチトフィルタ１０４とで構成
されている。このマッチトフィルタ１０３およびマッチ
トフィルタ１０４は、たとえば図１に示すフィルタ１が
用いられる。このとき、フィルタ１がマッチトフィルタ
として用いられるため、演算係数制御回路７から積算記
憶回路ＩＮＴ1〜積算記憶回路ＩＮＴnの各々へ与えられ
る極性符号を有する係数Ｋ1〜係数Ｋn及び係数ＫＢ1〜
係数ＫＢnは、「０」または「１」のビット列の拡散
（ＰｓｅｕｄｏｒａｎｄｏｍＮｏｉｓｅ；ＰＮ）符号
のビット列である。この拡散符号としては、ｍ系列やＧ
ｏｌｄ系列などがある。この拡散符号（係数Ｋ1〜係数
Ｋn、係数ＫＢ1〜係数ＫＢn）は、積算記憶回路ＩＮＴ1
〜積算記憶回路ＩＮＴn（図４）各々のスイッチ素子Ｓ
Ｗ１及びスイッチ素子ＳＷ２のオン／オフ制御に用いら
れる。例えば、係数Ｋ1及び係数ＫＢ１は拡散符号Ｋ1と
なり、他の係数Ｋ2〜係数Ｋn及び係数ＫＢ2〜係数ＫＢn
も各々拡散符号Ｋ2〜拡散符号Ｋnに対応する。この拡散
符号は、例えばＷ−ＣＤＭＡ方式に用いるとした場合、
ショートコードが最大で２５６ビットであり、拡散符号
Ｋ1〜拡散符号Ｋ256が用いられる。

【００８６】積算記憶回路ＩＮＴ1〜積算記憶回路ＩＮ
Ｔnは、演算係数制御回路７から各々入力される係数Ｋ
及び係数ＫＢにより、伝達回路３から入力される電流信
号ＩＤの電流値の極性を、カレントミラーＭ１を介する
か否かにより制御して積算処理を行う。このとき、積算
記憶回路ＩＮＴ1〜積算記憶回路ＩＮＴnに入力される電
流信号ＩＤの積算期間の位相は１つずつずれている。す
なわち、Ｗ−ＣＤＭＡ方式に用いるとした場合、ショー
トコードが最大で２５６ビットあるとすると、積算記憶
回路は、積算記憶回路ＩＮＴ1〜積算記憶回路ＩＮＴ256
が存在する。そして、２５６ビットの信号を１周期とす
ると、積算記憶回路ＩＮＴ1が、１周期目の１ビット〜
２５６ビットまで積算するとした場合、積算記憶回路Ｉ
ＮＴ2は１周期目の２ビット〜２周期目の１ビットまで
積算し、……、積算記憶回路ＩＮＴnは１周期目の２５
６ビット〜２周期目の２５５ビットまでの積算処理を行
う。このとき、電流伝達部３は、入力される電流信号Ｉ
Ｄを複製して、積算記憶回路ＩＮＴ1〜積算記憶回路Ｉ
ＮＴnへ並列に出力する。

【００８７】また、演算係数制御回路７は、係数Ｋ1〜
係数256及び係数ＫＢ1〜係数ＫＢ256を、位相をずらし
て積算記憶回路ＩＮＴ1〜積算記憶回路ＩＮＴ256へ供給
する。すなわち、積算記憶回路ＩＮＴ1へ１周期目のビ
ット１が入力されたとき、演算係数制御回路７は、積算
記憶回路ＩＮＴ1へ係数Ｋ1及び係数ＫＢ１を供給し、積
算記憶回路ＩＮＴ2へ係数Ｋ256及び係数ＫＢ256を供給
し、……、積算記憶回路ＩＮnへ係数Ｋ2及び係数ＫＢ2
を供給する。そして、次のタイミング信号ＴＳにおい
て、積算記憶回路ＩＮＴ1へ１周期目のビット２が入力
されたとき、演算係数制御回路７は、積算記憶回路ＩＮ
Ｔ1へ係数Ｋ2及び係数ＫＢ2を供給し、積算記憶回路Ｉ
ＮＴ2へ係数Ｋ1及び係数ＫＢ1を供給し、……、積算記
憶回路ＩＮnへ係数Ｋ3及び係数ＫＢ3を供給する。この
ように、積算記憶回路ＩＮＴ1〜積算記憶回路ＩＮＴ256
は、各々積算する周期の範囲の位相をずらし、この位相
のずれに対応して入力される係数Ｋ1〜係数256及び係数
ＫＢ1〜係数ＫＢ256を電流信号ＩＤに乗算して、この乗
算した結果の電流値を積算していく。この結果、積算記
憶回路ＩＮＴ1は、積算して記憶している積算電流信号
ＩＤＳ1をセレクタ６へ出力する。同様に、積算記憶回
路ＩＮＴ2〜積算記憶回路ＩＮＴ256は、各々積算して記
憶している積算電流信号ＩＤＳ2、……、積算電流信号
ＩＤＳ256をセレクタ６へ出力する。

【００８８】そして、積算記憶回路ＩＮＴ1〜積算記憶
回路ＩＮＴ256のいずれかは、拡散符号Ｋ1〜拡散符号Ｋ
nの全てが送信側で送信データに乗算した拡散符号に等
しいときに逆拡散の結果としてのピーク電流を出力す
る。従って、図２９において、マッチトフィルタ１０３
は、端子Ｔ１０３1から入力されるＩ信号Ｉ１の有する
拡散符号がマッチトフィルタ１０３内に設定された拡散
符号との比較結果として比較電圧「ＶＩ１」を端子１０
３2へ出力する。また、マッチトフィルタ１０４は、端
子Ｔ１０４1から入力されるＱ信号Ｑ１の有する拡散符
号との比較結果として比較電圧「ＶＱ１」を端子１０４
2へ出力する。さらに、複素マッチトフィルタ１０１
（複素マッチトフィルタ１０２）において、端子Ｔ１０
３1から入力されたＩ信号Ｉ１（Ｉ信号Ｉ２）は、直接
端子Ｔ１０３3へ出力される。また、複素マッチトフィ
ルタ１０１（複素マッチトフィルタ１０２）において、
端子Ｔ１０４1から入力されたＱ信号Ｑ１（Ｑ信号Ｑ
２）は、直接端子Ｔ１０４3へ出力される。

【００８９】１０９はプロファイル推定部であり、複素
型マッチトフィルタ１０１から入力されるＩ信号Ｉ１お
よびＱ信号Ｑ１の各々の比較電圧「ＶＩ１」と比較電圧
「ＶＱ１」とからエネルギー強度「ＶＩ１²＋ＶＱ１²」
を求める。また、プロファイル推定部１０９は、求めら
れるエネルギー強度「ＶＩ１²＋ＶＱ１²」をフィルタ１
の電気信号Ｖ１のサンプリング毎に内部の記憶部に記憶
する。さらに、プロファイル推定部１０９は、同時に記
憶するエネルギー強度「ＶＩ１²＋ＶＱ１²」と記憶され
ているエネルギー強度「ＶＩ１²＋ＶＱ１²」とを比較
し、エネルギー強度のピークの検出を行い、ピークを検
出したとき同期信号ＳＤ１を相関器Ｒ１１０1〜相関器
Ｒ１１０4およびＲＡＫＥ合成部１１５へ出力する。

【００９０】同様に、プロファイル推定部１０９は、複
素型マッチトフィルタ１０２から入力されるＩ信号Ｉ２
およびＱ信号Ｑ２の各々の比較電圧「ＶＩ２」と比較電
圧「ＶＱ２」とからエネルギー強度「ＶＩ２²＋ＶＱ
２²」を求める。また、プロファイル推定部１０９は、
求められるエネルギー強度「ＶＩ２²＋ＶＱ２²」をフィ
ルタ１の電気信号Ｖ２のサンプリング毎に内部の記憶部
に記憶する。さらに、プロファイル推定部１０９は、同
時に記憶するエネルギー強度「ＶＩ２²＋ＶＱ２²」と記
憶されているエネルギー強度「ＶＩ２²＋ＶＱ２²」とを
比較し、エネルギー強度のピークの検出を行い、ピーク
を検出したとき同期信号ＳＤ２を相関器Ｒ１１１1〜相
関器Ｒ１１１4およびＲＡＫＥ合成部１１５へ出力す
る。

【００９１】相関器Ｒ１１０1〜相関器Ｒ１１０4は、複
素型マッチトフィルタ１０１から入力されるＩ信号Ｉ１
およびＱ信号Ｑ１の逆拡散を行う。ここで、相関器Ｒ１
１０1〜相関器Ｒ１１０4は、入力されるマルチパス（主
パスおよび反射において遅延してくる複数の電波）にお
いて、複素マッチトフィルタ１０１から入力される同期
信号ＳＤ１に基づき、エネルギー強度「ＶＩ１²＋ＶＱ
１²」の強度の大きい順に、例えば４つのパスに対応す
るために４系統の相関器として設けられている。また、
相関器Ｒ１１０1〜相関器Ｒ１１０4は、同期信号ＳＤ１
が入力された時点でのＩ信号Ｉ１およびＱ信号Ｑ１が逆
拡散された電圧信号ＶＰＩ１と電圧信号ＶＰＱ１とを各
々ＲＡＫＥ合成部１１５へ出力する。

【００９２】同様に、相関器Ｒ１１１1〜相関器Ｒ１１
１4は、複素型マッチトフィルタ１０２から入力される
Ｉ信号Ｉ２およびＱ信号Ｑ２の逆拡散を行う。ここで、
相関器Ｒ１１１1〜相関器Ｒ１１１4は、入力されるマル
チパス（主パスおよび反射において遅延してくる複数の
電波）において、複素マッチトフィルタ１０２から入力
される同期信号ＳＤ２に基づき、エネルギー強度「ＶＩ
２²＋ＶＱ２²」の強度の大きい順に４つのパスに対応す
るために４系統の相関器として設けられている。また、
相関器Ｒ１１０1〜相関器Ｒ１１０4は、同期信号ＳＤ２
が入力された時点でのＩ信号Ｉ２およびＱ信号Ｑ２が逆
拡散された電圧信号ＶＰＩ２と電圧信号ＶＰＱ２とを各
々ＲＡＫＥ合成部１１５へ出力する。

【００９３】ＲＡＫＥ合成部１１５は、相関器Ｒ１１０
1〜相関器Ｒ１１０4から入力される電圧信号ＶＰＩ１と
電圧信号ＶＰＱ１との値にそれぞれプロファイル部１０
９から入力されるエネルギー強度「ＶＩ１²＋ＶＱ１²」
の値に対応した重みづけを行い、この重みづけされた電
圧信号ＶＰＩ１と電圧信号ＶＰＱ１とのそれぞれに対し
て加算処理を行い、加算結果として電圧信号ＶＳＩ１と
電圧信号ＶＳＱ１とをベースバンド処理部１１６へ出力
する。また、ＲＡＫＥ合成部１１５は、相関器Ｒ１１１
1〜相関器Ｒ１１１4から入力される電圧信号ＶＰＩ２と
電圧信号ＶＰＱ２との値にそれぞれプロファイル部１０
９から入力されるエネルギー強度「ＶＩ２²＋ＶＱ２²」
の値に対応した重みづけを行い、この重みづけされた電
圧信号ＶＰＩ２と電圧信号ＶＰＱ２とのそれぞれに対し
て加算処理を行い、加算結果として電圧信号ＶＳＩ２と
電圧信号ＶＳＱ２とをベースバンド処理部１１６へ出力
する。

【００９４】これにより、マルチパスで受信される電波
の受信強度を高めるため、マルチパスフェージングの影
響を低減することができる。そして、ベースバンド処理
部１１６は、入力される電圧信号ＶＳＩ１と電圧信号Ｖ
ＳＱ１とから復号される電圧信号と、入力される電圧信
号ＶＳＩ２と電圧信号ＶＳＱ２とから復号される電圧信
号とで相互に補完させて、送信側から送信された送信デ
ータを得る。

【００９５】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、上述し
たフィルタ回路１において、拡散符号のビット数分の位
相をずらせ、全ての組み合わせを同時に行うため、積算
記憶回路を拡散符号のビット分を用意していた。従っ
て、例えばＷ−ＣＤＭＡ方式に用いるとした場合、ショ
ートコードが最大で２５６ビットであり、拡散符号Ｋ1
〜拡散符号Ｋ256が用いられるため、積算記憶回路は、
積算記憶回路ＩＮＴ1〜積算記憶回路ＩＮＴ256の２５６
回路が必要であった。

【００９６】しかしながら、全拡散係数の相関を取らな
くても、ある程度の拡散係数のビット数の積算処理によ
り、全く相関がとれない位相の判別は可能である。この
ことから、積算記憶回路において、例えば３２ビット分
または１６ビット分の積算処理を行った後に、例えばレ
ベル制御電流切断部１０により、積算電圧値ＶＤＳを基
準値と比較する。そして、タイミング制御回路４は、積
算電圧値ＶＤＳが前記基準値以下の場合に積算を終了さ
せ、新たな位相の周期の積算を開始させるように構成す
ることが可能である。一方、基準値を越える積算電圧値
ＶＤＳを出力する積算記憶回路の積算処理は、継続させ
て行う。この結果、用意される積算記憶回路は、２５６
回路から３２回路または１６回路へ減少させることが可
能となる。この結果、上述したフィルタ回路は、回路全
体の回路規模を減少させ、かつ消費電流を削減すること
ができる。ここで、積算処理を行い途中判定する拡散係
数のビット数は任意であり、１６ビット分または３２ビ
ット分に限らない。

【００９７】また、一実施形態における積算記憶回路を
直列に２段接続した構成の積算記憶回路を用いることも
可能である。この場合、後段の積算記憶回路は、前段積
算記憶回路の積算結果を積算する。すなわち、２５６ビ
ットの電流信号ＩＤを積算する場合、例えば前段の積算
記憶回路で１６ビット演算する毎に後段の積算記憶回路
へ送り、後段の積算記憶回路は、この１６ビットの積算
結果を積算する。このとき、前段の積算記憶回路は、１
６ビット分積算し、後段の積算記憶回路へ出力した後、
積算結果をリセットし、次の１６ビット分の積算を開始
する。つまり、積算結果の精度は、電流信号の転送のフ
ィードバックループにおける誤差等に依存するため、積
算回数が増加すると、はじめのサンプリングした電流情
報ＩＤに誤差が多く含まれていく。この誤差の増加を防
止するため、電流信号ＩＤの積算を２段として、後段の
積算記憶回路は間隔を置いて前段の積算記憶回路の積算
結果を積算することで、フィードバックループにおける
転送回数を減少させることができる。この結果、積算結
果の積算電流値ＩＤＳの誤差を減少させることができ
る。このとき、後段の積算記憶回路における積算処理に
おいては、前段の積算記憶回路で係数の乗算は終了して
いるため、係数の乗算の処理の必要は無い。

【００９８】また、これまで述べてきた一実施形態によ
るフィルタは、マッチトフィルタに使用できることを説
明したが、他に相当数のタップを必要とする高精度なＦ
ＩＲフィルタ等のフィルタ回路を消費電流を抑え、かつ
高速に動作する仕様で構成することが可能である。

【００９９】

【発明の効果】本発明によれば、時系列に入力される電
流信号を、複数の並列信号線のそれぞれに分配する電流
信号分配手段と、前記並列信号線毎に設けられ、分配さ
れた前記電流信号と並列信号線の並列順序に位相をずら
した所定の係数データとに基づき得た信号パターンを記
憶する複数の信号記憶手段と、前記ずらした位相の順に
並んでいる前記信号記憶手段から、そのずらした位相の
順に該信号記憶手段に記憶されている前記信号パターン
を出力させる出力選択手段とを具備するため、並列信号
線へ時系列に入力される電流信号に、並列信号線の並び
順にずらした位相の係数データを乗算し信号処理を行う
ため、同一の値の電流信号に対して前記信号記憶手段毎
に、異なった信号処理を行うことが出来る。すなわち、
本発明のフィルタ回路は、１つのみの構成で、時系列に
入力される電流信号に対して、並列処理により、前記信
号記憶手段毎に異なった係数データによる信号処理を行
い、前記出力選択手段により前記信号記憶手段から、順
次異なった信号処理結果の信号パターンを位相順に取り
出すことが可能である。

【０１００】また、本発明によれば、スイッチトキャパ
シタ方式と異なり記憶される電流信号の電流値の精度向
上に対して、誤差をキャンセルできる大きさの記憶用の
キャパシタを必要としないため、このキャパシタへの電
荷の充電時間が必要ないため、速度の向上が可能とな
る。さらに、本発明によれば、並列に電流信号を保持す
るので電流信号を記憶させる保持手段のみを駆動させる
制御が可能であり、フィルタ回路全体の動作時における
駆動電流を削減することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるフィルタ回路の構
成を示すブロック図である。

【図２】図１のフィルタ回路における積算記憶回路の
動作を示すフローチャートである。

【図３】図１のフィルタ回路におけるＶ−Ｉ変換回路
の構成を示すブロック図である。

【図４】図１のフィルタ回路における電流伝達部３の
構成を示すブロック図である。

【図５】図１のフィルタ回路における積算記憶回路Ｉ
ＮＴ1（積算記憶回路ＩＮＴ2〜積算記憶回路ＩＮＴn）
の構成を示すブロック図である。

【図６】図５の積算記憶回路ＩＮＴ1におけるスイッ
チ素子ＳＷ１の構成を示すブロック図である。

【図７】図５の積算記憶回路ＩＮＴ1における積算部
ＩＴの構成を示すブロック図である。

【図８】図５の積算記憶回路ＩＮＴ1の動作を示すフ
ローチャートである。

【図９】図１のフィルタ回路におけるＩ−Ｖ変換回路
８の構成を示すブロック図である。

【図１０】本発明の一実施形態によるフィルタ回路を
用いたＷ−ＣＤＭＡ受信部の構成を示すブロック図であ
る。

【図１１】図１０における複素型マッチトフィルタ
（ＭＦ）１０１（１０２）の構成を示すブロック図であ
る。

【図１２】従来のフィルタ回路の構成を示す示すブロ
ック図である。

【図１３】図１２のサンプルホールド回路または加減
算回路を構成する基本回路のブロック図である。

【図１４】図１３の基本回路を用いて構成された加減
算回路のブロック図である。

【図１５】ＣＯＭＳインバータで構成されたオペアン
プを示すブロック図である。

【符号の説明】

１フィルタ回路２Ｖ−Ｉ変換回路３電流伝達部４タイミング制御回路６セレクタ７演算係数制御回路８Ｉ−Ｖ変換回路９、１０レベル制御電流切断部Ｓ／Ｈ1、Ｓ／Ｈ1Ｂサンプルホールド回路ＩＮＴ1〜ＩＮＴn 積算記憶回路ＩＴ積算部

Claims

【特許請求の範囲】

【請求項１】時系列に入力される電流信号を、複数の
並列信号線のそれぞれに分配する電流信号分配手段と、前記並列信号線毎に設けられ、分配された前記電流信号
と並列信号線の並列順序に位相をずらした所定の係数デ
ータとに基づき得た信号パターンを記憶する複数の信号
記憶手段と、前記ずらした位相の順に並んでいる前記信号記憶手段か
ら、そのずらした位相の順に該信号記憶手段に記憶され
ている前記信号パターンを出力させる出力選択手段とを
具備することを特徴とするフィルタ回路。
【請求項２】前記所定の係数データが拡散符号からな
るデータであることを特徴とする請求項１記載のフィル
タ回路。
【請求項３】前記信号憶手段が、前記信号線毎に順次
送られた前記電流信号に所定の係数データを乗算する乗
算手段と、該乗算手段の乗算結果を積算して積算結果の
電流積算値を記憶する積算記憶手段とからなることを特
徴とする請求項１または請求項２に記載のフィルタ回
路。
【請求項４】少なくとも２つの前記積算記憶手段が直
列に接続され、後段の積算記憶手段が前段の積算記憶手
段より長い積算期間を有することを特徴とする請求項３
記載のフィルタ回路。
【請求項５】受信された電波が変換されて得られる電
気信号のフィルタ処理を行う請求項１ないし請求項４の
いずれか１項に記載のフィルタ回路からなる受信部を有
することを特徴とする多重通信装置。