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JP2000031951A - バースト同期回路 - Google Patents

バースト同期回路

Info

Publication number
JP2000031951A
JP2000031951A JP20003298A JP20003298A JP2000031951A JP 2000031951 A JP2000031951 A JP 2000031951A JP 20003298 A JP20003298 A JP 20003298A JP 20003298 A JP20003298 A JP 20003298A JP 2000031951 A JP2000031951 A JP 2000031951A
Authority
JP
Japan
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sampling
data
pattern
signal
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20003298A
Other languages
English (en)
Inventor
Masaki Hirota
正樹 廣田
Michio Kusayanagi
道夫 草柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP20003298A priority Critical patent/JP2000031951A/ja
Priority to US09/357,352 priority patent/US6567484B1/en
Priority to EP99113671A priority patent/EP0973289A3/en
Publication of JP2000031951A publication Critical patent/JP2000031951A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Radio Relay Systems (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】 【課題】 バースト状の受信データ信号とその受信デー
タ信号のサンプリング位相とを合わせるバースト同期回
路に関し、バースト同期用の交番パターンを用いること
なく、１ビットパルスの両側エッジを検出して最適サン
プリング位相を選択し、又、ビット誤りが発生しても最
適サンプリング位相を選択する信頼性の高いバースト同
期回路を提供する。 【解決手段】 入力データを１ビット周期よりも短い位
相差を有する複数のサンプリング位相でサンプリングす
るデータサンプリング部１1 と、そのサンプリングデー
タから所定のパターンを検出するパターン検出部１2 、
各サンプリング位相毎のパターン検出結果から最適なサ
ンプリング位相を選択する選択信号生成部１3 と、その
選択信号により最適な位相でサンプリングされたサンプ
リングデータを選択して出力するセレクタ１4 とを備え
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バースト状の受信
データ信号とその受信データ信号のサンプリング位相と
を合わせるバースト同期回路に関し、光加入者伝送シス
テム等において、ひとかたまりの連続信号としてバース
ト状に伝送されるデータ信号を受信する際に、受信信号
のビット位置の安定領域に同期したサンプルクロックに
より、受信データ信号をサンプリングするバースト同期
回路に関する。
【０００２】
【従来の技術】図２０は、バースト状のデータ信号が伝
送されるシステムの一例の光加入者伝送システムを示す
図である。光加入者伝送システムは、主局２０1 と複数
の光加入者対応の従局２０2 （＃１〜＃ｎ）との間を、
光ファイバ２０3 及び光カプラ２０4 により接続され
る。
【０００３】主局２０1 は、各従局２０2 （＃１〜＃
ｎ）宛の下り伝送方向のデータ信号を連続的に送信し、
該下り伝送方向のデータ信号は光カプラ２０4 で分岐さ
れて、各従局２０2 （＃１〜＃ｎ）に放送形式で一斉に
伝送される。各従局２０2 （＃１〜＃ｎ）は、下り伝送
方向のデータ信号の中の自局アドレス信号を認識し、自
局アドレス信号のデータ信号のみを取り込む。
【０００４】一方、各従局２０2 （＃１〜＃ｎ）が主局
２０1 に上り伝送方向のデータ信号を伝送する場合、他
の従局からの上り伝送方向のデータ信号と衝突しないよ
うなタイミングでデータ信号をバースト的に送信する。
【０００５】この場合、下り伝送方向のデータ信号は連
続的に伝送されるため、各従局２０ 2 （＃１〜＃ｎ）で
は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回
路等を用いて受信データ信号のリタイミングを行うこと
ができる。
【０００６】これに対し、上り伝送方向のデータ信号が
連続的な信号ではなくバースト的な信号であり、又、各
従局２０2 （＃１〜＃ｎ）を接続する光ファイバ２０3
の長さは、各従局２０2 （＃１〜＃ｎ）との距離に応じ
て大きく異なるため、主局２０1 に到達するバースト信
号のビット位置の位相及び光信号レべルは、従局２０ 2
（＃１〜＃ｎ）毎によって異なる。
【０００７】このため、主局２０1 は、バーストデータ
信号が受信される毎に短時間に、その先頭部分に付加さ
れたプリアンブル信号等により、バーストデータ信号を
適正なビット位相で取り込むためのサンプリング最適位
相を選択し、そのリタイミングを行わなければならな
い。
【０００８】図２１は主局２０1 のバースト信号受信部
の構成を示す図である。図に示すように、光ファイバ２
０3 から受信される光バースト信号を光モジュール２１
1 により電気信号に変換し、バースト同期回路２１2 に
より受信信号のデータビットを前述したような最適な位
相で取り込むためのリタイミングを行う。
【０００９】一般に、バースト状のデータ信号は、その
先頭部分に前述のプリアンブル信号のほかにバースト信
号全体の位相を識別するためのフレーム同期用データパ
ターンであるデリミタパターン信号が付加される。デリ
ミタ同期回路２１3 はデリミタパターン信号によりデリ
ミタ同期を行う。データ処理部２１4 は、デリミタ同期
後のデータ信号を基に受信データの処理を行う。
【００１０】図２２は光モジュール２１1 の出力信号
（バースト同期回路２１2 の入力信号）の波形を示す図
である。光モジュール２１1 の出力信号は、内部の光増
幅器の特性や信号体雑音比の劣化等により、パルス幅に
変動を生じる。即ち、１タイムスロットのパルス幅（１
ビットの周期）Ｔは、その両端部の立ち上がり部及び立
ち下がり部に、図の網掛け部分に示すようにエッジ不確
定領域τが存在し、このエッジ不確定領域τ以外の区間
がサンプリングを行うことができる有効なパルス幅であ
り、このパルス幅の変動をどれだけ許容することができ
るかが、バースト同期回路の性能を示す一つの指標であ
る。
【００１１】図２３は従来のバースト同期回路２１2 の
構成を示す図である。電気信号に変換された光ファイバ
からの入力データ信号は、データサンプリング部２３1
により、１ビットの周期で複数の異なる位相でサンプリ
ングされ、データサンプリング部２３1 は順番にサンプ
リング位相がずれた入力データ信号のサンプリングデー
タを出力する。
【００１２】エッジ検出部２３2 は、データサンプリン
グ部２３1 から出力され、サンプリング位相が隣合った
サンプリングデータ同士を比較することにより、データ
の変化（データビット波形の立ち上がり又は立ち下が
り）を生じるサンプリング位相を検出する。そして、こ
のエッジ検出部２３2 の検出結果をもとに、選択信号生
成部２３3 は、最適な位相でサンプリングされるサンプ
リングデータを選択する選択信号を生成してセレクタ２
３4 に出力し、セレクタ２３4 は該選択信号により、最
適な位相でサンプリングされるサンプリングデータを選
択して出力する。
【００１３】データサンプリング部２３1 において、入
力データ信号を１ビットの周期で複数の異なる位相でサ
ンプリングし、順番に位相がずれたサンプリングデータ
を出力する手段は、入力データ信号を１ビット周期より
も短い時間間隔で順次遅延させてシステムクロック（入
力データ信号の１ビット周期のクロック）でサンプリン
グする方式や、該システムクロックよりも高速のクロッ
クにより入力データ信号をサンプリングする方式、或い
は該システムクロックを１ビット周期よりも短い時間間
隔で順次遅延させて多相クロックを生成し、該多相クロ
ックにより入力データ信号をサンプリングする方式等が
ある。
【００１４】又、エッジ検出部２３2 において、データ
の変化を生じるサンプリング位相を検出する手段は、位
相の異なる複数のサンプリングデータからエッジパター
ンデコーダにより、信号の立ち上がり又は立ち下がりの
いずれか一方のみを検出する片側エッジ検出方式や、信
号の立ち上がり及び立ち下がりの両方を検出する両側エ
ッジ検出方式、或いは複数のビット位置にわたってエッ
ジの位置を検出しその平均位置等を検出する多点エッジ
検出方式等が用いられる。
【００１５】片側エッジ検出方式は、入力データ信号の
うちの或るビット（“０”から“１”即ちローレベルか
らハイレベルへ変化したビット又は“１”から“０”即
ちハイレベルからローレベルへ変化したビット）の片側
のエッジの位相を検出し、その検出されたエッジの位相
位置から、エッジ不確定領域の区間を経過する所定のタ
イミング後のサンプルクロックによりサンプリングされ
るサンプリングデータを選択する方式である。
【００１６】両側エッジ検出方式は、入力データ信号の
うちの或るビット（“０”と“１”即ちローレベルとハ
イレベルとが１ビット毎に交番するビット）の両側のエ
ッジの位相を検出し、その検出された両側のエッジの位
相位置の略中間に位置するサンプルクロックによりサン
プリングされるサンプリングデータを選択する方式であ
る。
【００１７】図２４は両側エッジ検出により最適位相の
サンプリングデータを選択する動作の説明図である。同
図は、値が“０”“１”“０”のデータ信号２４1 が順
次入力され、「↑」で示すサンプルクロック（＃１〜＃
１４）により、データ信号２４1 がサンプリングされる
様子を示している。
【００１８】同図に示すように、サンプルクロック＃１
〜＃３では“０”のサンプリング値が得られ、サンプル
クロック＃４〜＃１０では“１”のサンプリング値が得
られ、サンプルクロック＃１１〜＃１４では“０”のサ
ンプリング値が得られる。
【００１９】そして、隣合ったサンプリング値の一致不
一致を照合することにより、サンプルクロック＃３と＃
４との間及びサンプルクロック＃１０と＃１１との間に
エッジが存在すること検出し、それらの両側エッジの略
中央の位相にあるサンプルクロック＃７によりサンプリ
ングしたデータを選択する。これら従来のバースト同期
回路は、特開平９−８３５００号公報等に詳述されてい
る。
【００２０】
【発明が解決しようとする課題】片側エッジ検出による
最適位相のサンプリングデータ選択手段は、エッジ検出
のための固有のデータパターンを伝送する必要はない
が、パルスの片側のエッジから常に一定のタイミング後
のサンプルクロックが選択されることとなり、パルスの
もう一方のエッジの位相変動を反映していないため、許
容パルス幅変動量が少ないという欠点がある。
【００２１】両側エッジ検出による最適位相のサンプリ
ングデータ選択手段は、片側エッジ検出方式に比べ、パ
ルスの両側のエッジの位相変動に合わせてサンプリング
位相を選択するので、許容パルス幅変動量が多くなる
が、１パルスの両側のエッジを検出するためには、“０
１０”又は“１０１”のパターンのデータ信号を伝送す
る必要がある。
【００２２】通常のバースト伝送では、バースト信号の
先頭に付加されるプリアンブルに“１”と“０”の交番
パターンを用い、このプリアンブルのパターンデータに
より両側エッジの位相検出を行うのが一般的であるが、
この交番パターンにビット誤りが発生したときには、１
ビットの両側のエッジを検出することができず、複数ビ
ットにわたるパルスの両側のエッジを検出してしまい、
最適位相のサンプリングデータを選択することができな
いという問題がある。
【００２３】前述の片側エッジ検出方式や両側エッジ検
出方式のように、１度のエッジ検出の結果により最適位
相のサンプリングデータを選択する方式では、例えば信
号対雑音比の劣化等により、もととなるデータ信号に許
容量以上のパルス幅変動が生じた場合に、不適当な位相
のサンプリングデータを選択してしまうという問題があ
る。
【００２４】それに対し、多点エッジ検出による最適位
相のサンプリングデータ選択手段は、入力データ信号の
うち複数のビットのエッジを検出するため、多少のビッ
ト誤りの影響を低減することができ、片側エッジ検出方
式、両側エッジ検出方式に比べ、許容パルス幅変動量を
大きくすることができるが、複数のデータビットを取り
込む必要があるため、最適位相のサンプリングデータを
選択するのに長時間を要する欠点がある。
【００２５】本発明は、ビット単位のバースト同期用の
交番パターンを用いることなく、両側エッジ検出方式と
同程度の許容パルス幅変動量を有するバースト同期回路
を提供することを目的とし、又、ビット誤りが発生して
も最適位相のサンプリングデータを短時間で選択するこ
とができる信頼性の高いバースト同期回路を提供するこ
とを目的とする。
【００２６】
【課題を解決するための手段】本発明のバースト同期回
路は、（１）バースト状の受信データ信号とその受信デ
ータ信号のサンプリング位相とを合わせるバースト同期
回路において、前記受信データ信号をその１ビット周期
よりも短い時間間隔で順次遅延させ、これら位相の異な
る受信データ信号を前記１ビット周期のクロック信号に
よりサンプリングするデータサンプリング部と、前記位
相の異なる受信データ信号毎のサンプリングの結果か
ら、前記バースト状の受信データ信号中に含まれるデー
タパターンを検出する各サンプリング位相毎のパターン
検出部と、前記各サンプリング位相毎のパターン検出部
の検出結果に基づき、データパターンが検出される複数
のサンプリング位相のうちの略中央のサンプリング位相
でサンプリングされた受信データ信号を選択するための
選択信号を生成する選択信号生成部とを備えたものであ
る。
【００２７】このように、位相の異なる受信データ信号
毎のサンプリングの結果から、受信データ信号中に含ま
れるデータパターンを検出し、その検出結果に基づき、
最適位相のサンプリングデータを選択することにより、
ビット単位のバースト同期用の交番パターンを用いるこ
となく、従来の両側エッジ検出方式と同程度の許容パル
ス幅変動量を有するバースト同期回路を構成することが
できる。
【００２８】又、（２）バースト状の受信データ信号と
その受信データ信号のサンプリング位相とを合わせるバ
ースト同期回路において、前記受信データ信号をサンプ
リングする１ビット周期のクロック信号を、該１ビット
周期よりも短い時間間隔で順次遅延させ、これら位相の
異なるクロック信号により前記受信データ信号をサンプ
リングするデータサンプリング部と、前記位相の異なる
クロック信号によりサンプリングされた受信データ信号
毎のサンプリング結果から、前記バースト状の受信デー
タ信号中に含まれるデータパターンを検出する各サンプ
リング位相毎のパターン検出部と、前記各サンプリング
位相毎のパターン検出部の検出結果に基づき、データパ
ターンが検出される複数のサンプリング位相のうちの略
中央のサンプリング位相でサンプリングされた受信デー
タ信号を選択するための選択信号を生成する選択信号生
成部とを備えたものである。
【００２９】又、（３）バースト状の受信データ信号と
その受信データ信号のサンプリング位相とを合わせるバ
ースト同期回路において、前記受信データ信号を、１ビ
ット周期よりも短い時間間隔の高速クロック信号により
サンプリングし、サンプリング位相の異なる１ビット周
期のサンプリングデータを生成するデータサンプリング
部と、前記位相の異なるクロック信号によりサンプリン
グされた受信データ信号毎のサンプリング結果から、前
記バースト状の受信データ信号中に含まれるデータパタ
ーンを検出する各サンプリング位相毎のパターン検出部
と、前記各サンプリング位相毎のパターン検出部の検出
結果に基づき、データパターンが検出される複数のサン
プリング位相のうちの略中央のサンプリング位相でサン
プリングされた受信データ信号を選択するための選択信
号を生成する選択信号生成部とを備えたものである。
【００３０】又、（４）バースト状の受信データ信号と
その受信データ信号のサンプリング位相とを合わせるバ
ースト同期回路において、前記受信データ信号を、１ビ
ット周期よりも短い時間間隔の位相差を有する多相クロ
ック信号によりサンプリングし、サンプリング位相の異
なる１ビット周期のサンプリングデータを生成するデー
タサンプリング部と、前記位相の異なるクロック信号に
よりサンプリングされた受信データ信号毎のサンプリン
グ結果から、前記バースト状の受信データ信号中に含ま
れるデータパターンを検出する各サンプリング位相毎の
パターン検出部と、前記各サンプリング位相毎のパター
ン検出部の検出結果に基づき、データパターンが検出さ
れる複数のサンプリング位相のうちの略中央のサンプリ
ング位相でサンプリングされた受信データ信号を選択す
るための選択信号を生成する選択信号生成部とを備えた
ものである。
【００３１】このように、位相の異なるクロック信号を
用いてサンプリングした受信データ信号のサンプリング
の結果から、受信データ信号中に含まれるデータパター
ンを検出し、その検出結果に基づき、最適位相のサンプ
リングデータを選択することにより、ビット単位のバー
スト同期用の交番パターンを用いることなく、従来の両
側エッジ検出方式と同程度の許容パルス幅変動量を有す
るバースト同期回路を構成することができる。
【００３２】又、（５）前記パターン検出部は、該パタ
ーン検出部へ入力されるサンプリングデータと予め記憶
されたパターンデータとを照合し、パターン検出フラグ
信号を出力するメモリ装置を備えたものである。このよ
うに、パターン検出部は、メモリ装置により簡易に構成
することができる。
【００３３】又、（６）前記パターン検出部のメモリ装
置は、所定のビット数以下のビット誤りを含む複数のパ
ターンデータを予め記憶し、これら複数のパターンデー
タと前記サンプリングデータとを照合するものである。
したがって、ビット誤りが発生しても最適位相のサンプ
リングデータを、主にパターンデータの検出のみの時間
で短時間に選択することができる。
【００３４】又、（７）前記パターン検出部は、該パタ
ーン検出部へ入力されるサンプリングデータ信号の論理
積によりパターン検出フラグ信号を出力する論理積回路
を備えたものである。パターン検出部を論理回路を用い
て構成することにより、高速にパターンデータを検出す
ることができる。
【００３５】又、（８）前記パターン検出部は、該パタ
ーン検出部へ入力される所定のビット数以下のビット誤
りを含むサンプリングデータ信号の論理積によりパター
ン検出フラグ信号を出力する複数の論理積回路を備えた
ものである。このように、ビット誤りを含むパターンの
パターン検出部を論理回路を用いて構成することによ
り、ビット誤りを含むパターンデータを高速に検出する
ことができる。
【００３６】又、（９）前記パターン検出部は、該パタ
ーン検出部へ入力された過去のサンプリングデータから
演算により所定のパターンデータを検出し、パターン検
出フラグ信号を出力する構成を備えたものである。この
構成により、ＡＴＭセルヘッダのＨＥＣのデータをパタ
ーンデータとして用い、バースト同期を行うことができ
る。
【００３７】又、（１０）前記選択信号生成部は、サン
プリング位相毎のパターン検出フラグ信号のデータパタ
ーン対応に、サンプリング位相の選択信号を予め記憶し
たメモリ装置を備えたものである。このように、選択信
号生成部は、メモリ装置により簡易に構成することがで
きる。
【００３８】又、（１１）前記選択信号生成部は、サン
プリング位相毎のパターン検出フラグ信号のデータパタ
ーン対応に、サンプリング位相の選択信号を出力する論
理回路を備えたものである。選択信号生成部を論理回路
を用いて構成することにより、選択信号の生成を高速に
行うことができる。
【００３９】又、（１２）前記パターン検出部は、前記
データパターンの検出によりバイト単位の位相を合わせ
るパターン同期を同時に行うものである。このように、
データパターンの検出により、ビット単位のバースト同
期とともに、バイト単位のデリミタ同期（フレーム同
期）又はＡＴＭセルのセル同期を行うことができる。
【００４０】
【発明の実施の形態】バースト状のデータ信号は、前述
したように、バースト信号のフレーム全体の位相を識別
するためのフレーム同期用データパターンであるデリミ
タパターン信号を有する。又、ＡＴＭセルへッダのＨＥ
Ｃ（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ：ヘッ
ダ誤り制御）フィールドのデータのように、既に伝送さ
れたデータ信号から演算することにより求められる所定
のデータパターン信号を有する場合もある。
【００４１】本発明のバースト同期回路は、このような
所定のデータパターン信号を、複数の異なるサンプリン
グ位相によりサンプリングし、該所定のデータパターン
が検出されたサンプリング位相をもとに、最適位相のサ
ンプリングデータを選択するものである。
【００４２】図１は本発明の実施の形態のバースト同期
回路の基本構成を示す図である。同図において、１1 は
データサンプリング部、１2 はパターン検出部、１3 は
選択信号生成部、１4 はセレクタである。
【００４３】データサンプリング部１1 は、従来のバー
スト同期回路のデータサンプリング部と同様に、高速ク
ロックや多相クロック、又は遅延素子等を用いて入力デ
ータ信号を、１ビット幅よりも細かい位相差を有する複
数のサンプリング位相で１ビット周期でサンプリング
し、そのサンプリングデータをパターン検出部１2 及び
セレクタ１4 に出力する。
【００４４】パターン検出部１2 は、それぞれの位相で
サンプリングされた各サンプリングデータ値から、所定
のパターンに一致するサンプリングデータの検出を行
い、そのパターン検出結果を選択信号生成部１3 に出力
する。
【００４５】選択信号生成部１3 は、パターン検出部１
2 からのパターン検出結果から、最適な位相でサンプル
リングされたサンプリングデータを選択するための選択
信号を生成し、その選択信号をセレクタ１4 に出力す
る。
【００４６】セレクタ１4 は、選択信号生成部１3 から
の選択信号をもとに、データサンプリング部１1 から出
力された、サンプリング位相の異なる複数のサンプリン
グデータのなかから、最適な位相でサンプルリングされ
たサンプリングデータを選択する。
【００４７】このようなパターン検出による本発明のバ
ースト同期回路の動作原理について以下図２乃至図８を
参照して説明する。なお、ここでバースト信号は、７ビ
ットのプリアンブルＰＲ１〜ＰＲ７及び９ビットのデリ
ミタＤＬ１〜ＤＬ９が付加され、その後ろにペイロード
データＰＬ１，ＰＬ２，ＰＬ３・・・が続いているもの
とする。そして、バースト同期回路で検出するパターン
信号はデリミタパターンとする。
【００４８】図２乃至図４は、バーストデータ信号とサ
ンプリング位相とデリミタパターン検出結果の関係を示
す図である。これらの図において、２1 はバーストデー
タ信号の波形、２2 は各サンプリング位相の番号、２3
は各サンプリング位相毎のデリミタパターン検出結果、
２4 はそれぞれ位相の異なる１ビット周期のサンプルク
ロックを「↑」により示している。
【００４９】前述したように本発明の実施の形態のバー
スト同期回路は、高速クロックや多相クロック又は遅延
素子等を用いてバーストデータ信号を１ビット幅よりも
細かい位相差でサンプリングし、各サンプリング位相毎
に、そのサンプリングデータをもとに所定のデリミタパ
ターンと一致するデータパターンの検出を行う。
【００５０】なお、図に示した本発明の実施の形態で
は、各サンプリングの位相差は、１ビット幅の８分の１
としている。即ち、１ビットのデータは、８個の位相の
異なるサンプルクロックによりサンプリングされる。
【００５１】図２乃至図４の左側に示したサンプリング
位相２2 の＃１〜＃１６は、それぞれデリミタパターン
検出に係るサンプルクロックの位相、即ちサンプリング
位相を示している。そして、それぞれのサンプリング位
相の９個のサンプルクロック「↑」により、バーストデ
ータ信号がサンプリングされ、その９個のサンプリング
データから各サンプリング位相毎にデリミタパターンが
検出が行われ、そのデリミタパターン検出結果２3 が、
各サンプリング位相毎にパターン検出フラグ信号“１”
又は“０”により示されている。
【００５２】デリミタパターン検出結果２3 のパターン
検出フラグ信号“１”は、デリミタパターンが検出され
ることを表し、パターン検出フラグ信号“０”はデリミ
タパターンが検出されないことを表し、“１ｏｒ０”は
デリミタパターンが検出される場合も検出されない場合
もあること表している。
【００５３】図２は、デリミタパターンが位置する前後
１ビットの領域のサンプリングデータから９ビットのサ
ンプリングデータ切り出した場合の、各サンプリング位
相毎のデリミタパターンの検出結果を示している。
【００５４】同図に示すように、デリミタパターンが確
実に検出される位相選択領域に、９個のサンプルクロッ
クが存在するサンプリング位相（＃６〜＃１０）では必
ずデリミタパターンが検出され、各ビットのエッジ付近
にサンプルクロックが存在するエッジ不確定領域でのサ
ンプリング位相（＃３〜＃５及び＃１１〜＃１３）で
は、エッジの位置が保証されないため、デリミタパター
ンが検出されるかどうかは不定であり、デリミタパター
ンの前側１ビットのプリアンブルＰＲ７からデリミタＤ
Ｌ８まで、及びデリミタパターンの後ろ側１ビットのデ
リミタＤＬ２からペイロードＰＬ１までの領域のサンプ
リング位相（＃１，＃２及び＃１４〜＃１６）ではデリ
ミタパターンは検出されない。
【００５５】図３は、デリミタパターンの１ビット手前
の前後１ビットの領域のサンプリングデータから９個の
サンプリングデータ切り出した場合の、各サンプリング
位相毎のデリミタパターンの検出結果を図２と同様に示
している。
【００５６】この場合、前述のサンプリング位相（＃６
〜＃１０）の位相選択領域は、デリミタパターンから１
ビット手前のプリアンブルＰＲ７からデリミタＤＬ８ま
での９ビットに対してサンプリングを行うため、この領
域のサンプリング位相ではデリミタパターンが検出され
ない。
【００５７】エッジ不確定領城の位相でのサンプリング
結果は不定であるため、この領域のサンプリング位相
（＃３〜＃５及び＃１１〜＃１３）ではデリミタパター
ンが検出される可能性と検出されない可能性とがある。
【００５８】又、前側１ビットのプリアンブルＰＲ６か
らデリミタＤＬ７までの領域のサンプリング位相（＃
１，＃２）は、デリミタパターンは検出されず、後ろ側
１ビットのデリミタＤＬ１からデリミタＤＬ９までの領
域のサンプリング位相ではデリミタパターンが検出され
る。
【００５９】図４は、デリミタパターンの３ビット手前
の前後１ビットの領域のサンプリングデータから９ビッ
トのサンプリングデータを切り出した場合の、各サンプ
リング位相毎のデリミタパターンの検出結果を図２と同
様に示している。
【００６０】この場合、エッジ不確定領城のサンプリン
グ位相（＃３〜５及び＃１１〜１３）では、同様にサン
プリング結果は不定であるためデリミタパターンが検出
される可能性があるが、そのほかのサンプリング位相
（＃１，＃２及び＃１４〜＃１６）では、デリミタパタ
ーンは検出されない。
【００６１】なお、デリミタパターンが存在するビット
位置のサンプリング位相のみによりデリミタパターンが
検出され、他のビット位置のサンプリング位相によって
はデリミタパターンが検出されないようにするために
は、プリアンブル、デリミタ及びぺイロード１ビット目
（デリミタの直後の１ビット）までの領域のうち、デリ
ミタパターン長（９ビット）ずつ切り出した場合、デリ
ミタの位置のみでデリミタパターンが検出されるように
パターンデータを設定する必要がある。
【００６２】図２〜図４に示されるように、複数の異な
るサンプリング位相によりデリミタパターンを検出する
と、デリミタパターンが存在するサンプリング位相での
み、パターン検出フラグ“１”が出力され、その他のサ
ンプリング位相ではパターン検出フラグ“０”が出力さ
れる。
【００６３】したがって、複数の異なるサンプリング位
相によるパターン検出の検出結果（パターン検出フラ
グ）を、サンプリング位相順に並べると、両側エッジ検
出を行った場合と同様の結果が得られる。そのため、パ
ターン検出による両側エッジ検出を行い、従来の両側エ
ッジ検出方式の原理を応用して最適位相のサンプリング
データを選択することができる。そこで、従来の両側エ
ッジ検出方式について改めて図５を用いて説明する。
【００６４】両側エッジ検出方式は、“１”と“０”と
が交番するデータ信号の１タイムスロット（１ビット）
のパルス信号の両側のエッジを検出し、その両側のエッ
ジから略中央に位置する位相をサンプリング位相として
選択する。
【００６５】この時、図５の（Ａ）に示す１タイムスロ
ットに対する位相選択領域（データ信号が確実にサンプ
リングされる位相の選択領域）とエッジ不確定領域の配
分は、１ビットパルスの両側のエッジが、所定以上の間
隔を置いたエッジ不確定領域内に存在するかぎり、両側
エッジの略中央の位相が位相選択領域内に位置するよう
に設計される。
【００６６】したがって、両側エッジ検出方式を用いる
場合、規定されたエッジ不確定領域中にエッジが有るか
ぎり、パルス幅が広くなったり狭くなったりしても、両
側エッジの中央の位相は位相選択領域となり、その位相
で適切にデータをサンプリングすることができる。この
様子を図５の（Ｂ）〜（Ｄ）に示している。
【００６７】図５の（Ｂ）は、パルス幅が規定値どおり
（１００％）の場合を示し、図の（Ｃ）はパルス幅が広
い場合を示し、図の（Ｄ）はパルス位置が片寄った場合
を示している。いずれの場合でも、両側のエッジが規定
したエッジ不確定領域内にある限り、両側のエッジから
略中央の位相（図５において楕円で囲んだ位相）は、位
相選択領域内に存し、データ信号を確実にサンプリング
することができる。
【００６８】次に、本発明のパターン検出によるサンプ
リング位相選択を図６を用いて説明する。この図では１
タイムスロット分しか示していないが、実際はデリミタ
パターン長分（前述した例では９ビット分）となる。
【００６９】図６の（Ａ）に示すように、デリミタパタ
ーン（ＤＬ）の検出結果は、位相選択領域のサンプリン
グ位相では“１”、エッジ不定領域では“１”又は
“０”（不確定）となり、前後１ビットの位相選択領域
のサンプリング位相では“０”となる。
【００７０】これらの各サンプリング位相のデリミタパ
ターン検出結果を並べると、前述した両側エッジ検出方
式において“０１０”のデータ入力パターンをサンプリ
ングした場合と等価であり、デリミタパターン（ＤＬ）
検出結果が変化する変化点の位相は１ビットパルスの両
側のエッジ部であり、その中央部のサンプリング位相は
位相選択領域となる。
【００７１】したがって、両側エッジ検出方式を用いた
場合と同様に、規定されたエッジ不確定領域中にエッジ
が有るかぎり、デリミタパターン（ＤＬ）が連続して検
出される位相の時間幅（パルス幅）が広くなったり、狭
くなったりしても、両側エッジから中央の位相は位相選
択領域となり、この位相でデータを確実にサンプリング
することができる。この様子を図６の（Ｂ）〜（Ｄ）に
示している。
【００７２】図６の（Ｂ）は、デリミタパターン（Ｄ
Ｌ）検出連続幅（パルス幅）が規定値どおり（１００
％）の場合を示し、図の（Ｃ）はデリミタパターン（Ｄ
Ｌ）検出連続幅（パルス幅）が広い場合を示し、図の
（Ｄ）はデリミタパターン（ＤＬ）検出連続箇所（パル
ス位置）が片寄った場合を示している。
【００７３】いずれの場合でも、両側のエッジが規定エ
ッジ不確定領域内にある限り、両側のエッジから略中央
の位相（図６において楕円で囲んだ位相）は、位相選択
領域内に存し、この位相でデータ信号を確実にサンプリ
ングすることができる。
【００７４】したがって、本発明の実施の形態のデリミ
タパターン検出によるサンプリング位相の選択方式は、
両側エッジ検出方式と同等の条件の入力データ信号に対
して、適正にサンプリングを行うことができる。即ち、
本発明のパターン検出によるサンプリング位相選択方式
は、許容できる入力データ信号のパルス幅変動量は両側
エッジ方式と同じでありながら、バースト同期用のプリ
アンブルパターン（例えば、“０１０”のパターン）を
必要としないということになる。
【００７５】そのため、バーストデータ伝送用のへッダ
（プリアンブル）を短くすることができ、この分をユー
ザー情報等の伝送に割り当てることにより、伝送容量を
増加することができる。
【００７６】以上の実施の形態は、ビット誤り等の無
い、理想的なデータ伝送を前提にしているが、実際のシ
ステムでは、伝送路の状態や光モジュール内部の信号対
雑音比劣化等により、ある程度の確率で入力データ信号
のパルス幅変動が許容量を越えてしまい、最悪の場合は
ビット誤りが発生するため、その対応策を講じておく必
要がある。
【００７７】従来の両側エッジ検出方式は、１回の両側
エッジ検出によりサンプリングの選択位相を決定するた
め、たまたまその両側エッジが歪んでいた場合には、言
い方を変えると、そのデータ信号のエッジがエッジ不定
領域を越えてしまった場合には、図７に示すように誤っ
た位相を選択する可能性がある。
【００７８】図７の（Ａ）は１タイムスロットに対する
位相選択領域とエッジ不確定領域を示し、図の（Ｂ）は
エッジがエッジ不定領域を越えた場合の動作を示してい
る。図の（Ｂ）に示すように、エッジＥ2 がエッジ不確
定領域を越えてしまうと、エッジＥ1 とエッジＥ2 との
中央に位置する位相（図において楕円で囲んだ位相）が
エッジ不定領域に入ってしまい、この中央の位相は適正
なサンプリング位相とはならない。
【００７９】このように１ビットパルスのエッジが、エ
ッジ不定領域を越えてしまった場合には、従来の両側エ
ッジ検出方式では適正なサンプリング位相を選択するこ
とができない。これは片側エッジ検出方式についても同
様のことがいえる。
【００８０】これに対し、本発明のパターン検出方式
は、各サンプリング位相毎のパターン検出部に、誤り訂
正機能、即ち、誤りに対する保護機能を持たせることが
でき、この機能によりパルス幅変動量が或る確率で許容
量を超えたとしても、パターン全体の検出結果に基づい
て適切な位相でデータをサンプリングすることができ
る。
【００８１】図８は、バーストデータ信号とサンプリン
グ位相と誤り訂正機能を有するデリミタパターン検出結
果の関係を示す図である。同図は１ビット誤りの訂正機
能を有するデリミタパターン検出において、デリミタパ
ターンの３ビット目（ＤＬ３）と４ビット目（ＤＬ４）
の間のエッジが規定の変動量を越え、位相選択領域をサ
ンプリングする＃６〜＃８のサンプリング位相により、
デリミタパターンビットＤＬ４が誤ってサンプリングさ
れた場合を示している。
【００８２】この場合において、位相選択領域のサンプ
リング位相＃９及び＃１０ではデリミタパターンが正常
に検出され、又、位相選択領域のサンプリング位相＃６
〜＃８でも、デリミタパターン（９ビット）の他のビッ
トから当該１ビットの誤り訂正を行うことにより、デリ
ミタパターンの検出有りの検出結果を得ることとなる。
【００８３】つまり、位相選択領域すべてのサンプリン
グ位相においてデリミタパターン有りの検出結果（パタ
ーン検出フラグ“１”）が得られることになる。よっ
て、歪みのない入力データ信号に対する処理と同様にデ
リミタパターン検出結果からサンプリングする選択位相
を決定することできる。このように、本発明のパターン
検出によるサンプリング位相の選択は、従来の両側エッ
ジ検出方式よりも、ビット誤りに対する保護手段を備え
ることができる点でも優れている。
【００８４】ただし、前述したような、バースト用へッ
ダ（デリミタパターン）の歪み（ビット誤り）を保護す
る動作を行うためには、プリアンブル、デリミタ及びペ
イロード１ビット目（デリミタパターンの直後の１ビッ
ト）を含むビット領域に、規定数以下のビット誤りが発
生しても、プリアンブル先頭からデリミタパターン長を
切り出した場合に、デリミタの位置のみでデリミタパタ
ーンが検出されるよう、十分なハミング距離を持ったプ
リアンブル及びデリミタパターンを設定する必要があ
る。
【００８５】以上説明したように、片側エッジ検出方式
に対して、許容パルス幅変動量が大きい点で両側エッジ
検出方式の方が優れており、本発明のパターン検出方式
は両側エッジ検出方式よりも、前述のようにプリアンブ
ルに“０”と“１”とが交番するデータパターンを必要
とせず、更にビット誤りに対する保護機能を備える点で
優れているため、本発明は、バーストヘッダの短いバー
スト信号に対してより確実にバースト同期を行うことが
できる。
【００８６】又、多点エッジ検出方式は、データ信号の
複数のビットのサンプリング結果から平均や多数決等に
より選択位相を決めることになるが、選択位相の信頼度
を上げるためには、取り込むビット数を多くする必要が
あり、その分選択位相の決定を遅らせてしまうため、本
発明のパターン検出の方が優れているといえる。
【００８７】なお、本発明のパターン検出によるサンプ
リング位相の選択において、パターンの検出としてデリ
ミタパターンの検出を行う例について説明したが、パタ
ーンはデリミタパターンに限らず、ＡＴＭセルへッダの
ＨＥＣデータのように演算により求められるデータパタ
ーンに対して、同様に各サンプリング位相においてパタ
ーン検出を行うことができる。
【００８８】以下、本発明の実施の形態のバースト同期
回路におけるデータサンプリング部、パターン検出部、
選択信号生成部及びセレクタの具体的構成について、図
９乃至図２０を参照して説明する。図９及び図１０はデ
ータサンプリング部の構成を示す図である。図９は複数
の遅延素子を用いてバーストデータ入力信号を遅延さ
せ、遅延させたバーストデータ入力信号を１ビット即ち
１タイムスロット幅のシステムクロックにより、サンプ
リングする構成を示している。
【００８９】図９の（Ａ）は、遅延素子として遅延量の
異なるｎ個のディレイライン（遅延線）ＤＬ１〜ＤＬｎ
を並列に接続して、バーストデータ信号を入力し、各デ
ィレイラインＤＬ１〜ＤＬｎからの出力を、システムク
ロック（ＣＬＫ）によりフリップフロップＦＦに取り込
んでサンプリングを行う構成を示している。
【００９０】図９の（Ｂ）は、図の（Ａ）に示した構成
のディレイラインＤＬ１〜ＤＬｎを、バッファ増幅器９
1 に置き換えたものである。各バッファ増幅器９1 は同
一遅延量を有し、ディレイラインＤＬ１に対して１個、
ディレイラインＤＬ２に対して２個、・・・ディレイラ
インＤＬｎに対してｎ個のバッファ増幅器９1 を縦続的
に接続し、ｎ通りの異なる遅延量を与えている。
【００９１】図９の（Ｃ）は、同一の遅延量のディレイ
ラインＤＬをｎ個縦続的に接続してバーストデータ信号
を入力し、各々のディレイラインＤＬの出力信号をフリ
ップフロップＦＦに加え、該フリップフロップＦＦにシ
ステムクロック（ＣＬＫ）を与えてサンプリングを行う
構成を示している。図９の（Ｄ）は、図の（Ｃ）に示し
た構成のディレイラインＤＬをバッファ増幅器９1 に置
き換えて構成したものである。
【００９２】図１０の（Ａ）は、システムクロック（Ｃ
ＬＫ）をｎ相クロック発生回路１０ 1 により多相化し
て、バーストデータ入力信号をサンプリングする構成を
示し、システムクロックの１周期の時間のｎ分の１ずつ
位相の異なるクロックを、ｎ相クロック発生回路１０1
から発生させ、このｎ個の位相の異なるクロックをそれ
ぞれバーストデータ入力信号が加えられる各フリップフ
ロップＦＦに与えてサンプリングを行う構成である。
【００９３】図１０の（Ｂ）は、システムクロック（Ｃ
ＬＫ）をＰＬＯ発振器１０2 によりｎ倍の速度に逓倍
し、該逓倍したクロックによりバーストデータ入力信号
をサンプリングする構成を示し、バーストデータ信号が
入力される縦続的に接続した各フリップフロップＦＦ１
０3 に、該ＰＬＯ発振器１０2 からのｎ倍の速度のクロ
ックを与えて、該縦続的に接続した各フリップフロップ
ＦＦ１０3 から位相の異なる（システムクロックＣＬＫ
の１周期の時間のｎ分の１ずつ位相の異なる）バースト
データ信号を出力させ、該縦続的に接続した各フリップ
フロップＦＦ１０ 3 の出力信号をそれぞれフリップフロ
ップＦＦ１０4 に加え、そのフリップフロップＦＦ１０
4 にシステムクロック（ＣＬＫ）を与えることにより、
サンプリングを行う構成である。
【００９４】図１１は、本発明の実施の形態のデリミタ
パターンを検出するバースト同期回路の構成を示す図で
ある。同図において、１１1 はデータサンプリング部、
１１ 2 はデリミタパターン検出部、１１3 は選択信号生
成部、１１4 はセレクタである。
【００９５】データサンプリング部１１1 は、図９又は
図１０に示した構成により、入力データ信号をサンプリ
ング位相の異なるサンプリングデータとして出力する。
デリミタパターン検出部１１2 は、データサンプリング
部１１1 から出力されるサンプリング位相の異なるサン
プリングデータ毎に、デリミタパターン長分のデータを
切り出し、デリミタパターンの検出結果（パターン検出
フラグ）を出力する。
【００９６】選択信号生成部１１3 は、各位相毎のデリ
ミタパターン検出結果の隣り合ったもの同士を比較照合
し、変化のあった位相から１パルスの両側のエッジ部の
位相を認識し、それらの位相から略中央に位置する位相
を選択する信号を生成し、セレクタ１１4 に出力する。
【００９７】セレクタ１１4 は、選択信号生成部１１3
から出力される信号により、データサンプリング部１１
1 から出力されるサンプリング位相の異なるサンプリン
グデータのうちから、最適な位相のサンプリングデータ
を選択して出力する。このようにして、バースト同期後
のデータ信号が出力される。
【００９８】図１２乃至図１５は本発明の実施の形態の
デリミタパターン検出部の構成を示す図である。図１２
はＲＯＭ（リードオンリメモリ）を用いたデリミタパタ
ーン検出部とその記憶テーブルの構成を示し、サンプリ
ングデータをシステムクロックにより９ビットシフトレ
ジスタ１２1 に格納し、９ビットシフトレジスタ１２ 1
の出力信号をＲＯＭ１２2 のアドレス信号（ＤＬ１〜Ｄ
Ｌ９）として与え、ＲＯＭ１２2 に記憶されたデータを
パターン検出フラグとして出力する。
【００９９】ＲＯＭ１２2 の記憶テーブル１２3 には、
デリミタパターン、例えば“０１１０１１０００”と一
致するアドレス（ＤＬ１〜ＤＬ９）にのみ、パターン検
出フラグ“１”を設定し、その他のアドレスには“０”
を設定する。したがって、デリミタパターンをシステム
クロック単位で照合し、デリミタパターンがアドレス
（ＤＬ１〜ＤＬ９）に入力されたときのみＲＯＭ１２2
からパターン検出フラグ“１”が出力されることとな
る。
【０１００】図１３はＲＯＭを用いた誤りを含むデリミ
タパターンの検出部とその記憶テーブルの構成を示し、
図１２に示した構成と同様に、サンプリングデータをシ
ステムクロックにより９ビットシフトレジスタ１３1 に
格納し、９ビットシフトレジスタ１３1 の出力信号をＲ
ＯＭ１３2 のアドレス信号（ＤＬ１〜ＤＬ９）として与
え、ＲＯＭ１３2 に記憶されたデータをパターン検出フ
ラグとして出力する。
【０１０１】ＲＯＭ１３2 の記憶テーブル１３3 には、
デリミタパターン、例えば“０１１０１１０００”及び
該デリミタパターンの各ビットと１ビットのみ異なるパ
ターンと一致するアドレス（ＤＬ１〜ＤＬ９）にのみ、
パターン検出フラグ“１”を設定し、その他のアドレス
には“０”を設定する。
【０１０２】したがって、１ビット以下の誤りを含むデ
リミタパターンがアドレス（ＤＬ１〜ＤＬ９）に入力さ
れたときのみ、ＲＯＭ１３2 からパターン検出フラグ
“１”が出力されることとなる。
【０１０３】図１４は論理回路を用いてデリミタパター
ンを検出する構成を示し、サンプリングデータをシステ
ムクロックにより９ビットシフトレジスタ１４1 に格納
し、９ビットシフトレジスタ１４1 の出力信号を論理積
回路１４2 の入力信号（ＤＬ１〜ＤＬ９）として与え
る。論理積回路１４2 の入力端子は、デリミタパターン
の“０”が入力される位置を反転入力端子とすることに
より、論理積回路１４2はデリミタパターンと一致する
サンプリングデータが入力されたときのみ、パターン検
出フラグ“１”を出力する。
【０１０４】図１５は、論理回路を用いて誤りを含むデ
リミタパターンを検出する構成を示し、サンプリングデ
ータをシステムクロックにより９ビットシフトレジスタ
１５ 1 に格納し、９ビットシフトレジスタ１５1 の出力
信号を論理積回路１５21〜１５29の入力信号（ＤＬ１〜
ＤＬ９）として与える。
【０１０５】各論理積回路１５21〜１５29の入力端子
は、それぞれデリミタパターン及び該デリミタパターン
の各ビットと１ビット異なるパターンの“０”が入力さ
れる位置を反転入力端子とし、各論理積回路１５21〜１
５29の出力を論理和回路１５3に入力することにより、
論理和回路１５3 から、デリミタパターン又は該デリミ
タパターンの各ビットと１ビット異なるパターンと一致
するサンプリングデータが入力されたときのみ、パター
ン検出フラグ“１”が出力される。
【０１０６】図１６は本発明の実施の形態のＡＴＭセル
ヘッダのＨＥＣのデータパターンを検出するバースト同
期回路の構成を示す図である。同図において、１１1 は
データサンプリング部、１６はＨＥＣ演算部、１１3 は
選択信号生成部、１１4 はセレクタである。
【０１０７】図１６に示した構成は、図１１に示した構
成のデリミタパターン検出部１１2をＨＥＣ演算部１６
に置き換えたものである。前述したようにＡＴＭセルの
ヘッダにはＨＥＣ（誤り制御）のフィールドがあり、こ
のフィールドには、ＡＴＭセルのヘッダ部の誤り制御の
ためのパターン（ＨＥＣパターン）が格納される。
【０１０８】ＡＴＭセルをバースト伝送するシステムに
おいては、前述のデリミタパターンの代わりにこのＨＥ
Ｃパターンを用いることにより、同様にバースト同期を
行うことができる。ＨＥＣパターンは演算によって求め
られ、ＨＥＣ演算部１６はＨＥＣパターンを検出した場
合に、パターン検出フラグ“１”を出力する。
【０１０９】図１７は、本発明の実施の形態のＲＯＭを
用いた選択信号生成部とその記憶テーブルの構成を示す
図である。選択信号生成部はＲＯＭ１７1 により構成
し、そのアドレス信号としてパターン検出部から出力さ
れる１６サンプリング位相分のパターン検出フラグＰＦ
＃０１〜ＰＦ＃１６を入力する。
【０１１０】選択信号生成部のＲＯＭ１７1 の記憶テー
ブル１７2 は、１６サンプリング位相分のパターン検出
フラグのデータ情報をアドレスとして、それに対する選
択位相情報をＲＯＭデータとして格納している。図に示
した記憶テーブル１７2 は、７ビット、８ビット及び９
ビットの連続したパターン検出フラグ“１”がＲＯＭの
アドレス信号として入力されたときの、それぞれ選択す
べき最適な（略中央の位置の）サンプリング位相の例を
ＲＯＭデータに示している。
【０１１１】この選択信号生成部から出力される選択位
相は、セレクタに入力され、セレクタはこの選択位相に
基づいて、異なるサンプリン位相のサンプリングデータ
の中から、最適な位相のサンプリングデータを選択す
る。
【０１１２】図１８は、本発明の実施の形態の論理回路
を用いた選択信号生成部とセレクタの構成を示す図であ
る。選択信号生成部は、１６サンプリング位相分のパタ
ーン検出フラグＰＦ＃０１〜ＰＦ＃１６が入力される複
数の論理積回路１８1 により構成され、各論理積回路１
８1 は、パターン検出フラグＰＦ＃０１〜ＰＦ＃１６の
データ対応に反転入力を含む入力端子を有し、所定のパ
ターン検出フラグのデータが入力されると、その出力端
子に“１”を出力する。
【０１１３】各論理積回路１８1 の出力信号はセレクタ
１８2 に入力され、セレクタ１８2は各論理積回路１８
1 の出力信号をもとに、論理積回路及び論理和回路を組
み合わせることにより、１６サンプリング位相分のパタ
ーン検出フラグのデータ情報に対応した論理積回路１８
1 の出力信号により、異なるサンプリング位相のサンプ
リングデータの中から、最適な位相のサンプリングデー
タを選択して出力する。
【０１１４】図１９は本発明の実施の形態のデリミタ同
期を同時に行うバースト同期回路の構成を示す図であ
る。この実施の形態のバースト同期回路は、図１１に示
したバースト同期回路のデリミタ検出部１１2 を、デリ
ミタ同期回路２１3 に置き換えたものである。
【０１１５】図２１に示したように、一般のバースト信
号受信部は、光モジュール２１1 により光信号を電気信
号に変え、バースト同期回酪２１2 によりその電気信号
のビット位相を合わせ、その後段のデリミタ同期回路２
１3 により、バーストデータのバイト単位の同期（フレ
ーム同期）を行う。又、一般にデリミタ同期回路は、パ
ターン検出機能を持ち、パターン同期を行う。
【０１１６】本発明のバースト同期回路は、各サンプリ
ング位相毎にパターン検出を行うが、このパターン検出
をデリミタ同期回路２１3 のパターン検出機能により行
うことで、ビット単位のバースト同期回路とバイト単位
のデリミタ同期回路を一体化することが可能となる。
【０１１７】なお、これまで述べた本発明のバースト同
期回路の実施の形態としては、光通信システムの高速性
（１５０Ｍｂｐｓ等）に追従するために、ハードウェア
の論理回路構成による例を示したが、高速性を要求され
ないシステムの場合には、データサンプリング部、パタ
ーン検出部、選択信号生成部等の各機能を、ＣＰＵ及び
メモリ又はＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）を用い、プログラム制御により実現
することもできる。
【０１１８】又、上記の各実施の形態では、光加入者シ
ステムへの適用例を述べたが、本発明によるバースト同
期回路は、他のメタリック伝送路や無線回線を利用した
各種通信システム（通常の端局間１対１通信システム、
移動通信システム等）のバースト同期回路にも適用する
ことができる。
【０１１９】又、本発明の実施の形態として本発明の好
適なる複数の実施形態を述べたが、本発明の技術思想の
範囲内で各機能部の構成、制御及びそれらの組み合わせ
についてさまざまな変更が行えることは言うまでもな
い。
【０１２０】
【発明の効果】以上説明したように、本発明によれば、
所定のデータパターン信号を、複数の異なるサンプリン
グ位相によりサンプリングし、該所定のデータパターン
が検出されたサンプリング位相をもとに、最適位相のサ
ンプリングデータ選択することにより、ビット単位のバ
ースト同期用の交番パターンを用いることなく、両側エ
ッジ検出方式と同程度の許容パルス幅変動量を有するバ
ースト同期回路を構成することができる。そのため、バ
ーストデータ伝送用のヘッダ（交番パターンを含んでい
たプリアンブル）を短くし、その分ユーザー情報等の伝
送容量を増加することができる。
【０１２１】又、所定のデータパターンの検出に誤り訂
正機能を設けることにより、ビット誤りが発生しても最
適位相のサンプリングデータを短時間で選択することが
でき、バースト同期回路の信頼性を向上させることがで
きる。
【図面の簡単な説明】
【図１】本発明のバースト同期回路の基本構成を示す図
である。
【図２】バーストデータ信号とサンプリング位相とデリ
ミタパターン検出結果の関係を示す図である。
【図３】バーストデータ信号とサンプリング位相とデリ
ミタパターン検出結果の関係を示す図である。
【図４】バーストデータ信号とサンプリング位相とデリ
ミタパターン検出結果の関係を示す図である。
【図５】従来の両側エッジ検出方式の説明図である。
【図６】本発明のパターン検出によるサンプリング位相
選択の説明図である。
【図７】両側エッジ検出において、エッジがエッジ不確
定領域を越えた場合の説明図である。
【図８】バーストデータ信号とサンプリング位相と誤り
訂正機能を有するデリミタパターン検出結果の関係を示
す図である。
【図９】本発明のデータサンプリング部の構成を示す図
である。
【図１０】本発明のデータサンプリング部の構成を示す
図である。
【図１１】本発明のデリミタパターンを検出するバース
ト同期回路の構成を示す図である。
【図１２】本発明のＲＯＭを用いたデリミタパターン検
出部とその記憶テーブルの構成を示す図である。
【図１３】本発明のＲＯＭを用いた誤りを含むデリミタ
パターンの検出部とその記憶テーブルの構成を示す図で
ある。
【図１４】本発明の論理回路を用いてデリミタパターン
を検出する構成を示す図である。
【図１５】本発明の論理回路を用いて誤りを含むデリミ
タパターンを検出する構成を示す図である。
【図１６】本発明のＡＴＭセルヘッダのＨＥＣパターン
を検出するバースト同期回路の構成を示す図である。
【図１７】本発明のＲＯＭを用いた選択信号生成部とそ
の記憶テーブルの構成を示す図である。
【図１８】本発明の論理回路を用いた選択信号生成部と
セレクタの構成を示す図である。
【図１９】本発明のデリミタ同期を同時に行うバースト
同期回路の構成を示す図である。
【図２０】データ信号がバースト状に伝送される一例の
光加入者伝送システムを示す図である。
【図２１】主局２０1 のバースト信号受信部の構成を示
す図である。
【図２２】光モジュールの出力信号（バースト同期回路
の入力信号）の波形を示す図である。
【図２３】従来のバースト同期回路の構成を示す図であ
る。
【図２４】両側エッジ検出により最適位相のサンプリン
グデータを選択する動作の説明図である。
【符号の説明】
１1 データサンプリング部 １2 パターン検出部 １3 選択信号生成部 １4 セレクタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K029 AA11 CC04 DD13 EE05 EE06 JJ01 KK22 LL14 5K047 AA02 BB02 BB12 CC02 HH53 HH54 MM24 MM38

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 バースト状の受信データ信号とその受信
    データ信号のサンプリング位相とを合わせるバースト同
    期回路において、 前記受信データ信号をその１ビット周期よりも短い時間
    間隔で順次遅延させ、これら位相の異なる受信データ信
    号を前記１ビット周期のクロック信号によりサンプリン
    グするデータサンプリング部と、 前記位相の異なる受信データ信号毎のサンプリングの結
    果から、前記バースト状の受信データ信号中に含まれる
    データパターンを検出する各サンプリング位相毎のパタ
    ーン検出部と、 前記各サンプリング位相毎のパターン検出部の検出結果
    に基づき、データパターンが検出される複数のサンプリ
    ング位相のうちの略中央のサンプリング位相でサンプリ
    ングされた受信データ信号を選択するための選択信号を
    生成する選択信号生成部とを備えたことを特徴とするバ
    ースト同期回路。
  2. 【請求項２】 バースト状の受信データ信号とその受信
    データ信号のサンプリング位相とを合わせるバースト同
    期回路において、 前記受信データ信号をサンプリングする１ビット周期の
    クロック信号を、該１ビット周期よりも短い時間間隔で
    順次遅延させ、これら位相の異なるクロック信号により
    前記受信データ信号をサンプリングするデータサンプリ
    ング部と、 前記位相の異なるクロック信号によりサンプリングされ
    た受信データ信号毎のサンプリング結果から、前記バー
    スト状の受信データ信号中に含まれるデータパターンを
    検出する各サンプリング位相毎のパターン検出部と、 前記各サンプリング位相毎のパターン検出部の検出結果
    に基づき、データパターンが検出される複数のサンプリ
    ング位相のうちの略中央のサンプリング位相でサンプリ
    ングされた受信データ信号を選択するための選択信号を
    生成する選択信号生成部とを備えたことを特徴とするバ
    ースト同期回路。
  3. 【請求項３】 バースト状の受信データ信号とその受信
    データ信号のサンプリング位相とを合わせるバースト同
    期回路において、 前記受信データ信号を、１ビット周期よりも短い時間間
    隔の高速クロック信号によりサンプリングし、サンプリ
    ング位相の異なる１ビット周期のサンプリングデータを
    生成するデータサンプリング部と、 前記位相の異なるクロック信号によりサンプリングされ
    た受信データ信号毎のサンプリング結果から、前記バー
    スト状の受信データ信号中に含まれるデータパターンを
    検出する各サンプリング位相毎のパターン検出部と、 前記各サンプリング位相毎のパターン検出部の検出結果
    に基づき、データパターンが検出される複数のサンプリ
    ング位相のうちの略中央のサンプリング位相でサンプリ
    ングされた受信データ信号を選択するための選択信号を
    生成する選択信号生成部とを備えたことを特徴とするバ
    ースト同期回路。
  4. 【請求項４】 バースト状の受信データ信号とその受信
    データ信号のサンプリング位相とを合わせるバースト同
    期回路において、 前記受信データ信号を、１ビット周期よりも短い時間間
    隔の位相差を有する多相クロック信号によりサンプリン
    グし、サンプリング位相の異なる１ビット周期のサンプ
    リングデータを生成するデータサンプリング部と、 前記位相の異なるクロック信号によりサンプリングされ
    た受信データ信号毎のサンプリング結果から、前記バー
    スト状の受信データ信号中に含まれるデータパターンを
    検出する各サンプリング位相毎のパターン検出部と、 前記各サンプリング位相毎のパターン検出部の検出結果
    に基づき、データパターンが検出される複数のサンプリ
    ング位相のうちの略中央のサンプリング位相でサンプリ
    ングされた受信データ信号を選択するための選択信号を
    生成する選択信号生成部とを備えたことを特徴とするバ
    ースト同期回路。
  5. 【請求項５】 前記パターン検出部は、該パターン検出
    部へ入力されるサンプリングデータと予め記憶されたパ
    ターンデータとを照合し、パターン検出フラグ信号を出
    力するメモリ装置を備えたことを特徴とする請求項１乃
    至４いずれか１項記載のバースト同期回路。
  6. 【請求項６】 前記パターン検出部のメモリ装置は、所
    定のビット数以下のビット誤りを含む複数のパターンデ
    ータを予め記憶し、これら複数のパターンデータと前記
    サンプリングデータとを照合することを特徴とする請求
    項５記載のバースト同期回路。
  7. 【請求項７】 前記パターン検出部は、該パターン検出
    部へ入力されるサンプリングデータ信号の論理積により
    パターン検出フラグ信号を出力する論理積回路を備えた
    ことを特徴とする請求項１乃至４いずれか１項記載のバ
    ースト同期回路。
  8. 【請求項８】 前記パターン検出部は、該パターン検出
    部へ入力される所定のビット数以下のビット誤りを含む
    サンプリングデータ信号の論理積によりパターン検出フ
    ラグ信号を出力する複数の論理積回路を備えたことを特
    徴とする請求項７記載のバースト同期回路。
  9. 【請求項９】 前記パターン検出部は、該パターン検出
    部へ入力された過去のサンプリングデータから演算によ
    り所定のパターンデータを検出し、パターン検出フラグ
    信号を出力する構成を備えたことを特徴とする請求項１
    乃至４いずれか１項記載のバースト同期回路。
  10. 【請求項１０】 前記選択信号生成部は、サンプリング
    位相毎のパターン検出フラグ信号のデータパターン対応
    に、サンプリング位相の選択信号を予め記憶したメモリ
    装置を備えたことを特徴とする請求項１乃至９いずれか
    １項記載のバースト同期回路。
  11. 【請求項１１】 前記選択信号生成部は、サンプリング
    位相毎のパターン検出フラグ信号のデータパターン対応
    に、サンプリング位相の選択信号を出力する論理回路を
    備えたことを特徴とする請求項１乃至９いずれか１項記
    載のバースト同期回路。
  12. 【請求項１２】 前記パターン検出部は、前記データパ
    ターンの検出によりバイト単位の位相を合わせるパター
    ン同期を同時に行うことを特徴とする請求項１乃至１１
    いずれか１項記載のバースト同期回路。
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