JP2000031439A - Ｓｏｉ基板およびその製造方法 - Google Patents
Ｓｏｉ基板およびその製造方法Info
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- JP2000031439A JP2000031439A JP10196875A JP19687598A JP2000031439A JP 2000031439 A JP2000031439 A JP 2000031439A JP 10196875 A JP10196875 A JP 10196875A JP 19687598 A JP19687598 A JP 19687598A JP 2000031439 A JP2000031439 A JP 2000031439A
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Abstract
(57)【要約】
【課題】半導体素子の形成において、ゲッタリング能力
が強く、機械的強度が強いＳＯＩ基板とその製造方法を
提供すること。 【解決手段】酸素濃度１．５×１０18ｃｍ-3以上のシリ
コン基板１を予め６００℃〜９００℃、１０分以上の熱
処理をして、欠陥の析出核１１を形成しておく（同図
（ａ））。シリコン基板１と第２のシリコン基板８を絶
縁層２を介して接触させ、１０００℃以上の高温で２時
間程度、熱処理を施こし、シリコン基板１と第２のシリ
コン基板８を絶縁層２を介して結合し、且つ、熱処理で
析出核１１に酸素原子が集まり、結晶欠陥１２を形成す
る（同図（ｂ））。第２のシリコン基板８を研磨し、シ
リコン基板１と絶縁層２およびシリコン層３で構成され
るＳＯＩ基板１００を製作する（同図（ｃ））。このＳ
ＯＩ基板１００はシリコン層３に含まれる重金属不純物
をゲッタリングする作用があり、接合リークやゲート耐
圧の劣化を防止する。
が強く、機械的強度が強いＳＯＩ基板とその製造方法を
提供すること。 【解決手段】酸素濃度１．５×１０18ｃｍ-3以上のシリ
コン基板１を予め６００℃〜９００℃、１０分以上の熱
処理をして、欠陥の析出核１１を形成しておく（同図
（ａ））。シリコン基板１と第２のシリコン基板８を絶
縁層２を介して接触させ、１０００℃以上の高温で２時
間程度、熱処理を施こし、シリコン基板１と第２のシリ
コン基板８を絶縁層２を介して結合し、且つ、熱処理で
析出核１１に酸素原子が集まり、結晶欠陥１２を形成す
る（同図（ｂ））。第２のシリコン基板８を研磨し、シ
リコン基板１と絶縁層２およびシリコン層３で構成され
るＳＯＩ基板１００を製作する（同図（ｃ））。このＳ
ＯＩ基板１００はシリコン層３に含まれる重金属不純物
をゲッタリングする作用があり、接合リークやゲート耐
圧の劣化を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、シリコン基板上
に絶縁層を介してシリコン層を形成したＳＯＩ基板とそ
の製造方法に関する。
に絶縁層を介してシリコン層を形成したＳＯＩ基板とそ
の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造プロセスでは、製造工
程中に起こる重金属汚染に起因したｐｎ接合での漏れ電
流の増大（接合リークと言われている）やゲート酸化膜
の耐圧劣化などが発生する。重金属汚染による半導体装
置の前記特性劣化の対策として、いくつかのゲッタリン
グ技術が用いられている。通常、ＣＺ引き揚げ法によっ
て製造されたシリコンウエハでは、ウエハ内に含まれる
酸素の析出を利用したイントリンシックゲッタリング技
術が用いられる。シリコンウエハに１０００℃〜１２０
０℃の熱処理を施しこのシリコンウエハの表面の酸素原
子を外方拡散させて、表面濃度を低減し、その後で、６
００℃〜９００℃の熱処理により、シリコンウエハ中の
酸素原子は析出核を形成する。さらに、９００℃〜１２
００℃の熱処理を施すことにより、表面から１０μｍ〜
５０μｍ内部に微小欠陥や積層欠陥を形成する。
程中に起こる重金属汚染に起因したｐｎ接合での漏れ電
流の増大（接合リークと言われている）やゲート酸化膜
の耐圧劣化などが発生する。重金属汚染による半導体装
置の前記特性劣化の対策として、いくつかのゲッタリン
グ技術が用いられている。通常、ＣＺ引き揚げ法によっ
て製造されたシリコンウエハでは、ウエハ内に含まれる
酸素の析出を利用したイントリンシックゲッタリング技
術が用いられる。シリコンウエハに１０００℃〜１２０
０℃の熱処理を施しこのシリコンウエハの表面の酸素原
子を外方拡散させて、表面濃度を低減し、その後で、６
００℃〜９００℃の熱処理により、シリコンウエハ中の
酸素原子は析出核を形成する。さらに、９００℃〜１２
００℃の熱処理を施すことにより、表面から１０μｍ〜
５０μｍ内部に微小欠陥や積層欠陥を形成する。
【０００３】これらの欠陥は歪み場を形成し、重金属不
純物原子を固着しやすい特性を有している。素子を形成
するウエハ表面の酸素濃度を外方拡散により低減し、且
つ、ウエハ内部には酸素の析出を起こして重金属を固着
させる手法が、前記のイントリンシックゲッタリングと
呼ばれている。近年、低耐圧の制御回路と高耐圧の出力
回路を１チップ内に形成するパワーＩＣや高速動作ＬＳ
Ｉにおいて、分離面積や寄生効果の低減に効果があるＳ
ＯＩ基板が利用されている。
純物原子を固着しやすい特性を有している。素子を形成
するウエハ表面の酸素濃度を外方拡散により低減し、且
つ、ウエハ内部には酸素の析出を起こして重金属を固着
させる手法が、前記のイントリンシックゲッタリングと
呼ばれている。近年、低耐圧の制御回路と高耐圧の出力
回路を１チップ内に形成するパワーＩＣや高速動作ＬＳ
Ｉにおいて、分離面積や寄生効果の低減に効果があるＳ
ＯＩ基板が利用されている。
【０００４】ＳＯＩ基板は、シリコン基板上に絶縁層を
介してシリコン層を形成した構造となっている。素子を
形成するシリコン層はＳＯＩ基板の製造工程の熱処理に
より、酸素濃度が５×１０17ｃｍ-3以下に減少するため
に、このシリコン層中には酸素の析出は起こらない。従
って、シリコン層内には重金属不純物は固着されない。
介してシリコン層を形成した構造となっている。素子を
形成するシリコン層はＳＯＩ基板の製造工程の熱処理に
より、酸素濃度が５×１０17ｃｍ-3以下に減少するため
に、このシリコン層中には酸素の析出は起こらない。従
って、シリコン層内には重金属不純物は固着されない。
【０００５】また、シリコン中に比べると、重金属不純
物は絶縁層中を拡散しにくい。シリコン層の重金属不純
物が絶縁層を通過してシリコン基板に固着させるために
は、シリコン基板のゲッタリング能力を大幅に高める必
要がある。公開公報である特開平２−４６７７０号や特
開平８−７８６４６号で、半導体素子を形成するシリコ
ン層の酸素濃度を１０17ｃｍ-3以下とし、酸素に起因す
る欠陥を低減し、接合リークやゲート酸化膜の耐圧劣化
を改善する方法が開示されている。
物は絶縁層中を拡散しにくい。シリコン層の重金属不純
物が絶縁層を通過してシリコン基板に固着させるために
は、シリコン基板のゲッタリング能力を大幅に高める必
要がある。公開公報である特開平２−４６７７０号や特
開平８−７８６４６号で、半導体素子を形成するシリコ
ン層の酸素濃度を１０17ｃｍ-3以下とし、酸素に起因す
る欠陥を低減し、接合リークやゲート酸化膜の耐圧劣化
を改善する方法が開示されている。
【０００６】また、シリコン基板の酸素濃度が低下する
と、機械的強度が低下し、シリコン基板の反りが増大す
る。これを防止するために、シリコン層を支持するシリ
コン基板の酸素濃度は特開平２−４６７７０号では１０
17ｃｍ-3〜１０19ｃｍ-3、特開平８−７８６４６号では
１．０×１０18ｃｍ-3〜５×１０18ｃｍ-3と規定されて
いる。さらに、特開平２−４６７７０号では、シリコン
層の酸素濃度を低減するために、第１のシリコン基板と
第２のシリコン基板を絶縁層を介して結合した後、第２
のシリコン基板を研削研磨して、シリコン層とする研削
研磨工程の前に、４００℃〜９００℃の熱処理を施し、
第２のシリコン基板内の酸素原子を絶縁層または絶縁層
界面へ拡散させている。
と、機械的強度が低下し、シリコン基板の反りが増大す
る。これを防止するために、シリコン層を支持するシリ
コン基板の酸素濃度は特開平２−４６７７０号では１０
17ｃｍ-3〜１０19ｃｍ-3、特開平８−７８６４６号では
１．０×１０18ｃｍ-3〜５×１０18ｃｍ-3と規定されて
いる。さらに、特開平２−４６７７０号では、シリコン
層の酸素濃度を低減するために、第１のシリコン基板と
第２のシリコン基板を絶縁層を介して結合した後、第２
のシリコン基板を研削研磨して、シリコン層とする研削
研磨工程の前に、４００℃〜９００℃の熱処理を施し、
第２のシリコン基板内の酸素原子を絶縁層または絶縁層
界面へ拡散させている。
【０００７】
【発明が解決しようとする課題】前記の公開公報である
特開平２−４６７７０号や特開平８−７８６４６号で
は、半導体素子を形成するシリコン層に含まれる酸素に
起因する欠陥や電気的特性の不具合を改善するために、
シリコン層の酸素濃度を前記のように規定している。ま
た、シリコン基板とシリコン層を絶縁層を介して結合し
てなるＳＯＩ基板の機械的強度を向上させるためにシリ
コン基板の酸素濃度を前記のように規定している。
特開平２−４６７７０号や特開平８−７８６４６号で
は、半導体素子を形成するシリコン層に含まれる酸素に
起因する欠陥や電気的特性の不具合を改善するために、
シリコン層の酸素濃度を前記のように規定している。ま
た、シリコン基板とシリコン層を絶縁層を介して結合し
てなるＳＯＩ基板の機械的強度を向上させるためにシリ
コン基板の酸素濃度を前記のように規定している。
【０００８】さらに、特開平８−７８６４６号では、シ
リコン層の酸素濃度を低減するために、シリコン基板と
シリコン層を絶縁膜を介して結合した後で、４００℃〜
９００℃の熱処理を施している。この熱処理は前記のイ
ントリンシックゲッタリング技術の析出核形成の熱処理
に相当するが、シリコン基板とシリコン層を絶縁膜を介
して結合した後で当該熱処理を施した場合、シリコン層
中にも酸素原子の析出核が形成され、形成された半導体
素子の電気的特性の改善は十分にはできない。
リコン層の酸素濃度を低減するために、シリコン基板と
シリコン層を絶縁膜を介して結合した後で、４００℃〜
９００℃の熱処理を施している。この熱処理は前記のイ
ントリンシックゲッタリング技術の析出核形成の熱処理
に相当するが、シリコン基板とシリコン層を絶縁膜を介
して結合した後で当該熱処理を施した場合、シリコン層
中にも酸素原子の析出核が形成され、形成された半導体
素子の電気的特性の改善は十分にはできない。
【０００９】また、絶縁層とシリコン基板またはシリコ
ン層との結合界面に欠陥が多量に析出するため、結合界
面近傍の機械的強度が低下するために、半導体素子形成
工程で界面近傍から剥離が起こる。この発明の目的は、
前記の課題を解決し、半導体素子の形成において、ゲッ
タリング能力が強く、機械的強度が強いＳＯＩ基板とそ
の製造方法を提供することにある。
ン層との結合界面に欠陥が多量に析出するため、結合界
面近傍の機械的強度が低下するために、半導体素子形成
工程で界面近傍から剥離が起こる。この発明の目的は、
前記の課題を解決し、半導体素子の形成において、ゲッ
タリング能力が強く、機械的強度が強いＳＯＩ基板とそ
の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに、シリコン基板上に絶縁層を介してシリコン層を形
成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板において、シリコン基板の酸素濃度を１．５
×１０18ｃｍ-3以上とする。前記シリコン基板を６００
℃ないし８００℃の範囲で、所定の時間熱処理する工程
と、前記工程の後で、前記シリコン基板上に前記絶縁層
を形成する工程と、前記絶縁層上に前記シリコン層を形
成する工程を含む工程とする。
めに、シリコン基板上に絶縁層を介してシリコン層を形
成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板において、シリコン基板の酸素濃度を１．５
×１０18ｃｍ-3以上とする。前記シリコン基板を６００
℃ないし８００℃の範囲で、所定の時間熱処理する工程
と、前記工程の後で、前記シリコン基板上に前記絶縁層
を形成する工程と、前記絶縁層上に前記シリコン層を形
成する工程を含む工程とする。
【００１１】前記所定の時間が１０分以上であるとよ
い。このように、支持体であるシリコン基板に含まれる
酸素濃度を最適化することで、重金属不純物のゲッタリ
ングと絶縁層との界面の機械的強度を強くする。
い。このように、支持体であるシリコン基板に含まれる
酸素濃度を最適化することで、重金属不純物のゲッタリ
ングと絶縁層との界面の機械的強度を強くする。
【００１２】
【発明の実施の形態】図１はこの発明の第１実施例のＳ
ＯＩ基板の要部断面図である。シリコン基板１上に厚さ
１μｍ〜２μｍの絶縁層２を形成し、この絶縁層２上に
１０μｍ程度のシリコン層３を形成し、ＳＯＩ基板とな
る。シリコン基板１中の酸素濃度を１．５×１０18ｃｍ
-3以上とする。シリコン基板１は、絶縁層２と結合する
表面側と裏面側に１０μｍ〜２０μｍの深さまで、無欠
陥層５、６が拡がり、また、中央部には酸素に起因する
欠陥層４が存在する。
ＯＩ基板の要部断面図である。シリコン基板１上に厚さ
１μｍ〜２μｍの絶縁層２を形成し、この絶縁層２上に
１０μｍ程度のシリコン層３を形成し、ＳＯＩ基板とな
る。シリコン基板１中の酸素濃度を１．５×１０18ｃｍ
-3以上とする。シリコン基板１は、絶縁層２と結合する
表面側と裏面側に１０μｍ〜２０μｍの深さまで、無欠
陥層５、６が拡がり、また、中央部には酸素に起因する
欠陥層４が存在する。
【００１３】図２はこの発明の第２実施例のＳＯＩ基板
の製造工程で、同図（ａ）から同図（ｃ）は工程順に示
した要部工程断面図である。同図（ａ）において、ＣＺ
法で形成された酸素濃度１．５×１０18ｃｍ-3以上のシ
リコン基板１と、半導体素子を形成するシリコン層３と
なる第２のシリコン基板８を準備する。この酸素濃度の
上限はシリコンに対する酸素の固溶度により規定され
る。シリコン基板１は予め６００℃〜９００℃、１０分
以上（１時間程度が望ましい）の熱処理をして、欠陥の
析出核１１を形成しておく。一方第２のシリコン基板８
の表面層に１μｍ〜２μｍの絶縁層２、７を形成する。
同図（ｂ）において、シリコン基板１と第２のシリコン
基板８を絶縁層２を介して接触させ、１０００℃以上の
高温で２時間程度、熱処理を施こし、シリコン基板１と
第２のシリコン基板８を絶縁層２を介して結合する。こ
の熱処理でシリコン基板１の析出核１１に酸素原子が集
まり、結晶欠陥１２を形成する。同図（ｃ）において、
第２のシリコン基板８を、例えば５μｍ〜１０μｍ程度
の厚さに研磨部１３を研磨、除去し、シリコン層３とす
る。シリコン基板１と絶縁層２およびシリコン層３で構
成されるＳＯＩ基板１００が出来上がる。このＳＯＩ基
板１００は、シリコン基板１に多量の結晶欠陥１２を有
しており、シリコン層３に半導体素子を形成する場合、
シリコン層３に含まれる重金属不純物をゲッタリングす
る作用をして、接合リークやゲート耐圧の劣化を防止す
る。
の製造工程で、同図（ａ）から同図（ｃ）は工程順に示
した要部工程断面図である。同図（ａ）において、ＣＺ
法で形成された酸素濃度１．５×１０18ｃｍ-3以上のシ
リコン基板１と、半導体素子を形成するシリコン層３と
なる第２のシリコン基板８を準備する。この酸素濃度の
上限はシリコンに対する酸素の固溶度により規定され
る。シリコン基板１は予め６００℃〜９００℃、１０分
以上（１時間程度が望ましい）の熱処理をして、欠陥の
析出核１１を形成しておく。一方第２のシリコン基板８
の表面層に１μｍ〜２μｍの絶縁層２、７を形成する。
同図（ｂ）において、シリコン基板１と第２のシリコン
基板８を絶縁層２を介して接触させ、１０００℃以上の
高温で２時間程度、熱処理を施こし、シリコン基板１と
第２のシリコン基板８を絶縁層２を介して結合する。こ
の熱処理でシリコン基板１の析出核１１に酸素原子が集
まり、結晶欠陥１２を形成する。同図（ｃ）において、
第２のシリコン基板８を、例えば５μｍ〜１０μｍ程度
の厚さに研磨部１３を研磨、除去し、シリコン層３とす
る。シリコン基板１と絶縁層２およびシリコン層３で構
成されるＳＯＩ基板１００が出来上がる。このＳＯＩ基
板１００は、シリコン基板１に多量の結晶欠陥１２を有
しており、シリコン層３に半導体素子を形成する場合、
シリコン層３に含まれる重金属不純物をゲッタリングす
る作用をして、接合リークやゲート耐圧の劣化を防止す
る。
【００１４】表１はシリコン基板内の酸素濃度と欠陥密
度およびＢモード不良率およびＣモード（良品率）の関
係を示したものである。
度およびＢモード不良率およびＣモード（良品率）の関
係を示したものである。
【００１５】
【表１】 通常、ゲート酸化膜の絶縁破壊強度は、破壊電圧を膜厚
で割った電界強度で表され、２ＭＶ／ｃｍより低いもの
をＡモード不良、２〜８ＭＶ／ｃｍの範囲のものをＢモ
ード不良、８ＭＶ／ｃｍより高いものをＣモード（良
品）と定義されている。Ａモード不良は、初期不良で半
導体素子の定格特性試験で、検知可能な不良である。Ｂ
モード不良は、ゲート酸化膜中に重金属不純物などの欠
陥が導入され、Ａモード不良のように定格特性試験では
検知できず、長期信頼性試験で検知される不良である。
で割った電界強度で表され、２ＭＶ／ｃｍより低いもの
をＡモード不良、２〜８ＭＶ／ｃｍの範囲のものをＢモ
ード不良、８ＭＶ／ｃｍより高いものをＣモード（良
品）と定義されている。Ａモード不良は、初期不良で半
導体素子の定格特性試験で、検知可能な不良である。Ｂ
モード不良は、ゲート酸化膜中に重金属不純物などの欠
陥が導入され、Ａモード不良のように定格特性試験では
検知できず、長期信頼性試験で検知される不良である。
【００１６】表１に示すＢモード不良率は５００個の素
子についてゲート耐圧を測定し、電界強度が２〜８ＭＶ
／ｃｍの範囲にある素子の割合を示している。また測定
方法としては、０．５×０．５ｍｍ2 のシリコン層３上
に２５ｎｍ厚のゲート酸化膜を形成したＭＯＳデバイス
を作製し、このＭＯＳデバイスのゲート酸化膜に電圧を
印加して、漏れ電流を測定する。この漏れ電流が２５０
ｎＡになる電圧を破壊耐圧とする。
子についてゲート耐圧を測定し、電界強度が２〜８ＭＶ
／ｃｍの範囲にある素子の割合を示している。また測定
方法としては、０．５×０．５ｍｍ2 のシリコン層３上
に２５ｎｍ厚のゲート酸化膜を形成したＭＯＳデバイス
を作製し、このＭＯＳデバイスのゲート酸化膜に電圧を
印加して、漏れ電流を測定する。この漏れ電流が２５０
ｎＡになる電圧を破壊耐圧とする。
【００１７】シリコン基板の酸素濃度が１．４×１０18
ｃｍ-3の場合、半導体素子形成後のシリコン層中の欠陥
密度は５．０×１０5 ｃｍ-3でＢモード不良率は９０％
以上であった。また、酸素濃度が１．５×１０18ｃｍ-3
の場合、欠陥密度は２倍となり、Ｂモード不良率は０％
となり、Ｃモード（良品率）は１００％となった。その
ため、シリコン基板中の酸素濃度は１．５×１０18ｃｍ
-3以上が望ましい このように、この発明のＳＯＩ基板
を用いると、半導体素子の信頼性が向上し、また良品率
が高くなり、量産性も向上する。
ｃｍ-3の場合、半導体素子形成後のシリコン層中の欠陥
密度は５．０×１０5 ｃｍ-3でＢモード不良率は９０％
以上であった。また、酸素濃度が１．５×１０18ｃｍ-3
の場合、欠陥密度は２倍となり、Ｂモード不良率は０％
となり、Ｃモード（良品率）は１００％となった。その
ため、シリコン基板中の酸素濃度は１．５×１０18ｃｍ
-3以上が望ましい このように、この発明のＳＯＩ基板
を用いると、半導体素子の信頼性が向上し、また良品率
が高くなり、量産性も向上する。
【００１８】図３はこの発明のＳＯＩ基板を用いた半導
体装置の要部断面図で、同図（ａ）は自己分離型の半導
体装置、同図（ｂ）は誘電体分離型の半導体装置であ
る。同図（ａ）において、ＳＯＩ基板１００のシリコン
層３にｐチャネルＭＯＳＦＥＴ２１とｎチャネルＭＯＳ
ＦＥＴ２２が形成されている。これらのｐチャネルＭＯ
ＳＦＥＴ２１およびｎチャネルＭＯＳＦＥＴ２２を他の
素子から分離する方法は、所定の距離を離すことで互い
が分離される自己分離型である。同図（ｂ）において、
ＳＯＩ基板１００のシリコン層３に、素子間を分離する
分離領域２６が誘電体で形成される誘電体分離構造で、
この分離されたシリコン層３ａにｐチャネルＭＯＳＦＥ
Ｔ２１およびｎチャネルＭＯＳＦＥＴ２２が形成され、
他の素子から分離される。尚、２３は素子間を分離し、
耐圧を確保するフィールド酸化膜、２４は層間絶縁膜、
２５は素子分離のための分離領域にポリシリコンなどが
充填される充填層、２６は素子間を分離する分離領域で
ある。
体装置の要部断面図で、同図（ａ）は自己分離型の半導
体装置、同図（ｂ）は誘電体分離型の半導体装置であ
る。同図（ａ）において、ＳＯＩ基板１００のシリコン
層３にｐチャネルＭＯＳＦＥＴ２１とｎチャネルＭＯＳ
ＦＥＴ２２が形成されている。これらのｐチャネルＭＯ
ＳＦＥＴ２１およびｎチャネルＭＯＳＦＥＴ２２を他の
素子から分離する方法は、所定の距離を離すことで互い
が分離される自己分離型である。同図（ｂ）において、
ＳＯＩ基板１００のシリコン層３に、素子間を分離する
分離領域２６が誘電体で形成される誘電体分離構造で、
この分離されたシリコン層３ａにｐチャネルＭＯＳＦＥ
Ｔ２１およびｎチャネルＭＯＳＦＥＴ２２が形成され、
他の素子から分離される。尚、２３は素子間を分離し、
耐圧を確保するフィールド酸化膜、２４は層間絶縁膜、
２５は素子分離のための分離領域にポリシリコンなどが
充填される充填層、２６は素子間を分離する分離領域で
ある。
【００１９】この例では形成される素子をｐチャネルＭ
ＯＳＦＥＴ２１およびｎチャネルＭＯＳＦＥＴ２２を例
としたが、他に、バイポーラトランジスタや高耐圧素
子、およびこれらの素子の組合せて、このＳＯＩ基板１
００に形成してもよい。
ＯＳＦＥＴ２１およびｎチャネルＭＯＳＦＥＴ２２を例
としたが、他に、バイポーラトランジスタや高耐圧素
子、およびこれらの素子の組合せて、このＳＯＩ基板１
００に形成してもよい。
【００２０】
【発明の効果】この発明によれば、ＳＯＩ基板を製作す
る過程で、シリコン基板の酸素濃度を１．５×１０18ｃ
ｍ-3以上とし、シリコン層を絶縁層を介して結合する前
に、６００℃から９００℃、１０分以上の熱処理を施す
ことで、シリコン層に形成される半導体素子の接合リー
クを減少させ、ゲート耐圧の劣化を防止できる。そのこ
とによって、半導体素子の信頼性は向上し、また、量産
性も向上できる。
る過程で、シリコン基板の酸素濃度を１．５×１０18ｃ
ｍ-3以上とし、シリコン層を絶縁層を介して結合する前
に、６００℃から９００℃、１０分以上の熱処理を施す
ことで、シリコン層に形成される半導体素子の接合リー
クを減少させ、ゲート耐圧の劣化を防止できる。そのこ
とによって、半導体素子の信頼性は向上し、また、量産
性も向上できる。
【図面の簡単な説明】
【図１】この発明の第１実施例のＳＯＩ基板の要部断面
図
図
【図２】この発明の第２実施例のＳＯＩ基板の製造工程
で、同図（ａ）から同図（ｃ）は工程順に示した要部工
程断面図
で、同図（ａ）から同図（ｃ）は工程順に示した要部工
程断面図
【図３】この発明のＳＯＩ基板を用いた半導体装置の要
部断面図で、同図（ａ）は自己分離型の半導体装置、同
図（ｂ）は誘電体分離型の半導体装置を示した図
部断面図で、同図（ａ）は自己分離型の半導体装置、同
図（ｂ）は誘電体分離型の半導体装置を示した図
１ シリコン基板 ２、７ 絶縁層 ３、３ａ シリコン層 ４ 欠陥層 ５、６ 無欠陥層 ８ 第２のシリコン基板 １１ 析出核 １２ 結晶欠陥 １３ 研磨部 ２１ ｐチャネルＭＯＳＦＥＴ ２２ ｎチャネルＭＯＳＦＥＴ ２３ フィールド酸化膜 ２４ 層間絶縁膜
Claims (3)
- 【請求項１】シリコン基板上に絶縁層を介してシリコン
層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）基板において、シリコン基板の酸素濃度が
１．５×１０18ｃｍ-3以上であることを特徴とするＳＯ
Ｉ基板。 - 【請求項２】前記シリコン基板を６００℃ないし８００
℃の範囲で、所定の時間熱処理する工程と、前記工程の
後で、前記シリコン基板上に前記絶縁層を形成する工程
と、前記絶縁層上に前記シリコン層を形成する工程を含
むことを特徴とするＳＯＩ基板の製造方法。 - 【請求項３】前記所定の時間が１０分以上であることを
特徴とする請求項２に記載のＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10196875A JP2000031439A (ja) | 1998-07-13 | 1998-07-13 | Ｓｏｉ基板およびその製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP10196875A JP2000031439A (ja) | 1998-07-13 | 1998-07-13 | Ｓｏｉ基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031439A true JP2000031439A (ja) | 2000-01-28 |
Family
ID=16365114
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10196875A Withdrawn JP2000031439A (ja) | 1998-07-13 | 1998-07-13 | Ｓｏｉ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031439A (ja) |
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-
1998
- 1998-07-13 JP JP10196875A patent/JP2000031439A/ja not_active Withdrawn
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