JP2000030445A - Semiconductor storage device - Google Patents
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Abstract
(57)【要約】
【課題】 階層型ワード線構成を有する半導体記憶装置
において周辺回路の規模を縮小する。
【解決手段】 個々の副ワード線駆動回路２２，３２を
１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジ
スタとからなるインバータ構成とし、かつ互いに隣接す
る２本の副ワード線ＳＷＬ０２，ＳＷＬ１２の間に１個
のＮＭＯＳトランジスタ８０を介在させる。主ワード線
ＸＷＬ０が選択されて該主ワード線の電圧がＬレベルに
なるが、ＳＷＬ０２が指定されずに副ワード指定電源線
Ｓ２の電圧がＬレベルである場合、例えば他の副ワード
線ＳＷＬ００が選択されるべき場合には、ＮＭＯＳトラ
ンジスタ８０をオンさせる。非選択の主ワード線ＸＷＬ
１の電圧はＨレベルであり、ＳＷＬ１２の電圧は副ワー
ド線駆動回路３２のＮＭＯＳトランジスタによってＬレ
ベルに保持される。ＮＭＯＳトランジスタ８０を介して
ＳＷＬ１２に接続されたＳＷＬ０２の電圧もＬレベルを
保持する。
[PROBLEMS] To reduce the scale of a peripheral circuit in a semiconductor memory device having a hierarchical word line configuration. SOLUTION: Each sub-word line drive circuit 22, 32 has an inverter configuration composed of one PMOS transistor and one NMOS transistor, and is connected between two adjacent sub-word lines SWL02, SWL12. NMOS transistors 80 are interposed. When the main word line XWL0 is selected and the voltage of the main word line goes to L level, but the SWL02 is not specified and the voltage of the sub word designation power supply line S2 is at L level, for example, the If so, the NMOS transistor 80 is turned on. Unselected main word line XWL
The voltage of 1 is at the H level, and the voltage of the SWL 12 is held at the L level by the NMOS transistor of the sub-word line drive circuit 32. The voltage of SWL02 connected to SWL12 via the NMOS transistor 80 also keeps the L level.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に階層型ワード線構成を有する半導体記憶装置
に関するものである。The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a hierarchical word line structure.
【０００２】[0002]
【従来の技術】近年の高速・高密度ＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）では、配線ピッチの緩和
のために階層型ワード線構成が採用されている。これ
は、ワード線を主ワード線と副ワード線との２つの階層
で構成したものである。2. Description of the Related Art In recent years, a high-speed and high-density DRAM (dynamic random access memory) employs a hierarchical word line structure in order to ease a wiring pitch. This is one in which word lines are composed of two layers, a main word line and a sub word line.
【０００３】M.Nakamuta et al.,"A 29ns 64Mb DRAM wi
th Hierarchical Array Architecture",ISSCC,Digest o
f Technical Papers,pp246-247,Feb.,1995に開示された
従来技術によれば、各々１本の副ワード線を駆動するた
めの個々の副ワード線駆動回路が３個のＭＯＳトランジ
スタで構成される。[0003] M. Nakamuta et al., "A 29ns 64Mb DRAM wi
th Hierarchical Array Architecture ", ISSCC, Digest o
f According to the prior art disclosed in Technical Papers, pp. 246-247, Feb., 1995, each sub-word line drive circuit for driving one sub-word line is composed of three MOS transistors. You.
【０００４】[0004]
【発明が解決しようとする課題】上記従来技術によれ
ば、階層型ワード線構成を採用しない場合に比べて、副
ワード線駆動回路を含む周辺回路の面積が大きくなる。
したがって、メモリセルアレイの占有面積が不変である
ならチップ面積を大きくせざるを得ない。しかも、この
問題はＤＲＡＭの記憶容量が大きいほど顕著になる。記
憶容量の増大に伴って副ワード線の本数が何万本、何十
万本へと増大するからである。According to the above prior art, the area of the peripheral circuit including the sub-word line driving circuit is larger than that in the case where the hierarchical word line configuration is not employed.
Therefore, if the area occupied by the memory cell array remains unchanged, the chip area must be increased. Moreover, this problem becomes more pronounced as the storage capacity of the DRAM increases. This is because the number of sub-word lines increases to tens of thousands or hundreds of thousands with an increase in storage capacity.
【０００５】本発明の目的は、階層型ワード線構成を有
する半導体記憶装置において周辺回路の規模を縮小する
ことにある。An object of the present invention is to reduce the size of peripheral circuits in a semiconductor memory device having a hierarchical word line configuration.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る第１の半導体記憶装置では、個々の副
ワード線駆動回路を１個のＰＭＯＳトランジスタ（Ｐチ
ャネルＭＯＳトランジスタ）と１個のＮＭＯＳトランジ
スタ（ＮチャネルＭＯＳトランジスタ）とからなるＣＭ
ＯＳインバータ構成とし、かつ互いに隣接する２本の副
ワード線の間に１個のＮＭＯＳトランジスタを介在させ
た構成を採用した。これにより、上記従来技術に比べ
て、多数本の副ワード線を駆動するための回路を構成す
るＭＯＳトランジスタの数が６分の５に低減される。In order to achieve the above object, in a first semiconductor memory device according to the present invention, each sub-word line drive circuit includes one PMOS transistor (P-channel MOS transistor) and one CM composed of two NMOS transistors (N-channel MOS transistors)
An OS inverter configuration and a configuration in which one NMOS transistor is interposed between two adjacent sub-word lines are adopted. As a result, the number of MOS transistors constituting a circuit for driving a large number of sub-word lines is reduced to five-sixth as compared with the above-described prior art.
【０００７】具体的に説明すると、本発明に係る第１の
半導体記憶装置は、複数のメモリセルと、各々該複数の
メモリセルのうちの対応するメモリセルに接続された第
１及び第２の副ワード線と、ソースと、ゲートと、ドレ
インとを有する第１のＰＭＯＳトランジスタと、接地さ
れたソースと、第１のＰＭＯＳトランジスタのゲートに
接続されたゲートと、第１のＰＭＯＳトランジスタのド
レイン及び第１の副ワード線に接続されたドレインとを
有する第１のＮＭＯＳトランジスタとで構成された第１
の副ワード線駆動回路と、ソースと、ゲートと、ドレイ
ンとを有する第２のＰＭＯＳトランジスタと、接地され
たソースと、第２のＰＭＯＳトランジスタのゲートに接
続されたゲートと、第２のＰＭＯＳトランジスタのドレ
イン及び第２の副ワード線に接続されたドレインとを有
する第２のＮＭＯＳトランジスタとで構成された第２の
副ワード線駆動回路と、第１のＰＭＯＳトランジスタの
ゲート及び第１のＮＭＯＳトランジスタのゲートに接続
された第１の主ワード線と、第２のＰＭＯＳトランジス
タのゲート及び第２のＮＭＯＳトランジスタのゲートに
接続された第２の主ワード線と、第１の主ワード線が選
択されるべき場合には第１の主ワード線へＬレベル（ロ
ーレベル）の電圧信号を、第２の主ワード線へＨレベル
（ハイレベル）の電圧信号をそれぞれ供給し、かつ第２
の主ワード線が選択されるべき場合には第２の主ワード
線へＬレベルの電圧信号を、第１の主ワード線へＨレベ
ルの電圧信号をそれぞれ供給するための主ワード線選択
回路と、ゲートと、第１及び第２の副ワード線のうちの
いずれか一方に接続されたソースと、第１及び第２の副
ワード線のうちの他方に接続されたドレインとを有する
第３のＮＭＯＳトランジスタと、第１及び第２の副ワー
ド線のいずれもが指定されるべきでない場合には第１及
び第２のＰＭＯＳトランジスタの各々のソースへＬレベ
ルの電圧信号を、第３のＮＭＯＳトランジスタがオンし
て第１の副ワード線と第２の副ワード線とが互いに短絡
されるように第３のＮＭＯＳトランジスタのゲートへＨ
レベルの電圧信号をそれぞれ供給し、かつ第１及び第２
の副ワード線のうちのいずれか一方が指定されるべき場
合には第１及び第２のＰＭＯＳトランジスタの各々のソ
ースへＨレベルの電圧信号を、第３のＮＭＯＳトランジ
スタがオフするように該第３のＮＭＯＳトランジスタの
ゲートへＬレベルの電圧信号をそれぞれ供給するための
電圧供給手段とを備えた構成を採用したものである。More specifically, a first semiconductor memory device according to the present invention comprises a plurality of memory cells and first and second memory cells connected to corresponding ones of the plurality of memory cells. A first PMOS transistor having a sub-word line, a source, a gate, and a drain; a grounded source; a gate connected to the gate of the first PMOS transistor; a drain of the first PMOS transistor; And a first NMOS transistor having a drain connected to the first sub-word line.
A second PMOS transistor having a sub-word line driving circuit, a source, a gate, and a drain, a grounded source, a gate connected to the gate of the second PMOS transistor, and a second PMOS transistor. A second NMOS transistor having a drain connected to the second NMOS transistor and a drain connected to the second auxiliary word line, a gate of the first PMOS transistor and a first NMOS transistor A first main word line connected to the gates of the first and second main transistors, a second main word line connected to the gates of the second PMOS transistor and the second NMOS transistor, and a first main word line are selected. If necessary, an L-level (low-level) voltage signal is applied to the first main word line, and an H-level (high-level) voltage signal is applied to the second main word line. The pressure signal is supplied, and a second
And a main word line selecting circuit for supplying an L level voltage signal to the second main word line and an H level voltage signal to the first main word line, respectively. , A gate connected to one of the first and second sub-word lines, and a drain connected to the other of the first and second sub-word lines. If neither the NMOS transistor nor the first and second sub-word lines are to be designated, an L level voltage signal is applied to the source of each of the first and second PMOS transistors, and the third NMOS transistor Is turned on and the first sub-word line and the second sub-word line are short-circuited to each other so that H is applied to the gate of the third NMOS transistor.
Level voltage signals, respectively, and the first and second
When one of the sub-word lines is to be designated, an H-level voltage signal is applied to the sources of the first and second PMOS transistors so that the third NMOS transistor is turned off. And a voltage supply means for supplying an L-level voltage signal to the gates of the three NMOS transistors.
【０００８】上記第１の半導体記憶装置によれば、例え
ば、第１の副ワード線は、第１の主ワード線が選択さ
れ、かつ第１の副ワード線が指定されることにより選択
される。まず、第１の主ワード線が主ワード線選択回路
により選択される。この結果、第１の主ワード線にＬレ
ベルの電圧信号が供給されるので、第１の副ワード線駆
動回路の中の第１のＰＭＯＳトランジスタがオンする。
このとき、第１のＰＭＯＳトランジスタのソースにＨレ
ベルの電圧信号が供給される結果、第１の副ワード線の
電圧が「選択」を表すＨレベルになる。一方、非選択の
第２の主ワード線にはＨレベルの電圧信号が供給される
ので、第２の副ワード線駆動回路の中の第２のＮＭＯＳ
トランジスタがオンする。したがって、第２の副ワード
線の電圧は「非選択」を表すＬレベルになる。この際、
第３のＮＭＯＳトランジスタはオフしているので、第１
の副ワード線と第２の副ワード線との間の接続は絶たれ
ている。According to the first semiconductor memory device, for example, the first sub-word line is selected by selecting the first main word line and designating the first sub-word line. . First, the first main word line is selected by the main word line selection circuit. As a result, an L-level voltage signal is supplied to the first main word line, so that the first PMOS transistor in the first sub word line drive circuit is turned on.
At this time, as a result of supplying the H-level voltage signal to the source of the first PMOS transistor, the voltage of the first sub-word line becomes H-level indicating “select”. On the other hand, since the H-level voltage signal is supplied to the non-selected second main word line, the second NMOS in the second sub-word line drive circuit
The transistor turns on. Therefore, the voltage of the second sub-word line goes to the L level indicating “non-selected”. On this occasion,
Since the third NMOS transistor is off, the first NMOS transistor
The connection between the sub-word line and the second sub-word line is disconnected.
【０００９】さて、第１の主ワード線にはＬレベルの電
圧信号が供給されるが、第１の副ワード線が選択される
べきではなくて、第１の主ワード線に関連付けられた
（言外の）他の副ワード線が選択されるべき場合もあ
る。この場合には、第１及び第２の副ワード線のいずれ
もが指定されるべきでない。したがって、第１及び第２
のＰＭＯＳトランジスタの各々のソースにＬレベルの電
圧信号が供給される。ところが、第１のＰＭＯＳトラン
ジスタには第１の副ワード線の電圧をＬレベルに保持す
る能力がない。つまり、第１のＰＭＯＳトランジスタの
しきい値電圧に相当する電圧の浮きが第１の副ワード線
に生じて、該第１の副ワード線に接続されたメモリセル
の電荷が逃げようとする。そこで、第３のＮＭＯＳトラ
ンジスタがオンして、第１の副ワード線と第２の副ワー
ド線とが互いに短絡される。第２の副ワード線の電圧は
第２のＮＭＯＳトランジスタによりＬレベルに保持され
るので、第１の副ワード線の電圧の浮きを防止できる。Now, although an L-level voltage signal is supplied to the first main word line, the first sub-word line should not be selected and is associated with the first main word line ( In some cases (other words) other sub-word lines should be selected. In this case, neither the first nor the second sub-word line should be specified. Therefore, the first and second
Of each of the PMOS transistors is supplied with an L-level voltage signal. However, the first PMOS transistor does not have the ability to hold the voltage of the first sub-word line at the L level. That is, a floating of a voltage corresponding to the threshold voltage of the first PMOS transistor occurs in the first sub-word line, and the charge of the memory cell connected to the first sub-word line tries to escape. Then, the third NMOS transistor is turned on, and the first sub-word line and the second sub-word line are short-circuited to each other. Since the voltage of the second sub-word line is held at the L level by the second NMOS transistor, floating of the voltage of the first sub-word line can be prevented.
【００１０】また、上記目的を達成するため、本発明に
係る第２の半導体記憶装置では、個々の副ワード線駆動
回路を１個のＰＭＯＳトランジスタと１個のＮＭＯＳト
ランジスタとからなるＣＭＯＳインバータ構成とし、か
つ主ワード線のローの電圧レベルを通常のＬレベルより
低く設定した。これにより、上記従来技術に比べて、多
数本の副ワード線を駆動するための回路を構成するＭＯ
Ｓトランジスタの数が３分の２に低減される。In order to achieve the above object, in the second semiconductor memory device according to the present invention, each sub-word line driving circuit has a CMOS inverter configuration including one PMOS transistor and one NMOS transistor. And the low voltage level of the main word line is set lower than the normal L level. As a result, compared to the above-described prior art, an MO constituting a circuit for driving a larger number of sub-word lines is formed.
The number of S transistors is reduced to two thirds.
【００１１】具体的に説明すると、本発明に係る第２の
半導体記憶装置は、複数のメモリセルと、該複数のメモ
リセルのうちの対応するメモリセルに接続された副ワー
ド線と、ソースと、ゲートと、ドレインとを有するＰＭ
ＯＳトランジスタと、接地されたソースと、ＰＭＯＳト
ランジスタのゲートに接続されたゲートと、ＰＭＯＳト
ランジスタのドレイン及び前記副ワード線に接続された
ドレインとを有するＮＭＯＳトランジスタとで構成され
た副ワード線駆動回路と、前記副ワード線が指定される
べきでない場合にはＬレベルの電圧信号を、前記副ワー
ド線が指定されるべき場合にはＨレベルの電圧信号をそ
れぞれＰＭＯＳトランジスタのソースへ供給するための
副ワード指定回路と、ＰＭＯＳトランジスタのゲート及
びＮＭＯＳトランジスタのゲートに接続された主ワード
線と、前記主ワード線が選択されるべきでない場合には
Ｈレベルの電圧信号を、前記主ワード線が選択されるべ
き場合には接地電圧より低いレベル、すなわち前記Ｌレ
ベルより低いレベル（以下、Ｌ2レベルという。）の電
圧信号をそれぞれ前記主ワード線へ供給するための主ワ
ード線選択回路とを備えた構成を採用したものである。More specifically, the second semiconductor memory device according to the present invention comprises a plurality of memory cells, a sub-word line connected to a corresponding one of the plurality of memory cells, and a source. Having gate, gate and drain
A sub-word line driving circuit including an OS transistor, a grounded source, a gate connected to the gate of the PMOS transistor, and an NMOS transistor having a drain of the PMOS transistor and a drain connected to the sub-word line For supplying an L-level voltage signal to the source of the PMOS transistor when the sub-word line is not to be designated, and an H-level voltage signal when the sub-word line is to be designated. A sub-word designating circuit, a main word line connected to a gate of a PMOS transistor and a gate of an NMOS transistor, and an H-level voltage signal if the main word line is not to be selected; If it is to be performed, a level lower than the ground voltage, that is, a level lower than the L level (Hereinafter, referred to as L 2 level.) Is obtained by adopting a configuration in which a main word line selection circuit for supplying a voltage signal to each of said main word lines.
【００１２】上記第２の半導体記憶装置によれば、前記
副ワード線は、前記主ワード線が選択され、かつ前記副
ワード線が指定されることにより選択される。まず、前
記主ワード線が主ワード線選択回路により選択される。
この結果、前記主ワード線にＬ2レベルの電圧信号が供
給されるので、副ワード線駆動回路の中のＰＭＯＳトラ
ンジスタがオンする。このとき、該ＰＭＯＳトランジス
タのソースにＨレベルの電圧信号が供給される結果、前
記副ワード線の電圧が「選択」を表すＨレベルになる。According to the second semiconductor memory device, the sub-word line is selected by selecting the main word line and specifying the sub-word line. First, the main word line is selected by a main word line selection circuit.
As a result, the L 2 level voltage signal is supplied to the main word lines, PMOS transistor in the sub-word line driver circuit is turned on. At this time, as a result of supplying the H-level voltage signal to the source of the PMOS transistor, the voltage of the sub-word line becomes H-level indicating “select”.
【００１３】一方、主ワード線選択回路から前記主ワー
ド線にＨレベルの電圧信号が供給されると、副ワード線
駆動回路の中のＮＭＯＳトランジスタがオンする結果、
前記副ワード線の電圧が「非選択」を表すＬレベルに保
持される。On the other hand, when an H-level voltage signal is supplied to the main word line from the main word line selection circuit, the NMOS transistor in the sub word line drive circuit is turned on.
The voltage of the sub-word line is held at the L level indicating “non-selected”.
【００１４】さて、前記主ワード線にはＬ2レベルの電
圧信号が供給されるが、前記副ワード線が選択されるべ
きではなくて、前記主ワード線に関連付けられた（言外
の）他の副ワード線が選択されるべき場合もある。この
場合には、選択されるべきでない前記副ワード線に接続
された副ワード線駆動回路の中のＰＭＯＳトランジスタ
のソースに、Ｌレベルの電圧信号が供給される。ただ
し、該ＰＭＯＳトランジスタのゲートにＬ2レベルの電
圧信号が供給されているので、該ＰＭＯＳトランジスタ
が前記副ワード線の電圧をＬレベルに保持することがで
きる。したがって、該副ワード線に接続されたメモリセ
ルの電荷が逃げることはない。Now, the main word line is supplied with a voltage signal of L 2 level, but the sub word line should not be selected, and other (extra) associated with the main word line May be selected. In this case, an L-level voltage signal is supplied to the source of the PMOS transistor in the sub-word line drive circuit connected to the sub-word line that should not be selected. However, since L 2 level voltage signal to the gate of the PMOS transistor is supplied, so that said PMOS transistor holds the voltage of the sub word line to the L level. Therefore, the charge of the memory cell connected to the sub word line does not escape.
【００１５】[0015]
【発明の実施の形態】図１は、本発明に係る階層型ワー
ド線構成を有するＤＲＡＭの構成原理を示している。図
１には、説明の簡略化のために８個のメモリセル４０，
４１，４２，４３，５０，５１，５２及び５３のみが描
かれている。ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、Ｓ
ＷＬ０３、ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２及びＳ
ＷＬ１３は、各々対応するメモリセルに接続された副ワ
ード線である。ＢＬ０及びＸＢＬ０は１対の相補ビット
線を構成し、ＢＬ１及びＸＢＬ１は他の１対の相補ビッ
ト線を構成する。これら２対の相補ビット線のうちのい
ずれかが、コラムアドレス（＝０又は１）に応じて選択
されるようになっている。２０，２１，２２，２３，３
０，３１，３２及び３３は、各々１個のＰＭＯＳトラン
ジスタと１個のＮＭＯＳトランジスタとからなるＣＭＯ
Ｓインバータ構成の副ワード線駆動回路であって、各々
対応する副ワード線を駆動するものである。個々の副ワ
ード線駆動回路において、ＮＭＯＳトランジスタのソー
スは接地され、ＰＭＯＳトランジスタのドレイン及びＮ
ＭＯＳトランジスタのドレインは対応する副ワード線に
接続されている。FIG. 1 shows the principle of a DRAM having a hierarchical word line structure according to the present invention. FIG. 1 shows eight memory cells 40,
Only 41, 42, 43, 50, 51, 52 and 53 are depicted. SWL00, SWL01, SWL02, S
WL03, SWL10, SWL11, SWL12 and S
WL13 is a sub-word line connected to each corresponding memory cell. BL0 and XBL0 form a pair of complementary bit lines, and BL1 and XBL1 form another pair of complementary bit lines. One of these two pairs of complementary bit lines is selected according to a column address (= 0 or 1). 20, 21, 22, 23, 3
0, 31, 32 and 33 are CMOs each composed of one PMOS transistor and one NMOS transistor.
A sub-word line drive circuit having an S inverter configuration, which drives a corresponding sub-word line. In each sub-word line driving circuit, the source of the NMOS transistor is grounded, the drain of the PMOS transistor and N
The drain of the MOS transistor is connected to a corresponding sub-word line.
【００１６】図１において、ＸＷＬ０及びＸＷＬ１は主
ワード線、１０は主ワード線選択回路である。主ワード
線選択回路１０は、ロウアドレスの一部を構成する主ワ
ードアドレスＭＷＡ（＝０又は１）に応じて、ＸＷＬ０
及びＸＷＬ１のうちのいずれかを選択する。ＸＷＬ０が
選択されるべき場合（ＭＷＡ＝０）には、Ｌレベルの電
圧信号がＸＷＬ０へ、Ｈレベルの電圧信号がＸＷＬ１へ
それぞれ主ワード線選択回路１０から供給される。ＸＷ
Ｌ１が選択されるべき場合（ＭＷＡ＝１）には、Ｌレベ
ルの電圧信号がＸＷＬ１へ、Ｈレベルの電圧信号がＸＷ
Ｌ０へそれぞれ主ワード線選択回路１０から供給され
る。ＸＷＬ０は、４個の副ワード線駆動回路２０，２
１，２２及び２３の各々のＰＭＯＳトランジスタのゲー
ト及びＮＭＯＳトランジスタのゲートに接続されてい
る。ＸＷＬ１は、残り４個の副ワード線駆動回路３０，
３１，３２及び３３の各々のＰＭＯＳトランジスタのゲ
ート及びＮＭＯＳトランジスタのゲートに接続されてい
る。In FIG. 1, XWL0 and XWL1 are main word lines, and 10 is a main word line selection circuit. The main word line selection circuit 10 outputs XWL0 according to the main word address MWA (= 0 or 1) which forms a part of the row address.
And XWL1. When XWL0 is to be selected (MWA = 0), a low-level voltage signal is supplied to XWL0 and a high-level voltage signal is supplied to XWL1 from main word line selection circuit 10, respectively. XW
When L1 is to be selected (MWA = 1), the L-level voltage signal is applied to XWL1, and the H-level voltage signal is applied to XW1.
L0 are supplied from the main word line selection circuit 10 respectively. XWL0 includes four sub-word line drive circuits 20, 2
1, 22, and 23 are connected to the gates of the PMOS transistors and the gates of the NMOS transistors. XWL1 is the remaining four sub-word line driving circuits 30,
31, 32 and 33 are connected to the gates of the PMOS transistors and the gates of the NMOS transistors, respectively.
【００１７】６０は副ワード指定回路、Ｓ０、Ｓ１、Ｓ
２及びＳ３は副ワード指定電源線である。副ワード指定
回路６０は、ロウアドレスの残りの部分を構成する副ワ
ードアドレスＳＷＡ（＝０又は１）に応じて、Ｓ０及び
Ｓ１の１組、又は、Ｓ２及びＳ３の１組を指定する。Ｓ
０及びＳ１が指定されるべき場合（ＳＷＡ＝０）には、
Ｓ０及びＳ１の各々へＨレベルの電圧信号が、Ｓ２及び
Ｓ３の各々へＬレベルの電圧信号がそれぞれ副ワード指
定回路６０から供給される。Ｓ２及びＳ３が指定される
べき場合（ＳＷＡ＝１）には、Ｓ２及びＳ３の各々へＨ
レベルの電圧信号が、Ｓ０及びＳ１の各々へＬレベルの
電圧信号がそれぞれ副ワード指定回路６０から供給され
る。Ｓ０は、２個の副ワード線駆動回路２０及び３０の
各々のＰＭＯＳトランジスタのソースに接続されてい
る。Ｓ１は、２個の副ワード線駆動回路２１及び３１の
各々のＰＭＯＳトランジスタのソースに接続されてい
る。Ｓ２は、２個の副ワード線駆動回路２２及び３２の
各々のＰＭＯＳトランジスタのソースに接続されてい
る。Ｓ３は、残り２個の副ワード線駆動回路２３及び３
３の各々のＰＭＯＳトランジスタのソースに接続されて
いる。Reference numeral 60 denotes a sub-word designating circuit, S0, S1, S
2 and S3 are sub-word designation power supply lines. The sub-word designating circuit 60 designates one set of S0 and S1 or one set of S2 and S3 according to the sub-word address SWA (= 0 or 1) constituting the remaining part of the row address. S
If 0 and S1 are to be specified (SWA = 0),
An H-level voltage signal is supplied to each of S0 and S1, and an L-level voltage signal is supplied to each of S2 and S3 from the sub-word specifying circuit 60. If S2 and S3 are to be specified (SWA = 1), H is applied to each of S2 and S3.
A low-level voltage signal is supplied from the sub-word designating circuit 60 to each of S0 and S1. S0 is connected to the source of each PMOS transistor of the two sub-word line drive circuits 20 and 30. S1 is connected to the sources of the PMOS transistors of each of the two sub-word line drive circuits 21 and 31. S2 is connected to the source of the PMOS transistor of each of the two sub-word line drive circuits 22 and 32. S3 is the remaining two sub-word line driving circuits 23 and 3
3 is connected to the source of each PMOS transistor.
【００１８】ＳＷＬＤ０及びＳＷＬＤ１は各々接地され
たダミー副ワード線、７０、７１、８０、８１、９０及
び９１はＮＭＯＳトランジスタ、１００は接続制御回
路、ＣＮ０、ＣＮ１、ＣＮ２及びＣＮ３は接続制御信号
線である。ＮＭＯＳトランジスタ７０はＳＷＬ００とＳ
ＷＬＤ０との間に、ＮＭＯＳトランジスタ７１はＳＷＬ
０１とＳＷＬＤ０との間に、ＮＭＯＳトランジスタ８０
はＳＷＬ０２とＳＷＬ１２との間に、ＮＭＯＳトランジ
スタ８１はＳＷＬ０３とＳＷＬ１３との間に、ＮＭＯＳ
トランジスタ９０はＳＷＬ１０とＳＷＬＤ１との間に、
ＮＭＯＳトランジスタ９１はＳＷＬ１１とＳＷＬＤ１と
の間にそれぞれ介在したスイッチである。接続制御回路
１００は、上記副ワードアドレスＳＷＡ（＝０又は１）
に応じて、ＣＮ０及びＣＮ１の１組、又は、ＣＮ２及び
ＣＮ３の１組を選択する。ＣＮ０及びＣＮ１が選択され
るべき場合（ＳＷＡ＝１）には、ＣＮ０及びＣＮ１の各
々へＨレベルの電圧信号が、ＣＮ２及びＣＮ３の各々へ
Ｌレベルの電圧信号がそれぞれ接続制御回路１００から
供給される。ＣＮ２及びＣＮ３が選択されるべき場合
（ＳＷＡ＝０）には、ＣＮ２及びＣＮ３の各々へＨレベ
ルの電圧信号が、ＣＮ０及びＣＮ１の各々へＬレベルの
電圧信号がそれぞれ接続制御回路１００から供給され
る。ＣＮ０は、２個のＮＭＯＳトランジスタ７０及び９
０のゲートに接続されている。ＣＮ１は、２個のＮＭＯ
Ｓトランジスタ７１及び９１のゲートに接続されてい
る。ＣＮ２は、１個のＮＭＯＳトランジスタ８０のゲー
トに接続されている。ＣＮ３は、残り１個のＮＭＯＳト
ランジスタ８１のゲートに接続されている。SWLD0 and SWLD1 are dummy sub-word lines, respectively, grounded, 70, 71, 80, 81, 90 and 91 are NMOS transistors, 100 is a connection control circuit, and CN0, CN1, CN2 and CN3 are connection control signal lines. is there. The NMOS transistor 70 has SWL00 and SWL00.
Between WLD0 and NMOS transistor 71, SWL
01 and SWLD0, an NMOS transistor 80
Is between SWL02 and SWL12 and NMOS transistor 81 is between SWL03 and SWL13.
Transistor 90 is connected between SWL10 and SWLD1.
The NMOS transistor 91 is a switch interposed between SWL11 and SWLD1. The connection control circuit 100 sets the sub-word address SWA (= 0 or 1)
, One set of CN0 and CN1 or one set of CN2 and CN3 is selected. When CN0 and CN1 are to be selected (SWA = 1), an H-level voltage signal is supplied from the connection control circuit 100 to each of CN0 and CN1, and an L-level voltage signal is supplied to each of CN2 and CN3. You. When CN2 and CN3 are to be selected (SWA = 0), an H-level voltage signal is supplied from the connection control circuit 100 to each of CN2 and CN3, and an L-level voltage signal is supplied to each of CN0 and CN1. You. CN0 has two NMOS transistors 70 and 9
0 is connected to the gate. CN1 has two NMOs
It is connected to the gates of S transistors 71 and 91. CN2 is connected to the gate of one NMOS transistor 80. CN3 is connected to the gate of the remaining one NMOS transistor 81.
【００１９】図１の構成によれば、ＭＷＡ＝０かつＳＷ
Ａ＝０ならば、ＸＷＬ０＝Ｌ、ＸＷＬ１＝Ｈ、Ｓ０＝Ｓ
１＝Ｈ、Ｓ２＝Ｓ３＝Ｌ、ＣＮ０＝ＣＮ１＝ＬかつＣＮ
２＝ＣＮ３＝Ｈであるので、メモリセル４０及び４１が
選択されるように２本の副ワード線ＳＷＬ００及びＳＷ
Ｌ０１の各々の電圧がＨレベルになる。残り６本の副ワ
ード線の電圧はＬレベルになる。この際、ＮＭＯＳトラ
ンジスタ８０は、ＳＷＬ１２のＬレベルの電圧をＳＷＬ
０２へ伝えるように働く。また、ＮＭＯＳトランジスタ
８１は、ＳＷＬ１３のＬレベルの電圧をＳＷＬ０３へ伝
えるように働く。残り４個のＮＭＯＳトランジスタ７
０，７１，９０及び９１は、いずれもオフしている。According to the configuration shown in FIG. 1, MWA = 0 and SW
If A = 0, XWL0 = L, XWL1 = H, S0 = S
1 = H, S2 = S3 = L, CN0 = CN1 = L and CN
Since 2 = CN3 = H, the two sub-word lines SWL00 and SWL are set so that the memory cells 40 and 41 are selected.
Each voltage of L01 becomes H level. The voltages of the remaining six sub-word lines go to L level. At this time, the NMOS transistor 80 sets the L level voltage of the
Work to tell 02. The NMOS transistor 81 works to transmit the L level voltage of the SWL13 to the SWL03. The remaining four NMOS transistors 7
0, 71, 90 and 91 are all off.
【００２０】ＭＷＡ＝０かつＳＷＡ＝１ならば、ＸＷＬ
０＝Ｌ、ＸＷＬ１＝Ｈ、Ｓ０＝Ｓ１＝Ｌ、Ｓ２＝Ｓ３＝
Ｈ、ＣＮ０＝ＣＮ１＝ＨかつＣＮ２＝ＣＮ３＝Ｌである
ので、メモリセル４２及び４３が選択されるように２本
の副ワード線ＳＷＬ０２及びＳＷＬ０３の各々の電圧が
Ｈレベルになる。残り６本の副ワード線の電圧はＬレベ
ルになる。この際、ＮＭＯＳトランジスタ７０は、ＳＷ
ＬＤ０のＬレベルの電圧をＳＷＬ００へ伝えるように働
く。また、ＮＭＯＳトランジスタ７１は、ＳＷＬＤ０の
Ｌレベルの電圧をＳＷＬ０１へ伝えるように働く。２個
のＮＭＯＳトランジスタ８０及び８１がいずれもオフし
ているので、ＳＷＬ０２及びＳＷＬ０３の各々の電圧が
引き下げられることはない。If MWA = 0 and SWA = 1, XWL
0 = L, XWL1 = H, S0 = S1 = L, S2 = S3 =
Since H, CN0 = CN1 = H and CN2 = CN3 = L, the voltages of the two sub-word lines SWL02 and SWL03 go to H level so that the memory cells 42 and 43 are selected. The voltages of the remaining six sub-word lines go to L level. At this time, the NMOS transistor 70
It works to transmit the L level voltage of LD0 to SWL00. The NMOS transistor 71 functions to transmit the L level voltage of SWLD0 to SWL01. Since the two NMOS transistors 80 and 81 are both off, the voltages of SWL02 and SWL03 are not reduced.
【００２１】ＭＷＡ＝１かつＳＷＡ＝０ならば、ＸＷＬ
０＝Ｈ、ＸＷＬ１＝Ｌ、Ｓ０＝Ｓ１＝Ｈ、Ｓ２＝Ｓ３＝
Ｌ、ＣＮ０＝ＣＮ１＝ＬかつＣＮ２＝ＣＮ３＝Ｈである
ので、メモリセル５０及び５１が選択されるように２本
の副ワード線ＳＷＬ１０及びＳＷＬ１１の各々の電圧が
Ｈレベルになる。残り６本の副ワード線の電圧はＬレベ
ルになる。この際、ＮＭＯＳトランジスタ８０は、ＳＷ
Ｌ０２のＬレベルの電圧をＳＷＬ１２へ伝えるように働
く。また、ＮＭＯＳトランジスタ８１は、ＳＷＬ０３の
Ｌレベルの電圧をＳＷＬ１３へ伝えるように働く。残り
４個のＮＭＯＳトランジスタ７０，７１，９０及び９１
は、いずれもオフしている。If MWA = 1 and SWA = 0, XWL
0 = H, XWL1 = L, S0 = S1 = H, S2 = S3 =
Since L, CN0 = CN1 = L and CN2 = CN3 = H, the voltages of the two sub-word lines SWL10 and SWL11 go to H level so that the memory cells 50 and 51 are selected. The voltages of the remaining six sub-word lines go to L level. At this time, the NMOS transistor 80 is connected to the SW
It works to transmit the L level voltage of L02 to SWL12. The NMOS transistor 81 works to transmit the L level voltage of the SWL03 to the SWL13. The remaining four NMOS transistors 70, 71, 90 and 91
Are off.
【００２２】ＭＷＡ＝１かつＳＷＡ＝１ならば、ＸＷＬ
０＝Ｈ、ＸＷＬ１＝Ｌ、Ｓ０＝Ｓ１＝Ｌ、Ｓ２＝Ｓ３＝
Ｈ、ＣＮ０＝ＣＮ１＝ＨかつＣＮ２＝ＣＮ３＝Ｌである
ので、メモリセル５２及び５３が選択されるように２本
の副ワード線ＳＷＬ１２及びＳＷＬ１３の各々の電圧が
Ｈレベルになる。残り６本の副ワード線の電圧はＬレベ
ルになる。この際、ＮＭＯＳトランジスタ９０は、ＳＷ
ＬＤ１のＬレベルの電圧をＳＷＬ１０へ伝えるように働
く。また、ＮＭＯＳトランジスタ９１は、ＳＷＬＤ１の
Ｌレベルの電圧をＳＷＬ１１へ伝えるように働く。２個
のＮＭＯＳトランジスタ８０及び８１がいずれもオフし
ているので、ＳＷＬ１２及びＳＷＬ１３の各々の電圧が
引き下げられることはない。If MWA = 1 and SWA = 1, XWL
0 = H, XWL1 = L, S0 = S1 = L, S2 = S3 =
Since H, CN0 = CN1 = H and CN2 = CN3 = L, the voltages of the two sub-word lines SWL12 and SWL13 go to H level so that the memory cells 52 and 53 are selected. The voltages of the remaining six sub-word lines go to L level. At this time, the NMOS transistor 90 is connected to the SW
It works to transmit the L level voltage of LD1 to SWL10. The NMOS transistor 91 works to transmit the L level voltage of the SWLD1 to the SWL11. Since both of the two NMOS transistors 80 and 81 are off, the voltage of each of the SWL12 and SWL13 is not reduced.
【００２３】以上のとおり、図１の構成によれば、例え
ば２本の副ワード線ＳＷＬ０２及びＳＷＬ１２に着目す
ると、ＳＷＬ０２及びＳＷＬ１２のいずれもが指定され
るべきでない場合には、副ワード指定回路６０から副ワ
ード指定電源線Ｓ２を介して２個の副ワード線駆動回路
２２及び３２の各々のＰＭＯＳトランジスタのソースへ
Ｌレベルの電圧信号が、ＳＷＬ０２とＳＷＬ１２とが互
いに短絡されるように接続制御回路１００から接続制御
信号線ＣＮ２を介してＮＭＯＳトランジスタ８０のゲー
トへＨレベルの電圧信号がそれぞれ供給されるようにな
っている。また、ＳＷＬ０２及びＳＷＬ１２のうちのい
ずれか一方が指定されるべき場合には、副ワード指定回
路６０から副ワード指定電源線Ｓ２を介して２個の副ワ
ード線駆動回路２２及び３２の各々のＰＭＯＳトランジ
スタのソースへＨレベルの電圧信号が、ＮＭＯＳトラン
ジスタ８０がオフするように接続制御回路１００から接
続制御信号線ＣＮ２を介してＮＭＯＳトランジスタ８０
のゲートへＬレベルの電圧信号がそれぞれ供給されるよ
うになっている。これにより、副ワード線駆動回路２２
及び３２の各々に単純なＣＭＯＳインバータ構成を採用
することができ、ＮＭＯＳトランジスタ８０の付加を考
慮に入れても、２本の副ワード線を駆動するための回路
を構成するＭＯＳトランジスタの数が従来に比べて低減
される。したがって、図１の構成を拡張することで、多
数本の副ワード線を有する大容量ＤＲＡＭの周辺回路の
規模を大幅に縮小することができる。As described above, according to the configuration of FIG. 1, focusing on, for example, two sub-word lines SWL02 and SWL12, if neither SWL02 nor SWL12 should be specified, the sub-word specifying circuit 60 An L-level voltage signal is supplied to the sources of the PMOS transistors of the two sub-word line driving circuits 22 and 32 via the sub-word designating power supply line S2 so that SWL02 and SWL12 are short-circuited to each other. An H level voltage signal is supplied from 100 to the gate of the NMOS transistor 80 via the connection control signal line CN2. When one of SWL02 and SWL12 is to be specified, the PMOS of each of the two sub-word line driving circuits 22 and 32 is supplied from sub-word specifying circuit 60 via sub-word specifying power supply line S2. An H level voltage signal is supplied to the source of the transistor from the connection control circuit 100 via the connection control signal line CN2 so that the NMOS transistor 80 is turned off.
Are supplied with L-level voltage signals. Thereby, the sub-word line drive circuit 22
, And 32 can adopt a simple CMOS inverter configuration. Even if the addition of the NMOS transistor 80 is taken into consideration, the number of MOS transistors constituting a circuit for driving two sub-word lines can be reduced. Is reduced as compared with Therefore, by expanding the configuration of FIG. 1, the scale of a peripheral circuit of a large-capacity DRAM having many sub-word lines can be significantly reduced.
【００２４】なお、ＮＭＯＳトランジスタ７０，７１，
９０及び９１をオフ状態からオン状態へ遷移させる場合
には、副ワード指定電源線Ｓ０及びＳ１の電圧がＨレベ
ルからＬレベルへ遷移した後に、接続制御信号線ＣＮ０
及びＣＮ１の電圧をＬレベルからＨレベルへ遷移させる
のが望ましい。また、ＮＭＯＳトランジスタ８０及び８
１をオフ状態からオン状態へ遷移させる場合には、副ワ
ード指定電源線Ｓ２及びＳ３の電圧がＨレベルからＬレ
ベルへ遷移した後に、接続制御信号線ＣＮ２及びＣＮ３
の電圧をＬレベルからＨレベルへ遷移させるのが望まし
い。The NMOS transistors 70, 71,
When transitioning the 90 and 91 from the off state to the on state, the connection control signal line CN0 is applied after the voltages of the sub-word designation power supply lines S0 and S1 transition from the H level to the L level.
And the voltage of CN1 is preferably changed from L level to H level. Also, NMOS transistors 80 and 8
1 changes from the off state to the on state, the connection control signal lines CN2 and CN3 change after the voltages of the sub-word designation power supply lines S2 and S3 change from the H level to the L level.
Is desirably changed from the L level to the H level.
【００２５】図２は、図１の変形例を示している。図２
によれば、ＮＭＯＳトランジスタ７０及び９０の各々の
ゲートへ供給される電圧信号がＳ２であり、ＮＭＯＳト
ランジスタ７１及び９１の各々のゲートへ供給される電
圧信号がＳ３であり、ＮＭＯＳトランジスタ８０のゲー
トへ供給される電圧信号がＳ０であり、ＮＭＯＳトラン
ジスタ８１のゲートへ供給される電圧信号がＳ１であ
る。つまり、図１中のＣＮ０、ＣＮ１、ＣＮ２及びＣＮ
３が各々Ｓ２、Ｓ３、Ｓ０及びＳ１で代用される。図２
の構成におけるその他の点は、図１の場合と同様であ
る。FIG. 2 shows a modification of FIG. FIG.
According to the above, the voltage signal supplied to each gate of the NMOS transistors 70 and 90 is S2, the voltage signal supplied to each gate of the NMOS transistors 71 and 91 is S3, and the voltage signal supplied to the gate of the NMOS transistor 80 is The supplied voltage signal is S0, and the voltage signal supplied to the gate of the NMOS transistor 81 is S1. That is, CN0, CN1, CN2 and CN in FIG.
3 are substituted for S2, S3, S0 and S1, respectively. FIG.
The other points in the configuration are the same as those in FIG.
【００２６】図２の構成によっても、図１の場合と同様
の動作を達成できる。しかも、図１中の接続制御回路１
００の配設を省略できる点で有利である。The same operation as that of FIG. 1 can be achieved by the configuration of FIG. Moreover, the connection control circuit 1 in FIG.
This is advantageous in that the arrangement of 00 can be omitted.
【００２７】図３は、本発明に係る階層型ワード線構成
を有するＤＲＡＭの他の構成原理を示している。図３に
は、説明の簡略化のために８個のメモリセル４０，４
１，４２，４３，５０，５１，５２及び５３のみが描か
れている。ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷ
Ｌ０３、ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２及びＳＷ
Ｌ１３は、各々対応するメモリセルに接続された副ワー
ド線である。ＢＬ０及びＸＢＬ０は１対の相補ビット線
を構成し、ＢＬ１及びＸＢＬ１は他の１対の相補ビット
線を構成する。これら２対の相補ビット線のうちのいず
れかが、コラムアドレス（＝０又は１）に応じて選択さ
れるようになっている。２０，２１，２２，２３，３
０，３１，３２及び３３は、各々１個のＰＭＯＳトラン
ジスタと１個のＮＭＯＳトランジスタとからなるＣＭＯ
Ｓインバータ構成の副ワード線駆動回路であって、各々
対応する副ワード線を駆動するものである。個々の副ワ
ード線駆動回路において、ＮＭＯＳトランジスタのソー
スは接地され、ＰＭＯＳトランジスタのドレイン及びＮ
ＭＯＳトランジスタのドレインは対応する副ワード線に
接続されている。FIG. 3 shows another configuration principle of a DRAM having a hierarchical word line configuration according to the present invention. FIG. 3 shows eight memory cells 40 and 4 for simplification of the description.
Only 1, 42, 43, 50, 51, 52 and 53 are depicted. SWL00, SWL01, SWL02, SW
L03, SWL10, SWL11, SWL12 and SW
L13 is a sub-word line connected to each corresponding memory cell. BL0 and XBL0 form a pair of complementary bit lines, and BL1 and XBL1 form another pair of complementary bit lines. One of these two pairs of complementary bit lines is selected according to a column address (= 0 or 1). 20, 21, 22, 23, 3
0, 31, 32 and 33 are CMOs each composed of one PMOS transistor and one NMOS transistor.
A sub-word line drive circuit having an S inverter configuration, which drives a corresponding sub-word line. In each sub-word line driving circuit, the source of the NMOS transistor is grounded, the drain of the PMOS transistor and N
The drain of the MOS transistor is connected to a corresponding sub-word line.
【００２８】図３において、ＸＷＬ０及びＸＷＬ１は主
ワード線、１５は主ワード線選択回路である。主ワード
線選択回路１５は、ロウアドレスの一部を構成する主ワ
ードアドレスＭＷＡ（＝０又は１）に応じて、ＸＷＬ０
及びＸＷＬ１のうちのいずれかを選択する。ＸＷＬ０が
選択されるべき場合（ＭＷＡ＝０）には、接地電圧より
低いレベルすなわち通常のＬレベルより低いレベル（Ｌ
2レベル）の電圧信号がＸＷＬ０へ、Ｈレベルの電圧信
号がＸＷＬ１へそれぞれ主ワード線選択回路１５から供
給される。ＸＷＬ１が選択されるべき場合（ＭＷＡ＝
１）には、Ｌ2レベルの電圧信号がＸＷＬ１へ、Ｈレベ
ルの電圧信号がＸＷＬ０へそれぞれ主ワード線選択回路
１５から供給される。ＸＷＬ０は、４個の副ワード線駆
動回路２０，２１，２２及び２３の各々のＰＭＯＳトラ
ンジスタのゲート及びＮＭＯＳトランジスタのゲートに
接続されている。ＸＷＬ１は、残り４個の副ワード線駆
動回路３０，３１，３２及び３３の各々のＰＭＯＳトラ
ンジスタのゲート及びＮＭＯＳトランジスタのゲートに
接続されている。なお、ＬレベルとＬ2レベルとの差
は、個々の副ワード線駆動回路の中のＰＭＯＳトランジ
スタのしきい値電圧以上に設定される。In FIG. 3, XWL0 and XWL1 are main word lines, and 15 is a main word line selection circuit. The main word line selection circuit 15 outputs XWL0 according to the main word address MWA (= 0 or 1) which forms a part of the row address.
And XWL1. If XWL0 is to be selected (MWA = 0), the level lower than the ground voltage, that is, the level lower than the normal L level (L
The main word line selection circuit 15 supplies a ( 2 level) voltage signal to XWL0 and an H level voltage signal to XWL1. If XWL1 is to be selected (MWA =
The 1), L to 2-level voltage signal XWL1, the voltage signal of H level is supplied from the main word line selection circuit 15 respectively to XWL0. XWL0 is connected to the gate of the PMOS transistor and the gate of the NMOS transistor of each of the four sub-word line driving circuits 20, 21, 22, and 23. XWL1 is connected to the gate of the PMOS transistor and the gate of the NMOS transistor of each of the remaining four sub-word line driving circuits 30, 31, 32 and 33. Incidentally, the difference between the L-level and the L 2 level is set to more than the threshold voltage of the PMOS transistor in the individual sub-word line driver circuit.
【００２９】６０は副ワード指定回路、Ｓ０、Ｓ１、Ｓ
２及びＳ３は副ワード指定電源線である。副ワード指定
回路６０は、ロウアドレスの残りの部分を構成する副ワ
ードアドレスＳＷＡ（＝０又は１）に応じて、Ｓ０及び
Ｓ１の１組、又は、Ｓ２及びＳ３の１組を指定する。Ｓ
０及びＳ１が指定されるべき場合（ＳＷＡ＝０）には、
Ｓ０及びＳ１の各々へＨレベルの電圧信号が、Ｓ２及び
Ｓ３の各々へＬレベルの電圧信号がそれぞれ副ワード指
定回路６０から供給される。Ｓ２及びＳ３が指定される
べき場合（ＳＷＡ＝１）には、Ｓ２及びＳ３の各々へＨ
レベルの電圧信号が、Ｓ０及びＳ１の各々へＬレベルの
電圧信号がそれぞれ副ワード指定回路６０から供給され
る。Ｓ０は、２個の副ワード線駆動回路２０及び３０の
各々のＰＭＯＳトランジスタのソースに接続されてい
る。Ｓ１は、２個の副ワード線駆動回路２１及び３１の
各々のＰＭＯＳトランジスタのソースに接続されてい
る。Ｓ２は、２個の副ワード線駆動回路２２及び３２の
各々のＰＭＯＳトランジスタのソースに接続されてい
る。Ｓ３は、残り２個の副ワード線駆動回路２３及び３
３の各々のＰＭＯＳトランジスタのソースに接続されて
いる。Numeral 60 denotes a sub-word designating circuit, S0, S1, S
2 and S3 are sub-word designation power supply lines. The sub-word designating circuit 60 designates one set of S0 and S1 or one set of S2 and S3 according to the sub-word address SWA (= 0 or 1) constituting the remaining part of the row address. S
If 0 and S1 are to be specified (SWA = 0),
An H-level voltage signal is supplied to each of S0 and S1, and an L-level voltage signal is supplied to each of S2 and S3 from the sub-word specifying circuit 60. If S2 and S3 are to be specified (SWA = 1), H is applied to each of S2 and S3.
A low-level voltage signal is supplied from the sub-word designating circuit 60 to each of S0 and S1. S0 is connected to the source of each PMOS transistor of the two sub-word line drive circuits 20 and 30. S1 is connected to the sources of the PMOS transistors of each of the two sub-word line drive circuits 21 and 31. S2 is connected to the source of the PMOS transistor of each of the two sub-word line drive circuits 22 and 32. S3 is the remaining two sub-word line driving circuits 23 and 3
3 is connected to the source of each PMOS transistor.
【００３０】図３の構成によれば、ＭＷＡ＝０かつＳＷ
Ａ＝０ならば、ＸＷＬ０＝Ｌ2、ＸＷＬ１＝Ｈ、Ｓ０＝
Ｓ１＝ＨかつＳ２＝Ｓ３＝Ｌであるので、メモリセル４
０及び４１が選択されるように２本の副ワード線ＳＷＬ
００及びＳＷＬ０１の各々の電圧がＨレベルになる。残
り６本の副ワード線の電圧はＬレベルになる。この際、
副ワード線駆動回路２２のＰＭＯＳトランジスタは、ソ
ース電圧がＬレベルであり、かつゲート電圧がＬ2レベ
ルであるので、ＳＷＬ０２の電圧をＬレベルに保持する
ことができる。副ワード線駆動回路２３のＰＭＯＳトラ
ンジスタも、ソース電圧がＬレベルであり、かつゲート
電圧がＬ2レベルであるので、ＳＷＬ０３の電圧をＬレ
ベルに保持することができる。According to the configuration of FIG. 3, MWA = 0 and SW
If A = 0, XWL0 = L 2 , XWL1 = H, S0 =
Since S1 = H and S2 = S3 = L, the memory cell 4
Two sub-word lines SWL so that 0 and 41 are selected.
00 and SWL01 go to H level. The voltages of the remaining six sub-word lines go to L level. On this occasion,
PMOS transistors of the sub-word line driver circuit 22, the source voltage is at the L level and the gate voltage is at L 2 level, it is possible to hold the voltage of SWL02 to L level. PMOS transistors of the sub-word line driver circuit 23 is also the source voltage is at the L level and the gate voltage is at L 2 level, it is possible to hold the voltage of SWL03 to L level.
【００３１】ＭＷＡ＝０かつＳＷＡ＝１ならば、ＸＷＬ
０＝Ｌ2、ＸＷＬ１＝Ｈ、Ｓ０＝Ｓ１＝ＬかつＳ２＝Ｓ
３＝Ｈであるので、メモリセル４２及び４３が選択され
るように２本の副ワード線ＳＷＬ０２及びＳＷＬ０３の
各々の電圧がＨレベルになる。残り６本の副ワード線の
電圧はＬレベルになる。この際、副ワード線駆動回路２
０のＰＭＯＳトランジスタはＳＷＬ００の電圧を、副ワ
ード線駆動回路２１のＰＭＯＳトランジスタはＳＷＬ０
１の電圧をそれぞれＬレベルに保持することができる。If MWA = 0 and SWA = 1, XWL
0 = L 2 , XWL1 = H, S0 = S1 = L and S2 = S
Since 3 = H, the voltages of the two sub-word lines SWL02 and SWL03 go to the H level so that the memory cells 42 and 43 are selected. The voltages of the remaining six sub-word lines go to L level. At this time, the sub word line driving circuit 2
0, the PMOS transistor of the sub-word line drive circuit 21 outputs the voltage of SWL00.
1 can be held at the L level.
【００３２】ＭＷＡ＝１かつＳＷＡ＝０ならば、ＸＷＬ
０＝Ｈ、ＸＷＬ１＝Ｌ2、Ｓ０＝Ｓ１＝ＨかつＳ２＝Ｓ
３＝Ｌであるので、メモリセル５０及び５１が選択され
るように２本の副ワード線ＳＷＬ１０及びＳＷＬ１１の
各々の電圧がＨレベルになる。残り６本の副ワード線の
電圧はＬレベルになる。この際、副ワード線駆動回路３
２のＰＭＯＳトランジスタはＳＷＬ１２の電圧を、副ワ
ード線駆動回路３３のＰＭＯＳトランジスタはＳＷＬ１
３の電圧をそれぞれＬレベルに保持することができる。If MWA = 1 and SWA = 0, XWL
0 = H, XWL1 = L 2 , S0 = S1 = H and S2 = S
Since 3 = L, the voltages of the two sub-word lines SWL10 and SWL11 go to the H level so that the memory cells 50 and 51 are selected. The voltages of the remaining six sub-word lines go to L level. At this time, the sub word line driving circuit 3
The PMOS transistor of the sub word line drive circuit 33 outputs the voltage of the SWL 12
3 can be held at the L level.
【００３３】ＭＷＡ＝１かつＳＷＡ＝１ならば、ＸＷＬ
０＝Ｈ、ＸＷＬ１＝Ｌ2、Ｓ０＝Ｓ１＝ＬかつＳ２＝Ｓ
３＝Ｈであるので、メモリセル５２及び５３が選択され
るように２本の副ワード線ＳＷＬ１２及びＳＷＬ１３の
各々の電圧がＨレベルになる。残り６本の副ワード線の
電圧はＬレベルになる。この際、副ワード線駆動回路３
０のＰＭＯＳトランジスタはＳＷＬ１０の電圧を、副ワ
ード線駆動回路３１のＰＭＯＳトランジスタはＳＷＬ１
１の電圧をそれぞれＬレベルに保持することができる。If MWA = 1 and SWA = 1, XWL
0 = H, XWL1 = L 2 , S0 = S1 = L and S2 = S
Since 3 = H, the voltages of the two sub-word lines SWL12 and SWL13 go to the H level so that the memory cells 52 and 53 are selected. The voltages of the remaining six sub-word lines go to L level. At this time, the sub word line driving circuit 3
0 PMOS transistor is the voltage of SWL10, and the PMOS transistor of the sub-word line driving circuit 31 is SWL1.
1 can be held at the L level.
【００３４】以上のとおり、図３の構成によれば、例え
ば主ワード線ＸＷＬ０及び副ワード線ＳＷＬ０２に着目
すると、ＳＷＬ０２が指定されるべきでない場合にはＬ
レベルの電圧信号が、ＳＷＬ０２が指定されるべき場合
にはＨレベルの電圧信号がそれぞれ副ワード指定回路６
０から副ワード指定電源線Ｓ２を介して副ワード線駆動
回路２２のＰＭＯＳトランジスタのソースへ供給され
る。また、ＸＷＬ０が選択されるべきでない場合にはＨ
レベルの電圧信号が、ＸＷＬ０が選択されるべき場合に
はＬ2レベルの電圧信号がそれぞれ主ワード線選択回路
１５から副ワード線駆動回路２２のＣＭＯＳインバータ
の入力へ供給されるようになっている。副ワード線駆動
回路２２のＰＭＯＳトランジスタは、ＸＷＬ０が選択さ
れかつＳＷＬ０２が指定されない場合にＳＷＬ０２の電
圧をＬレベルに保持することができる。したがって、図
３の構成を拡張することで、多数本の副ワード線を有す
る大容量ＤＲＡＭの周辺回路の規模を大幅に縮小するこ
とができる。As described above, according to the configuration of FIG. 3, focusing on, for example, the main word line XWL0 and the sub-word line SWL02, if SWL02 should not be designated, L
When the voltage signal of the level is to be designated as SWL02, the voltage signal of the H level is supplied to the sub-word designating circuit 6 respectively.
0 is supplied to the source of the PMOS transistor of the sub word line drive circuit 22 via the sub word designation power supply line S2. Also, if XWL0 should not be selected, H
Level voltage signal, so that the XWL0 is L 2 level voltage signal when to be selected is supplied from the main word line selection circuit 15 respectively to the input of the CMOS inverter of the sub-word line driver circuit 22 . The PMOS transistor of the sub-word line drive circuit 22 can hold the voltage of SWL02 at the L level when XWL0 is selected and SWL02 is not specified. Therefore, the scale of the peripheral circuit of the large capacity DRAM having a large number of sub-word lines can be significantly reduced by expanding the configuration of FIG.
【００３５】なお、上記各例の副ワード線駆動回路にお
いて、主ワード線の役割と副ワード選択電源線の役割と
を交換することも可能である。It should be noted that, in the sub-word line driving circuits of the above-described examples, the role of the main word line and the role of the sub-word selection power supply line can be exchanged.
【００３６】[0036]
【発明の効果】以上説明してきたとおり、本発明に係る
第１の半導体記憶装置は、個々の副ワード線駆動回路を
１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジ
スタとからなるＣＭＯＳインバータ構成とし、かつ互い
に隣接する２本の副ワード線の間に１個のＮＭＯＳトラ
ンジスタを介在させた構成を採用したので、周辺回路の
規模が縮小される。As described above, in the first semiconductor memory device according to the present invention, each sub-word line drive circuit has a CMOS inverter configuration including one PMOS transistor and one NMOS transistor. In addition, since the configuration in which one NMOS transistor is interposed between two sub-word lines adjacent to each other is employed, the scale of the peripheral circuit is reduced.
【００３７】また、本発明に係る第２の半導体記憶装置
は、個々の副ワード線駆動回路を１個のＰＭＯＳトラン
ジスタと１個のＮＭＯＳトランジスタとからなるＣＭＯ
Ｓインバータ構成とし、かつ主ワード線のローの電圧レ
ベルを通常のＬレベルより低く設定したので、周辺回路
の規模が更に縮小される。Further, in the second semiconductor memory device according to the present invention, each sub-word line drive circuit includes a CMO comprising one PMOS transistor and one NMOS transistor.
Since the S inverter configuration is used and the low voltage level of the main word line is set lower than the normal L level, the scale of the peripheral circuit is further reduced.
【図１】本発明に係る半導体記憶装置の構成原理を示す
ブロック図である。FIG. 1 is a block diagram showing a configuration principle of a semiconductor memory device according to the present invention.
【図２】図１の変形例を示すブロック図である。FIG. 2 is a block diagram showing a modification of FIG.
【図３】本発明に係る半導体記憶装置の他の構成原理を
示すブロック図である。FIG. 3 is a block diagram showing another configuration principle of the semiconductor memory device according to the present invention.
１０，１５ 主ワード線選択回路 ２０〜２３ 副ワード線駆動回路 ３０〜３３ 副ワード線駆動回路 ４０〜４３ メモリセル ５０〜５３ メモリセル ６０ 副ワード指定回路 ７０，７１ ＮＭＯＳトランジスタ ８０，８１ ＮＭＯＳトランジスタ ９０，９１ ＮＭＯＳトランジスタ １００ 接続制御回路 ＢＬ０，ＸＢＬ０ 相補ビット線 ＢＬ１，ＸＢＬ１ 相補ビット線 ＣＮ０〜ＣＮ３ 接続制御信号線 ＭＷＡ 主ワードアドレス Ｓ０〜Ｓ３ 副ワード指定電源線 ＳＷＡ 副ワードアドレス ＳＷＬ００〜ＳＷＬ０３ 副ワード線 ＳＷＬ１０〜ＳＷＬ１３ 副ワード線 ＳＷＬＤ０，ＳＷＬＤ１ ダミー副ワード線 ＸＷＬ０，ＸＷＬ１ 主ワード線 10, 15 main word line selection circuit 20 to 23 sub word line drive circuit 30 to 33 sub word line drive circuit 40 to 43 memory cell 50 to 53 memory cell 60 sub word designation circuit 70, 71 NMOS transistor 80, 81 NMOS transistor 90 , 91 NMOS transistor 100 Connection control circuit BL0, XBL0 Complementary bit line BL1, XBL1 Complementary bit line CN0-CN3 Connection control signal line MWA Main word address S0-S3 Sub-word designation power supply line SWA Sub-word address SWL00-SWL03 Sub-word line SWL10 ~ SWL13 Sub-word line SWLD0, SWLD1 Dummy sub-word line XWL0, XWL1 Main word line
Claims (6)
装置であって、 複数のメモリセルと、 各々前記複数のメモリセルのうちの対応するメモリセル
に接続された第１及び第２の副ワード線と、 ソースと、ゲートと、ドレインとを有する第１のＰＭＯ
Ｓトランジスタと、接地されたソースと、前記第１のＰ
ＭＯＳトランジスタのゲートに接続されたゲートと、前
記第１のＰＭＯＳトランジスタのドレイン及び前記第１
の副ワード線に接続されたドレインとを有する第１のＮ
ＭＯＳトランジスタとで構成された第１の副ワード線駆
動回路と、 ソースと、ゲートと、ドレインとを有する第２のＰＭＯ
Ｓトランジスタと、接地されたソースと、前記第２のＰ
ＭＯＳトランジスタのゲートに接続されたゲートと、前
記第２のＰＭＯＳトランジスタのドレイン及び前記第２
の副ワード線に接続されたドレインとを有する第２のＮ
ＭＯＳトランジスタとで構成された第２の副ワード線駆
動回路と、 前記第１のＰＭＯＳトランジスタのゲート及び前記第１
のＮＭＯＳトランジスタのゲートに接続された第１の主
ワード線と、 前記第２のＰＭＯＳトランジスタのゲート及び前記第２
のＮＭＯＳトランジスタのゲートに接続された第２の主
ワード線と、 前記第１の主ワード線が選択されるべき場合には前記第
１の主ワード線へローレベルの電圧信号を、前記第２の
主ワード線へハイレベルの電圧信号をそれぞれ供給し、
かつ前記第２の主ワード線が選択されるべき場合には前
記第２の主ワード線へローレベルの電圧信号を、前記第
１の主ワード線へハイレベルの電圧信号をそれぞれ供給
するための主ワード線選択回路と、 ゲートと、前記第１及び第２の副ワード線のうちのいず
れか一方に接続されたソースと、前記第１及び第２の副
ワード線のうちの他方に接続されたドレインとを有する
第３のＮＭＯＳトランジスタと、 前記第１及び第２の副ワード線のいずれもが指定される
べきでない場合には前記第１及び第２のＰＭＯＳトラン
ジスタの各々のソースへローレベルの電圧信号を、前記
第３のＮＭＯＳトランジスタがオンして前記第１の副ワ
ード線と前記第２の副ワード線とが互いに短絡されるよ
うに前記第３のＮＭＯＳトランジスタのゲートへハイレ
ベルの電圧信号をそれぞれ供給し、かつ前記第１及び第
２の副ワード線のうちのいずれか一方が指定されるべき
場合には前記第１及び第２のＰＭＯＳトランジスタの各
々のソースへハイレベルの電圧信号を、前記第３のＮＭ
ＯＳトランジスタがオフするように前記第３のＮＭＯＳ
トランジスタのゲートへローレベルの電圧信号をそれぞ
れ供給するための電圧供給手段とを備えたことを特徴と
する半導体記憶装置。1. A semiconductor memory device having a hierarchical word line configuration, comprising: a plurality of memory cells; and first and second sub-words each connected to a corresponding one of the plurality of memory cells. A first PMO having a line, a source, a gate, and a drain
An S transistor, a grounded source, and the first P
A gate connected to the gate of the MOS transistor; a drain of the first PMOS transistor;
Having a drain connected to the sub word line of
A second sub-word line driving circuit comprising a MOS transistor, a second PMO having a source, a gate, and a drain;
S transistor, a grounded source, and the second P
A gate connected to the gate of the MOS transistor; a drain of the second PMOS transistor;
N having a drain connected to the sub word line of
A second sub-word line driving circuit including a MOS transistor; a gate of the first PMOS transistor;
A first main word line connected to the gate of the NMOS transistor; a gate of the second PMOS transistor;
A low-level voltage signal to the second main word line connected to the gate of the NMOS transistor, and to the first main word line when the first main word line is to be selected, Supply high-level voltage signals to the main word lines of
And for supplying a low-level voltage signal to the second main word line and a high-level voltage signal to the first main word line when the second main word line is to be selected. A main word line selection circuit, a gate, a source connected to one of the first and second sub-word lines, and a source connected to the other of the first and second sub-word lines A low level to the source of each of the first and second PMOS transistors if none of the first and second sub-word lines are to be designated; To the gate of the third NMOS transistor so that the third NMOS transistor is turned on and the first sub-word line and the second sub-word line are short-circuited to each other. Respectively, and when one of the first and second sub-word lines is to be designated, a high level signal is applied to the source of each of the first and second PMOS transistors. A voltage signal from the third NM
The third NMOS so that the OS transistor is turned off.
A semiconductor memory device comprising: voltage supply means for supplying a low-level voltage signal to a gate of a transistor.
て、 前記複数のメモリセルのうちの対応するメモリセルに接
続された第３の副ワード線と、 ソースと、ゲートと、ドレインとを有する第３のＰＭＯ
Ｓトランジスタと、接地されたソースと、前記第３のＰ
ＭＯＳトランジスタのゲート及び前記第１の主ワード線
に接続されたゲートと、前記第３のＰＭＯＳトランジス
タのドレイン及び前記第３の副ワード線に接続されたド
レインとを有する第４のＮＭＯＳトランジスタとで構成
された第３の副ワード線駆動回路と、 接地されたダミー副ワード線と、 ゲートと、前記第３の副ワード線及び前記ダミー副ワー
ド線のうちのいずれか一方に接続されたソースと、前記
第３の副ワード線及び前記ダミー副ワード線のうちの他
方に接続されたドレインとを有する第５のＮＭＯＳトラ
ンジスタとを更に備え、 前記電圧供給手段は、前記第３の副ワード線が指定され
るべきでない場合には前記第３のＰＭＯＳトランジスタ
のソースへローレベルの電圧信号を、前記第５のＮＭＯ
Ｓトランジスタがオンして前記第３の副ワード線と前記
ダミー副ワード線とが互いに短絡されるように前記第５
のＮＭＯＳトランジスタのゲートへハイレベルの電圧信
号をそれぞれ供給し、かつ前記第３の副ワード線が指定
されるべき場合には前記第３のＰＭＯＳトランジスタの
ソースへハイレベルの電圧信号を、前記第５のＮＭＯＳ
トランジスタがオフするように前記第５のＮＭＯＳトラ
ンジスタのゲートへローレベルの電圧信号をそれぞれ供
給する機能を更に有することを特徴とする半導体記憶装
置。2. The semiconductor memory device according to claim 1, further comprising a third sub-word line connected to a corresponding one of said plurality of memory cells, a source, a gate, and a drain. PMO of 3
An S transistor, a grounded source, and the third P
A fourth NMOS transistor having a gate of a MOS transistor and a gate connected to the first main word line, and a drain of the third PMOS transistor and a drain connected to the third sub word line. A third sub-word line driving circuit, a dummy sub-word line grounded, a gate, and a source connected to one of the third sub-word line and the dummy sub-word line. A fifth NMOS transistor having a drain connected to the other of the third sub-word line and the dummy sub-word line, wherein the voltage supply means includes: If not, a low level voltage signal is applied to the source of the third PMOS transistor.
The fifth transistor is turned on so that the S transistor is turned on to short-circuit the third sub-word line and the dummy sub-word line.
High-level voltage signals are supplied to the gates of the NMOS transistors of the first and second sub-word lines, respectively. When the third sub-word line is to be designated, a high-level voltage signal is supplied to the source of the third PMOS transistor. 5 NMOS
A semiconductor memory device further comprising a function of supplying a low-level voltage signal to the gate of the fifth NMOS transistor so that the transistor is turned off.
て、 前記電圧供給手段は、 前記第１及び第２の副ワード線のいずれもが指定される
べきでない場合にはローレベルの電圧信号を、前記第１
及び第２の副ワード線のうちのいずれか一方が指定され
るべき場合にはハイレベルの電圧信号をそれぞれ前記第
１及び第２のＰＭＯＳトランジスタの各々のソースへ供
給する機能と、前記第３の副ワード線が指定されるべき
でない場合にはローレベルの電圧信号を、前記第３の副
ワード線が指定されるべき場合にはハイレベルの電圧信
号をそれぞれ前記第３のＰＭＯＳトランジスタのソース
へ供給する機能とを有する副ワード指定回路と、 前記第１及び第２の副ワード線のいずれもが指定される
べきでない場合にはハイレベルの電圧信号を、前記第１
及び第２の副ワード線のうちのいずれか一方が指定され
るべき場合にはローレベルの電圧信号をそれぞれ前記第
３のＮＭＯＳトランジスタのゲートへ供給する機能と、
前記第３の副ワード線が指定されるべきでない場合には
ハイレベルの電圧信号を、前記第３の副ワード線が指定
されるべき場合にはローレベルの電圧信号をそれぞれ前
記第５のＮＭＯＳトランジスタのゲートへ供給する機能
とを有する接続制御回路とを備えたことを特徴とする半
導体記憶装置。3. The semiconductor memory device according to claim 2, wherein said voltage supply means outputs a low-level voltage signal when neither of said first and second sub-word lines is to be designated. The first
A function of supplying a high-level voltage signal to each of the sources of the first and second PMOS transistors when one of the first and second sub-word lines is to be designated; A low-level voltage signal when the third sub-word line is not to be specified, and a high-level voltage signal when the third sub-word line is to be specified. And a sub-word designating circuit having a function of supplying a high-level voltage signal to the first sub-word line if neither of the first and second sub-word lines should be designated.
And a function of supplying a low-level voltage signal to the gate of the third NMOS transistor when one of the second sub-word line and the second sub-word line is to be designated;
When the third sub-word line is not to be specified, a high-level voltage signal is supplied. When the third sub-word line is to be specified, a low-level voltage signal is supplied to the fifth NMOS. A semiconductor memory device comprising: a connection control circuit having a function of supplying to a gate of a transistor.
て、 前記接続制御回路は、 前記第３のＮＭＯＳトランジスタをオフ状態からオン状
態へ遷移させる場合には、前記副ワード指定回路から前
記第１及び第２のＰＭＯＳトランジスタの各々のソース
への供給電圧信号がハイレベルからローレベルへ遷移し
た後に、前記第３のＮＭＯＳトランジスタのゲートへの
供給電圧信号をローレベルからハイレベルへ遷移させる
機能と、 前記第５のＮＭＯＳトランジスタをオフ状態からオン状
態へ遷移させる場合には、前記副ワード指定回路から前
記第３のＰＭＯＳトランジスタのソースへの供給電圧信
号がハイレベルからローレベルへ遷移した後に、前記第
５のＮＭＯＳトランジスタのゲートへの供給電圧信号を
ローレベルからハイレベルへ遷移させる機能とを更に有
することを特徴とする半導体記憶装置。4. The semiconductor memory device according to claim 3, wherein said connection control circuit, when transitioning said third NMOS transistor from an off state to an on state, switches said first and second NMOS transistors from said first and second sub-word designating circuits. A function of causing the supply voltage signal to the gate of the third NMOS transistor to transition from low level to high level after the supply voltage signal to each source of the second PMOS transistor transitions from high level to low level; When transitioning the fifth NMOS transistor from the off state to the on state, after the supply voltage signal from the sub-word designating circuit to the source of the third PMOS transistor transitions from a high level to a low level, The supply voltage signal to the gate of the fifth NMOS transistor is changed from a low level to a high level. A semiconductor memory device further having a function.
て、 前記電圧供給手段は、前記第１及び第２の副ワード線の
いずれもが指定されるべきでない場合にはローレベルの
電圧信号を、前記第１及び第２の副ワード線のうちのい
ずれか一方が指定されるべき場合にはハイレベルの電圧
信号をそれぞれ前記第１及び第２のＰＭＯＳトランジス
タの各々のソースへ供給する機能と、前記第３の副ワー
ド線が指定されるべきでない場合にはローレベルの電圧
信号を、前記第３の副ワード線が指定されるべき場合に
はハイレベルの電圧信号をそれぞれ前記第３のＰＭＯＳ
トランジスタのソースへ供給する機能とを有する副ワー
ド指定回路を備え、 前記第１及び第２の副ワード線のいずれもが指定される
べきでない場合には前記第３のＮＭＯＳトランジスタが
オンして前記第１の副ワード線と前記第２の副ワード線
とが互いに短絡されるようにハイレベルの電圧信号が、
前記第１及び第２の副ワード線のうちのいずれか一方が
指定されるべき場合には前記第３のＮＭＯＳトランジス
タがオフするようにローレベルの電圧信号がそれぞれ前
記副ワード指定回路から前記第３のＮＭＯＳトランジス
タのゲートへ供給され、かつ、 前記第３の副ワード線が指定されるべきでない場合には
前記第５のＮＭＯＳトランジスタがオンして前記第３の
副ワード線と前記ダミー副ワード線とが互いに短絡され
るようにハイレベルの電圧信号が、前記第３の副ワード
線が指定されるべき場合には前記第５のＮＭＯＳトラン
ジスタがオフするようにローレベルの電圧信号がそれぞ
れ前記副ワード指定回路から前記第５のＮＭＯＳトラン
ジスタのゲートへ供給されることを特徴とする半導体記
憶装置。5. The semiconductor memory device according to claim 2, wherein said voltage supply means outputs a low-level voltage signal when neither of said first and second sub-word lines is to be designated. A function of supplying a high-level voltage signal to the source of each of the first and second PMOS transistors when one of the first and second sub-word lines is to be designated; When the third sub-word line is not to be specified, a low-level voltage signal is supplied. When the third sub-word line is to be specified, a high-level voltage signal is supplied to the third PMOS.
A sub-word designating circuit having a function of supplying to a source of the transistor, and when neither of the first and second sub-word lines is to be designated, the third NMOS transistor is turned on and A high-level voltage signal such that the first sub-word line and the second sub-word line are short-circuited to each other;
When one of the first and second sub-word lines is to be designated, a low-level voltage signal is applied from the sub-word designation circuit to the third NMOS transistor so that the third NMOS transistor is turned off. And if the third sub-word line is not to be designated, the fifth NMOS transistor is turned on to turn on the third sub-word line and the dummy sub-word. And a low-level voltage signal such that the fifth NMOS transistor is turned off when the third sub-word line is to be designated. The semiconductor memory device is supplied from a sub-word designating circuit to a gate of the fifth NMOS transistor.
装置であって、 複数のメモリセルと、 前記複数のメモリセルのうちの対応するメモリセルに接
続された副ワード線と、 ソースと、ゲートと、ドレインとを有するＰＭＯＳトラ
ンジスタと、接地されたソースと、前記ＰＭＯＳトラン
ジスタのゲートに接続されたゲートと、前記ＰＭＯＳト
ランジスタのドレイン及び前記副ワード線に接続された
ドレインとを有するＮＭＯＳトランジスタとで構成され
た副ワード線駆動回路と、 前記副ワード線が指定されるべきでない場合にはローレ
ベルの電圧信号を、前記副ワード線が指定されるべき場
合にはハイレベルの電圧信号をそれぞれ前記ＰＭＯＳト
ランジスタのソースへ供給するための副ワード指定回路
と、 前記ＰＭＯＳトランジスタのゲート及び前記ＮＭＯＳト
ランジスタのゲートに接続された主ワード線と、 前記主ワード線が選択されるべきでない場合にはハイレ
ベルの電圧信号を、前記主ワード線が選択されるべき場
合には接地電圧より低いレベルの電圧信号をそれぞれ前
記主ワード線へ供給するための主ワード線選択回路とを
備えたことを特徴とする半導体記憶装置。6. A semiconductor memory device having a hierarchical word line configuration, comprising: a plurality of memory cells; a sub-word line connected to a corresponding one of the plurality of memory cells; a source; A PMOS transistor having a drain, a grounded source, a gate connected to the gate of the PMOS transistor, and an NMOS transistor having a drain connected to the drain of the PMOS transistor and the sub-word line. The configured sub-word line driving circuit, and a low-level voltage signal when the sub-word line is not to be specified, and a high-level voltage signal when the sub-word line is to be specified, respectively. A sub-word designating circuit for supplying to a source of a PMOS transistor; A main word line connected to the gate of the NMOS transistor; a high-level voltage signal when the main word line is not to be selected; and a ground voltage when the main word line is to be selected. A main word line selecting circuit for supplying a low level voltage signal to the main word line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10192236A JP2000030445A (en) | 1998-07-08 | 1998-07-08 | Semiconductor storage device |
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|---|---|---|---|
| JP10192236A JP2000030445A (en) | 1998-07-08 | 1998-07-08 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| JP10192236A Pending JP2000030445A (en) | 1998-07-08 | 1998-07-08 | Semiconductor storage device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001060393A (en) * | 1999-06-29 | 2001-03-06 | Hyundai Electronics Ind Co Ltd | Sub-word line driving circuit |
| JP2010027205A (en) * | 1998-12-09 | 2010-02-04 | Hynix Semiconductor Inc | Semiconductor memory |
-
1998
- 1998-07-08 JP JP10192236A patent/JP2000030445A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010027205A (en) * | 1998-12-09 | 2010-02-04 | Hynix Semiconductor Inc | Semiconductor memory |
| JP2001060393A (en) * | 1999-06-29 | 2001-03-06 | Hyundai Electronics Ind Co Ltd | Sub-word line driving circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |