JP2000013159A - Amplifier circuit - Google Patents
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Abstract
(57)【要約】
【課題】 ダイナミックレンジが広く取れ、歪み特性お
よびノイズ特性を改善でき、低消費電力化を実現できる
増幅回路を提供する。
【解決手段】 二つの増幅器ＡＭＰ１とＡＭＰ２を並列
に接続して増幅回路を構成し、利得制御信号Ｖgc、バイ
アス電圧Ｖb およびオフセット電圧Ｖosにより利得が制
御された各増幅器の増幅信号を合成して出力するので、
増幅回路のダイナミックレンジを各増幅器ＡＭＰ１，Ａ
ＭＰ２のダイナミックレンジに応じて広く設定でき、信
号の歪みを低減でき、ノイズ特性を改善できる。回路設
計において各増幅器のダイナミックレンジを交互に考慮
する必要がなく、回路設計が容易に行える。また、並列
構成の増幅回路において、直流分離用キャパシタを必要
としないため、消費電力の低減を実現できる。
(57) [Problem] To provide an amplifier circuit capable of obtaining a wide dynamic range, improving distortion characteristics and noise characteristics, and realizing low power consumption. SOLUTION: An amplifier circuit is formed by connecting two amplifiers AMP1 and AMP2 in parallel, and the amplified signals of the amplifiers whose gains are controlled by a gain control signal Vgc , a bias voltage Vb and an offset voltage Vos are synthesized. Output
The dynamic range of the amplifier circuit is set to each of the amplifiers AMP1 and A
Wide settings can be made according to the dynamic range of MP2, signal distortion can be reduced, and noise characteristics can be improved. It is not necessary to alternately consider the dynamic range of each amplifier in the circuit design, and the circuit can be easily designed. Further, in the amplifier circuit having the parallel configuration, a DC separation capacitor is not required, so that power consumption can be reduced.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ノイズ特性が改善
でき、高利得および広いダイナミックレンジを実現でき
る増幅回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an amplifier circuit having improved noise characteristics, a high gain and a wide dynamic range.
【０００２】[0002]
【従来の技術】従来では、高利得の自動利得制御増幅回
路（ＡＧＣ回路）は、複数段の増幅器を直列に接続して
構成される直列型増幅回路がほとんどである。図１２
は、その一例として、２段の増幅器で構成された直列型
増幅回路を示している。より高い利得が必要なとき、さ
らに直列に接続されている増幅器の段数を増やして、例
えば、３段または４段の増幅回路を構成することができ
る。2. Description of the Related Art Conventionally, most high gain automatic gain control amplifier circuits (AGC circuits) are series type amplifier circuits formed by connecting a plurality of stages of amplifiers in series. FIG.
Shows a series-type amplifier circuit composed of two-stage amplifiers as an example. When higher gain is required, the number of stages of amplifiers connected in series can be further increased to form, for example, a three-stage or four-stage amplifier circuit.
【０００３】図示のように、本例の増幅回路は直列に接
続されている増幅器ＡＭＰ１，ＡＭＰ２により構成され
ている。なお、ここで、増幅器ＡＭＰ１およびＡＭＰ２
は、ともに差動増幅回路であり、差動入力信号ＳINは、
初段の増幅器ＡＭＰ１に入力され、その差動出力信号
は、キャパシタＣ１，Ｃ２を介して２段目の増幅器ＡＭ
Ｐ２に入力される。増幅器ＡＭＰ２によりさらに増幅さ
れた差動信号ＳOUT が出力される。[0003] As shown in the figure, the amplifying circuit of this example is constituted by amplifiers AMP1 and AMP2 connected in series. Here, the amplifiers AMP1 and AMP2
Are both differential amplifier circuits, and the differential input signal S IN is
The first-stage amplifier AMP1 receives the differential output signal from the first-stage amplifier AMP1 via capacitors C1 and C2.
Input to P2. The differential signal S OUT further amplified by the amplifier AMP2 is output.
【０００４】図示のように、増幅器ＡＭＰ１，ＡＭＰ２
の利得を制御する利得制御電圧Ｖｇｃが増幅器ＡＭＰ
１，ＡＭＰ２にそれぞれ供給される。増幅器ＡＭＰ１に
バイアス電圧Ｖｂ が入力され、増幅器ＡＭＰ２にバイ
アス電圧（Ｖb ＋ＶOS）が入力される。差動入力信号Ｓ
INの一方の信号ＳIN1 は入力端子ＴIN1 に入力され、キ
ャパシタＣIN1 を介してトランジスタＱ４のベースに印
加される。差動入力信号ＳINの他方の信号ＳIN2 は、入
力端子ＴIN2 に入力され、キャパシタＣIN2 を介してト
ランジスタＱ１のベースに印加される。トランジスタＱ
１のエミッタは抵抗素子Ｒin1 を介して接地され、コレ
クタはトランジスタＱ２とＱ３のエミッタに接続されて
いる。トランジスタＱ４のエミッタは抵抗素子Ｒin2 を
介して接地され、コレクタはトランジスタＱ５とＱ６の
エミッタに接続されている。トランジスタＱ２とＱ６の
ベースに利得制御電圧Ｖgcが印加され、トランジスタＱ
３とＱ５のベースにバイアス電圧Ｖb が印加される。As shown, amplifiers AMP1 and AMP2
The gain control voltage V gc for controlling the gain of the amplifier AMP
1 and AMP2. The bias voltage Vb is input to the amplifier AMP1, and the bias voltage ( Vb + V OS ) is input to the amplifier AMP2. Differential input signal S
One signal S IN1 of IN is input to the input terminal T IN1 and applied to the base of the transistor Q4 via the capacitor C IN1 . The other signal S IN2 of the differential input signal S IN is input to the input terminal T IN2 and applied to the base of the transistor Q1 via the capacitor C IN2 . Transistor Q
The emitter of the transistor 1 is grounded via the resistor Rin1 , and the collector is connected to the emitters of the transistors Q2 and Q3. The emitter of the transistor Q4 is grounded via the resistor Rin2 , and the collector is connected to the emitters of the transistors Q5 and Q6. The gain control voltage V gc is applied to the bases of the transistors Q2 and Q6,
A bias voltage Vb is applied to the bases of 3 and Q5.
【０００５】図１３は、図１２に示す増幅回路を構成す
る増幅器ＡＭＰ１またはＡＭＰ２の構成を示している。
各増幅器の利得は、例えば、利得制御電圧Ｖgcおよびバ
イアス電圧により制御される。図１２に示す増幅回路に
おいて、増幅器ＡＭＰ１のバイアス電圧はＶb であり、
増幅器ＡＭＰ２のバイアス電圧Ｖb1は（Ｖb ＋ＶOS）で
ある。FIG. 13 shows a configuration of the amplifier AMP1 or AMP2 constituting the amplifier circuit shown in FIG.
The gain of each amplifier is controlled, for example, by a gain control voltage V gc and a bias voltage. In the amplifier circuit shown in FIG. 12, the bias voltage of the amplifier AMP1 is V b,
The bias voltage V b1 of the amplifier AMP2 is (V b + V OS ).
【０００６】バイアス電圧Ｖb に対して利得制御電圧Ｖ
gcを適切に設定することにより、トランジスタＱ２，Ｑ
３，Ｑ５およびＱ６のオン／オフ状態を制御することが
でき、これに応じて増幅器の利得が制御される。The gain control voltage V with respect to the bias voltage Vb
By appropriately setting gc , transistors Q2 and Q2
3, the on / off state of Q5 and Q6 can be controlled, and the gain of the amplifier is controlled accordingly.
【０００７】ここで、トランジスタＱ２，Ｑ３，Ｑ５お
よびＱ６の導通時の抵抗（オン抵抗）が小さく、無視で
きるものと仮定する。まず、利得制御電圧Ｖgcがバイア
ス電圧Ｖb より低いとき、トランジスタＱ２とＱ６がオ
フ、トランジスタＱ３とＱ５がオンとなる。トランジス
タＱ１のコレクタに接続されている負荷抵抗は、抵抗素
子Ｒ３と直列接続した抵抗素子Ｒ１，Ｒ２との並列抵抗
である。同様に、トランジスタＱ４に接続されている負
荷抵抗は、抵抗素子Ｒ６と直列接続した抵抗素子Ｒ４，
Ｒ５との並列抵抗である。上述した条件において、トラ
ンジスタＱ１とＱ４のコレクタに接続されている負荷抵
抗ｒL1は、次式により表される。Here, it is assumed that the transistors Q2, Q3, Q5, and Q6 have small on-resistance (on-resistance) when conducting, and can be ignored. First, when the gain control voltage V gc is lower than the bias voltage Vb , the transistors Q2 and Q6 are turned off and the transistors Q3 and Q5 are turned on. The load resistance connected to the collector of the transistor Q1 is a parallel resistance of the resistance element R3 and the resistance elements R1 and R2 connected in series. Similarly, the load resistance connected to the transistor Q4 is the resistance element R4 connected in series with the resistance element R6.
This is a parallel resistance with R5. Under the above conditions, the load resistance r L1 connected to the collectors of the transistors Q1 and Q4 is expressed by the following equation.
【０００８】[0008]
【数１】 ｒL1＝ｒ３（ｒ１＋ｒ２）／（ｒ１＋ｒ２＋ｒ３） …（１）R 1 = r 3 (r 1 + r 2) / (r 1 + r 2 + r 3) (1)
【０００９】この場合に、増幅器の出力端子Ｔo1および
Ｔo2に出力された信号電圧は、それぞれ抵抗素子Ｒ１と
Ｒ２およびＲ４とＲ５で分圧した分圧電圧である。トラ
ンジスタＱ１およびＱ４のエミッタに接続されている抵
抗素子Ｒin1 およびＲin2 の抵抗値をともにｒinとする
と、増幅器の利得Ｇ1 は、次式により表される。In this case, the signal voltages output to the output terminals To1 and To2 of the amplifier are divided voltages divided by the resistance elements R1 and R2 and R4 and R5, respectively. When the resistance values of the resistance elements R in1 and R in2 is connected to the emitters of transistors Q1 and Q4 together with r in, the gain G 1 of the amplifier is represented by the following formula.
【００１０】[0010]
【数２】 Ｇ1 ＝ｒ３（ｒ１＋ｒ２）／（ｒin（ｒ１＋ｒ２＋ｒ３）） ・ｒ１／（ｒ１＋ｒ２） ＝ｒ１・ｒ３／（ｒin（ｒ１＋ｒ２＋ｒ３）） …（２）G 1 = r 3 (r 1 + r 2) / (r in (r 1 + r 2 + r 3)) · r 1 / (r 1 + r 2) = r 1 · r 3 / (r in (r 1 + r 2 + r 3)) (2)
【００１１】次に、利得制御電圧Ｖgcがバイアス電圧Ｖ
b より高いとき、トランジスタＱ２とＱ６がオン、トラ
ンジスタＱ３とＱ５がオフとなる。この場合は、トラン
ジスタＱ１のコレクタに接続されている負荷は、抵抗素
子Ｒ１と直列接続した抵抗素子Ｒ２，Ｒ３との並列抵抗
である。同様に、トランジスタＱ４のコレクタに接続さ
れている負荷は、抵抗素子Ｒ４と直列接続した抵抗素子
Ｒ５，Ｒ６との並列抵抗である。ここで、抵抗素子Ｒ
１，Ｒ４の抵抗値がともにｒ１とし、抵抗素子Ｒ２，Ｒ
５の抵抗値がともにｒ２とし、抵抗素子Ｒ３とＲ６の抵
抗値がともにｒ３とすると、上記トランジスタＱ１とＱ
４のコレクタに接続されている負荷抵抗ｒL2は、次式に
より表される。Next, the gain control voltage V gc is changed to the bias voltage V
When it is higher than b , the transistors Q2 and Q6 are turned on, and the transistors Q3 and Q5 are turned off. In this case, the load connected to the collector of the transistor Q1 is a parallel resistance of the resistance elements R2 and R3 connected in series with the resistance element R1. Similarly, the load connected to the collector of the transistor Q4 is a parallel resistance of the resistance element R4 and the resistance elements R5 and R6 connected in series. Here, the resistance element R
1 and R4 are both r1, and the resistance elements R2 and R4
5 are both r2, and the resistances of the resistance elements R3 and R6 are both r3.
The load resistance r L2 connected to the collector of No. 4 is expressed by the following equation.
【００１２】[0012]
【数３】 ｒL2＝ｒ１（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３） …（３）R L2 = r1 (r2 + r3) / (r1 + r2 + r3) (3)
【００１３】さらに、トランジスタＱ１およびＱ４のエ
ミッタに接続されている抵抗素子Ｒin1 およびＲin2 の
抵抗値は、ともにｒinとすると、増幅器の利得Ｇ2 は、
次式により表される。Furthermore, the resistance value of the transistor Q1 and a resistance element is connected to the emitter of Q4 R in1 and R in2, when both the r in, the gain G 2 of the amplifier,
It is expressed by the following equation.
【００１４】[0014]
【数４】 Ｇ2 ＝ｒ１（ｒ２＋ｒ３）／（ｒin（ｒ１＋ｒ２＋ｒ３）） …（４）G 2 = r1 (r2 + r3) / (r in (r1 + r2 + r3)) (4)
【００１５】式（１）に示す利得Ｇ1 は、増幅器の最小
利得Ｇmin であり、式（４）に示す利得Ｇ2 は、増幅器
の最大利得Ｇmax である。ここで、（ｒ１＝ｒ２）、且
つ（ｒ３＜＜ｒ１＝ｒ２）とすると、図１３に示す一段
の増幅器の最大および最小利得は、それぞれ次式により
近似的に表示できる。The gain G 1 shown in equation (1) is the minimum gain G min of the amplifier, and the gain G 2 shown in equation (4) is the maximum gain G max of the amplifier. Here, if (r1 = r2) and (r3 << r1 = r2), the maximum and minimum gains of the one-stage amplifier shown in FIG. 13 can be approximately displayed by the following equations.
【００１６】[0016]
【数５】 Ｇmin ＝ｒ３／２ｒin Ｇmax ＝ｒ１／２ｒin …（５）G min = r3 / 2r in G max = r1 / 2r in (5)
【００１７】図１３に示す利得制御電圧Ｖgcを線型に制
御することにより、増幅器の利得をＧmin からＧmax へ
と可変に設定することができる。さらに、トランジスタ
Ｑ２，Ｑ３，Ｑ５およびＱ６のベース−エミッタ間のｐ
ｎ接合の非線型領域を利用することで、対数（ＬＯＧ）
特性を持つ増幅器を実現できる。By controlling the gain control voltage V gc shown in FIG. 13 linearly, the gain of the amplifier can be variably set from G min to G max . In addition, the base-emitter p of transistors Q2, Q3, Q5 and Q6
The logarithm (LOG) is obtained by using the non-linear region of the n junction.
An amplifier having characteristics can be realized.
【００１８】図１３に示す増幅器を２段直列に接続し
て、さらに各段の増幅器の最小利得Ｇmin と最大利得Ｇ
max の間の直線性の良い領域を利用することによって、
利得の変化範囲が大きい増幅回路を構成することができ
る。図１４は２段の増幅器から構成されている増幅回路
の一構成例を示す回路図である。なお、図１３に示す増
幅器は、差動形式で回路を構成しているが、図１４では
シングルエンド形式の増幅器を示している。シングルエ
ンド形式の増幅器における利得制御の原理は、差動形式
の回路とほぼ同じである。The amplifiers shown in FIG. 13 are connected in series in two stages, and the minimum gain G min and the maximum gain G
By using a region with good linearity between max ,
An amplifier circuit having a large gain change range can be configured. FIG. 14 is a circuit diagram showing an example of the configuration of an amplifier circuit including two-stage amplifiers. Note that the amplifier shown in FIG. 13 forms a circuit in a differential format, but FIG. 14 shows a single-ended amplifier. The principle of gain control in a single-ended amplifier is almost the same as that of a differential circuit.
【００１９】以下、図１４を参照しつつ、増幅回路の動
作について説明する。入力信号ＳinはキャパシタＣinを
介して初段の増幅器のトランジスタＱ２１のベースに印
加される。初段の増幅器において、抵抗素子Ｒ２１と抵
抗素子Ｒ２２の抵抗値をともにｒ２１とし、抵抗素子Ｒ
２３の抵抗値をｒ２３とし、抵抗素子Ｒin2 の抵抗値を
ｒin2 とする。さらに、（ｒ２３＜＜ｒ２１＝ｒ２２）
とすると、その最小利得Ｇmin2および最大利得Ｇ
max2は、次式により表される。Hereinafter, the operation of the amplifier circuit will be described with reference to FIG. The input signal S in is applied to the base of the transistor Q21 of the first-stage amplifier via the capacitor C in . In the first-stage amplifier, the resistance values of the resistor R21 and the resistor R22 are both set to r21, and the resistor R
The resistance value of 23 and r23, the resistance value of the resistance element R in2 and r in2. Further, (r23 << r21 = r22)
Then, the minimum gain G min2 and the maximum gain G
max2 is represented by the following equation.
【００２０】[0020]
【数６】 Ｇmin2＝ｒ２３／２ｒin2 Ｇmax2＝ｒ２１／２ｒin2 …（６）G min2 = r23 / 2r in2 G max2 = r21 / 2r in2 (6)
【００２１】初段の増幅器の出力信号は、トランジスタ
Ｑ１００と電流源ＩＳ１からなるエミッタフォロワを介
して出力され、さらに、キャパシタＣ１を介して後段の
増幅器のトランジスタＱ１のベースに印加される。後段
の増幅器において、抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗
値をともにｒ１とし、抵抗素子Ｒ３の抵抗値をｒ３と
し、抵抗素子Ｒin1 の抵抗値をｒin1 とする。さらに、
（ｒ３＜＜ｒ１＝ｒ２）とすると、その最小利得Ｇmin1
および最大利得Ｇmax1は、それぞれ次式により表され
る。The output signal of the first-stage amplifier is output through an emitter follower including a transistor Q100 and a current source IS1, and further applied to the base of the transistor Q1 of the second-stage amplifier via a capacitor C1. In the subsequent amplifier, the resistance values of the resistance element R1 and the resistance element R2 are both set to r1, the resistance value of the resistance element R3 is set to r3, and the resistance value of the resistance element R in1 is set to r in1 . further,
(R3 << r1 = r2), the minimum gain G min1
And the maximum gain G max1 are represented by the following equations, respectively.
【００２２】[0022]
【数７】 Ｇmin1＝ｒ３／２ｒin1 Ｇmax1＝ｒ１／２ｒin1 …（７）G min1 = r3 / 2r in1 G max1 = r1 / 2r in1 (7)
【００２３】ここで、抵抗素子Ｒ２１，Ｒ２２，Ｒ３お
よびＲin1 ，Ｒin2 の抵抗値を適切に設定することによ
って、（Ｇmax2＝Ｇmin1）に設定できる。このため、図
１４の２段の直列型増幅回路の利得制御特性は、図１５
に示すようになる。なお、図１５における利得は、デシ
ベル（ｄＢ）表示である。即ち、図１５に示す増幅回路
の最小利得ＧMIN 、最大利得ＧMAX および中間利得Ｇ
CENTは、それぞれ次式により与えられる。Here, by appropriately setting the resistance values of the resistance elements R21, R22, R3 and R in1 , R in2 , it is possible to set (G max2 = G min1 ). Therefore, the gain control characteristic of the two-stage series-type amplifier circuit of FIG.
It becomes as shown in. The gain in FIG. 15 is expressed in decibels (dB). That is, the minimum gain G MIN , the maximum gain G MAX and the intermediate gain G of the amplifier circuit shown in FIG.
CENT is given by the following equations.
【００２４】[0024]
【数８】 ＧMIN ＝２０ｌｏｇＧmin2＝２０ｌｏｇ（ｒ２３／２ｒin2 ）〔ｄＢ〕 ＧCENT＝２０ｌｏｇＧmin1＝２０ｌｏｇＧmax2 ＝２０ｌｏｇ（ｒ３／２ｒin1 ）〔ｄＢ〕 ＧMAX ＝２０ｌｏｇＧmax1＝２０ｌｏｇ（ｒ１／２ｒin1 ）〔ｄＢ〕 …（８）Equation 8] G MIN = 20logG min2 = 20log ( r23 / 2r in2) [dB] G CENT = 20logG min1 = 20logG max2 = 20log (r3 / 2r in1) [dB] G MAX = 20logG max1 = 20log ( r1 / 2r in1 ) [dB] ... (8)
【００２５】以上説明したように、２段の増幅器を直列
に接続して構成された増幅回路において、各増幅器の利
得を適切に設定することによって、一段の増幅器より利
得の制御特性が広がった増幅回路を構成することができ
る。As described above, in an amplifier circuit configured by connecting two stages of amplifiers in series, by appropriately setting the gain of each amplifier, the amplification control characteristic having a wider gain control characteristic than that of a single stage amplifier is obtained. A circuit can be configured.
【００２６】[0026]
【発明が解決しようとする課題】ところで、上述した従
来の増幅回路は、２段またはそれ以上の増幅器を直列に
接続して構成されるので、最適なノイズ特性および歪み
特性を有する増幅回路を設計する場合に、１段あたりの
増幅器の入力ダイナミックレンジおよび出力ダイナミッ
クレンジはもとより次段の増幅器の出力ダイナミックレ
ンジを考える必要があるので、設計上の自由度が少な
く、回路設計に工夫が必要であり、最適な設計を得るた
めには多大な時間と労力を要することがある。図１４の
増幅回路は低電圧集積回路（ＩＣ）により実現する場合
に、前段の出力ダイナミックレンジと後段の入力ダイナ
ミックレンジを考慮する必要がある。また、前段と後段
の直流カットのために、キャパシタＣ１が用いられてい
る。エミッタフォロワの出力でキャパシタＣ１を駆動す
るので、消費電力が増大する。さらに、多段接続によっ
て増幅回路全体のノイズ特性が悪化し、低消費電力化に
は限界が生じてしまうという不利益がある。Since the above-mentioned conventional amplifier circuit is constituted by connecting two or more stages of amplifiers in series, an amplifier circuit having optimal noise characteristics and distortion characteristics is designed. In this case, it is necessary to consider not only the input dynamic range and output dynamic range of the amplifier per stage, but also the output dynamic range of the next stage amplifier. In order to obtain an optimal design, a great deal of time and effort may be required. When the amplifier circuit of FIG. 14 is realized by a low-voltage integrated circuit (IC), it is necessary to consider the output dynamic range of the former stage and the input dynamic range of the latter stage. In addition, a capacitor C1 is used to cut the direct current in the former stage and the latter stage. Since the capacitor C1 is driven by the output of the emitter follower, power consumption increases. Further, there is a disadvantage that the noise characteristics of the entire amplifier circuit are deteriorated by the multi-stage connection, and the reduction in power consumption is limited.
【００２７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、２段またはそれ以上の複数段の
増幅器を並列に接続して増幅回路を構成することによっ
て、歪み特性およびノイズ特性を改善でき、低消費電力
化を実現できる増幅回路を提供することにある。The present invention has been made in view of such circumstances, and has as its object to provide a distortion characteristic and noise by connecting an amplifier circuit by connecting two or more stages of amplifiers in parallel. An object of the present invention is to provide an amplifier circuit whose characteristics can be improved and power consumption can be reduced.
【００２８】[0028]
【課題を解決するための手段】上記目的を達成するた
め、本発明の増幅回路は、所望の利得に応じて設定され
た電圧レベルを持つ利得制御信号を発生する利得制御信
号発生回路と、共通の入力信号を受けて、上記利得制御
信号に応じて制御された利得で上記入力信号をそれぞれ
独立に増幅し、増幅信号を出力する少なくとも二つの増
幅器と、上記各増幅器により増幅された信号を加えた信
号を出力する加算回路と有する。In order to achieve the above object, an amplifier circuit according to the present invention has a common configuration with a gain control signal generating circuit for generating a gain control signal having a voltage level set according to a desired gain. Receiving the input signal of the above, independently amplifying the input signal with a gain controlled in accordance with the gain control signal, adding at least two amplifiers for outputting amplified signals, and adding the signals amplified by the respective amplifiers. And an adder circuit for outputting the output signal.
【００２９】また、本発明の増幅回路は、利得制御信号
に応じて、第１の負荷抵抗または第２の負荷抵抗の何れ
かが接続され、接続されている負荷抵抗に応じた利得を
有する第１の増幅器と、上記利得制御信号に応じて、上
記第２の負荷抵抗または第３の負荷抵抗の何れかが接続
され、接続されている負荷抵抗に応じた利得を有する第
２の増幅器とを有し、上記第１の増幅器に接続されてい
る上記第２の負荷抵抗により増幅信号を取り出して出力
する。Further, in the amplifier circuit according to the present invention, either the first load resistor or the second load resistor is connected according to the gain control signal, and the amplifier circuit has a gain according to the connected load resistor. One amplifier and a second amplifier to which either the second load resistor or the third load resistor is connected according to the gain control signal and has a gain according to the connected load resistor. And an amplified signal is extracted and output by the second load resistor connected to the first amplifier.
【００３０】また、本発明の増幅回路は、ベースに入力
信号が印加され、エミッタに第１のエミッタ抵抗が接続
され、コレクタに第１または第２の負荷抵抗の何れかを
利得制御信号に応じて選択する第１の選択回路が接続さ
れている第１のトランジスタからなる第１の増幅器と、
ベースに上記入力信号が印加され、エミッタに第２のエ
ミッタ抵抗が接続され、コレクタに上記第２または第３
の負荷抵抗の何れかを上記利得制御信号に応じて選択す
る第２の選択回路が接続されている第２のトランジスタ
からなる第２の増幅器とを有し、上記第２の負荷抵抗に
より増幅信号が取り出して出力される。Also, in the amplifier circuit of the present invention, an input signal is applied to a base, a first emitter resistor is connected to an emitter, and either a first or a second load resistor is connected to a collector according to a gain control signal. A first amplifier comprising a first transistor connected to a first selection circuit for selecting
The input signal is applied to the base, the second emitter resistor is connected to the emitter, and the second or third resistor is connected to the collector.
And a second amplifier comprising a second transistor connected to a second selection circuit for selecting any one of the load resistances according to the gain control signal. Is extracted and output.
【００３１】また、本発明の増幅回路は、ベースに入力
信号が印加され、エミッタに第１のエミッタ抵抗が接続
され、コレクタに第１または第２の負荷抵抗の何れかを
利得制御信号に応じて選択する第１の選択回路が接続さ
れている第１のトランジスタからなる第１の増幅器と、
ベースに上記入力信号が印加され、エミッタに第２のエ
ミッタ抵抗が接続され、コレクタに第３または第４の負
荷抵抗の何れかを上記利得制御信号に応じて選択する第
２の選択回路が接続されている第２のトランジスタから
なる第２の増幅器を一段または複数段有し、上記第１の
増幅器の上記第１の負荷抵抗と上記第２の増幅器の上記
第３の負荷抵抗との間に、第１の接続用抵抗素子が接続
され、上記第２の増幅器を複数段有するとき、各段の増
幅器の上記第４の負荷抵抗間にそれぞれ第２の接続用抵
抗素子が接続されている。Further, in the amplifier circuit of the present invention, an input signal is applied to a base, a first emitter resistor is connected to an emitter, and either a first or a second load resistor is connected to a collector according to a gain control signal. A first amplifier comprising a first transistor connected to a first selection circuit for selecting
The input signal is applied to the base, the second emitter resistor is connected to the emitter, and the collector is connected to a second selection circuit that selects one of the third and fourth load resistors according to the gain control signal. And one or more stages of a second amplifier comprising a second transistor, wherein a second amplifier is provided between the first load resistance of the first amplifier and the third load resistance of the second amplifier. When the first connection resistance element is connected and the second amplifier is provided in a plurality of stages, the second connection resistance element is connected between the fourth load resistors of the amplifiers in each stage.
【００３２】さらに、本発明では、好適には、上記第１
の選択回路は、ベースに上記利得制御信号が印加され、
コレクタが第１のコレクタ抵抗を介して電源電圧に接続
され、エミッタが上記第１のトランジスタのコレクタに
接続されている第１の選択用トランジスタと、ベースに
第１のバイアス電圧が印加され、コレクタが第２のコレ
クタ抵抗を介して電源電圧に接続され、エミッタが上記
第１のトランジスタのコレクタに接続されている第２の
選択用トランジスタと、上記第１と第２の選択用トラン
ジスタのコレクタ間に接続されている第３のコレクタ抵
抗とを有し、上記第２の選択回路は、ベースに上記利得
制御信号が印加され、コレクタが第４のコレクタ抵抗を
介して電源電圧に接続され、さらに上記第１の接続用抵
抗素子を介して、上記第１の選択回路を構成する上記第
１の選択用トランジスタのコレクタに接続され、エミッ
タが上記第２のトランジスタのコレクタに接続されてい
る第３の選択用トランジスタと、ベースに第２のバイア
ス電圧が印加され、コレクタが第５のコレクタ抵抗を介
して電源電圧に接続され、エミッタが上記第２のトラン
ジスタのコレクタに接続されている第４の選択用トラン
ジスタとを有する。Further, in the present invention, preferably, the first
The selection circuit of the above, the gain control signal is applied to the base,
A first selection transistor having a collector connected to a power supply voltage via a first collector resistor, an emitter connected to the collector of the first transistor, a first bias voltage applied to a base, and a collector Is connected to a power supply voltage via a second collector resistor, and an emitter is connected between the collector of the first transistor and the collector of the first and second selection transistors. And a third collector resistor connected to the second selector circuit, wherein the gain control signal is applied to a base, the collector is connected to a power supply voltage via a fourth collector resistor, and The collector of the first selection transistor forming the first selection circuit is connected to the collector of the first selection transistor via the first connection resistance element, and the emitter is connected to the second transistor. A third selection transistor connected to the collector of the transistor, a second bias voltage applied to the base, a collector connected to the power supply voltage via a fifth collector resistor, and an emitter connected to the second transistor And a fourth selection transistor connected to the collector of the third selection transistor.
【００３３】本発明によれば、二つまたはそれ以上の増
幅器を並列に接続して並列型増幅回路が構成される。当
該増幅回路を構成する各増幅器には、共通の入力信号が
入力され、各増幅器は利得制御信号により設定された利
得で入力信号を増幅する。各増幅器の増幅信号が加算手
段により加算され、加算信号は増幅回路の出力信号とな
る。利得制御信号によって各増幅器の利得が制御するこ
とによって、増幅回路全体の利得を制御できる。さら
に、複数の増幅器を並列接続しているので、直列型増幅
回路に比べて、ノイズ特性が改善され、各増幅器のダイ
ナミックレンジを交互に影響しあうことなく、回路設計
が容易に行える。According to the present invention, two or more amplifiers are connected in parallel to form a parallel amplification circuit. A common input signal is input to each amplifier constituting the amplifier circuit, and each amplifier amplifies the input signal with a gain set by a gain control signal. The amplified signals of the respective amplifiers are added by the adding means, and the added signals become output signals of the amplifier circuit. The gain of each amplifier is controlled by the gain control signal, so that the gain of the entire amplifier circuit can be controlled. Further, since a plurality of amplifiers are connected in parallel, noise characteristics are improved as compared with the serial type amplifier circuit, and circuit design can be easily performed without affecting the dynamic range of each amplifier alternately.
【００３４】[0034]
【発明の実施の形態】第１実施形態 図１は本発明に係る増幅回路の第１の実施形態を示す回
路図である。図示のように、本実施形態の増幅回路は、
並列に接続されている二つの増幅器ＡＭＰ１およびＡＭ
Ｐ２によって構成されている。差動入力信号ＳINは、増
幅器ＡＭＰ１とＡＭＰ２に並列に印加される。増幅器Ａ
ＭＰ１およびＡＭＰ２の出力信号は、加算回路ＡＤＤ１
およびＡＤＤ２によって加算され、出力信号ＳOUT が得
られる。図１において、可変電圧Ｖgcは、増幅器ＡＭＰ
１およびＡＭＰ２の利得を制御するための利得制御電圧
である。増幅器ＡＭＰ１のバイアス電圧はＶbであり、
増幅器ＡＭＰ２のバイアス電圧は（Ｖb1＝Ｖb ＋ＶOS）
である。利得制御電圧Ｖgcを制御することで、増幅回路
の利得を制御できる。例えば、入力信号若しくは出力信
号のレベルに応じて利得制御電圧Ｖgcのレベルを制御す
ることで、ＡＧＣ回路を構成することができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a circuit diagram showing a first embodiment of the amplifier circuit according to the present invention. As shown, the amplifier circuit of the present embodiment has
Two amplifiers AMP1 and AM connected in parallel
P2. The differential input signal S IN is applied in parallel to the amplifiers AMP1 and AMP2. Amplifier A
The output signals of MP1 and AMP2 are added to an adder ADD1.
And ADD2 to obtain an output signal S OUT . In FIG. 1, the variable voltage V gc is determined by an amplifier AMP.
1 and a gain control voltage for controlling the gain of AMP2. Bias voltage of the amplifier AMP1 is V b,
The bias voltage of the amplifier AMP2 is ( Vb1 = Vb + VOS )
It is. By controlling the gain control voltage V gc , the gain of the amplifier circuit can be controlled. For example, an AGC circuit can be configured by controlling the level of the gain control voltage Vgc according to the level of an input signal or an output signal.
【００３５】図２は、図１に示す増幅回路の一具体的な
構成例を示している。なお、図１の増幅回路を構成する
増幅器ＡＭＰ１およびＡＭＰ２は、差動型増幅器である
が、図２では、シングルエンド型の増幅器である。これ
は、説明の便宜を図るため回路構成を簡略化したもので
あり、この簡略化によって本発明における増幅回路の構
成および動作の理解には妨げない。図２に示す増幅回路
は、２段の増幅器を並列に接続して構成されている。入
力信号ＳINは、キャパシタＣinを介して、トランジスタ
Ｑ２１とＱ１のベースにそれぞれ入力されている。トラ
ンジスタＱ２１およびＱ１ののベースは、抵抗素子Ｒ７
を介して、バイアス電圧Ｖbiasに接続されている。トラ
ンジスタＱ２１のエミッタは抵抗素子Ｒin2 を介して接
地され、コレクタはトランジスタＱ２２とＱ２３のエミ
ッタに接続されている。トランジスタＱ２３のベースに
バイアス電圧Ｖb が印加され、トランジスタＱ２２のベ
ースに利得制御電圧Ｖgcが印加されている。さらにトラ
ンジスタＱ２２のコレクタは抵抗素子Ｒ１を介して電源
電圧ＶCCに接続され、トランジスタＱ２３のコレクタは
抵抗素子Ｒ３を介して電源電圧ＶCCに接続されている。
トランジスタＱ２２とＱ２３のコレクタ間に抵抗素子Ｒ
２が接続されている。FIG. 2 shows a specific configuration example of the amplifier circuit shown in FIG. The amplifiers AMP1 and AMP2 constituting the amplifier circuit of FIG. 1 are differential amplifiers, but are single-ended amplifiers in FIG. This is a simplified circuit configuration for convenience of explanation, and this simplification does not prevent understanding of the configuration and operation of the amplifier circuit according to the present invention. The amplifier circuit shown in FIG. 2 is configured by connecting two stages of amplifiers in parallel. The input signal S IN is input to the bases of the transistors Q21 and Q1 via the capacitor C in . The bases of transistors Q21 and Q1 are connected to a resistor R7
Is connected to the bias voltage Vbias . The emitter of the transistor Q21 is grounded via the resistor R in2 , and the collector is connected to the emitters of the transistors Q22 and Q23. The bias voltage Vb is applied to the base of the transistor Q23, and the gain control voltage Vgc is applied to the base of the transistor Q22. Further, the collector of transistor Q22 is connected to power supply voltage V CC via resistor R1, and the collector of transistor Q23 is connected to power supply voltage V CC via resistor R3.
A resistor R is connected between the collectors of the transistors Q22 and Q23.
2 are connected.
【００３６】トランジスタＱ３のベースにバイアス電圧
Ｖb1が印加され、トランジスタＱ２のベースに利得制御
電圧Ｖgcが印加されている。トランジスタＱ１のエミッ
タは抵抗素子Ｒin1 を介して接地され、コレクタはトラ
ンジスタＱ２とＱ３のエミッタに接続されている。トラ
ンジスタＱ２のコレクタはトランジスタＱ２２のコレク
タに接続され、トランジスタＱ３のコレクタは電源電圧
ＶCCに接続されている。なお、図２の回路図では、トラ
ンジスタＱ３のコレクタは直接電源電圧ＶCCに接続され
ているが、抵抗素子を介して電源電圧ＶCCに接続する構
成にしてもよい。The bias voltage V b1 is applied to the base of the transistor Q3, and the gain control voltage V gc is applied to the base of the transistor Q2. The emitter of the transistor Q1 is grounded via the resistance element Rin1 , and the collector is connected to the emitters of the transistors Q2 and Q3. The collector of transistor Q2 is connected to the collector of transistor Q22, and the collector of transistor Q3 is connected to power supply voltage V CC . In the circuit diagram of FIG. 2, although the collector of the transistor Q3 is connected directly to the power supply voltage V CC, it may be configured to connect to a power supply voltage V CC via a resistor element.
【００３７】トランジスタＱ２１，Ｑ２２，Ｑ２３およ
び抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒin2 により構成された
増幅器は、図１に示す増幅器ＡＭＰ１に相当する。トラ
ンジスタＱ１，Ｑ２，Ｑ３および抵抗素子Ｒin1 により
構成された増幅器は、図１に示す増幅器ＡＭＰ２に相当
する。ただし、図２に示す増幅回路において、増幅器Ａ
ＭＰ１とＡＭＰ２は、同じ負荷抵抗Ｒ１，Ｒ２およびＲ
３を共用する。このため、入力信号ＳINに応じて各増幅
器ＡＭＰ１，ＡＭＰ２により発生された増幅電流が共有
する負荷抵抗に電圧降下を生じるので、図１に示す二つ
の増幅器ＡＭＰ１，ＡＭＰ２の出力信号を加算する加算
回路ＡＤＤ１およびＡＤＤ２が省略され、これら加算回
路の加算機能が負荷抵抗により実現される。The transistors Q21, Q22, Q23 and the resistor elements R1, R2, R3, amplifier configured by R in2 corresponds to the amplifier AMP1 shown in Figure 1. The amplifier constituted by the transistors Q1, Q2, Q3 and the resistance element R in1 corresponds to the amplifier AMP2 shown in FIG. However, in the amplifier circuit shown in FIG.
MP1 and AMP2 have the same load resistance R1, R2 and R
3 is shared. For this reason, a voltage drop occurs in the load resistance shared by the amplification currents generated by the amplifiers AMP1 and AMP2 in response to the input signal S IN , so that the output signals of the two amplifiers AMP1 and AMP2 shown in FIG. The circuits ADD1 and ADD2 are omitted, and the adding function of these adding circuits is realized by a load resistor.
【００３８】上述した増幅回路において、バイアス電圧
Ｖb 、オフセット電圧Ｖosおよび利得制御電圧Ｖgcを制
御することによって、トランジスタＱ２，Ｑ３，Ｑ２２
およびＱ２３のオン／オフを制御し、増幅回路全体の利
得を制御することができる。なお、ここで、トランジス
タＱ２，Ｑ３，Ｑ２２およびＱ２３のオン抵抗は小さ
く、無視できるものと仮定する。まず、利得制御電圧Ｖ
gcが（Ｖgc＜Ｖb ）に制御されると、増幅器ＡＭＰ１に
おいて、トランジスタＱ２２がオフ、トランジスタＱ２
３がオンする。なお、このとき、増幅器ＡＭＰ２におい
てトランジスタＱ２がオフ、トランジスタＱ３がオンす
る。この場合に、増幅器ＡＭＰ２は増幅回路全体の利得
に貢献せず、増幅回路の利得は増幅器ＡＭＰ１の利得に
等しい。[0038] In the amplifier circuit described above, by controlling the bias voltage V b, the offset voltage V os and the gain control voltage V gc, transistors Q2, Q3, Q22
And Q23 can be controlled on / off to control the gain of the entire amplifier circuit. Here, it is assumed that the on-resistances of the transistors Q2, Q3, Q22 and Q23 are small and can be ignored. First, the gain control voltage V
When gc is controlled to (V gc <V b ), in the amplifier AMP1, the transistor Q22 is turned off and the transistor Q2 is turned off.
3 turns on. At this time, in the amplifier AMP2, the transistor Q2 is turned off and the transistor Q3 is turned on. In this case, the amplifier AMP2 does not contribute to the gain of the whole amplifier circuit, and the gain of the amplifier circuit is equal to the gain of the amplifier AMP1.
【００３９】増幅器ＡＭＰ１において、トランジスタＱ
２１の負荷抵抗は、直列に接続した抵抗素子Ｒ１，Ｒ２
と抵抗素子Ｒ３の並列抵抗となる。さらに、出力信号Ｓ
OUTは、抵抗素子Ｒ１とＲ２の分圧信号となる。ここ
で、抵抗素子Ｒ１の抵抗値をｒ１とし、Ｒ２の抵抗値を
ｒ２とし、抵抗素子Ｒ３の抵抗値をｒ３とし、抵抗素子
Ｒin2 の抵抗値をｒin2 とすると、トランジスタＱ２１
などからなる増幅器ＡＭＰ１の利得Ｇ11は、次式により
表される。In the amplifier AMP1, the transistor Q
The load resistance 21 is connected to the resistance elements R1, R2 connected in series.
And the resistance element R3 in parallel. Further, the output signal S
OUT becomes a divided signal of the resistance elements R1 and R2. Here, assuming that the resistance value of the resistance element R1 is r1, the resistance value of the resistance element R2 is r2, the resistance value of the resistance element R3 is r3, and the resistance value of the resistance element R in2 is r in2 , the transistor Q21
Gain G 11 of the amplifier AMP1 made of is represented by the following equation.
【００４０】[0040]
【数９】 Ｇ11＝ｒ３（ｒ１＋ｒ２）／（ｒin2 （ｒ１＋ｒ２＋ｒ３）） ・ｒ１／（ｒ１＋ｒ２） ＝ｒ１・ｒ３／（ｒin2 （ｒ１＋ｒ２＋ｒ３）） …（９）G 11 = r 3 (r 1 + r 2 ) / (r in 2 (r 1 + r 2 + r 3)) · r 1 / (r 1 + r 2 ) = r 1 · r 3 / (r in2 (r 1 + r 2 + r 3)) (9)
【００４１】次に、利得制御電圧Ｖgcが（Ｖb ＜Ｖgc＜
（Ｖb ＋Ｖos））を満たしているとき、増幅器ＡＭＰ１
において、トランジスタＱ２２がオン、トランジスタＱ
２３がオフする。一方、増幅器ＡＭＰ２において、上述
した場合と同様に、トランジスタＱ２がオフ、トランジ
スタＱ３がオンする。この場合に、増幅器ＡＭＰ２は増
幅回路全体の利得に貢献せず、増幅回路の利得は増幅器
ＡＭＰ１の利得に等しい。Next, the gain control voltage V gc becomes (V b <V gc <
( Vb + Vos )), the amplifier AMP1
, The transistor Q22 is turned on and the transistor Q
23 turns off. On the other hand, in the amplifier AMP2, as in the case described above, the transistor Q2 is turned off, and the transistor Q3 is turned on. In this case, the amplifier AMP2 does not contribute to the gain of the whole amplifier circuit, and the gain of the amplifier circuit is equal to the gain of the amplifier AMP1.
【００４２】この場合、トランジスタＱ２１の負荷抵抗
は、抵抗素子Ｒ１と直列に接続した抵抗素子Ｒ２，Ｒ３
の並列抵抗である。これに応じて、増幅器ＡＭＰ１の利
得Ｇ12は、次式により求まる。In this case, the load resistance of the transistor Q21 is determined by the resistance elements R2 and R3 connected in series with the resistance element R1.
Is the parallel resistance. In response to this, the gain G 12 of the amplifier AMP1 is determined by the following equation.
【００４３】[0043]
【数１０】 Ｇ12＝ｒ１（ｒ２＋ｒ３）／（ｒin2 （ｒ１＋ｒ２＋ｒ３）） …（１０）G 12 = r1 (r2 + r3) / (r in2 (r1 + r2 + r3)) (10)
【００４４】次に、利得制御電圧Ｖgcが（Ｖgc＞（Ｖb
＋Ｖos））のとき、増幅器ＡＭＰ１の利得は、式（１
０）に示す利得Ｇ12となる。このとき、増幅器ＡＭＰ２
においてトランジスタＱ２がオン、トランジスタＱ３が
オフするので、増幅器ＡＭＰ２は、増幅回路の利得に貢
献する。この場合に、トランジスタＱ１の負荷抵抗は、
トランジスタＱ２１の負荷抵抗と同じく、抵抗素子Ｒ１
と直列に接続した抵抗素子Ｒ２，Ｒ３の並列抵抗であ
る。抵抗素子Ｒin1 の抵抗値をｒin1 とすると、増幅器
ＡＭＰ２の利得Ｇ21は、次式により求まる。Next, the gain control voltage V gc becomes (V gc > (V b
+ V os )), the gain of the amplifier AMP1 is given by the equation (1)
A gain G 12 shown in 0). At this time, the amplifier AMP2
, The transistor Q2 is turned on and the transistor Q3 is turned off, so that the amplifier AMP2 contributes to the gain of the amplifier circuit. In this case, the load resistance of the transistor Q1 is
As with the load resistance of the transistor Q21, the resistance element R1
And the parallel resistance of the resistance elements R2 and R3 connected in series. Assuming that the resistance value of the resistance element R in1 is r in1 , the gain G 21 of the amplifier AMP2 is obtained by the following equation.
【００４５】[0045]
【数１１】 Ｇ21＝ｒ１（ｒ２＋ｒ３）／（ｒin1 （ｒ１＋ｒ２＋ｒ３）） …（１１）G 21 = r1 (r2 + r3) / (r in1 (r1 + r2 + r3)) (11)
【００４６】並列に接続されている２段の増幅器ＡＭＰ
１，ＡＭＰ２により構成された増幅回路の全体の利得
は、各々の増幅器の利得の合計値（Ｇ12＋Ｇ21）とな
る。Two-stage amplifier AMP connected in parallel
1, the total gain of the amplifier circuit constituted by AMP2 is the sum of the gains of the respective amplifiers (G 12 + G 21 ).
【００４７】上述したように、本実施形態の増幅回路で
は、バイアス電圧Ｖb 、オフセット電圧Ｖosおよび利得
制御電圧Ｖgcを制御することによって、トランジスタＱ
２２，Ｑ２３，Ｑ２，Ｑ３のオン／オフ状態を制御し、
これに応じて増幅回路全体の利得を制御することができ
る。例えば、利得制御電圧Ｖgcが（Ｖgc＜Ｖb ）を満た
しているとき、増幅器ＡＭＰ２は増幅回路の利得に貢献
せず、増幅回路の利得は増幅器ＡＭＰ１の利得Ｇ11に等
しい。増幅器ＡＭＰ１において、トランジスタＱ２２が
オフ、トランジスタＱ２３がオンするので、出力信号Ｓ
OUT は抵抗素子Ｒ１とＲ２の分圧信号となり、増幅器Ａ
ＭＰ１の利得は式（９）に示すＧ11となる。即ち、この
状態における増幅回路の利得はもっとも小さい。この最
小利得をＧMIN とすると、（ＧMIN ＝Ｇ11）である。As described above, in the amplifier circuit of this embodiment, the transistor Q is controlled by controlling the bias voltage V b , the offset voltage V os, and the gain control voltage V gc.
22, ON / OFF state of Q23, Q2, Q3,
Accordingly, the gain of the entire amplifier circuit can be controlled. For example, when the gain control voltage V gc meets (V gc <V b), the amplifier AMP2 is not contributing to the gain of the amplifier circuit, the gain of the amplifier circuit is equal to the gain G 11 of the amplifier AMP1. In the amplifier AMP1, the transistor Q22 is turned off and the transistor Q23 is turned on, so that the output signal S
OUT becomes a divided voltage signal of the resistance elements R1 and R2, and the amplifier A
Gain of MP1 becomes G 11 shown in equation (9). That is, the gain of the amplifier circuit in this state is the smallest. If this minimum gain is G MIN , then (G MIN = G 11 ).
【００４８】利得制御電圧Ｖgcが（Ｖgc＞（Ｖb ＋
Ｖos））を満たしているとき、トランジスタＱ２２とＱ
２がオンし、トランジスタＱ２３とＱ３がオフする。増
幅回路の利得は二つの増幅器ＡＭＰ１とＡＭＰ２との利
得の合計となる。この場合に、増幅回路の利得はもっと
も大きい。この最大利得をＧMAX とすると、ＧMAX ＝
（Ｇ12＋Ｇ21）となる。When the gain control voltage V gc is (V gc > (V b +
V os )), the transistors Q22 and Q22
2 is turned on, and transistors Q23 and Q3 are turned off. The gain of the amplifier circuit is the sum of the gains of the two amplifiers AMP1 and AMP2. In this case, the gain of the amplifier circuit is the largest. If this maximum gain is G MAX , G MAX =
A (G 12 + G 21).
【００４９】なお、利得制御電圧Ｖgcが（Ｖb ＜Ｖgc＜
（Ｖb ＋Ｖos））を満たしているとき、増幅回路の利得
は、上述した最大利得ＧMAX と最小利得ＧMIN との中間
にある。このときの利得をＧCENTとすると、（ＧCENT＝
Ｇ12）となる。It should be noted that the gain control voltage V gc is (V b <V gc <
When ( Vb + Vos )) is satisfied, the gain of the amplifier circuit is intermediate between the above-described maximum gain GMAX and minimum gain GMIN . Assuming that the gain at this time is G CENT , (G CENT =
G 12) to become.
【００５０】図３は、本実施形態の増幅回路の利得制御
特性を示している。なお、図３において、抵抗素子Ｒ１
の抵抗値ｒ１と抵抗素子Ｒ２の抵抗値ｒ２が等しく、即
ち、（ｒ１＝ｒ２）とし、さらに抵抗素子Ｒ３の抵抗値
ｒ３は、（ｒ３＜＜ｒ１＝ｒ２）とする。また、図３に
おける増幅回路の利得は、ｄＢ表示である。即ち、増幅
回路の最小利得ＧMIN 、中間利得ＧCENTおよび最大利得
ＧMAX は、それぞれ次式により表される。FIG. 3 shows a gain control characteristic of the amplifier circuit according to the present embodiment. In FIG. 3, the resistance element R1
Is equal to the resistance value r2 of the resistance element R2, that is, (r1 = r2), and the resistance value r3 of the resistance element R3 is (r3 << r1 = r2). Further, the gain of the amplifier circuit in FIG. 3 is expressed in dB. That is, the minimum gain G MIN , intermediate gain G CENT, and maximum gain G MAX of the amplifier circuit are expressed by the following equations, respectively.
【００５１】[0051]
【数１２】 ＧMIN ＝２０ｌｏｇ（Ｇ11） ＝２０ｌｏｇ（ｒ３／２ｒin2 ）〔ｄＢ〕 ＧCENT＝２０ｌｏｇ（Ｇ12） ＝２０ｌｏｇ（ｒ１／２ｒin2 ）〔ｄＢ〕 ＧMAX ＝２０ｌｏｇ（Ｇ12＋Ｇ21） ＝２０ｌｏｇ（ｒ１（１／２ｒin2 ＋１／２ｒin1 ））〔ｄＢ〕 …（１２）G MIN = 20 log (G 11 ) = 20 log (r3 / 2r in2 ) [dB] G CENT = 20 log (G 12 ) = 20 log (r1 / 2r in2 ) [dB] G MAX = 20 log (G 12 + G) 21 ) = 20 log (r1 (1 / 2r in2 + 1 / 2r in1 )) [dB] (12)
【００５２】以上説明したように、本実施形態によれ
ば、二つの増幅器ＡＭＰ１とＡＭＰ２を並列に接続して
増幅回路を構成し、増幅回路のダイナミックレンジを各
増幅器ＡＭＰ１，ＡＭＰ２のダイナミックレンジに応じ
て広く設定でき、信号の歪みが少なく、ノイズ特性の改
善が実現できる。さらに、回路設計において各増幅器の
ダイナミックレンジを交互に考慮する必要がなく、回路
設計が容易に行える。また、並列構成の増幅回路におい
て、直流分離のためのキャパシタを必要としないため、
消費電力の低減を実現できる。As described above, according to the present embodiment, an amplifier circuit is formed by connecting two amplifiers AMP1 and AMP2 in parallel, and the dynamic range of the amplifier circuit depends on the dynamic range of each amplifier AMP1 and AMP2. Can be set widely, the signal distortion is small, and the noise characteristics can be improved. Further, it is not necessary to alternately consider the dynamic range of each amplifier in the circuit design, and the circuit can be easily designed. In addition, since a capacitor for DC separation is not required in an amplifier circuit having a parallel configuration,
Power consumption can be reduced.
【００５３】第２実施形態 図４は本発明に係る増幅回路の第２の実施形態を示す回
路図である。図示のように、本実施形態の増幅回路は、
４つの増幅器ＡＭＰ４，ＡＭＰ３，ＡＭＰ２およびＡＭ
Ｐ１が並列に接続して構成されている。 Second Embodiment FIG. 4 is a circuit diagram showing a second embodiment of the amplifier circuit according to the present invention. As shown, the amplifier circuit of the present embodiment has
Four amplifiers AMP4, AMP3, AMP2 and AM
P1 are connected in parallel.
【００５４】増幅器ＡＭＰ４は、トランジスタＱ４１，
Ｑ４２，Ｑ４３と抵抗素子Ｒin4 ，Ｒ４１，Ｒ４２，Ｒ
５により構成されている。入力信号ＳINは、キャパシタ
Ｃinを介して、トランジスタＱ４１のベースに印加され
る。トランジスタＱ４１のエミッタは抵抗素子Ｒin4 を
介して接地され、コレクタはトランジスタＱ４２とＱ４
３のエミッタに接続されている。トランジスタＱ４２と
Ｑ４３のエミッタ同士が接続され、トランジスタＱ４３
のベースにバイアス電圧Ｖb が印加され、トランジスタ
Ｑ４２のベースに利得制御電圧Ｖgcが印加されている。
トランジスタＱ４３のコレクタは、抵抗素子Ｒ５を介し
て電源電圧ＶCCに接続され、トランジスタＱ４２のコレ
クタは、抵抗素子Ｒ４２を介して電源電圧ＶCCに接続さ
れている。トランジスタＱ４２とＱ４３のコレクタ間に
抵抗素子Ｒ４１が接続されている。The amplifier AMP4 includes a transistor Q41,
Q42, Q43 and resistance elements R in4 , R41, R42, R
5. The input signal S IN is applied to the base of the transistor Q41 via the capacitor C in . The emitter of the transistor Q41 is grounded via the resistor Rin4 , and the collectors are the transistors Q42 and Q4.
3 emitters. The emitters of the transistors Q42 and Q43 are connected to each other,
The bias voltage Vb is applied to the base of the transistor Q42, and the gain control voltage Vgc is applied to the base of the transistor Q42.
The collector of transistor Q43 is connected to power supply voltage V CC via resistance element R5, and the collector of transistor Q42 is connected to power supply voltage V CC via resistance element R42. A resistor R41 is connected between the collectors of the transistors Q42 and Q43.
【００５５】上述した構成を有する増幅器ＡＭＰ４にお
いて、トランジスタＱ４１の負荷抵抗は、抵抗素子Ｒ４
１，Ｒ４２およびＲ５により構成されている。バイアス
電圧Ｖb に対して利得制御電圧Ｖgcを制御することによ
り、トランジスタＱ４２とＱ４３のオン／オフ状態が制
御される。これに応じてトランジスタＱ４１の負荷抵抗
が制御され、増幅器ＡＭＰ４の利得が制御される。例え
ば、（Ｖgc＜Ｖb ）のとき、トランジスタＱ４２がオ
フ、Ｑ４３がオンする。ここで、トランジスタＱ４３の
オン抵抗を無視できるとすると、トランジスタＱ４１の
負荷抵抗は、トランジスタＱ４３のコレクタに接続され
ている抵抗となる。一方、（Ｖgc＞Ｖb ）のとき、トラ
ンジスタＱ４２がオン、Ｑ４３がオフする。ここで、ト
ランジスタＱ４２のオン抵抗を無視できるとすると、ト
ランジスタＱ４１の負荷抵抗は、トランジスタＱ４２の
コレクタに接続されている抵抗となる。In the amplifier AMP4 having the above-described configuration, the load resistance of the transistor Q41 is the same as that of the resistor R4.
1, R42 and R5. By controlling the gain control voltage Vgc with respect to the bias voltage Vb , the on / off state of the transistors Q42 and Q43 is controlled. In response, the load resistance of transistor Q41 is controlled, and the gain of amplifier AMP4 is controlled. For example, when (V gc <V b ), the transistor Q42 is turned off and the transistor Q43 is turned on. Here, assuming that the on-resistance of the transistor Q43 can be neglected, the load resistance of the transistor Q41 is the resistance connected to the collector of the transistor Q43. On the other hand, when (V gc > V b ), the transistor Q42 turns on and the transistor Q43 turns off. Here, assuming that the on-resistance of the transistor Q42 can be neglected, the load resistance of the transistor Q41 is the resistance connected to the collector of the transistor Q42.
【００５６】増幅器ＡＭＰ３は、トランジスタＱ３１，
Ｑ３２，Ｑ３３および抵抗素子Ｒin3 ，Ｒ３１，Ｒ３２
により構成されている。トランジスタＱ３１のベース
は、トランジスタＱ４１のベースに接続されているの
で、入力信号ＳINが印加される。トランジスタＱ３１の
エミッタは抵抗素子Ｒin3 を介して接地され、コレクタ
は、トランジスタＱ３２とＱ３３のエミッタに接続され
ている。トランジスタＱ３２とＱ３３のエミッタ同士が
接続され、トランジスタＱ３３のベースにバイアス電圧
Ｖb1が印加され、トランジスタＱ32のベースに利得制御
電圧Ｖgcが印加される。トランジスタＱ３３のコレクタ
は、電源電圧ＶCCに接続され、トランジスタＱ３２のコ
レクタは、抵抗素子Ｒ３２を介して電源電圧ＶCCに接続
され、さらに抵抗素子Ｒ３１を介して増幅器ＡＭＰ４の
トランジスタＱ４２のコレクタに接続されている。The amplifier AMP3 includes a transistor Q31,
Q32, Q33 and resistance elements R in3 , R31, R32
It consists of. Since the base of the transistor Q31 is connected to the base of the transistor Q41, the input signal S IN is applied. The emitter of the transistor Q31 is grounded via the resistor R in3 , and the collector is connected to the emitters of the transistors Q32 and Q33. It is connected to the emitters of the transistors Q32 and Q33, a bias voltage V b1 is applied to the base of the transistor Q33, the base to the gain control voltage V gc of the transistor Q 32 is applied. The collector of transistor Q33 is connected to power supply voltage V cc , the collector of transistor Q32 is connected to power supply voltage V cc via resistor R32, and further connected to the collector of transistor Q42 of amplifier AMP4 via resistor R31. Have been.
【００５７】このように構成されている増幅器ＡＭＰ３
において、バイアス電圧Ｖb1に対して利得制御電圧Ｖgc
を制御することにより、トランジスタＱ３２およびＱ３
３のオン／オフ状態が制御され、これに応じてトランジ
スタＱ３１の負荷抵抗が制御され、増幅器ＡＭＰ３の利
得が制御される。例えば、（Ｖgc＞Ｖb1）のとき、トラ
ンジスタＱ３３がオフ、トランジスタＱ３２がオンす
る。ここで、トランジスタＱ３２のオン抵抗が無視でき
るとすると、トランジスタＱ３１の負荷抵抗は、トラン
ジスタＱ３２のコレクタに接続されている抵抗となる。
このため、増幅器ＡＭＰ３の利得はトランジスタＱ３２
のコレクタに接続されている抵抗と抵抗素子Ｒin3 によ
り決まる。一方、（Ｖgc＜Ｖb1）のとき、トランジスタ
Ｑ３３がオン、トランジスタＱ３２がオフする。この場
合に増幅器ＡＭＰ３は、増幅回路全体の利得に貢献せ
ず、増幅回路の利得は増幅器ＡＭＰ４，ＡＭＰ２および
ＡＭＰ１によって決まる。The amplifier AMP3 configured as described above
, The gain control voltage V gc with respect to the bias voltage V b1
To control the transistors Q32 and Q3
3 is controlled, the load resistance of the transistor Q31 is controlled accordingly, and the gain of the amplifier AMP3 is controlled. For example, when (V gc > V b1 ), the transistor Q33 turns off and the transistor Q32 turns on. Here, assuming that the ON resistance of the transistor Q32 can be ignored, the load resistance of the transistor Q31 is the resistance connected to the collector of the transistor Q32.
For this reason, the gain of the amplifier AMP3 is
And the resistance element R in3 . On the other hand, when (V gc <V b1 ), the transistor Q33 is turned on and the transistor Q32 is turned off. In this case, the amplifier AMP3 does not contribute to the gain of the entire amplifier circuit, and the gain of the amplifier circuit is determined by the amplifiers AMP4, AMP2, and AMP1.
【００５８】増幅器ＡＭＰ２および増幅器ＡＭＰ１は、
増幅器ＡＭＰ３とほぼ同様な構成おおび機能を有し、増
幅器ＡＭＰ２において、（Ｖgc＜Ｖb2）のとき、トラン
ジスタＱ２３がオン、Ｑ２２がオフする。この場合に、
増幅器ＡＭＰ２は増幅回路全体の利得に貢献せず、増幅
回路全体の利得は、他の増幅器ＡＭＰ４，ＡＭＰ３およ
びＡＭＰ１により決まる。同様に、増幅器ＡＭＰ１にお
いて、（Ｖgc＜Ｖb3）トランジスタＱ３がオン、トラン
ジスタＱ２がオフする。この場合に、増幅器ＡＭＰ１は
増幅回路全体の利得に貢献せず、増幅回路全体の利得
は、他の増幅器ＡＭＰ４，ＡＭＰ３およびＡＭＰ２によ
り決まる。なお、図４に示す増幅回路において、トラン
ジスタＱ４３，Ｑ３３，Ｑ２３およびＱ３のコレクタは
直接電源電圧ＶCCに接続されているが、本実施形態はこ
れに限定されるものではなく、例えば、これらのトラン
ジスタのコレクタは、それぞれ所定の抵抗素子を介して
電源電圧ＶCCに接続する構成にしてもよい。The amplifiers AMP2 and AMP1 are
It has substantially the same configuration and function as the amplifier AMP3. In the amplifier AMP2, when (V gc <V b2 ), the transistor Q23 is turned on and the transistor Q22 is turned off. In this case,
The amplifier AMP2 does not contribute to the gain of the whole amplifier circuit, and the gain of the whole amplifier circuit is determined by the other amplifiers AMP4, AMP3 and AMP1. Similarly, in the amplifier AMP1, (V gc <V b3 ), the transistor Q3 is turned on, and the transistor Q2 is turned off. In this case, the amplifier AMP1 does not contribute to the gain of the whole amplifier circuit, and the gain of the whole amplifier circuit is determined by the other amplifiers AMP4, AMP3 and AMP2. Incidentally, in the amplifier circuit shown in FIG. 4, the transistors Q43, Q33, although collectors of Q23 and Q3 are connected directly to the power supply voltage V CC, the present embodiment is not limited thereto, for example, of The configuration may be such that the collectors of the transistors are connected to the power supply voltage V CC via respective predetermined resistance elements.
【００５９】以下、図５〜図９の等価回路を用いて、そ
れぞれの増幅器ＡＭＰ４，ＡＭＰ３，ＡＭＰ２およびＡ
ＭＰ１が単独で動作するとき増幅回路の利得について説
明する。なお、図４に示す増幅回路では、増幅器ＡＭＰ
４を除いて、他の増幅器ＡＭＰ３，ＡＭＰ２およびＡＭ
Ｐ１は単独で増幅回路全体の利得に貢献することなく、
常に２個以上の増幅器が増幅回路の利得に貢献するの
で、その場合増幅回路の利得は、利得に貢献する各増幅
器の利得の合計で求められる。なお、図５〜図９の等価
回路において、各増幅器ＡＭＰ４，ＡＭＰ３，ＡＭＰ２
およびＡＭＰ１を構成するトランジスタＱ４３，Ｑ４
２，Ｑ３３，Ｑ３２，Ｑ２３，Ｑ２２，Ｑ３およびＱ２
のオン抵抗が無視できる程度小さいものと仮定してい
る。Hereinafter, the amplifiers AMP4, AMP3, AMP2 and A
The gain of the amplifier circuit when MP1 operates alone will be described. Note that, in the amplifier circuit shown in FIG.
4 except for the amplifiers AMP3, AMP2 and AM
P1 alone does not contribute to the gain of the whole amplifier circuit,
Since two or more amplifiers always contribute to the gain of the amplifier circuit, the gain of the amplifier circuit is then determined by the sum of the gains of the amplifiers that contribute to the gain. In the equivalent circuits of FIGS. 5 to 9, each of the amplifiers AMP4, AMP3, AMP2
And transistors Q43 and Q4 forming AMP1
2, Q33, Q32, Q23, Q22, Q3 and Q2
Is assumed to be negligibly small.
【００６０】図５は、増幅器ＡＭＰ４においてトランジ
スタＱ４３がオン、トランジスタＱ４２がオフ、増幅器
ＡＭＰ３において、トランジスタＱ３３がオン、トラン
ジスタＱ３２がオフ、増幅器ＡＭＰ２においてトランジ
スタＱ２３がオン、トランジスタＱ２２がオフ、増幅器
ＡＭＰ１においてトランジスタＱ３がオン、トランジス
タＱ２がオフ状態にあるとする。即ち、増幅器ＡＭＰ４
以外の増幅器は増幅回路の利得に貢献しない。この場合
増幅回路の利得は、増幅器ＡＭＰ４の利得ＧA4と等し
い。FIG. 5 shows that in the amplifier AMP4, the transistor Q43 is on, the transistor Q42 is off, in the amplifier AMP3, the transistor Q33 is on, the transistor Q32 is off, the transistor Q23 is on in the amplifier AMP2, the transistor Q22 is off, and the amplifier AMP1 is on. It is assumed that the transistor Q3 is on and the transistor Q2 is off. That is, the amplifier AMP4
Other amplifiers do not contribute to the gain of the amplifier circuit. In this case, the gain of the amplifier circuit is equal to the gain G A4 of the amplifier AMP4.
【００６１】図５に示すように、抵抗素子Ｒ５，Ｒ４
１，Ｒ３１，Ｒ２１およびＲ１の抵抗値はすべてｒと
し、抵抗素子Ｒ４２，Ｒ３２，Ｒ２２およびＲ２の抵抗
値はすべて２ｒとする。トランジスタＱ４１のコレクタ
に接続されている負荷抵抗は、上述した抵抗素子で構成
されたはしご回路により構成されている。As shown in FIG. 5, the resistance elements R5, R4
The resistance values of R1, R31, R21 and R1 are all r, and the resistance values of resistance elements R42, R32, R22 and R2 are all 2r. The load resistance connected to the collector of the transistor Q41 is constituted by a ladder circuit constituted by the above-described resistance elements.
【００６２】図５に示す状態において、抵抗素子Ｒin4
の抵抗値をｒin4 とすると、増幅器ＡＭＰ４の利得Ｇ
A40 は、次式により求めることができる。In the state shown in FIG. 5, the resistance element R in4
Is the resistance of the amplifier AMP4, the gain G of the amplifier AMP4 is
A40 can be obtained by the following equation.
【００６３】[0063]
【数１３】 ＧA40 ＝ｒ／（１６ｒin4 ） …（１３）G A40 = r / (16r in4 ) (13)
【００６４】次に、増幅器ＡＭＰ４において、トランジ
スタＱ４３がオフ、トランジスタＱ４２がオンのときの
等価回路は、図６に示している。図示のように、トラン
ジスタＱ４１のコレクタは、抵抗素子Ｒ４１とＲ４２と
の接続点に接続されている。図６において、増幅器ＡＭ
Ｐ４の利得ＧA41 は次式により与えられる。Next, in the amplifier AMP4, an equivalent circuit when the transistor Q43 is off and the transistor Q42 is on is shown in FIG. As shown, the collector of the transistor Q41 is connected to a connection point between the resistance elements R41 and R42. In FIG. 6, the amplifier AM
The gain G A41 of P4 is given by the following equation.
【００６５】[0065]
【数１４】 ＧA41 ＝ｒ／（８ｒin4 ） …（１４）G A41 = r / (8r in4 ) (14)
【００６６】このように、図４に示す増幅器ＡＭＰ４に
おいて、バイアス電圧Ｖb に対して利得制御電圧Ｖgcを
制御し、トランジスタＱ４３とＱ４２のオン／オフ状態
を制御することにより、増幅器ＡＭＰ４の利得を制御で
きる。式（１３）および式（１４）から分かるように、
増幅器ＡＭＰ４の負荷を切り換えることによって、その
利得を２倍に切り換えることが可能である。[0066] Thus, the amplifier AMP4 shown in Figure 4, and controls the gain control voltage V gc against bias voltage V b, by controlling the on / off state of the transistor Q43 and Q42, the gain of the amplifier AMP4 Can be controlled. As can be seen from equations (13) and (14),
By switching the load of the amplifier AMP4, it is possible to double its gain.
【００６７】次いで、図７を参照しつつ、増幅器ＡＭＰ
３の利得について考察する。なお、図７の等価回路は、
増幅器ＡＭＰ３以外の他の増幅器を切り離して、増幅器
ＡＭＰ３が単独で入力信号ＳINを増幅し、増幅信号Ｓ
OUT を出力する場合の等価回路を示している。図７にお
いて、抵抗素子Ｒin3 の抵抗値をｒin3 とすると、増幅
器ＡＭＰ３が単独で増幅する場合の利得ＧA3を次式によ
り求められる。Next, referring to FIG.
Consider the gain of 3. Note that the equivalent circuit of FIG.
The amplifier other than the amplifier AMP3 is disconnected, and the amplifier AMP3 independently amplifies the input signal S IN and outputs the amplified signal S IN
An equivalent circuit when outputting OUT is shown. In FIG. 7, assuming that the resistance value of the resistance element R in3 is r in3 , the gain G A3 when the amplifier AMP3 amplifies alone can be obtained by the following equation.
【００６８】[0068]
【数１５】 ＧA3＝ｒ／（４ｒin3 ） …（１５）G A3 = r / (4r in3 ) (15)
【００６９】図８は、増幅器ＡＭＰ２が単独して入力信
号ＳINを増幅し、増幅信号ＳOUT を出力する場合の等価
回路を示している。図８において、抵抗素子Ｒin2 の抵
抗値をｒin2 とすると、増幅器ＡＭＰ２が単独で増幅す
る場合の利得ＧA2を次式により求められる。FIG. 8 shows an equivalent circuit in the case where the amplifier AMP2 amplifies the input signal S IN alone and outputs the amplified signal S OUT . In FIG. 8, assuming that the resistance value of the resistance element R in2 is r in2 , the gain G A2 when the amplifier AMP2 amplifies alone can be obtained by the following equation.
【００７０】[0070]
【数１６】 ＧA2＝ｒ／（２ｒin2 ） …（１６）G A2 = r / (2r in2 ) (16)
【００７１】図９は、増幅器ＡＭＰ１が単独して入力信
号ＳINを増幅し、増幅信号ＳOUT を出力する場合の等価
回路を示している。図９において、抵抗素子Ｒin1 の抵
抗値をｒin1 とすると、増幅器ＡＭＰ１が単独で増幅す
る場合の利得ＧA1を次式により求められる。FIG. 9 shows an equivalent circuit in the case where the amplifier AMP1 amplifies the input signal S IN alone and outputs the amplified signal S OUT . In FIG. 9, assuming that the resistance value of the resistance element R in1 is r in1 , the gain G A1 when the amplifier AMP1 amplifies alone can be obtained by the following equation.
【００７２】[0072]
【数１７】 ＧA1＝ｒ／ｒin1 …（１７）G A1 = r / r in1 (17)
【００７３】以上、図５〜図９に示す等価回路に基づ
き、図４の増幅回路を構成する増幅器ＡＭＰ４，ＡＭＰ
３，ＡＭＰ２およびＡＭＰ１の利得を式（１３）〜（１
７）を用いて示している。上述したように、図４の増幅
回路において、それぞれの増幅器のバイアス電圧の設定
条件に応じて、同時に二つ以上の増幅器が入力信号ＳIN
を増幅する。増幅回路の利得は当該利得に貢献する各増
幅器の利得の和によって求めることができる。As described above, based on the equivalent circuits shown in FIGS. 5 to 9, the amplifiers AMP4 and AMP constituting the amplifier circuit of FIG.
3, the gains of AMP2 and AMP1 are calculated according to equations (13) to (1).
7). As described above, in the amplifier circuit of FIG. 4, two or more amplifiers simultaneously input signal S IN according to the setting condition of the bias voltage of each amplifier.
To amplify. The gain of the amplifier circuit can be determined by the sum of the gains of the amplifiers that contribute to the gain.
【００７４】図４の増幅回路において、各増幅器ＡＭＰ
４，ＡＭＰ３，ＡＭＰ２およびＡＭＰ１のバイアス電圧
Ｖb ，Ｖb1，Ｖb2およびＶb3は、次式を満足すると仮定
する。In the amplifier circuit shown in FIG.
4, AMP3, the bias voltage V b of AMP2 and AMP1, V b1, V b2 and V b3 are assumed to satisfy the following equation.
【００７５】[0075]
【数１８】 Ｖb ＜Ｖb1＜Ｖb2＜Ｖb3 …（１８）V b <V b1 <V b2 <V b3 (18)
【００７６】増幅器ＡＭＰ３，ＡＭＰ２およびＡＭＰ１
において、トランジスタＱ３３，Ｑ２３，Ｑ３がオン、
トランジスタＱ３２，Ｑ２２，Ｑ２がオフのとき、増幅
器ＡＭＰ３，ＡＭＰ２およびＡＭＰ１は、増幅回路の利
得に貢献せず、増幅回路の利得は、増幅器ＡＭＰ４の利
得のみで決まる。例えば、（Ｖgc＜Ｖb ）のとき、増幅
器ＡＭＰ４においてトランジスタＱ４３がオン、トラン
ジスタＱ４２がオフする。増幅回路の利得Ｇ０は、図５
の等価回路に基づく増幅器ＡＭＰ４の利得ＧA40 に等し
く、次式により表される。Amplifiers AMP3, AMP2 and AMP1
, The transistors Q33, Q23, Q3 are turned on,
When the transistors Q32, Q22, and Q2 are off, the amplifiers AMP3, AMP2, and AMP1 do not contribute to the gain of the amplifier circuit, and the gain of the amplifier circuit is determined only by the gain of the amplifier AMP4. For example, when (V gc <V b ), in the amplifier AMP4, the transistor Q43 is turned on and the transistor Q42 is turned off. The gain G0 of the amplifier circuit is shown in FIG.
Is equal to the gain G A40 of the amplifier AMP4 based on the equivalent circuit of
【００７７】[0077]
【数１９】 Ｇ０＝ＧA40 ＝ｒ／（１６ｒin4 ） …（１９）G0 = G A40 = r / (16r in4 ) (19)
【００７８】次に、（Ｖb ＜Ｖgc＜Ｖb1）のとき、増幅
器ＡＭＰ４において、トランジスタＱ４３がオフ、Ｑ４
２がオンする。増幅回路の利得Ｇ１は、図６の等価回路
に基づく増幅器ＡＭＰ４の利得ＧA41 に等しく、次式に
より表される。Next, when (V b <V gc <V b1 ), in the amplifier AMP4, the transistor Q43 is turned off,
2 turns on. The gain G1 of the amplifier circuit is equal to the gain G A41 of the amplifier AMP4 based on the equivalent circuit of FIG.
【００７９】[0079]
【数２０】 Ｇ１＝ＧA41 ＝ｒ／（８ｒin4 ） …（２０）G1 = G A41 = r / (8r in4 ) (20)
【００８０】次いで、（Ｖb1＜Ｖgc＜Ｖb2）のとき、増
幅器ＡＭＰ３のトランジスタＱ３３がオフ、Ｑ３２がオ
ンする。この場合に、入力信号ＳINは増幅器ＡＭＰ４お
よびＡＭＰ３によって増幅される。即ち、増幅器ＡＭＰ
３は増幅回路の利得に貢献する。このため、増幅回路の
利得Ｇ２は、増幅器ＡＭＰ４の利得ＧA41 とＡＭＰ３の
利得ＧA3との和に等しい。Next, when (V b1 <V gc <V b2 ), the transistor Q33 of the amplifier AMP3 is turned off and the transistor Q32 is turned on. In this case, the input signal S IN is amplified by the amplifiers AMP4 and AMP3. That is, the amplifier AMP
3 contributes to the gain of the amplifier circuit. Therefore, the gain G2 of the amplifier circuit is equal to the sum of the gain G A41 of the amplifier AMP4 and the gain G A3 of the AMP3.
【００８１】[0081]
【数２１】 Ｇ２＝ＧA41 ＋ＧA3＝ｒ／（８ｒin4 ）＋ ｒ／（４ｒin3 ） …（２１）G2 = G A41 + G A3 = r / (8r in4 ) + r / (4r in3 ) (21)
【００８２】次いで、（Ｖb2＜Ｖgc＜Ｖb3）のとき、増
幅器ＡＭＰ２のトランジスタＱ２３がオフ、Ｑ２２がオ
ンする。この場合に、入力信号ＳINは増幅器ＡＭＰ４、
ＡＭＰ３およびＡＭＰ２によって増幅される。即ち、増
幅器ＡＭＰ４，ＡＭＰ３の他に、増幅器ＡＭＰ２も増幅
回路の利得に貢献する。このため、増幅回路の利得Ｇ３
は、増幅器ＡＭＰ４の利得ＧA41 、増幅器ＡＭＰ３の利
得ＧA3と増幅器ＡＭＰ２の利得ＧA2との和に等しい。Next, when (V b2 <V gc <V b3 ), the transistor Q23 of the amplifier AMP2 is turned off and the transistor Q22 is turned on. In this case, the input signal S IN is the amplifier AMP4,
It is amplified by AMP3 and AMP2. That is, in addition to the amplifiers AMP4 and AMP3, the amplifier AMP2 also contributes to the gain of the amplifier circuit. Therefore, the gain G3 of the amplifier circuit
Is equal to the sum of the gain G A41 of the amplifier AMP4 and the gain G A3 of the amplifier AMP3 and the gain G A2 of the amplifier AMP2.
【００８３】[0083]
【数２２】 Ｇ３＝ＧA41 ＋ＧA3＋ＧA2 ＝ｒ／（８ｒin4 ）＋ ｒ／（４ｒin3 ）＋ｒ／（２ｒin2 ） …（２２）G3 = G A41 + G A3 + G A2 = r / (8r in4 ) + r / (4r in3 ) + r / (2r in2 ) (22)
【００８４】さらに、（Ｖgc＞Ｖb3）のとき、増幅器Ａ
ＭＰ１のトランジスタＱ３がオン、Ｑ２がオンする。増
幅器ＡＭＰ１は増幅回路の利得に貢献する。このとき、
増幅回路の利得Ｇ４は、増幅器ＡＭＰ４の利得ＧA41 、
増幅器ＡＭＰ３の利得ＧA3、増幅器ＡＭＰ２の利得ＧA2
と増幅器ＡＭＰ１の利得ＧA1との和に等しい。Further, when (V gc > V b3 ), the amplifier A
The transistor Q3 of MP1 turns on, and Q2 turns on. The amplifier AMP1 contributes to the gain of the amplifier circuit. At this time,
The gain G4 of the amplifier circuit is the gain G A41 of the amplifier AMP4,
The gain G A3 of the amplifier AMP3 and the gain G A2 of the amplifier AMP2
And the gain G A1 of the amplifier AMP1.
【００８５】[0085]
【数２３】 Ｇ４＝ＧA41 ＋ＧA3＋ＧA2＋ＧA1 ＝ｒ／（８ｒin4 ）＋ ｒ／（４ｒin3 ）＋ｒ／（２ｒin2 ）＋ｒ ／ｒin1 …（２３）G4 = G A41 + G A3 + G A2 + G A1 = r / (8r in4 ) + r / (4r in3 ) + r / (2r in2 ) + r / r in1 (23)
【００８６】図１０は、上述した増幅回路の利得制御特
性、即ち、利得Ｇ０，Ｇ１，Ｇ２，Ｇ３，Ｇ４と利得制
御電圧Ｖgcとの関係を示す図である。図示のように、本
実施形態において並列に接続されている４段の増幅器Ａ
ＭＰ４，ＡＭＰ３，ＡＭＰ２およびＡＭＰ１における抵
抗素子Ｒin4 ，Ｒin3 ，Ｒin2 ，Ｒin1 および各増幅器
の負荷を構成する抵抗素子Ｒ５，Ｒ４１，Ｒ４２，Ｒ３
１，Ｒ３２，Ｒ２１，Ｒ２２，Ｒ１，Ｒ２の抵抗値を適
切に設定し、またバイアス電圧バイアス電圧Ｖb ，
Ｖb1，Ｖb2，Ｖb3および利得制御電圧Ｖgcを制御するこ
とによって、トランジスタＱ４２，Ｑ３２，Ｑ２２およ
びＱ２を順番にオンさせ、利得制御特性のリニアリティ
を実現できる。これによって、図１０示す利得制御特性
を実現できる。FIG. 10 is a diagram showing the gain control characteristics of the above-described amplifier circuit, that is, the relationship between the gains G0, G1, G2, G3, and G4 and the gain control voltage Vgc . As shown, a four-stage amplifier A connected in parallel in the present embodiment is shown.
Resistors R in4 , R in3 , R in2 , R in1 in MP4, AMP3 , AMP2 and AMP1 and resistors R5, R41, R42, R3 constituting the load of each amplifier
1, R32, R21, R22, R1, R2 are appropriately set, and the bias voltage V b ,
By controlling V b1 , V b2 , V b3 and the gain control voltage V gc , the transistors Q42, Q32, Q22, and Q2 are sequentially turned on, and the linearity of the gain control characteristic can be realized. Thus, the gain control characteristics shown in FIG. 10 can be realized.
【００８７】以上説明したように、本実施形態によれ
ば、複数の増幅器を並列に接続して並列型増幅回路を構
成し、増幅回路のダイナミックレンジを各増幅回路のダ
イナミックレンジに応じて設定することができ、信号の
歪みを抑制でき、ノイズ特性の改善を実現できる。さら
に、回路設計において各増幅器のダイナミックレンジを
交互に考慮する必要がなく、回路設計が容易に行える。
また、増幅回路において各増幅段間の直流分離用キャパ
シタ（カップリングキャパシタ）が不要となるので、増
幅回路全体の低消費電力化を実現できる。As described above, according to the present embodiment, a plurality of amplifiers are connected in parallel to form a parallel amplifier circuit, and the dynamic range of the amplifier circuit is set according to the dynamic range of each amplifier circuit. Thus, signal distortion can be suppressed and noise characteristics can be improved. Further, it is not necessary to alternately consider the dynamic range of each amplifier in the circuit design, and the circuit can be easily designed.
In addition, since a DC separation capacitor (coupling capacitor) between each amplification stage is not required in the amplification circuit, low power consumption of the whole amplification circuit can be realized.
【００８８】図１１は、縦列に接続されている２段の増
幅器ＡＭＰ１およびＡＭＰ２により構成された増幅回路
を示している。以下、図１１を参照しつつ、本実施形態
の並列型増幅回路と従来の直列型増幅回路のノイズ特性
について説明する。FIG. 11 shows an amplifier circuit composed of two stages of amplifiers AMP1 and AMP2 connected in cascade. Hereinafter, the noise characteristics of the parallel amplifier circuit of the present embodiment and the conventional serial amplifier circuit will be described with reference to FIG.
【００８９】ここで、増幅器ＡＭＰ１，ＡＭＰ２の利得
はそれぞれＧ１とＧ２とし、雑音指数はそれぞれＮＦ１
とＮＦ２とする。なお、ここでいう増幅器の雑音指数Ｎ
Ｆ１，ＮＦ２は単位周波数帯域幅Δｆにおける増幅器の
雑音の量を表す指標であり、次式により求められる。Here, the gains of the amplifiers AMP1 and AMP2 are G1 and G2, respectively, and the noise figure is NF1 and NF1 respectively.
And NF2. The noise figure N of the amplifier referred to here
F1 and NF2 are indices indicating the amount of noise of the amplifier in the unit frequency bandwidth Δf, and are obtained by the following equations.
【００９０】[0090]
【数２４】 ＮＦｉ＝Ｖn 2 ／Δｆ＝４ｋＴＲLi＋２ｑＩ0iＲLi 2 ｉ＝１，２ …（２４）NFi = V n 2 / Δf = 4 kTR Li + 2qI 0i R Li 2 i = 1,2 (24)
【００９１】式（２４）において、Ｖn1およびＶn2は雑
音により増幅器ＡＭＰ１およびＡＭＰ２の負荷抵抗
ＲL1，ＲL2に生じた電圧降下、ＩO1およびＩO2は増幅器
ＡＭＰ１およびＡＭＰ２を構成するトランジスタのコレ
クタ電流、ｋはボルツマン定数、Ｔは絶対温度を表す。
増幅器ＡＭＰ１，ＡＭＰ２が縦列に接続して構成されて
いる増幅回路の雑音指数をＮＦとすると、ＮＦは次式に
より与えられる。In the equation (24), V n1 and V n2 are voltage drops caused in the load resistors R L1 and R L2 of the amplifiers AMP1 and AMP2 due to noise, and I O1 and I O2 are the voltages of the transistors constituting the amplifiers AMP1 and AMP2. Collector current, k represents Boltzmann's constant, and T represents absolute temperature.
Assuming that the noise figure of the amplifier circuit composed of the amplifiers AMP1 and AMP2 connected in cascade is NF, NF is given by the following equation.
【００９２】[0092]
【数２５】 ＮＦ＝ＮＦ１＋（ＮＦ２−１）／Ｇ１ …（２５）NF = NF1 + (NF2-1) / G1 (25)
【００９３】式（２５）によれば、従来の直列接続型増
幅回路の雑音指数は、ほぼ一段目の増幅器の雑音指数に
より決まる。これに対して、本発明の並列型増幅回路に
おいて、例えば、図２に示す２段の増幅器ＡＭＰ１，Ａ
ＭＰ２により構成された増幅回路において、増幅器ＡＭ
Ｐ２の負荷抵抗ＲL2は、増幅器ＡＭＰ１の負荷抵抗ＲL1
より小さいので、増幅器ＡＭＰ２のトランジスタのコレ
クタ電流Ｉ02は、増幅器ＡＭＰ１のトランジスタのコレ
クタ電流Ｉ01より大きいので、増幅器ＡＭＰ２の雑音指
数ＮＦ２は、増幅器ＡＭＰ１の雑音指数ＮＦ１より小さ
い。並列接続型の増幅回路の雑音指数ＮＦは、ほぼ増幅
器ＡＭＰ２の雑音指数ＮＦ２によって決まるので、本発
明の並列型増幅回路の雑音指数は、従来の直列型増幅回
路の雑音指数より小さく、本発明の増幅回路によって回
路のノイズ特性が改善される。According to equation (25), the noise figure of the conventional series-connected amplifier circuit is determined substantially by the noise figure of the first-stage amplifier. On the other hand, in the parallel amplifier circuit of the present invention, for example, the two-stage amplifiers AMP1 and AMP1 shown in FIG.
In the amplifier circuit constituted by MP2, the amplifier AM
Load resistor R L2 of P2 is the load resistance R L1 of the amplifier AMP1
Since the collector current I 02 of the transistor of the amplifier AMP2 is larger than the collector current I 01 of the transistor of the amplifier AMP1, the noise figure NF2 of the amplifier AMP2 is smaller than the noise figure NF1 of the amplifier AMP1. Since the noise figure NF of the amplifier circuit of the parallel connection type is substantially determined by the noise figure NF2 of the amplifier AMP2, the noise figure of the parallel amplifier circuit of the present invention is smaller than the noise figure of the conventional serial amplifier circuit, and The noise characteristics of the circuit are improved by the amplifier circuit.
【００９４】なお、図４に示した４段の増幅器ＡＭＰ
４，ＡＭＰ３，ＡＭＰ２およびＡＭＰ１により構成され
た増幅回路については、例えば、従来の直列型構成にし
た場合の雑音指数ＮＦ01は、次式により求められる。The four-stage amplifier AMP shown in FIG.
4, AMP3, the amplifier circuit constituted by AMP2 and AMP1, for example, the noise figure NF 01 in the case of the conventional tandem configuration is obtained by the following expression.
【００９５】[0095]
【数２６】 ＮＦ＝ＮＦ４＋（ＮＦ３−１）／ＧA4＋（ＮＦ２−１）／ＧA4・ＧA3 ＋（ＮＦ１−１）／ＧA4・ＧA3・ＧA2 …（２６）[Number 26] NF = NF4 + (NF3-1) / G A4 + (NF2-1) / G A4 · G A3 + (NF1-1) / G A4 · G A3 · G A2 ... (26)
【００９６】なお、式（２６）におけるＧA4は、増幅器
ＡＭＰ４の利得であり、例えば、式（１４）に示す利得
ＧA41 であり、ＧA3およびＧA2は、それぞれ式（１５）
および式（１６）に示す増幅器ＡＭＰ３および増幅器Ａ
ＭＰ２の利得である。G A4 in the equation (26) is the gain of the amplifier AMP4, for example, the gain G A41 shown in the equation (14), and G A3 and G A2 are respectively expressed by the equations (15)
And the amplifier AMP3 and the amplifier A shown in the equation (16).
This is the gain of MP2.
【００９７】式（２６）によれば、４段の増幅器により
従来の直列型増幅回路を構成する場合に、増幅回路の雑
音指数はほぼ初段の増幅器ＡＭＰ４の雑音指数によって
決まる。これに対して、本発明においては、同じく４段
の増幅器により、図４に示す並列型増幅回路を構成する
と、増幅回路の雑音指数は、ほぼ末段の増幅器ＡＭＰ１
の雑音指数ＮＦ１により決まる。従来の直列型増幅回路
に比べて、本発明の並列型増幅回路の雑音指数が低い。
即ち、本発明の増幅回路により、回路のノイズ特性が改
善される。According to equation (26), when a conventional series-type amplifier is constituted by four-stage amplifiers, the noise figure of the amplifier circuit is substantially determined by the noise figure of the first-stage amplifier AMP4. On the other hand, in the present invention, when the parallel-type amplifier circuit shown in FIG. 4 is constituted by the same four-stage amplifier, the noise figure of the amplifier circuit is almost equal to that of the last-stage amplifier AMP1.
Is determined by the noise figure NF1 of. The noise figure of the parallel amplifier circuit of the present invention is lower than that of the conventional serial amplifier circuit.
That is, the noise characteristic of the circuit is improved by the amplifier circuit of the present invention.
【００９８】[0098]
【発明の効果】以上説明したように、本発明の増幅回路
によれば、二つまたは複数の増幅器により並列型増幅回
路が構成されるので、各増幅器の入力または出力ダイナ
ミックレンジが互いに影響しあうことを回避でき、回路
の設計が容易に行える。また、直列型増幅回路を構成す
る各増幅器の入力側に必要なカップリングキャパシタを
省略することができるため、カップリングキャパシタを
駆動するための消費電力を低減でき、増幅回路の低消費
電力化を実現できる。さらに、本発明の増幅回路によれ
ば、ダイナミックレンジが広く取れ、歪み特性およびノ
イズ特性を改善できる利点がある。As described above, according to the amplifier circuit of the present invention, since a parallel type amplifier circuit is constituted by two or more amplifiers, the input or output dynamic range of each amplifier affects each other. This can be avoided, and the circuit can be easily designed. In addition, since a coupling capacitor required on the input side of each amplifier constituting the series-type amplifier circuit can be omitted, power consumption for driving the coupling capacitor can be reduced, and power consumption of the amplifier circuit can be reduced. realizable. Further, according to the amplifier circuit of the present invention, there is an advantage that a wide dynamic range can be obtained and distortion characteristics and noise characteristics can be improved.
【図１】本発明に係る増幅回路の第１の実施形態を示す
回路図である。FIG. 1 is a circuit diagram showing a first embodiment of an amplifier circuit according to the present invention.
【図２】図１に示す増幅回路の一構成例を示す回路図で
ある。FIG. 2 is a circuit diagram illustrating a configuration example of an amplifier circuit illustrated in FIG. 1;
【図３】増幅回路の利得制御特性を示す図である。FIG. 3 is a diagram illustrating gain control characteristics of an amplifier circuit.
【図４】本発明に係る増幅回路の第２の実施形態を示す
回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the amplifier circuit according to the present invention.
【図５】図４に示す増幅回路を構成する増幅器ＡＭＰ４
の等価回路を示す図である。5 is an amplifier AMP4 included in the amplifier circuit shown in FIG.
3 is a diagram showing an equivalent circuit of FIG.
【図６】図４に示す増幅回路を構成する増幅器ＡＭＰ４
の等価回路を示す図である。6 is an amplifier AMP4 included in the amplifier circuit shown in FIG.
3 is a diagram showing an equivalent circuit of FIG.
【図７】図４に示す増幅回路を構成する増幅器ＡＭＰ３
の等価回路を示す図である。7 is an amplifier AMP3 included in the amplifier circuit shown in FIG.
3 is a diagram showing an equivalent circuit of FIG.
【図８】図４に示す増幅回路を構成する増幅器ＡＭＰ２
の等価回路を示す図である。8 is an amplifier AMP2 included in the amplifier circuit shown in FIG.
3 is a diagram showing an equivalent circuit of FIG.
【図９】図４に示す増幅回路を構成する増幅器ＡＭＰ１
の等価回路を示す図である。9 is an amplifier AMP1 included in the amplifier circuit shown in FIG.
3 is a diagram showing an equivalent circuit of FIG.
【図１０】図４に示す増幅回路の制御特性を示す図であ
る。FIG. 10 is a diagram illustrating control characteristics of the amplifier circuit illustrated in FIG. 4;
【図１１】直列型増幅回路のノイズ特性を説明するため
の回路図である。FIG. 11 is a circuit diagram for explaining noise characteristics of a serial amplification circuit.
【図１２】従来の直列型２段増幅回路の回路図である。FIG. 12 is a circuit diagram of a conventional serial type two-stage amplifier circuit.
【図１３】図１２に示す増幅回路を構成する増幅器の回
路図である。FIG. 13 is a circuit diagram of an amplifier included in the amplifier circuit shown in FIG.
【図１４】直列型増幅回路の一構成例を示す回路図であ
る。FIG. 14 is a circuit diagram illustrating a configuration example of a serial amplification circuit.
【図１５】図１４に示す増幅回路の利得制御特性を示す
図である。15 is a diagram illustrating gain control characteristics of the amplifier circuit illustrated in FIG.
ＡＭＰ１，ＡＭＰ２…増幅器、Ｒ１，Ｒ２，Ｒ３，Ｒ２
１，Ｒ２２，Ｒ３１，Ｒ３２，Ｒ４１，Ｒ４２，Ｒ５，
Ｒ６，Ｒ７，Ｒ８，Ｒin1 ，Ｒin2 ，Ｒin3 ，Ｒin4 …
抵抗素子、Ｑ１，Ｑ２，Ｑ３，Ｑ２１，Ｑ２２，Ｑ２
３，Ｑ３１，Ｑ３２，Ｑ３３，Ｑ４１，Ｑ４２，Ｑ４３
…トランジスタ、Ｃ１，Ｃ２，ＣIN1 ，ＣIN2 ，Ｃin…
キャパシタ、ＶCC…電源電圧、ＧＮＤ…接地電位。AMP1, AMP2 ... Amplifier, R1, R2, R3, R2
1, R22, R31, R32, R41, R42, R5
R6, R7, R8, R in1 , R in2, R in3, R in4 ...
Resistance elements, Q1, Q2, Q3, Q21, Q22, Q2
3, Q31, Q32, Q33, Q41, Q42, Q43
... transistor, C1, C2, C IN1, C IN2, C in ...
Capacitor, V CC ... the power supply voltage, GND ... ground potential.
Claims (13)
を持つ利得制御信号を発生する利得制御信号発生回路
と、 共通の入力信号を受けて、上記利得制御信号に応じて制
御された利得で上記入力信号をそれぞれ独立に増幅し、
増幅信号を出力する少なくとも二つの増幅器と、 上記各増幅器により増幅された信号を加えた信号を出力
する加算回路と有する増幅回路。1. A gain control signal generating circuit for generating a gain control signal having a voltage level set according to a desired gain, and a gain controlled according to the gain control signal upon receiving a common input signal. Amplify each of the above input signals independently,
An amplifier circuit comprising: at least two amplifiers for outputting an amplified signal; and an adding circuit for outputting a signal obtained by adding a signal amplified by each of the amplifiers.
てそれぞれの負荷抵抗が制御され、負荷抵抗に応じて利
得が制御される請求項１記載の増幅回路。2. The amplifier circuit according to claim 1, wherein each of the amplifiers has its load resistance controlled in accordance with the gain control signal, and its gain controlled in accordance with the load resistance.
たは第２の負荷抵抗の何れかが接続され、接続されてい
る負荷抵抗に応じた利得を有する第１の増幅器と、 上記利得制御信号に応じて、上記第２の負荷抵抗または
第３の負荷抵抗の何れかが接続され、接続されている負
荷抵抗に応じた利得を有する第２の増幅器とを有し、上
記第１の増幅器に接続されている上記第２の負荷抵抗に
より増幅信号が取り出して出力される増幅回路。3. A first amplifier to which either a first load resistor or a second load resistor is connected in accordance with a gain control signal, and a first amplifier having a gain according to the connected load resistor, A second amplifier connected to one of the second load resistor and the third load resistor in accordance with the control signal and having a gain according to the connected load resistor; and An amplifier circuit for extracting and outputting an amplified signal by the second load resistor connected to the amplifier;
第１のエミッタ抵抗が接続され、コレクタに第１または
第２の負荷抵抗の何れかを利得制御信号に応じて選択す
る第１の選択回路が接続されている第１のトランジスタ
からなる第１の増幅器と、 ベースに上記入力信号が印加され、エミッタに第２のエ
ミッタ抵抗が接続され、コレクタに上記第２または第３
の負荷抵抗の何れかを上記利得制御信号に応じて選択す
る第２の選択回路が接続されている第２のトランジスタ
からなる第２の増幅器とを有し、上記第２の負荷抵抗に
より増幅信号を取り出して出力する増幅回路。4. An input signal is applied to a base, a first emitter resistor is connected to an emitter, and a first selector selects one of a first and a second load resistor to a collector according to a gain control signal. A first amplifier comprising a first transistor to which a circuit is connected; the input signal applied to a base; a second emitter resistor connected to an emitter; and a second or third resistor connected to a collector.
And a second amplifier comprising a second transistor connected to a second selection circuit for selecting any one of the load resistances according to the gain control signal. An amplifier circuit that takes out and outputs.
制御信号が印加され、コレクタが第１のコレクタ抵抗を
介して電源電圧に接続され、エミッタが上記第１のトラ
ンジスタのコレクタに接続されている第１の選択用トラ
ンジスタと、 ベースに第１のバイアス電圧が印加され、コレクタが第
２のコレクタ抵抗を介して電源電圧に接続され、エミッ
タが上記第１のトランジスタのコレクタに接続されてい
る第２の選択用トランジスタと、 上記第１と第２の選択用トランジスタのコレクタ間に接
続されている第３のコレクタ抵抗とを有する請求項４記
載の増幅回路。5. The first selection circuit, wherein the gain control signal is applied to a base, a collector is connected to a power supply voltage via a first collector resistor, and an emitter is connected to a collector of the first transistor. A first bias voltage is applied to the first selection transistor and the base, the collector is connected to the power supply voltage via the second collector resistor, and the emitter is connected to the collector of the first transistor. 5. The amplifier circuit according to claim 4, further comprising a second selection transistor, and a third collector resistor connected between collectors of said first and second selection transistors.
制御信号が印加され、コレクタが上記第１の選択回路を
構成する上記第１の選択用トランジスタのコレクタに接
続され、エミッタが上記第２のトランジスタのコレクタ
に接続されている第３の選択用トランジスタと、 ベースに第２のバイアス電圧が印加され、コレクタが第
４のコレクタ抵抗を介して電源電圧に接続され、エミッ
タが上記第２のトランジスタのコレクタに接続されてい
る第４の選択用トランジスタとを有する請求項５記載の
増幅回路。6. The second selection circuit has a base to which the gain control signal is applied, a collector connected to a collector of the first selection transistor constituting the first selection circuit, and an emitter connected to the second selection circuit. A third selection transistor connected to the collector of the second transistor; a second bias voltage applied to the base; a collector connected to the power supply voltage via a fourth collector resistor; and an emitter connected to the third transistor. 6. The amplifier circuit according to claim 5, further comprising a fourth selection transistor connected to a collector of the second transistor.
制御信号が印加され、コレクタが上記第１の選択回路を
構成する上記第１の選択用トランジスタのコレクタに接
続され、エミッタが上記第２のトランジスタのコレクタ
に接続されている第３の選択用トランジスタと、 ベースに第２のバイアス電圧が印加され、コレクタが電
源電圧に接続され、エミッタが上記第２のトランジスタ
のコレクタに接続されている第４の選択用トランジスタ
とを有する請求項５記載の増幅回路。7. The second selection circuit, wherein the gain control signal is applied to a base, a collector is connected to a collector of the first selection transistor constituting the first selection circuit, and an emitter is connected to the second selection circuit. A third selection transistor connected to the collector of the second transistor; a second bias voltage applied to the base; a collector connected to the power supply voltage; and an emitter connected to the collector of the second transistor. The amplifier circuit according to claim 5, further comprising a fourth selection transistor.
第１のエミッタ抵抗が接続され、コレクタに第１または
第２の負荷抵抗の何れかを利得制御信号に応じて選択す
る第１の選択回路が接続されている第１のトランジスタ
からなる第１の増幅器と、 ベースに上記入力信号が印加され、エミッタに第２のエ
ミッタ抵抗が接続され、コレクタに第３または第４の負
荷抵抗の何れかを上記利得制御信号に応じて選択する第
２の選択回路が接続されている第２のトランジスタから
なる第２の増幅器を一段または複数段有し、 上記第１の増幅器の上記第１の負荷抵抗と上記第２の増
幅器の上記第３の負荷抵抗との間に、第１の接続用抵抗
素子が接続され、上記第２の増幅器を複数段有すると
き、各段の増幅器の上記第３の負荷抵抗間にそれぞれ第
２の接続用抵抗素子が接続されている増幅回路。8. A first selection means for applying an input signal to a base, connecting a first emitter resistance to an emitter, and selecting one of a first and a second load resistance to a collector according to a gain control signal. A first amplifier comprising a first transistor to which a circuit is connected; the input signal applied to a base; a second emitter resistor connected to an emitter; and a collector connected to a third or fourth load resistor. One or a plurality of second amplifiers each including a second transistor to which a second selection circuit for selecting the first amplifier in accordance with the gain control signal is connected, and wherein the first load of the first amplifier is provided. When a first connection resistance element is connected between a resistor and the third load resistance of the second amplifier, and the second amplifier has a plurality of stages, the third amplifier of each stage has the third connection resistance element. Second between load resistance An amplifier circuit connected resistor elements are connected.
制御信号が印加され、コレクタが第１のコレクタ抵抗を
介して電源電圧に接続され、エミッタが上記第１のトラ
ンジスタのコレクタに接続されている第１の選択用トラ
ンジスタと、 ベースに第１のバイアス電圧が印加され、コレクタが第
２のコレクタ抵抗を介して電源電圧に接続され、エミッ
タが上記第１のトランジスタのコレクタに接続されてい
る第２の選択用トランジスタと、 上記第１と第２の選択用トランジスタのコレクタ間に接
続されている第３のコレクタ抵抗とを有する請求項８記
載の増幅回路。9. The first selection circuit, wherein the gain control signal is applied to a base, a collector is connected to a power supply voltage via a first collector resistor, and an emitter is connected to a collector of the first transistor. A first bias voltage is applied to the first selection transistor and the base, the collector is connected to the power supply voltage via the second collector resistor, and the emitter is connected to the collector of the first transistor. 9. The amplifier circuit according to claim 8, further comprising a second selection transistor, and a third collector resistor connected between collectors of said first and second selection transistors.
得制御信号が印加され、コレクタが第４のコレクタ抵抗
を介して電源電圧に接続され、さらに上記第１の接続用
抵抗素子を介して、上記第１の選択回路を構成する上記
第１の選択用トランジスタのコレクタに接続され、エミ
ッタが上記第２のトランジスタのコレクタに接続されて
いる第３の選択用トランジスタと、 ベースに第２のバイアス電圧が印加され、コレクタが第
５のコレクタ抵抗を介して電源電圧に接続され、エミッ
タが上記第２のトランジスタのコレクタに接続されてい
る第４の選択用トランジスタとを有する請求項９記載の
増幅回路。10. The second selection circuit, wherein the gain control signal is applied to a base, a collector is connected to a power supply voltage via a fourth collector resistor, and further via the first connection resistance element. A third selection transistor connected to the collector of the first selection transistor constituting the first selection circuit and having an emitter connected to the collector of the second transistor; And a fourth selection transistor having a collector connected to the power supply voltage via a fifth collector resistor, and an emitter connected to the collector of the second transistor. Amplifier circuit.
得制御信号が印加され、コレクタが第４のコレクタ抵抗
を介して電源電圧に接続され、さらに上記第２の接続用
抵抗素子を介して、他の第２の増幅回路における第２の
選択回路を構成する上記第３の選択用トランジスタのコ
レクタに接続され、エミッタが上記第２のトランジスタ
のコレクタに接続されている第３の選択用トランジスタ
と、 ベースに第２のバイアス電圧が印加され、コレクタが第
５のコレクタ抵抗を介して電源電圧に接続され、エミッ
タが上記第２のトランジスタのコレクタに接続されてい
る第４の選択用トランジスタとを有する請求項１０記載
の増幅回路。11. The second selection circuit, wherein the gain control signal is applied to a base, a collector is connected to a power supply voltage via a fourth collector resistor, and further via the second connection resistance element. A third selection transistor which is connected to the collector of the third selection transistor constituting the second selection circuit of the other second amplification circuit, and whose emitter is connected to the collector of the second transistor. A fourth selection transistor having a transistor, a second bias voltage applied to the base, a collector connected to the power supply voltage via a fifth collector resistor, and an emitter connected to the collector of the second transistor; The amplifier circuit according to claim 10, comprising:
得制御信号が印加され、コレクタが第４のコレクタ抵抗
を介して電源電圧に接続され、さらに上記第１の接続用
抵抗素子を介して、上記第１の選択回路を構成する上記
第１の選択用トランジスタのコレクタに接続され、エミ
ッタが上記第２のトランジスタのコレクタに接続されて
いる第３の選択用トランジスタと、 ベースに上記利得制御信号が印加され、コレクタが上記
電源電圧に接続され、エミッタが上記第２のトランジス
タのコレクタに接続されている第４の選択用トランジス
タとを有する請求項９記載の増幅回路。12. The second selection circuit, wherein the gain control signal is applied to a base, a collector is connected to a power supply voltage via a fourth collector resistor, and further via the first connection resistance element. A third selection transistor connected to the collector of the first selection transistor constituting the first selection circuit and having an emitter connected to the collector of the second transistor; The amplifier circuit according to claim 9, further comprising: a fourth selection transistor to which a control signal is applied, a collector connected to the power supply voltage, and an emitter connected to a collector of the second transistor.
得制御信号が印加され、コレクタが第４のコレクタ抵抗
を介して電源電圧に接続され、さらに上記第２の接続用
抵抗素子を介して、他の第２の増幅回路における第２の
選択回路を構成する上記第３の選択用トランジスタのコ
レクタに接続され、エミッタが上記第２のトランジスタ
のコレクタに接続されている第３の選択用トランジスタ
と、 ベースに上記利得制御信号が印加され、コレクタが上記
電源電圧に接続され、エミッタが上記第２のトランジス
タのコレクタに接続されている第４の選択用トランジス
タとを有する請求項１２記載の増幅回路。13. The second selection circuit, wherein the gain control signal is applied to a base, a collector is connected to a power supply voltage via a fourth collector resistor, and further via the second connection resistance element. A third selection transistor which is connected to the collector of the third selection transistor constituting the second selection circuit of the other second amplification circuit, and whose emitter is connected to the collector of the second transistor. 13. The transistor according to claim 12, further comprising a transistor, a fourth selection transistor having a base connected to the gain control signal, a collector connected to the power supply voltage, and an emitter connected to a collector of the second transistor. Amplifier circuit.
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