JP2000003859A - 集積回路の製造のためのシステムおよび集積回路を製造する方法 - Google Patents
集積回路の製造のためのシステムおよび集積回路を製造する方法Info
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
-
- H10P76/00—
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
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- G—PHYSICS
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70691—Handling of masks or workpieces
- G03F7/70733—Handling masks and workpieces, e.g. exchange of workpiece or mask, transport of workpiece or mask
- G03F7/70741—Handling masks outside exposure position, e.g. reticle libraries
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Library & Information Science (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Semiconductor Memories (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 安価でかつ半導体デバイスの検証および製造
段階での遅れを生じさせることなしに設計変更に対応す
ることが可能なＩＣの製造方法およびシステムを提供す
る。 【解決手段】 本発明による集積回路（ＩＣ）を製造す
るシステムは、（１）レティクルプリミティブのライブ
ラリ、即ちＩＣに含まれるべき回路モジュールに対応す
るパータンを含む少なくとも２つのレティクルプリミテ
ィブ、（２）回路モジュールを電気的に結合するための
相互接続導体に対応するパターンを含む相互接続レティ
クル、および（３）回路モジュールおよび相互接続導体
のリソグラフィを作るために、少なくとも２つのレティ
クルプリミティブおよび相互接続レティクルを使用する
リソグラフィ装置とを含む。
段階での遅れを生じさせることなしに設計変更に対応す
ることが可能なＩＣの製造方法およびシステムを提供す
る。 【解決手段】 本発明による集積回路（ＩＣ）を製造す
るシステムは、（１）レティクルプリミティブのライブ
ラリ、即ちＩＣに含まれるべき回路モジュールに対応す
るパータンを含む少なくとも２つのレティクルプリミテ
ィブ、（２）回路モジュールを電気的に結合するための
相互接続導体に対応するパターンを含む相互接続レティ
クル、および（３）回路モジュールおよび相互接続導体
のリソグラフィを作るために、少なくとも２つのレティ
クルプリミティブおよび相互接続レティクルを使用する
リソグラフィ装置とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造に係
り、特にレティクルプリミティブのライブラリから選択
された１つおよびカスタムメイド相互接続レティクルを
使用することにより、半導体集積回路（ＩＣ）を製造す
るシステムおよび方法に関する。
り、特にレティクルプリミティブのライブラリから選択
された１つおよびカスタムメイド相互接続レティクルを
使用することにより、半導体集積回路（ＩＣ）を製造す
るシステムおよび方法に関する。
【０００２】
【従来の技術】集積回路は、一般にそれぞれが典型的に
は数マイクロメートルのサイズの数百万個の個々の電子
デバイスとそれらの間の相互接続とを含む。結果とし
て、半導体基板上にデバイスおよび相互接続を示す複雑
なパターンを適切に製造する「物理的な」ツールはな
い。その代わりに、従来から、放射、例えば光，Ｘ線ま
たは電子ビームによりマイクロエレクトロニクス的なパ
ターニングが行われている。半導体基板上にパターンを
生成するために光学的イメージおよび感光性の膜を使用
するプロセスが、「ホトリソグラフィ」として知られて
いる。
は数マイクロメートルのサイズの数百万個の個々の電子
デバイスとそれらの間の相互接続とを含む。結果とし
て、半導体基板上にデバイスおよび相互接続を示す複雑
なパターンを適切に製造する「物理的な」ツールはな
い。その代わりに、従来から、放射、例えば光，Ｘ線ま
たは電子ビームによりマイクロエレクトロニクス的なパ
ターニングが行われている。半導体基板上にパターンを
生成するために光学的イメージおよび感光性の膜を使用
するプロセスが、「ホトリソグラフィ」として知られて
いる。
【０００３】ホトリソグラフィにおいて、ホトレジスト
の膜（感光性の膜）が、最初に基板に着けられる。そし
て、不透明な材料に所望のパターンを作られた透明なプ
レート即ち「マスク」を通して放射が投影される。得ら
れるイメージは、ホトレジストを被覆した基板上に焦点
合わせされ、マスクプレート上のイメージに対応する光
および影の領域が基板上に得られる。レジストおよび基
板の一部が除去される現像およびエッチングプロセスの
後に、マスク上のパターンに対応するパターンが基板膜
中にエッチングされる。
の膜（感光性の膜）が、最初に基板に着けられる。そし
て、不透明な材料に所望のパターンを作られた透明なプ
レート即ち「マスク」を通して放射が投影される。得ら
れるイメージは、ホトレジストを被覆した基板上に焦点
合わせされ、マスクプレート上のイメージに対応する光
および影の領域が基板上に得られる。レジストおよび基
板の一部が除去される現像およびエッチングプロセスの
後に、マスク上のパターンに対応するパターンが基板膜
中にエッチングされる。
【０００４】マイクロエレクトロニクスの初期において
は、マスタイメージ（パターン）は、肉眼で見えるオリ
ジナルから写真技術的に縮小された。所望のパターン
は、人手によりカラープラスチックシートに刻まれて、
イメージは部屋ほどの大きさの縮小カメラを使用して所
望のサイズに縮小された。この方法は、パターンジェネ
レータ、即ちデバイスのコンピュータにより生成された
技術を受け取り、それを個々のピクチャーフレームに解
析する装置により取って代わられた。そして、パターン
ジェネレータは、パターン中に各デバイスまたは相互接
続を露光させるために、例えば高強度電子ビームを使用
して、マスクプレートをスキャンし、即ちマスクプレー
ト上にパターンを書き込む。
は、マスタイメージ（パターン）は、肉眼で見えるオリ
ジナルから写真技術的に縮小された。所望のパターン
は、人手によりカラープラスチックシートに刻まれて、
イメージは部屋ほどの大きさの縮小カメラを使用して所
望のサイズに縮小された。この方法は、パターンジェネ
レータ、即ちデバイスのコンピュータにより生成された
技術を受け取り、それを個々のピクチャーフレームに解
析する装置により取って代わられた。そして、パターン
ジェネレータは、パターン中に各デバイスまたは相互接
続を露光させるために、例えば高強度電子ビームを使用
して、マスクプレートをスキャンし、即ちマスクプレー
ト上にパターンを書き込む。
【０００５】半導体デバイスは、典型的には、シリコ
ン，ポリシリコン，二酸化珪素，金属およびシリサイド
の約５０個の個々の層からなる。各層のパターンは、レ
ティクルと呼ばれるマスクに含まれる。レティクルは、
一般に、作り出すパターンの実際のサイズの１から１０
倍の大きさである。集積回路（ＩＣ）の全ての層に対応
するレティクルのグループは、デバイスシリーズと呼ば
れる。
ン，ポリシリコン，二酸化珪素，金属およびシリサイド
の約５０個の個々の層からなる。各層のパターンは、レ
ティクルと呼ばれるマスクに含まれる。レティクルは、
一般に、作り出すパターンの実際のサイズの１から１０
倍の大きさである。集積回路（ＩＣ）の全ての層に対応
するレティクルのグループは、デバイスシリーズと呼ば
れる。
【０００６】半導体ウェハ上での複雑なパターンの２点
間の形成を必要とするパターン生成プロセスは、一般に
遅いプロセスである。通常、半導体基板上に印刷される
べき複数のデバイスイメージのうちの１つのみが、パタ
ーン生成される。そして、単一のデバイスパターン、即
ちレティクルが、一般にステッパとして知られている反
復撮影用のカメラを繰り返し使用して複製されて、半導
体基板を覆うデバイスおよび相互接続のアレイが形成さ
れる。また、レティクルは、いくつかのパターンのアレ
イからなり、１回の露出において半導体ウェハ全体へ
（即ち、別のマスクへ）転写され得るパターンを含むマ
スクとは区別される。
間の形成を必要とするパターン生成プロセスは、一般に
遅いプロセスである。通常、半導体基板上に印刷される
べき複数のデバイスイメージのうちの１つのみが、パタ
ーン生成される。そして、単一のデバイスパターン、即
ちレティクルが、一般にステッパとして知られている反
復撮影用のカメラを繰り返し使用して複製されて、半導
体基板を覆うデバイスおよび相互接続のアレイが形成さ
れる。また、レティクルは、いくつかのパターンのアレ
イからなり、１回の露出において半導体ウェハ全体へ
（即ち、別のマスクへ）転写され得るパターンを含むマ
スクとは区別される。
【０００７】レティクルの製造は遅いプロセスであるば
かりでなく、高価なプロセスでもある。単一のレティク
ルのコストにデバイスシリーズ中のレティクルの数を掛
けると、単一の新しいＩＣを製造するコストになる。レ
ティクルのコストは、新しい、またはカスタムの半導体
デバイスの設計および開発の全体的コストの大きな構成
要素である。
かりでなく、高価なプロセスでもある。単一のレティク
ルのコストにデバイスシリーズ中のレティクルの数を掛
けると、単一の新しいＩＣを製造するコストになる。レ
ティクルのコストは、新しい、またはカスタムの半導体
デバイスの設計および開発の全体的コストの大きな構成
要素である。
【０００８】半導体デバイスの設計および開発の間の、
設計仕様の変更または予期しない試験結果による設計変
更は、しばしばある。設計変更は、その変更された設計
を具現化するための新たなレティクルを必要とすること
になる。これは、半導体デバイスの開発コストを増加さ
せるばかりでなく、半導体デバイスの検証および製造段
階を遅延させることにもなる。
設計仕様の変更または予期しない試験結果による設計変
更は、しばしばある。設計変更は、その変更された設計
を具現化するための新たなレティクルを必要とすること
になる。これは、半導体デバイスの開発コストを増加さ
せるばかりでなく、半導体デバイスの検証および製造段
階を遅延させることにもなる。
【０００９】
【発明が解決しようとする課題】したがって、この技術
分野において必要とされていることは、上述した問題点
を解決する改良されたＩＣの製造方法を提供することで
ある。
分野において必要とされていることは、上述した問題点
を解決する改良されたＩＣの製造方法を提供することで
ある。
【００１０】
【課題を解決するための手段】従来技術の問題点を解決
するために、本発明は、ＩＣを製造するシステムおよび
方法を提供し、かつこの方法により製造されるＩＣを提
供する。一実施形態において、このシステムは、（１）
レティクルプリミティブのライブラリ、即ちＩＣに含ま
れるべき回路モジュールに対応するパターンを含む少な
くとも２つのレティクルプリミティブ、（２）回路モジ
ュールを電気的に結合するための相互接続導体に対応す
るパターンを含む相互接続レティクル、および（３）回
路モジュールおよび相互接続導体のリソグラフを作るた
めに、少なくとも２つのレティクルプリミティブおよび
相互接続レティクルを使用するリソグラフィ装置を含
む。
するために、本発明は、ＩＣを製造するシステムおよび
方法を提供し、かつこの方法により製造されるＩＣを提
供する。一実施形態において、このシステムは、（１）
レティクルプリミティブのライブラリ、即ちＩＣに含ま
れるべき回路モジュールに対応するパターンを含む少な
くとも２つのレティクルプリミティブ、（２）回路モジ
ュールを電気的に結合するための相互接続導体に対応す
るパターンを含む相互接続レティクル、および（３）回
路モジュールおよび相互接続導体のリソグラフを作るた
めに、少なくとも２つのレティクルプリミティブおよび
相互接続レティクルを使用するリソグラフィ装置を含
む。
【００１１】したがって本発明は、頻繁に使用される回
路モジュールに対応する予め存在するレティクルのライ
ブラリを作り、１つのステップにおいていくつかの回路
モジュールをリソグラフィすることによりセミカスタム
ＩＣを生成し、かつ別個のステップにおいて回路モジュ
ール間の相互接続をリソグラフィするという広範な概念
を導入する。本発明の目的のために、「レティクルプリ
ミティブ」は、回路モジュールの形成におけるプロセス
レベルに対して使用される１組のレティクルとして定義
される。
路モジュールに対応する予め存在するレティクルのライ
ブラリを作り、１つのステップにおいていくつかの回路
モジュールをリソグラフィすることによりセミカスタム
ＩＣを生成し、かつ別個のステップにおいて回路モジュ
ール間の相互接続をリソグラフィするという広範な概念
を導入する。本発明の目的のために、「レティクルプリ
ミティブ」は、回路モジュールの形成におけるプロセス
レベルに対して使用される１組のレティクルとして定義
される。
【００１２】「回路モジュール」は、より大きな回路を
構成するための基本要素として使用され得る回路の部分
として定義される。例えば、通信のために適したセミカ
スタムＩＣは、デジタル−アナログ（Ｄ／Ａ）およびア
ナログ−デジタル（Ａ／Ｄ）コンバータ回路，フィル
タ，プロセッサおよび関連づけられたメモリバンクのよ
うな回路モジュールを使用し得る。これらの回路モジュ
ールのそれぞれに対応するレティクルプリミティブは、
別個のステップ（およびいずれの順序でも実行されるス
テップ）において、リソグラフィされかつ相互接続され
得る。
構成するための基本要素として使用され得る回路の部分
として定義される。例えば、通信のために適したセミカ
スタムＩＣは、デジタル−アナログ（Ｄ／Ａ）およびア
ナログ−デジタル（Ａ／Ｄ）コンバータ回路，フィル
タ，プロセッサおよび関連づけられたメモリバンクのよ
うな回路モジュールを使用し得る。これらの回路モジュ
ールのそれぞれに対応するレティクルプリミティブは、
別個のステップ（およびいずれの順序でも実行されるス
テップ）において、リソグラフィされかつ相互接続され
得る。
【００１３】本発明の一実施形態において、少なくとも
２つのレティクルプリミティブは、回路モジュールに対
するボンドパッドに対応するパターンを有しない。ＩＣ
上の回路モジュールは、ＩＣ自体の上の線により相互接
続され得るので、通常のボンドパッドは不必要になる。
その代わりに、はるかに小さい相互接続点がレティクル
プリミティブ上に提供され得る。
２つのレティクルプリミティブは、回路モジュールに対
するボンドパッドに対応するパターンを有しない。ＩＣ
上の回路モジュールは、ＩＣ自体の上の線により相互接
続され得るので、通常のボンドパッドは不必要になる。
その代わりに、はるかに小さい相互接続点がレティクル
プリミティブ上に提供され得る。
【００１４】本発明の一実施形態において、少なくとも
２つのレティクルプリミティブは、回路モジュールに対
して保護された駆動トランジスタに対応するパターンを
持たない。同様に、単一のＩＣ中で回路モジュールが互
いに近接しているために、従来の保護された駆動トラン
ジスタはもはや必要ではない。いくつかの場合におい
て、直接相互接続が、追加の駆動トランジスタなしにな
され得る。
２つのレティクルプリミティブは、回路モジュールに対
して保護された駆動トランジスタに対応するパターンを
持たない。同様に、単一のＩＣ中で回路モジュールが互
いに近接しているために、従来の保護された駆動トラン
ジスタはもはや必要ではない。いくつかの場合におい
て、直接相互接続が、追加の駆動トランジスタなしにな
され得る。
【００１５】本発明の一実施形態において、回路モジュ
ールは、（１）スタティックランダムアクセスメモリ
（ＳＲＡＭ）モジュール、（２）電気的に消去可能なプ
ログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）モ
ジュール、（３）フィールドプログラマブルゲートアレ
イ（ＦＰＧＡ）モジュール、（４）プログラマブルロッ
ジクアレイ（ＰＬＡ）モジュール、（５）Ｄ／Ａコンバ
ータモジュール、（６）Ａ／Ｄコンバータモジュール、
（７）デジタルシグナルプロセッサ（ＤＳＰ）モジュー
ル、（８）マイクロプロセッサモジュール、（９）マイ
クロコントローラモジュール、（１０）線形増幅器モジ
ュールおよび（１１）フィルタモジュールからなるグル
ープから選択される。
ールは、（１）スタティックランダムアクセスメモリ
（ＳＲＡＭ）モジュール、（２）電気的に消去可能なプ
ログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）モ
ジュール、（３）フィールドプログラマブルゲートアレ
イ（ＦＰＧＡ）モジュール、（４）プログラマブルロッ
ジクアレイ（ＰＬＡ）モジュール、（５）Ｄ／Ａコンバ
ータモジュール、（６）Ａ／Ｄコンバータモジュール、
（７）デジタルシグナルプロセッサ（ＤＳＰ）モジュー
ル、（８）マイクロプロセッサモジュール、（９）マイ
クロコントローラモジュール、（１０）線形増幅器モジ
ュールおよび（１１）フィルタモジュールからなるグル
ープから選択される。
【００１６】しかし、当業者は、多くの回路が周知の回
路モジュールから構成され得ることを理解するであろ
う。本発明は、全ての従来のおよび後に開発される回路
モジュールにもおよぶ。
路モジュールから構成され得ることを理解するであろ
う。本発明は、全ての従来のおよび後に開発される回路
モジュールにもおよぶ。
【００１７】本発明の一実施形態において、リソグラフ
ィ装置は、少なくとも２つのレティクルプリミティブの
それぞれを複数回の物質に曝す。したがって、レティク
ルプリミティブはウェハ上に複数のＩＣを製造するため
に、与えられたウェハの異なる場所に投射され得る。
ィ装置は、少なくとも２つのレティクルプリミティブの
それぞれを複数回の物質に曝す。したがって、レティク
ルプリミティブはウェハ上に複数のＩＣを製造するため
に、与えられたウェハの異なる場所に投射され得る。
【００１８】本発明の一実施形態において、リソグラフ
ィ装置は、最初に、回路モジュールを含むリソグラフを
作るために、少なくとも２つのレティクルプリミティブ
を使用し、これに続いて、リソグラフに相互接続導体を
追加するために相互接続レティクルを使用する。当然の
ことながら、これらの動作は、逆の順序においても、ま
たは同時にも実行され得る。
ィ装置は、最初に、回路モジュールを含むリソグラフを
作るために、少なくとも２つのレティクルプリミティブ
を使用し、これに続いて、リソグラフに相互接続導体を
追加するために相互接続レティクルを使用する。当然の
ことながら、これらの動作は、逆の順序においても、ま
たは同時にも実行され得る。
【００１９】本発明の一実施形態において、リソグラフ
ィ装置は、レティクル交換機を含み、これは、少なくと
も２つのレティクルプリミティブと相互接続レティクル
を逐次的に交換することを可能にする。これは、人手を
介することを必要とせずに、レティクルプリミティブの
自動的な取り替えを可能にする。当然のことながら、本
発明は、自動的な取り替えに限定されるものではない。
ィ装置は、レティクル交換機を含み、これは、少なくと
も２つのレティクルプリミティブと相互接続レティクル
を逐次的に交換することを可能にする。これは、人手を
介することを必要とせずに、レティクルプリミティブの
自動的な取り替えを可能にする。当然のことながら、本
発明は、自動的な取り替えに限定されるものではない。
【００２０】以上は、当業者が以下に説明する本発明の
詳細な説明をよりよく理解できるように、本発明の好ま
しい特徴および代替的な特徴をむしろ後半にそのアウト
ラインを示した。本発明の追加的な特徴は、以下に説明
され、本発明の特許請求の範囲にも記載されている。
詳細な説明をよりよく理解できるように、本発明の好ま
しい特徴および代替的な特徴をむしろ後半にそのアウト
ラインを示した。本発明の追加的な特徴は、以下に説明
され、本発明の特許請求の範囲にも記載されている。
【００２１】
【発明の実施の形態】図１において、例示的な半導体パ
ターン準備プロセス１００のブロック図が示されてい
る。プロセス１００は、回路パターンのコンピュータに
より生成された記述１１０を含み、これは例えばデザイ
ンテープまたはグラフィックコンピュータエイディドゥ
デザイン（ＣＡＤ）データであり、機械言語に変換され
ている。記述１１０は、レーザーパターンジェネレータ
または電子ビームパターンジェネレータのようなパター
ンジェネレータ１２０または露出「書き込み」システム
に提供される。
ターン準備プロセス１００のブロック図が示されてい
る。プロセス１００は、回路パターンのコンピュータに
より生成された記述１１０を含み、これは例えばデザイ
ンテープまたはグラフィックコンピュータエイディドゥ
デザイン（ＣＡＤ）データであり、機械言語に変換され
ている。記述１１０は、レーザーパターンジェネレータ
または電子ビームパターンジェネレータのようなパター
ンジェネレータ１２０または露出「書き込み」システム
に提供される。
【００２２】パターンジェネレータ１２０は、プレート
１３０をスキャンし、各エレメントをパターン中に露出
させるために光または電子ビームの方向づけられたビー
ムを使用してプレート上にパターンを書き込む。一般
に、パターンジェネレータ１２０中の穴は、全体的なパ
ターンを作るために使用されるさまざまなサイズの矩形
を生成するために変化させられる。
１３０をスキャンし、各エレメントをパターン中に露出
させるために光または電子ビームの方向づけられたビー
ムを使用してプレート上にパターンを書き込む。一般
に、パターンジェネレータ１２０中の穴は、全体的なパ
ターンを作るために使用されるさまざまなサイズの矩形
を生成するために変化させられる。
【００２３】複雑なパターンの二点間の生成を必要とす
るパターン生成プロセスは、一般に遅いプロセスであ
る。一般に、半導体基板上に印刷されるべき複数のデバ
イスイメージの１つのみが、パターン生成される。そし
て、単一のデバイスパターン即ちレティクルが、半導体
基板をカバーするデバイスのアレイを形成するために繰
り返し複製される。レティクルはいくつかのパターンの
アレイからなり、１回の露出において半導体ウェハ全体
に転写され得る（即ち別のマスクに転写され得る）パタ
ーンを含むマスクとは区別されることに注意すべきであ
る。
るパターン生成プロセスは、一般に遅いプロセスであ
る。一般に、半導体基板上に印刷されるべき複数のデバ
イスイメージの１つのみが、パターン生成される。そし
て、単一のデバイスパターン即ちレティクルが、半導体
基板をカバーするデバイスのアレイを形成するために繰
り返し複製される。レティクルはいくつかのパターンの
アレイからなり、１回の露出において半導体ウェハ全体
に転写され得る（即ち別のマスクに転写され得る）パタ
ーンを含むマスクとは区別されることに注意すべきであ
る。
【００２４】図２において、例示的なレティクル２００
アッセンブリの断面図が示されている。レティクルアッ
センブリ２００は、典型的には、光学的に透明な水晶材
料および前述したプロセスを使用してその上に形成され
るクロムのような金属のパターン（符号２２０で示され
ている）からなる基板２１０を含む。基板２１０および
そのパターンはレティクルを形成するために結合され
る。プラスチックのような材料で形成される薄膜２３０
が、レティクルの表面をきれいに保つために、レティク
ルの表面から一般に短い距離離して取り付けられる。薄
膜２３０は、レティクルの上に付着する微小な塵が露出
中に焦点が外れて、半導体ウェハ上の欠陥を生じないこ
とを補償する。
アッセンブリの断面図が示されている。レティクルアッ
センブリ２００は、典型的には、光学的に透明な水晶材
料および前述したプロセスを使用してその上に形成され
るクロムのような金属のパターン（符号２２０で示され
ている）からなる基板２１０を含む。基板２１０および
そのパターンはレティクルを形成するために結合され
る。プラスチックのような材料で形成される薄膜２３０
が、レティクルの表面をきれいに保つために、レティク
ルの表面から一般に短い距離離して取り付けられる。薄
膜２３０は、レティクルの上に付着する微小な塵が露出
中に焦点が外れて、半導体ウェハ上の欠陥を生じないこ
とを補償する。
【００２５】本発明は、例えば設計仕様の変更または予
期しない試験結果のような半導体デバイスの設計変更が
しばしば新たなレティクルを必要とし、これはコストを
かなり増大させ、新しいデバイスの製造の遅れとなり得
ることを認識してなされた。本発明は、頻繁に使用され
る回路モジュールに対応する予め存在するレティクルの
ライブラリを作り、１つのステップにおいて回路モジュ
ールのいくつかをリソグラフィすることにより半導体Ｉ
Ｃを生成し、別個のステップにおいて回路モジュール間
の相互接続をリソグラフィする（マイクロボーディング
する）概念を導入する。基本的な「ビルディングブロッ
ク」を形成するために検証済みの回路モジュールの現存
するレティクルを使用することは、新しいレティクルの
コストを排除し、かつ開発サイクルを短縮することがで
きる。
期しない試験結果のような半導体デバイスの設計変更が
しばしば新たなレティクルを必要とし、これはコストを
かなり増大させ、新しいデバイスの製造の遅れとなり得
ることを認識してなされた。本発明は、頻繁に使用され
る回路モジュールに対応する予め存在するレティクルの
ライブラリを作り、１つのステップにおいて回路モジュ
ールのいくつかをリソグラフィすることにより半導体Ｉ
Ｃを生成し、別個のステップにおいて回路モジュール間
の相互接続をリソグラフィする（マイクロボーディング
する）概念を導入する。基本的な「ビルディングブロッ
ク」を形成するために検証済みの回路モジュールの現存
するレティクルを使用することは、新しいレティクルの
コストを排除し、かつ開発サイクルを短縮することがで
きる。
【００２６】本発明を詳細に説明する前に、本発明の方
法論の概略を説明する。マイクロボードプロセス３００
の一実施形態の高レベルな概略が図３に示されている。
マイクロボードプロセス３００は、レベル１（絶縁層）
で始まり、レベルｎ（経路形成）およびレベルｎ＋１
（金属化）までの異なるプロセスシーケンスを示してい
る。
法論の概略を説明する。マイクロボードプロセス３００
の一実施形態の高レベルな概略が図３に示されている。
マイクロボードプロセス３００は、レベル１（絶縁層）
で始まり、レベルｎ（経路形成）およびレベルｎ＋１
（金属化）までの異なるプロセスシーケンスを示してい
る。
【００２７】図４において、本発明の原理を使用するマ
イクロボーディング方法論４００の一実施形態のブロッ
ク図が示されている。この例示的な実施形態において、
スタティックランダムアクセスメモリ（ＳＲＡＭ）のよ
うな標準的機能回路モジュールのレティクルプリミティ
ブを含むライブラリ４１０が、リソグラフィ装置４３０
と結合して示されている。
イクロボーディング方法論４００の一実施形態のブロッ
ク図が示されている。この例示的な実施形態において、
スタティックランダムアクセスメモリ（ＳＲＡＭ）のよ
うな標準的機能回路モジュールのレティクルプリミティ
ブを含むライブラリ４１０が、リソグラフィ装置４３０
と結合して示されている。
【００２８】当業者は、ライブラリ４１０が、好都合な
実施形態において、標準的な電気的に消去可能なプログ
ラマブルリードオンリメモリ（ＥＥＰＲＯＭ）モジュー
ル，フィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ）モジュール，プログラマブルロジックアレイ（ＰＬ
Ａ）モジュール，デジタル−アナログ（Ｄ／Ａ）コンバ
ータモジュール，アナログ−デジタル（Ａ／Ｄ）コンバ
ータモジュール，デジタルシグナルプロセッサ（ＤＳ
Ｐ）モジュール，マイクロプロセッサモジュール，マイ
クロコントローラモジュール，線形増幅器モジュールお
よびフィルタモジュールのレティクルプリミティブを含
み得ることを容易に理解するはずである。相互接続レテ
ィクル４２０も、リソグラフィ装置４３０に結合して示
されている。
実施形態において、標準的な電気的に消去可能なプログ
ラマブルリードオンリメモリ（ＥＥＰＲＯＭ）モジュー
ル，フィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ）モジュール，プログラマブルロジックアレイ（ＰＬ
Ａ）モジュール，デジタル−アナログ（Ｄ／Ａ）コンバ
ータモジュール，アナログ−デジタル（Ａ／Ｄ）コンバ
ータモジュール，デジタルシグナルプロセッサ（ＤＳ
Ｐ）モジュール，マイクロプロセッサモジュール，マイ
クロコントローラモジュール，線形増幅器モジュールお
よびフィルタモジュールのレティクルプリミティブを含
み得ることを容易に理解するはずである。相互接続レテ
ィクル４２０も、リソグラフィ装置４３０に結合して示
されている。
【００２９】好都合な実施形態において、サイズを変化
させたかつ能力を変化させた、例えば２キロバイト，４
キロバイト，８ビットまたは１６ビットの標準的な機能
モジュールのレティクルライブラリが、標準的なボンド
パッドおよび保護された駆動抵抗器に対応するパターン
を持たないレイアウトで設計され、したがって、ウェハ
面積を節約する。その代わりに、標準的な機能モジュー
ルが、モジュールを相互接続するためのより面積効率の
よい方法を提供する小規模なイントラチップデバイス能
力を有するより小さな例えば１０μｍのオーダーの経路
が提供される。
させたかつ能力を変化させた、例えば２キロバイト，４
キロバイト，８ビットまたは１６ビットの標準的な機能
モジュールのレティクルライブラリが、標準的なボンド
パッドおよび保護された駆動抵抗器に対応するパターン
を持たないレイアウトで設計され、したがって、ウェハ
面積を節約する。その代わりに、標準的な機能モジュー
ルが、モジュールを相互接続するためのより面積効率の
よい方法を提供する小規模なイントラチップデバイス能
力を有するより小さな例えば１０μｍのオーダーの経路
が提供される。
【００３０】別の実施形態において、ボンドパッド／駆
動トランジスタフレーム、またはブランインドセレクタ
ブルで、スタッカブルなパッドおよびグリッドフィーチ
ャーの水平的／垂直的な「スティック」を伴うレティク
ルの標準的なセットが、カスタムＩＣ４４０をリアルタ
イムで形成するために、リソグラフィ装置４３０におい
て通常の高速交換機と共に使用され得る。
動トランジスタフレーム、またはブランインドセレクタ
ブルで、スタッカブルなパッドおよびグリッドフィーチ
ャーの水平的／垂直的な「スティック」を伴うレティク
ルの標準的なセットが、カスタムＩＣ４４０をリアルタ
イムで形成するために、リソグラフィ装置４３０におい
て通常の高速交換機と共に使用され得る。
【００３１】標準的機能モジュール間の相互接続は、バ
ックエンドプロセスとして好ましく実行されるので、新
しいレティクル（本質的に相互接続レティクル）はほと
んど必要とされない。また、新しいレティクルはバック
エンドプロセスに対してのみ必要とされるので、電気的
に活性なデバイス層を形成するフロントエンドプロセス
は、即座に開始され、プロセスはレティクルのために必
要とされる特別なレンズを待つことなしにバックエンド
まで継続することができる。これは、相互接続段階まで
遅らされるべき最終設計に関する決定を可能にし、最少
の付随コストでの設計変更を可能にする。
ックエンドプロセスとして好ましく実行されるので、新
しいレティクル（本質的に相互接続レティクル）はほと
んど必要とされない。また、新しいレティクルはバック
エンドプロセスに対してのみ必要とされるので、電気的
に活性なデバイス層を形成するフロントエンドプロセス
は、即座に開始され、プロセスはレティクルのために必
要とされる特別なレンズを待つことなしにバックエンド
まで継続することができる。これは、相互接続段階まで
遅らされるべき最終設計に関する決定を可能にし、最少
の付随コストでの設計変更を可能にする。
【００３２】標準的な機能モジュールを使用すること
は、特に「スティッチング」およびウェハスケールイン
テグレーションに関連する製造の困難さおよびコストを
伴う新しい回路モジュールの相互接続レベルに対するデ
ザインルールを排除する。また、しばしば高価かつ要求
の厳しい機能モジュールのレティクルに対するデザイン
ルールは、すでに知られており、かつライブラリに存在
しており、その履歴および歩留まりは知られている。わ
ずかに残っているものは、より低い製造および検査コス
トおよびより低い欠陥レートを有するレベルを相互接続
する比較的粗いアドレス構造である。
は、特に「スティッチング」およびウェハスケールイン
テグレーションに関連する製造の困難さおよびコストを
伴う新しい回路モジュールの相互接続レベルに対するデ
ザインルールを排除する。また、しばしば高価かつ要求
の厳しい機能モジュールのレティクルに対するデザイン
ルールは、すでに知られており、かつライブラリに存在
しており、その履歴および歩留まりは知られている。わ
ずかに残っているものは、より低い製造および検査コス
トおよびより低い欠陥レートを有するレベルを相互接続
する比較的粗いアドレス構造である。
【００３３】新しい回路モジュールに対応するレティク
ルプリミティブが、レティクルライブラリ全体を変える
ことなしに、機能モジュールライブラリに追加すること
ができる。これは、設計および製造においてさらなる柔
軟性、より早い開発サイクルおよび低いリスクを提供す
る。回路設計者は、全く新しいレティクルセットのコス
トを必要とすることなしに、または例えばプロトタイプ
設計／パターンレイアウト／ＩＣ製造のサイクルが完了
するのを待つことなしに、その回路の機能的能力の微調
整または設計変更をすることが可能である。標準的モジ
ュールまたは相互接続は、最少のコストで交換または変
更することができる。
ルプリミティブが、レティクルライブラリ全体を変える
ことなしに、機能モジュールライブラリに追加すること
ができる。これは、設計および製造においてさらなる柔
軟性、より早い開発サイクルおよび低いリスクを提供す
る。回路設計者は、全く新しいレティクルセットのコス
トを必要とすることなしに、または例えばプロトタイプ
設計／パターンレイアウト／ＩＣ製造のサイクルが完了
するのを待つことなしに、その回路の機能的能力の微調
整または設計変更をすることが可能である。標準的モジ
ュールまたは相互接続は、最少のコストで交換または変
更することができる。
【００３４】図５Ａ，５Ｂ，５Ｃおよび５Ｄには、本発
明の原理を使用して例示的なＩＣを構成するさまざまな
段階が示されている。特に、図５Ａは、ボンドパッドフ
レーム５１５を有する半導体ウェハ５１０の例示的な区
分の一実施形態を示す。ボンドパッドフレーム５１５内
には、複数のボンドパッド（符号５２０）がある。好都
合な実施形態において、ボンドパッドフレーム５１５
は、図示しない駆動トランジスタも含む。別の好都合な
実施形態において、ボンドパッドフレーム５１５は、ブ
ラインドセレクタブルなかつスタッカブルなパッドおよ
びグリッド特徴の水平的／垂直的スティックを含む。
明の原理を使用して例示的なＩＣを構成するさまざまな
段階が示されている。特に、図５Ａは、ボンドパッドフ
レーム５１５を有する半導体ウェハ５１０の例示的な区
分の一実施形態を示す。ボンドパッドフレーム５１５内
には、複数のボンドパッド（符号５２０）がある。好都
合な実施形態において、ボンドパッドフレーム５１５
は、図示しない駆動トランジスタも含む。別の好都合な
実施形態において、ボンドパッドフレーム５１５は、ブ
ラインドセレクタブルなかつスタッカブルなパッドおよ
びグリッド特徴の水平的／垂直的スティックを含む。
【００３５】図５Ｂにおいて、第１の回路モジュール５
２５を有する半導体ウェハ５１０が示されている。この
例示的な実施形態おいて、ウェハ５１０は、ボンドパッ
ドフレーム５１５に取り囲まれた複数の経路パッド（符
号５３０）を有する第１の回路モジュール５２５を含
む。経路パッド５３０は、図示しないＩＣ内の他の回路
モジュールへの電気的接続、または電源のような他の電
気的デバイスからＩＣへの電気的接続を提供するボンド
パッド５２０への電気的接続を提供する。
２５を有する半導体ウェハ５１０が示されている。この
例示的な実施形態おいて、ウェハ５１０は、ボンドパッ
ドフレーム５１５に取り囲まれた複数の経路パッド（符
号５３０）を有する第１の回路モジュール５２５を含
む。経路パッド５３０は、図示しないＩＣ内の他の回路
モジュールへの電気的接続、または電源のような他の電
気的デバイスからＩＣへの電気的接続を提供するボンド
パッド５２０への電気的接続を提供する。
【００３６】図５Ｃには、第１および第２の回路モジュ
ール５２５，５３５を有する半導体ウェハ５１０が示さ
れている。ウェハ５１０は、それぞれが複数の経路パッ
ド５３０，５４０をそれぞれ有する第１および第２の回
路モジュール５２５，５３５を含む。第１および第２の
回路モジュール２５２，５３５は、異なるプロセスで製
造され得ることに留意すべきである。例えば、第１の回
路モジュール５２５は、電荷結合素子（ＣＣＤ）であ
り、第２の回路モジュール５３５は、フラッシュの消去
可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）
で有り得る。当業者は、本発明が特定のプロセス技術に
限定されるものではないことを容易に理解するであろ
う。
ール５２５，５３５を有する半導体ウェハ５１０が示さ
れている。ウェハ５１０は、それぞれが複数の経路パッ
ド５３０，５４０をそれぞれ有する第１および第２の回
路モジュール５２５，５３５を含む。第１および第２の
回路モジュール２５２，５３５は、異なるプロセスで製
造され得ることに留意すべきである。例えば、第１の回
路モジュール５２５は、電荷結合素子（ＣＣＤ）であ
り、第２の回路モジュール５３５は、フラッシュの消去
可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）
で有り得る。当業者は、本発明が特定のプロセス技術に
限定されるものではないことを容易に理解するであろ
う。
【００３７】図５Ｄにおいて、本発明の原理を使用して
構成されるＩＣの一実施形態が示されている。このＩＣ
は、複数の導体線（符号５５０）で互いに電気的に結合
された第１および第２の回路モジュール５２５，５３５
を含む。導体線５５０は、第１および第２の回路モジュ
ールの経路パッド５３０，５４０間を接続している。第
１および第２の回路モジュールの経路パッド５３０，５
４０は、ＩＣに他の電気デバイスへの電気的接続点を提
供するボンドパッド５２０へ導体線５５０を介して結合
されている。
構成されるＩＣの一実施形態が示されている。このＩＣ
は、複数の導体線（符号５５０）で互いに電気的に結合
された第１および第２の回路モジュール５２５，５３５
を含む。導体線５５０は、第１および第２の回路モジュ
ールの経路パッド５３０，５４０間を接続している。第
１および第２の回路モジュールの経路パッド５３０，５
４０は、ＩＣに他の電気デバイスへの電気的接続点を提
供するボンドパッド５２０へ導体線５５０を介して結合
されている。
【００３８】本発明の原理を使用するＩＣの構成を示す
図５Ａ，５Ｂ，５Ｃおよび５Ｄは、図６との関係でさら
に詳細に説明される。
図５Ａ，５Ｂ，５Ｃおよび５Ｄは、図６との関係でさら
に詳細に説明される。
【００３９】図６には、本発明により開示される原理を
使用するＩＣ製造プロセス６００の一実施形態のフロー
チャートが示されている。このＩＣ製造プロセス６００
は、ステップ６１０において始まる。
使用するＩＣ製造プロセス６００の一実施形態のフロー
チャートが示されている。このＩＣ製造プロセス６００
は、ステップ６１０において始まる。
【００４０】ステップ６２０において、ボンドパッドフ
レーム５１５のリソグラフが、通常のプロセスを使用し
て半導体ウェハ５１０上に形成される。ボンドパッドフ
レーム５１５のリソグラフが、ボンドパッド５２０およ
び／または図示しない駆動トランジスタに対応するパタ
ーンを含むレティクルで形成される。
レーム５１５のリソグラフが、通常のプロセスを使用し
て半導体ウェハ５１０上に形成される。ボンドパッドフ
レーム５１５のリソグラフが、ボンドパッド５２０およ
び／または図示しない駆動トランジスタに対応するパタ
ーンを含むレティクルで形成される。
【００４１】好都合な実施形態において、ボンドパッド
フレーム５１５のレティクルは、ボンドパッドおよび／
または駆動トランジスタを有する標準的な、即ち固定さ
れたパッケージサイズのグリットアレイである。ＩＣを
作る全ての標準的な回路モジュールレティクルが、レテ
ィクルプリミティブのライブラリから選択される。前述
したように、ライブラリに存在するレティクルは、よく
確立されかつ製造および歩留まりの履歴が検証済みの標
準的な回路モジュールのレティクルである。
フレーム５１５のレティクルは、ボンドパッドおよび／
または駆動トランジスタを有する標準的な、即ち固定さ
れたパッケージサイズのグリットアレイである。ＩＣを
作る全ての標準的な回路モジュールレティクルが、レテ
ィクルプリミティブのライブラリから選択される。前述
したように、ライブラリに存在するレティクルは、よく
確立されかつ製造および歩留まりの履歴が検証済みの標
準的な回路モジュールのレティクルである。
【００４２】選択されたレティクルを使用して、第１お
よび第２の回路モジュール５２５，５３５のリソグラフ
が、ステップ６３０において、ステッパのような通常の
リソグラフィ装置を使用して、１回に１リソグラフ、予
め堆積されたホトレジスト材料の上に形成される。この
ホトレジスト材料は、半導体ウェハ５１０上に通常のプ
ロセスを使用して堆積される。
よび第２の回路モジュール５２５，５３５のリソグラフ
が、ステップ６３０において、ステッパのような通常の
リソグラフィ装置を使用して、１回に１リソグラフ、予
め堆積されたホトレジスト材料の上に形成される。この
ホトレジスト材料は、半導体ウェハ５１０上に通常のプ
ロセスを使用して堆積される。
【００４３】他の好都合な実施形態において、複数のレ
ティクルが、一度に露出されることができ、または１つ
のレティクルが複数回の露出に曝されることができる。
本発明は、レティクルの露出を特定回数または特定のシ
ーケンスに限定するものではない。第１および第２の回
路モジュール５２５，５３５の回路パターンがウェハ５
１０上に形成された後、通常のエッチングプロセスが、
第１および第２の回路モジュール５２５，５３５を形成
するために使用される。
ティクルが、一度に露出されることができ、または１つ
のレティクルが複数回の露出に曝されることができる。
本発明は、レティクルの露出を特定回数または特定のシ
ーケンスに限定するものではない。第１および第２の回
路モジュール５２５，５３５の回路パターンがウェハ５
１０上に形成された後、通常のエッチングプロセスが、
第１および第２の回路モジュール５２５，５３５を形成
するために使用される。
【００４４】本発明のこの側面をさらに詳細に説明する
ために、図７Ａ，７Ｂ，７Ｃおよび７Ｄとの関連で以下
の例を説明する。図７Ａは、半導体ウェハ７００の例示
的な絶縁層の断面図を示す。半導体ウェハ７００（半導
体ウェハ５１０と同様のもの）は、基板７１０と、基板
７１０上に熱的に成長された典型的には二酸化珪素（Ｓ
ｉＯ2） からなるパッド酸化物層７２０とを含む。窒化
硅素の窒化物層７３０は、酸化マスクを提供するため
に、化学気相成長法（ＣＶＤ）のような通常のプロセス
を使用して、パッド酸化物層７２０の上に堆積される。
ために、図７Ａ，７Ｂ，７Ｃおよび７Ｄとの関連で以下
の例を説明する。図７Ａは、半導体ウェハ７００の例示
的な絶縁層の断面図を示す。半導体ウェハ７００（半導
体ウェハ５１０と同様のもの）は、基板７１０と、基板
７１０上に熱的に成長された典型的には二酸化珪素（Ｓ
ｉＯ2） からなるパッド酸化物層７２０とを含む。窒化
硅素の窒化物層７３０は、酸化マスクを提供するため
に、化学気相成長法（ＣＶＤ）のような通常のプロセス
を使用して、パッド酸化物層７２０の上に堆積される。
【００４５】基板７１０上の活性領域が、ホトリソグラ
フィプロセスで形成される。窒化物層７３０およびパッ
ド酸化物層７２０は、通常のプロセス、典型的にはドラ
イエッチングを使用して除去される。パッド酸化物層７
２０および窒化物層の除去の後に、ホウ素（Ｐ+）また
は砒素（ｎ+）のイオン注入が、フィールド酸化物領域
の下にチャネルストップドーピング層を形成するため
に、基板のフィールド領域になされる。そして、フィー
ルド酸化物層が、マスキング窒化物層が存在しない領域
に、例えばウェット酸化により熱的に成長させられる。
フィールド酸化物領域の形成の後に、マスキング層（パ
ッド酸化物層７２０および窒化物層７３０）が除去され
る。
フィプロセスで形成される。窒化物層７３０およびパッ
ド酸化物層７２０は、通常のプロセス、典型的にはドラ
イエッチングを使用して除去される。パッド酸化物層７
２０および窒化物層の除去の後に、ホウ素（Ｐ+）また
は砒素（ｎ+）のイオン注入が、フィールド酸化物領域
の下にチャネルストップドーピング層を形成するため
に、基板のフィールド領域になされる。そして、フィー
ルド酸化物層が、マスキング窒化物層が存在しない領域
に、例えばウェット酸化により熱的に成長させられる。
フィールド酸化物領域の形成の後に、マスキング層（パ
ッド酸化物層７２０および窒化物層７３０）が除去され
る。
【００４６】図７Ｂには、半導体７００の例示的なゲー
ト層（別個には参照されない）の断面図が示されてい
る。活性デバイス層としても知られるゲート層は、第１
および第２のゲート７４０，７４５間の電気的絶縁を提
供する複数のフィールド酸化物領域（符号７３５）を含
む。この例示的な実施形態において、第１および第２の
ゲート７４０，７４５は、第１および第２の回路モジュ
ール５２５，５３５に類似する異なる回路モジュール、
即ちＳＲＡＭおよびＤＳＰ回路モジュールのようなデバ
イスのゲートに対応する。
ト層（別個には参照されない）の断面図が示されてい
る。活性デバイス層としても知られるゲート層は、第１
および第２のゲート７４０，７４５間の電気的絶縁を提
供する複数のフィールド酸化物領域（符号７３５）を含
む。この例示的な実施形態において、第１および第２の
ゲート７４０，７４５は、第１および第２の回路モジュ
ール５２５，５３５に類似する異なる回路モジュール、
即ちＳＲＡＭおよびＤＳＰ回路モジュールのようなデバ
イスのゲートに対応する。
【００４７】第１および第２のゲート７４０，７４５は
第１および第２のゲート酸化膜７５０，７５５の上にそ
れぞれ通常のプロセスを使用して形成される。第１およ
び第２のゲート７４０，７４５のパターニングにおい
て、現存する検証された設計のレティクルが使用され
る。例えば、第１のゲート７４０は、ＳＲＡＭデバイス
セットのゲート層レティクルを使用してパターン化さ
れ、第２のゲート７４５は、ＤＳＰレティクルセットの
ゲート層レティクルを使用してパターン化される。
第１および第２のゲート酸化膜７５０，７５５の上にそ
れぞれ通常のプロセスを使用して形成される。第１およ
び第２のゲート７４０，７４５のパターニングにおい
て、現存する検証された設計のレティクルが使用され
る。例えば、第１のゲート７４０は、ＳＲＡＭデバイス
セットのゲート層レティクルを使用してパターン化さ
れ、第２のゲート７４５は、ＤＳＰレティクルセットの
ゲート層レティクルを使用してパターン化される。
【００４８】図７Ｃには、複数のコンタクト開口７５５
を有する半導体７００の例示的な断面図を有する。ゲー
ト層の形成の後に、堆積された酸化物で有り得る第１の
誘電体層７６０が、ゲート層の上に形成される。コンタ
クト開口７５５、即ちウィンドウのパターンが図示しな
いホトレジストの上に、前述したＳＲＡＭおよびＤＳＰ
レティクルセットの各コンタクト開口層レティクルを使
用して形成される。ホトレジストは、第１の誘電体層７
６０の上に堆積されたものである。そして、ホトレジス
トは、通常のプロセスを使用して現像されかつ除去され
る。コンタクト開口７５５は、反応イオンエッチングの
ような通常の方法で、第１の誘電体層７６０を貫通して
形成される。
を有する半導体７００の例示的な断面図を有する。ゲー
ト層の形成の後に、堆積された酸化物で有り得る第１の
誘電体層７６０が、ゲート層の上に形成される。コンタ
クト開口７５５、即ちウィンドウのパターンが図示しな
いホトレジストの上に、前述したＳＲＡＭおよびＤＳＰ
レティクルセットの各コンタクト開口層レティクルを使
用して形成される。ホトレジストは、第１の誘電体層７
６０の上に堆積されたものである。そして、ホトレジス
トは、通常のプロセスを使用して現像されかつ除去され
る。コンタクト開口７５５は、反応イオンエッチングの
ような通常の方法で、第１の誘電体層７６０を貫通して
形成される。
【００４９】図７Ｄには、第１の相互接続層７７５を含
む半導体７００の例示的な断面図が示されている。コン
タクト開口７５５の形成の後に、アルミニウムのような
相互接続金属７６５が、第１および第２のゲート７４
０，７４５に半導体７００の他の部分への電気的接続を
与えるために、コンタクト開口７５５に堆積される。第
２の誘電体層７７５は、第１の誘電体層７６０およびコ
ンタクト開口７５５の上に堆積される。
む半導体７００の例示的な断面図が示されている。コン
タクト開口７５５の形成の後に、アルミニウムのような
相互接続金属７６５が、第１および第２のゲート７４
０，７４５に半導体７００の他の部分への電気的接続を
与えるために、コンタクト開口７５５に堆積される。第
２の誘電体層７７５は、第１の誘電体層７６０およびコ
ンタクト開口７５５の上に堆積される。
【００５０】コンタクト開口７５５と同じようにして、
複数の経路７７０がＳＲＡＭおよびＤＳＰレティクルセ
ットの各第１の相互接続層レティクルを使用して、第２
の誘電体層７７５にパターン化されかつ形成される。こ
のプロセスは、全てのＳＲＡＭおよびＤＳＰ回路モジュ
ールの層が形成されるまで繰り返される。
複数の経路７７０がＳＲＡＭおよびＤＳＰレティクルセ
ットの各第１の相互接続層レティクルを使用して、第２
の誘電体層７７５にパターン化されかつ形成される。こ
のプロセスは、全てのＳＲＡＭおよびＤＳＰ回路モジュ
ールの層が形成されるまで繰り返される。
【００５１】図６において、本発明が説明を容易にする
ために半導体デバイスのわずかな数の層の形成との関連
で説明されたことに留意すべきである。当業者は、ＳＲ
ＡＭのような半導体デバイスが、例えば２０個のレティ
クルのデバイスセットを必要とする可能性があることに
気がついている。第１および第２の回路モジュール５２
５，５３５は、それらの各レティクルセットにおいて異
なる数のレティクルを有する可能性があることに留意す
べきである。
ために半導体デバイスのわずかな数の層の形成との関連
で説明されたことに留意すべきである。当業者は、ＳＲ
ＡＭのような半導体デバイスが、例えば２０個のレティ
クルのデバイスセットを必要とする可能性があることに
気がついている。第１および第２の回路モジュール５２
５，５３５は、それらの各レティクルセットにおいて異
なる数のレティクルを有する可能性があることに留意す
べきである。
【００５２】また、異なる層において、第１および第２
の回路モジュール５２５，５３５の製造プロセスまたは
デバイス構造に依存して、レティクルパターンの１回の
みのリソグラフが形成され得る。例えば、第１の回路モ
ジュール５２５は２０個のレティクルのセットを必要と
し、第２の回路モジュールは、３５個のレティクルのセ
ットを必要とする可能性がある。ステップ６２０および
６３０は、典型的には回路の全ての層が完成するまで繰
り返される。第１および第２の回路モジュール５２５，
５３５の形成の後に、プロセス６００はステップ６４０
に進む。
の回路モジュール５２５，５３５の製造プロセスまたは
デバイス構造に依存して、レティクルパターンの１回の
みのリソグラフが形成され得る。例えば、第１の回路モ
ジュール５２５は２０個のレティクルのセットを必要と
し、第２の回路モジュールは、３５個のレティクルのセ
ットを必要とする可能性がある。ステップ６２０および
６３０は、典型的には回路の全ての層が完成するまで繰
り返される。第１および第２の回路モジュール５２５，
５３５の形成の後に、プロセス６００はステップ６４０
に進む。
【００５３】ステップ６４０において、誘電体層が、テ
トラエチルオーソシリケート（ＴＥＯＳ）の低圧化学気
相成長法（ＣＶＤ）のような通常のプロセスおよび材料
を使用して、第１および第２の回路モジュール５２５，
５３５のうえに形成される。そして、経路は、通常のパ
ターニングおよびエッチングプロセスを使用して誘電体
層に形成されて、第１および第２の回路モジュールの経
路パッド５３０，５４０のそれぞれへかつボンドパッド
フレームのボンドパッド５２０へ導電パスを提供する。
トラエチルオーソシリケート（ＴＥＯＳ）の低圧化学気
相成長法（ＣＶＤ）のような通常のプロセスおよび材料
を使用して、第１および第２の回路モジュール５２５，
５３５のうえに形成される。そして、経路は、通常のパ
ターニングおよびエッチングプロセスを使用して誘電体
層に形成されて、第１および第２の回路モジュールの経
路パッド５３０，５４０のそれぞれへかつボンドパッド
フレームのボンドパッド５２０へ導電パスを提供する。
【００５４】そして、相互接続レティクルが、通常のプ
ロセスを使用して、誘電体層の上に堆積されたホトレジ
スト材料の上に露出される。ホトレジストの現像の後
に、レジスト材料は、ウェハ５１０上に相互接続パター
ンを形成するために、通常のエッチングプロセスを使用
して除去される。そして、アルミニウムのような導電性
材料が、導電線５５０を形成するために、物理気相成長
法（ＰＶＤ）のような通常のプロセスを使用してウェハ
上に堆積される。
ロセスを使用して、誘電体層の上に堆積されたホトレジ
スト材料の上に露出される。ホトレジストの現像の後
に、レジスト材料は、ウェハ５１０上に相互接続パター
ンを形成するために、通常のエッチングプロセスを使用
して除去される。そして、アルミニウムのような導電性
材料が、導電線５５０を形成するために、物理気相成長
法（ＰＶＤ）のような通常のプロセスを使用してウェハ
上に堆積される。
【００５５】当業者には、複数の相互接続層が通常半導
体デバイスに必要とされ、したがってステップ６４０は
全ての相互接続レベルが形成されるまで繰り返されるこ
とが明かである。好都合な実施形態において、相互接続
レティクルが必要とされないことがあることも留意され
るべきである。導体線５５０に対応する相互接続は第１
および第２の回路モジュール５２５，５３５のレティク
ルパターンの一部分であり得る。
体デバイスに必要とされ、したがってステップ６４０は
全ての相互接続レベルが形成されるまで繰り返されるこ
とが明かである。好都合な実施形態において、相互接続
レティクルが必要とされないことがあることも留意され
るべきである。導体線５５０に対応する相互接続は第１
および第２の回路モジュール５２５，５３５のレティク
ルパターンの一部分であり得る。
【００５６】別の実施形態において、リソグラフィ装置
は、第１および第２のモジュール５２５，５３５および
導体線５５０のレティクルが人手の介在なしに逐次的に
交換されることを可能にするレティクル交換機を含む。
導体線５５０の形成の後に、プロセス６００はステップ
６５０において終了する。
は、第１および第２のモジュール５２５，５３５および
導体線５５０のレティクルが人手の介在なしに逐次的に
交換されることを可能にするレティクル交換機を含む。
導体線５５０の形成の後に、プロセス６００はステップ
６５０において終了する。
【００５７】本発明は、設計と製造との間の非常に高速
なサイクルタイムを提供する。基本的な所望の機能能力
を具現化するウェハプロセスが、レティクル設計，レイ
アウト，レンズ形成および検証を待つことなしに初め得
る。また、例えば１７から２９個のレティクルのレティ
クルセットの全てではなく、ほんの数個のバックエンド
プロセスレティクルが、ほとんどの新しい設計のために
作られることが必要とされるだけである。複雑で、高価
かつ設計の検知から最も傷つき易い機能回路モジュール
が、すでに検証され、適格とされかつ製造されている。
なサイクルタイムを提供する。基本的な所望の機能能力
を具現化するウェハプロセスが、レティクル設計，レイ
アウト，レンズ形成および検証を待つことなしに初め得
る。また、例えば１７から２９個のレティクルのレティ
クルセットの全てではなく、ほんの数個のバックエンド
プロセスレティクルが、ほとんどの新しい設計のために
作られることが必要とされるだけである。複雑で、高価
かつ設計の検知から最も傷つき易い機能回路モジュール
が、すでに検証され、適格とされかつ製造されている。
【００５８】数少ないレティクルが機能検証のために作
られる必要があり、かつ必要な場合にカスタムレティク
ルのセット全体が、性能が検証されたときに後日作られ
得る。また、プロトタイプにおける設計変更が、相互接
続レティクルのみが修正されるだけで全体の新しいレテ
ィクルセットのコストを必要とすることなしに、評価の
後に行うことができる。検証された設計における特徴づ
けられた、的確とされたかつ標準的な機能のライブラリ
が、回路設計者に利用可能となる。
られる必要があり、かつ必要な場合にカスタムレティク
ルのセット全体が、性能が検証されたときに後日作られ
得る。また、プロトタイプにおける設計変更が、相互接
続レティクルのみが修正されるだけで全体の新しいレテ
ィクルセットのコストを必要とすることなしに、評価の
後に行うことができる。検証された設計における特徴づ
けられた、的確とされたかつ標準的な機能のライブラリ
が、回路設計者に利用可能となる。
【００５９】以上のことから、本発明が、ＩＣの製造の
ためのシステムおよび方法、そしてその方法により製造
されたＩＣを提供することが明かとなる。このシステム
は（１）レティクルプリミティブのライブラリ、即ちＩ
Ｃ中に含まれるべき回路モジュールに対応するパターン
を含む２つ以上のレティクルプリミティブ、（２）回路
モジュールを電気的に結合するための相互接続導体に対
応するパターンを含む相互接続レティクル、および
（３）回路モジュールおよび相互接続導体のリソグラフ
を作るために、少なくとも２つのレティクルプリミティ
ブおよび相互接続レティクルを使用するリソグラフィ装
置を含む。
ためのシステムおよび方法、そしてその方法により製造
されたＩＣを提供することが明かとなる。このシステム
は（１）レティクルプリミティブのライブラリ、即ちＩ
Ｃ中に含まれるべき回路モジュールに対応するパターン
を含む２つ以上のレティクルプリミティブ、（２）回路
モジュールを電気的に結合するための相互接続導体に対
応するパターンを含む相互接続レティクル、および
（３）回路モジュールおよび相互接続導体のリソグラフ
を作るために、少なくとも２つのレティクルプリミティ
ブおよび相互接続レティクルを使用するリソグラフィ装
置を含む。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
大きなコストを生じることなしに、かつ半導体デバイス
の検証および製造段階での遅れを生じさせることなしに
設計変更に対応することが可能なＩＣの製造方法および
システムを提供することができる。
大きなコストを生じることなしに、かつ半導体デバイス
の検証および製造段階での遅れを生じさせることなしに
設計変更に対応することが可能なＩＣの製造方法および
システムを提供することができる。
【図１】半導体パターンを準備するプロセスを例示的に
示すブロック図
示すブロック図
【図２】例示的なレティクルアッセンブリを示す断面図
【図３】マイクロボードプロセスの一実施形態を示す高
レベル概略図
レベル概略図
【図４】本発明の原理を使用するマイクロボーディング
方法論の一実施形態を示すブロック図
方法論の一実施形態を示すブロック図
【図５】Ａ ボンドパッドフレームを有する半導体ウェ
ハの例示的な部分の一実施形態を示す図 Ｂ 第１の回路モジュールを有する半導体ウェハを示す
図 Ｃ 第１および第２の回路モジュールを有する半導体ウ
ェハを示す図 Ｄ 本発明の原理を使用して構成されるＩＣの一実施形
態を示す図
ハの例示的な部分の一実施形態を示す図 Ｂ 第１の回路モジュールを有する半導体ウェハを示す
図 Ｃ 第１および第２の回路モジュールを有する半導体ウ
ェハを示す図 Ｄ 本発明の原理を使用して構成されるＩＣの一実施形
態を示す図
【図６】本発明の原理を使用するＩＣ製造プロセスの一
実施形態を示すフローチャート
実施形態を示すフローチャート
【図７】Ａ 半導体ウェハの例示的な絶縁層を示す断面
図 Ｂ 図７Ａの半導体の例示的なゲート層を示す断面図 Ｃ 複数のコンタクト開口を有する図７Ａの半導体の断
面図 Ｄ 第１の相互接続層を含む図７Ａの半導体の断面図
図 Ｂ 図７Ａの半導体の例示的なゲート層を示す断面図 Ｃ 複数のコンタクト開口を有する図７Ａの半導体の断
面図 Ｄ 第１の相互接続層を含む図７Ａの半導体の断面図
４１０ レティクルプリミティブライブラリ ４２０ 相互接続レティクル ４３０ リソグラフィ装置 ４４０ 集積回路（ＩＣ）
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (31)
- 【請求項１】 レティクルプリミティブのライブラリ、
即ち集積回路（ＩＣ）に含まれるべき回路モジュールに
対応するパターンを含む少なくとも２つのレティクルプ
リミティブと、 前記回路モジュールを電気的に結合するための相互接続
導体に対応するパターンを含む相互接続レティクルと、 前記回路モジュールおよび前記相互接続導体のリソグラ
フを作るために、前記少なくとも２つのレティクルプリ
ミティブおよび前記相互接続レティクルを使用するリソ
グラフィ装置とを有することを特徴とする集積回路の製
造のためのシステム。 - 【請求項２】 ボンドパッドフレームに対応するパター
ンを含む少なくとも１つのレティクルをさらに含むこと
を特徴とする請求項１記載のシステム。 - 【請求項３】 前記少なくとも２つのレティクルプリミ
ティブが、前記回路モジュールのためのボンドパッドに
対応するパターンを有しないことを特徴とする請求項１
記載のシステム。 - 【請求項４】 前記少なくとも２つのレティクルプリミ
ティブが、前記回路モジュールのための保護された駆動
トランジスタに対応するパターンを有しないことを特徴
とする請求項１記載のシステム。 - 【請求項５】 前記回路モジュールが、 スタティックランダムアクセスメモリ（ＳＲＡＭ）モジ
ュール，電気的に消去可能なプログラマブルリードオン
リメモリ（ＥＥＰＲＯＭ）モジュール，フィールドプロ
グラマブルゲートアレイ（ＦＰＧＡ）モジュール，プロ
グラマブルロジックアレイ（ＰＬＡ）モジュール，デジ
タル−アナログ（Ｄ／Ａ）コンバータモジュール，アナ
ログ−デジタル（Ａ／Ｄ）コンバータモジュール，デジ
タルシグナルプロセッサ（ＤＳＰ）モジュール，マイク
ロプロセッサモジュール，マイクロコントローラモジュ
ール，線形増幅器モジュール，およびフィルタモジュー
ルからなるグループから選択されることを特徴とする請
求項１記載のシステム。 - 【請求項６】 前記リソグラフィ装置が、前記少なくと
も２つのレティクルプリミティブのそれぞれを複数回の
露出に曝すことを特徴とする請求項１記載のシステム。 - 【請求項７】 前記リソグラフィ装置が、最初に前記回
路モジュールを含むリソグラフィを作るために、前記少
なくとも２つのレティクルプリミティブを使用し、次に
前記相互接続導体を前記リソグラフィに追加するため
に、前記相互接続レティクルを使用することを特徴とす
る請求項１記載のシステム。 - 【請求項８】 前記リソグラフィ装置が、前記少なくと
も２つのレティクルプリミティブと前記相互接続レティ
クルを逐次的に交換することを可能にするレティクル交
換機を含むことを特徴とする請求項１記載のシステム。 - 【請求項９】 レティクルプリミティブのライブラリか
ら、集積回路（ＩＣ）に含まれるべき回路モジュールに
対応するパターンを含む少なくとも２つのレティクルプ
リミティブを選択するステップと、 前記回路モジュールのリソグラフを作るために、前記少
なくとも２つのレティクルプリミティブを第１回目に使
用するステップと、 前記ＩＣを形成するように前記回路モジュールが共動す
ることを可能にする相互接続導体のリソグラフを作るた
めに、前記回路モジュールを電気的に結合するための相
互接続導体に対応するパターンを含む相互接続レティク
ルを第２回目に使用するステップとを有することを特徴
とする集積回路を製造する方法。 - 【請求項１０】 ボンドパッドフレームに対応するパタ
ーンを含む少なくとも１つのレティクルを使用するステ
ップをさらに有することを特徴とする請求項９記載の方
法。 - 【請求項１１】 前記少なくとも２つのレティクルプリ
ミティブが、前記回路モジュールのためのボンドパッド
に対応するパターンを有しないことを特徴とする請求項
９記載の方法。 - 【請求項１２】 前記少なくとも２つのレティクルプリ
ミティブが、前記回路モジュールのための保護された駆
動トランジスタに対応するパターンを有しないことを特
徴とする請求項９記載の方法。 - 【請求項１３】 前記回路モジュールが、 スタティックランダムアクセスメモリ（ＳＲＡＭ）モジ
ュール，電気的に消去可能なプログラマブルリードオン
リメモリ（ＥＥＰＲＯＭ）モジュール，フィールドプロ
グラマブルゲートアレイ（ＦＰＧＡ）モジュール，プロ
グラマブルロジックアレイ（ＰＬＡ）モジュール，デジ
タル−アナログ（Ｄ／Ａ）コンバータモジュール，アナ
ログ−デジタル（Ａ／Ｄ）コンバータモジュール，デジ
タルシグナルプロセッサ（ＤＳＰ）モジュール，マイク
ロプロセッサモジュール，マイクロコントローラモジュ
ール，線形増幅器モジュール，およびフィルタモジュー
ルからなるグループから選択されることを特徴とする請
求項９記載の方法。 - 【請求項１４】 所定のウェハ上に前記ＩＣを複数作る
ために、前記の使用するステップを繰り返すステップを
さらに含むことを特徴とする請求項９記載の方法。 - 【請求項１５】 前記第１のレティクルを使用するステ
ップが、前記第２のレティクルを使用するステップの前
に行われることを特徴とする請求項９記載の方法。 - 【請求項１６】 前記リソグラフィ装置が、レティクル
交換機を含み、前記方法が、前記第１および第２のレテ
ィクルを自動的に交換するステップをさらに含むことを
特徴とする請求項９記載の方法。 - 【請求項１７】 レティクルプリミティブのライブラリ
から、集積回路（ＩＣ）に含まれるべき回路モジュール
に対応するパターンを含む少なくとも２つのレティクル
プリミティブを選択するステップと、 前記回路モジュールのリソグラフを作るために、前記少
なくとも２つのレティクルプリミティブを第１回目に使
用するステップと、 前記ＩＣを形成するように前記回路モジュールが共動す
ることを可能にする相互接続導体のリソグラフを作るた
めに、前記回路モジュールを電気的に結合するための相
互接続導体に対応するパターンを含む相互接続レティク
ルを第２回目に使用するステップとを有することを特徴
とするプロセスにより製造される集積回路。 - 【請求項１８】 ボンドパッドフレームに対応するパタ
ーンを含む少なくとも１つのレティクルを使用するステ
ップをさらに有することを特徴とする請求項１７記載の
集積回路。 - 【請求項１９】 前記少なくとも２つのレティクルプリ
ミティブが、前記回路モジュールのためのボンドパッド
に対応するパターンを有しないことを特徴とする請求項
１７記載の集積回路。 - 【請求項２０】 前記少なくとも２つのレティクルプリ
ミティブが、前記回路モジュールのための保護された駆
動トランジスタに対応するパターンを有しないことを特
徴とする請求項１７記載の集積回路。 - 【請求項２１】 前記回路モジュールが、 スタティックランダムアクセスメモリ（ＳＲＡＭ）モジ
ュール，電気的に消去可能なプログラマブルリードオン
リメモリ（ＥＥＰＲＯＭ）モジュール，フィールドプロ
グラマブルゲートアレイ（ＦＰＧＡ）モジュール，プロ
グラマブルロジックアレイ（ＰＬＡ）モジュール，デジ
タル−アナログ（Ｄ／Ａ）コンバータモジュール，アナ
ログ−デジタル（Ａ／Ｄ）コンバータモジュール，デジ
タルシグナルプロセッサ（ＤＳＰ）モジュール，マイク
ロプロセッサモジュール，マイクロコントローラモジュ
ール，線形増幅器モジュール，およびフィルタモジュー
ルからなるグループから選択されることを特徴とする請
求項１７記載の集積回路。 - 【請求項２２】 所定のウェハ上に前記ＩＣを複数作る
ために、前記の使用するステップを繰り返すステップを
さらに含むことを特徴とする請求項１７記載の集積回
路。 - 【請求項２３】 前記第１のレティクルを使用するステ
ップが、前記第２のレティクルを使用するステップの前
に行われることを特徴とする請求項１７記載の集積回
路。 - 【請求項２４】 前記リソグラフィ装置が、レティクル
交換機を含み、前記方法が、前記第１および第２のレテ
ィクルを自動的に交換するステップをさらに含むことを
特徴とする請求項１７記載の集積回路。 - 【請求項２５】 （ａ） ウェハ上にボンドパッドフレ
ームのリソグラフを作るために、ボンドパッドフレーム
に対応するパターンを含む少なくとも１つのレティクル
を使用するステップと、 （ｂ） レティクルプリミティブのライブラリから集積
回路（ＩＣ）に含まれるべき回路モジュールに対応する
パターンを含む少なくとも２つのレティクルプリミティ
ブを選択するステップと、 （ｃ） 前記少なくとも２つのレティクルプリミティブ
を、前記ウェハ上に前記回路モジュールのリソグラフを
作るために、第１回目に使用するステップと、 （ｄ） 前記ＩＣを形成するために前記回路モジュール
が共動することを可能にするように、前記ウェハ上に相
互接続導体のリソグラフを作るために、前記回路モジュ
ールを電気的に結合するための相互接続導体に対応する
パターンを含む相互接続レティクルを第２回目に使用す
るステップと、 （ｅ） 前記ウェハ上に前記ＩＣを複数個作るために、
前記ステップ（ｃ）および（ｄ）を繰り返すステップと
を有し、 前記少なくとも２つのレティクルプリミティブは、前記
回路モジュールのためのボンドパッドおよび保護された
駆動トランジスタに対応するパターンを有しないことを
特徴とするプロセスにより製造された集積回路。 - 【請求項２６】 前記ステップ（ｃ）中のレティクルプ
リミティブが、前記回路モジュールのゲート層パターン
を含むことを特徴とする請求項２５記載の集積回路。 - 【請求項２７】 前記ステップ（ｃ）中のレティクルプ
リミティブが、前記回路モジュールのコンタクト開口層
パターンを含むことを特徴とする請求項２５記載の集積
回路。 - 【請求項２８】 前記ステップ（ｃ）中のレティクルプ
リミティブが、前記回路モジュールの第１の相互接続層
パターンを含むことを特徴とする請求項２５記載の集積
回路。 - 【請求項２９】 前記回路モジュールが、 スタティックランダムアクセスメモリ（ＳＲＡＭ）モジ
ュール，電気的に消去可能なプログラマブルリードオン
リメモリ（ＥＥＰＲＯＭ）モジュール，フィールドプロ
グラマブルゲートアレイ（ＦＰＧＡ）モジュール，プロ
グラマブルロジックアレイ（ＰＬＡ）モジュール，デジ
タル−アナログ（Ｄ／Ａ）コンバータモジュール，アナ
ログ−デジタル（Ａ／Ｄ）コンバータモジュール，デジ
タルシグナルプロセッサ（ＤＳＰ）モジュール，マイク
ロプロセッサモジュール，マイクロコントローラモジュ
ール，線形増幅器モジュール，およびフィルタモジュー
ルからなるグループから選択されることを特徴とする請
求項２５記載の集積回路。 - 【請求項３０】 前記第１のレティクルを使用するステ
ップが、前記第２のレティクルを使用するステップの前
に行われることを特徴とする請求項２５記載の集積回
路。 - 【請求項３１】 前記リソグラフィ装置が、レティクル
交換機を含み、前記方法が、前記第１および第２のレテ
ィクルを自動的に交換するステップをさらに含むことを
特徴とする請求項２５記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/082,924 US6192290B1 (en) | 1998-05-21 | 1998-05-21 | System and method of manufacturing semicustom integrated circuits using reticle primitives from a library and interconnect reticles |
| US09/082924 | 1998-05-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000003859A true JP2000003859A (ja) | 2000-01-07 |
Family
ID=22174329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13917999A Pending JP2000003859A (ja) | 1998-05-21 | 1999-05-19 | 集積回路の製造のためのシステムおよび集積回路を製造する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6192290B1 (ja) |
| EP (1) | EP0959501A3 (ja) |
| JP (1) | JP2000003859A (ja) |
| KR (1) | KR100312354B1 (ja) |
| CN (1) | CN1236988A (ja) |
| TW (1) | TW470999B (ja) |
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| JP4109944B2 (ja) | 2002-09-20 | 2008-07-02 | キヤノン株式会社 | 固体撮像装置の製造方法 |
| DE10324502B3 (de) * | 2003-05-26 | 2005-04-21 | Infineon Technologies Ag | Photomaske, sowie Verfahren zur Herstellung von Halbleiter-Bauelementen |
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1998
- 1998-05-21 US US09/082,924 patent/US6192290B1/en not_active Expired - Lifetime
-
1999
- 1999-03-25 TW TW088104691A patent/TW470999B/zh not_active IP Right Cessation
- 1999-05-10 EP EP99303641A patent/EP0959501A3/en not_active Ceased
- 1999-05-19 JP JP13917999A patent/JP2000003859A/ja active Pending
- 1999-05-19 CN CN99106762A patent/CN1236988A/zh active Pending
- 1999-05-20 KR KR1019990018209A patent/KR100312354B1/ko not_active Expired - Fee Related
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|---|---|
| EP0959501A3 (en) | 2004-02-04 |
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| CN1236988A (zh) | 1999-12-01 |
| US6192290B1 (en) | 2001-02-20 |
| TW470999B (en) | 2002-01-01 |
| KR100312354B1 (ko) | 2001-11-03 |
| KR19990088432A (ko) | 1999-12-27 |
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