JP2000099390A

JP2000099390A - Ｃｐｕおよびそれを備えたメモリ制御システム

Info

Publication number: JP2000099390A
Application number: JP10263446A
Authority: JP
Inventors: Toshiyuki Maekawa; 俊行前川
Original assignee: Digital Electronics Corp
Current assignee: Schneider Electric Japan Holdings Ltd
Priority date: 1998-09-17
Filing date: 1998-09-17
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】高速ＣＰＵの低速デバイスに対するアクセス
においてリードアクセスの後にライトアクセスが続く場
合のアクセス速度の低下および両アクセス間でのデータ
の衝突を防止する。【解決手段】リードアクセス信号ＲＤおよびライトア
クセス信号ＷＴのＨレベルの期間が重複する間のＮＡＮ
Ｄゲート１２の反転出力でＪＫフリップフロップ（ＪＫ
−ＦＦ）１４をセットする。カウンタ１５は、信号ＲＷ
^*でリセットされるとクロックＣＬＫのクロック数をカ
ウントする。メモリマネージメントユニット１１では、
次のライトアクセスで書き込まれるデータのアドレスに
対応する遅延値（クロック数）をレジスタＩＤＬ₁〜Ｉ
ＤＬ_nから取り出す。コンパレータ１６は、遅延値とカ
ウント値とが一致するとＪＫ−ＦＦ１４をリセットす
る。ＪＫ−ＦＦ１４の反転出力によって次のアクセスを
指示するアクセス制御信号ＮＸＴＡＣＳをＡＮＤゲート
１７にて遅延させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低速デバイスに対
するアクセスに好適な高速のＣＰＵおよびそれを備えた
メモリ制御システムに関するものである。

【０００２】

【従来の技術】ＣＰＵ(Central Processing Unit) の周
辺回路としては、一般に、Ｉ／Ｏ、メモリ等の回路が設
けられ、これらとＣＰＵとの間でデータの授受が行われ
る。近年のＣＰＵの高速化に伴って、周辺回路も高速動
作が望まれるが、ＣＰＵの周辺回路として使用するＩＣ
の動作速度が、そのＣＰＵの動作速度に対応しない場合
がある。例えば、Ｉ／Ｏの場合、高速動作するＩＣが一
般にはほとんど市販されていないので、所望のＩＣを得
ようとすると、ＡＳＩＣ(Application SpecificIntegra
ted Circuit) 等によって開発したり、高速対応のＩ／
Ｏボードを用いたりする必要があり、コストや開発時間
がかさむという不都合がある。

【０００３】他に、メモリＩＣにもフラッシュＲＯＭの
ように動作速度が遅いものがある。ＥＥＰＲＯＭ(Elect
rically Erasable and Programable ROM) の一種である
フラッシュＲＯＭは、データを電気的に一括してまたは
数１０Ｋバイトを１単位として消去することができる
が、一般にＳＲＡＭやＤＲＡＭに比べて動作速度が遅
い。

【０００４】ここで、図６に示すように、高速のＣＰＵ
５１に上記のＩ／ＯやフラッシュＲＯＭのような低速デ
バイス５２を直接接続した構成の動作について説明す
る。

【０００５】図７に示すように、リードアクセスにおい
ては、ＣＥ^*（チップイネーブル）端子（^*はローアク
ティブであることを表す）および出力イネーブル端子Ｏ
Ｅ^*（出力イネーブル）端子（図示せず）がともにＬレ
ベルである間に低速デバイス５２へのアクセスが可能で
ある。そして、アドレス信号が出力されてからＣＥ^*端
子およびＯＥ^*端子がともにＨレベルになるまでの間が
アクセス期間ｔ_ACNとなる。

【０００６】低速デバイス５２は、応答が遅いので、Ｃ
Ｅ^*端子およびＯＥ^*端子がともにＬレベルになってし
ばらくしてからＣＰＵバス（データバス）５３にデータ
を出力し、ＣＥ^*端子およびＯＥ^*端子がともにＨレベ
ルになってから出力ディセーブル期間ｔ_OZの最後に出力
をハイインピーダンスにする。したがって、ＲＥＡＤＹ
^*端子の論理レベルを図示するようなタイミングでＬレ
ベルに変化させることによってＣＰＵ５１のリード処理
を遅らせる必要がある。そして、ＣＰＵ５１は、アクセ
ス期間ｔ_ACNにおけるリードデータが有効である期間
に、ＣＰＵバス５３におけるデータを取り込む。

【０００７】ところが、その後にライトアクセスが続く
場合、出力ディセーブル期間ｔ_OZが長引くと、ＣＰＵバ
ス５３にリードデータが存在しているにも関わらず、ラ
イトデータがＣＰＵ５１からＣＰＵバス５３に出力され
る。このため、ＣＰＵバス５３において両データが衝突
し、さらに、両データの極性が異なる場合は、ショート
状態となってＣＰＵ５１がダメージを受けることにな
る。

【０００８】このように、高速のＣＰＵ５１に低速デバ
イス５２を直接接続することは困難であるため、従来、
次のようなインターフェース回路を用いてＣＰＵ５１の
アクセスを制御していた。

【０００９】この例では、図８に示すように、上記の低
速デバイス５２としてフラッシュＲＯＭ５４を用いてい
る。フラッシュＲＯＭ５４は、前述のように、データを
電気的にチップで一括して、または数１０Ｋバイトを１
単位として消去することができる。

【００１０】ＣＰＵ５１とフラッシュＲＯＭ５４との間
には、双方向でデータ転送を行うバッファ５５が設けら
れている。バッファ５５は、ＣＰＵバス５３を介してＣ
ＰＵ５１と接続され、低速バス５６を介してフラッシュ
ＲＯＭ５４と接続されている。このバッファ５５は、Ｃ
ＰＵ５１によってデータ転送の方向が切り替えられ、制
御回路５７によって出力が制御される。また、バッファ
５５の出力がハイインピーダンスになるまでの時間がフ
ラッシュＲＯＭ５４のそれに比べて十分短い。

【００１１】制御回路５７は、ＣＰＵ５１のウェイト制
御、フラッシュＲＯＭ５４の動作制御等を行う。また、
ＣＰＵ５１は、ＣＰＵバス５３を介してＳＲＡＭ等の高
速メモリ５８と直接接続されている。

【００１２】このように構成されるシステムの動作を説
明する。

【００１３】図９に示すように、リードアクセス時に
は、フラッシュＲＯＭ５４は、ＣＥ^*端子およびＯＥ^*
端子がともにＬレベルになってしばらくしてから低速バ
ス５６にリードデータを出力する。バッファ５５は、制
御回路５７から出力される出力制御信号ＢＣＯＮ^*がＬ
レベルのとき、上記のリードデータをＣＰＵバス５３に
転送する。このリードデータは、バッファ５５を通過す
るため、やや遅れてＣＰＵバス５３に転送される。そし
て、ＣＰＵ５１は、アクセス期間ｔ_ACNにバッファ５５
による遅延時間ｔ_BFが加算されたアクセス期間ｔ_ACNNに
おけるリードデータが有効である期間に、ＣＰＵバス５
３におけるデータを取り込む。

【００１４】リードアクセスに続くライトアクセス時の
初期段階においては、まだ、フラッシュＲＯＭ５４の出
力がハイインピーダンスになっていないので、不確定で
はあるがリードデータが低速バス５６に出力されてい
る。そして、ＣＰＵ５１がライトデータをＣＰＵバス５
３に出力するが、このとき、出力制御信号ＢＣＯＮ^*が
Ｈレベルであるので、バッファ５５によるデータ転送は
停止している。その後、出力制御信号ＢＣＯＮ^*がＬレ
ベルに変わると、バッファ５５がＣＰＵバス５３からの
ライトデータを低速バス５６に転送する。このときのア
クセス期間ｔ_ACNNは、アクセス期間ｔ_ACNにバッファに
よる遅延時間ｔ_BFとライトアドレスの出力開始からフラ
ッシュＲＯＭ５４の出力がハイインピーダンスになるま
での期間ｔ_OZNとが加算された値になる。

【００１５】このように、バッファ５５を介してフラッ
シュＲＯＭ５４に対するリードアクセスおよびライトア
クセスを制御することによって、バスにおける両データ
の衝突を防止することができる。

【００１６】

【発明が解決しようとする課題】ところが、上記の構成
では、リードデータおよびライトデータがバッファ５５
を通過することによって、データ転送に遅延（遅延時間
ｔ_BF）が生じるので、アクセスが遅くなるという不都合
がある。しかも、フラッシュＲＯＭ５４を連続的にアク
セスするページモードでリードアクセスを行う場合、各
リードアクセス毎にバッファ５５による遅延が生じるの
で、その遅延が累積してアクセスが非常に遅くなる。

【００１７】また、低速デバイス（フラッシュＲＯＭ）
が複数設けられる場合、低速デバイス毎にバッファ５５
を設ける必要があり、回路構成が複雑にならざるをえな
い。このため、部品点数が増加し、システムのコスト上
昇および各部品の実装面積の増大を招くという不都合が
ある。

【００１８】本発明は、上記の事情に鑑みてなされたも
のであって、データの衝突およびアクセス速度の低下を
生じさせることなくＣＰＵと低速デバイスとを直接接続
できる構成を提供することを目的としている。

【００１９】

【課題を解決するための手段】本発明のＣＰＵは、上記
の課題を解決するために、低速デバイスのアクセス空間
を規定するアクセス規定値を低速デバイス毎に設定する
とともに、ＣＰＵが上記低速デバイスに対してリードア
クセスに続いてライトアクセスを行うときに、そのライ
トアクセスを遅延させる時間を表す遅延値を上記アクセ
ス規定値とともに設定するアクセス空間規定手段と、上
記低速デバイスに対するアクセスがリードアクセスに続
くライトアクセスであることを上記ＣＰＵが認識する
と、アクセスされるアドレス空間に対応する上記遅延値
に基づいてライトアクセスを遅延させる遅延制御手段と
を備えていることを特徴としている。アクセス空間規定
手段は、近年、ＣＰＵ内に設けられることが多くなって
きたメモリマネージメントユニットなどのアクセス空間
を規定する機能を有する回路を利用してもよい。

【００２０】上記の構成では、リードアクセスからライ
トアクセスに移行する際に、ＣＰＵがリードアクセスに
続くライトアクセスを（ハードウェア的に）認識する
と、アクセスされるアドレス空間に対応する遅延値が、
遅延制御手段によってアクセス空間規定手段から取り出
される。そして、その遅延値に基づいてライトアクセス
が遅延する。これにより、リードアクセスの後にライト
アクセスが続く場合に、両アクセス間でのデータの衝突
を防止することができる。また、ライトアクセスを遅延
させるためのインターフェース回路をＣＰＵと低速デバ
イスとの間に設ける必要がないので、部品点数を削減す
ることができる。

【００２１】本発明のメモリ制御システムは、上記の課
題を解決するために、請求項１に記載の上記ＣＰＵと、
連続的にアクセスすることが可能なページモードで動作
する半導体メモリ回路を上記低速デバイスとして備えて
いることを特徴としている。

【００２２】この構成では、ページモードで動作しうる
半導体メモリ回路に対して前述のようなアクセスを適用
するので、ページモードによって連続的にリードアクセ
スを行う場合、アクセス速度をより一層高めることがで
きる。具体的には、最終のリードアクセスを除く各リー
ドアクセスにおいては、ライトアクセスが続かないの
で、通常にＣＰＵとリードデータの受け渡しを行い、最
終のリードアクセスのみ、請求項１のＣＰＵを用いた場
合と同様のアクセスが行われる。それゆえ、最終のリー
ドアクセスにおける遅延が生じるだけで、リードアクセ
ス全体ではアクセス時間の増大が大幅に抑えられる。

【００２３】

【発明の実施の形態】本発明の実施の一形態について図
１ないし図５に基づいて説明すれば、以下の通りであ
る。

【００２４】本実施の形態に係るメモリ制御システム
は、図３に示すように、ＣＰＵ１、フラッシュＲＯＭ２
および高速メモリ３を備えている。ＣＰＵ１は、データ
バスとしてのＣＰＵバス４を介して、フラッシュＲＯＭ
２、高速メモリ３等と直接接続されている。

【００２５】低速デバイスとしてのフラッシュＲＯＭ２
は、前述のように、電気的にデータの消去が可能なＲＯ
Ｍであって、一般にＳＲＡＭやＤＲＡＭに比べて動作速
度が遅い。また、このフラッシュＲＯＭ２は、連続的な
アクセスに対して連続的（高速）にデータの読み出しお
よび書き込みを行う、いわゆるページモードで動作する
ことが可能である。一方、高速メモリ３は、ＳＲＡＭ、
ＤＲＡＭ等から構成されており、高速のＣＰＵ１と直接
接続されても、アクセス速度の低下といった支障を来さ
ない程度の高速動作が可能なメモリである。

【００２６】なお、ここでいう低速デバイスとは、ＣＰ
Ｕ１のアクセスに応答できないようなアクセス速度の低
いデバイスである。また、本メモリ制御システムは、図
示しないが、低速デバイスとしてのＩ／Ｏを備えてお
り、このＩ／ＯもＣＰＵバス５を介してＣＰＵ１に接続
されている。

【００２７】ＣＰＵ１は、図１に示すように、メモリマ
ネージメントユニット（以降、ＭＭＵと称する）１１お
よびこのＭＭＵ１１を含むアクセス制御回路を内蔵して
いる。

【００２８】一般のＭＭＵは、ＣＰＵのアドレス空間
（アクセス空間）よりも大きいメモリ空間が必要な場
合、アドレス空間を拡張することによって、そのような
大きいメモリ空間を管理する（使い分ける）ために設け
られている。アドレス空間の拡張は、大容量メモリの番
地の指定に不足する上位アドレスをレジスタ等の出力で
補うことによってなされる。

【００２９】具体的には、例えば、メモリ空間をいくつ
かのセグメントに分割するとともに、それらのセグメン
トの上位アドレスに割り当てられるビット数のレジスタ
を各セグメントに対応するＩ／Ｏ空間に配置し、これら
のレジスタの出力をＣＰＵのＩ／Ｏ命令に基づいて切り
替えることによって拡張されたアドレスの番地を切り替
える。また、ＣＰＵの論理アドレス（仮想アドレス）を
拡張された物理アドレスに変換するために、両アドレス
をテーブルの形式で対応付ける手法もある。このよう
に、ＭＭＵは、Ｉ／Ｏ空間毎にメモリ空間を規定するこ
とができる。

【００３０】本実施の形態で用いるＭＭＵ１１も上記の
ような機能を備えており、例えば、メモリ空間における
各メモリセグメント毎に論理アドレスとそれに対応する
物理アドレスを規定するためのページＰ₁〜Ｐ_nを備え
ている。また、アクセス空間規定手段としてのＭＭＵ１
１は、ページＰ₁〜Ｐ_nの各々にレジスタＩＤＬ₁〜Ｉ
ＤＬ_nが付加されている。レジスタＩＤＬ₁〜ＩＤＬ_n
は、ＣＰＵ１がフラッシュＲＯＭ２に対してリードアク
セスに続いてライトアクセスを行うときに、そのライト
アクセスを遅延させる時間を表す遅延値を、例えば遅延
時間に相当するクロック数として設定している。したが
って、同種のアクセス（リードアクセスまたはライトア
クセス）が連続する場合は、ライトアクセスを遅延させ
る必要がないので、そのアクセスに対応するレジスタＩ
ＤＬ_i（ｉ＝１〜ｎ）に設定されるクロック数は０であ
る。

【００３１】なお、本実施の形態では、論理アドレスに
遅延値（後述するクロックＣＬＫのクロック数）を対応
付けることができればよいので、このような機能を有し
ておれば、ＭＭＵ１１のようにアドレス変換の機能を有
するユニット以外の構成を用いてもよい。例えば、ＭＭ
Ｕ１１を必要としない場合、図２に示すように、レジス
タＩＤＬ₁〜ＩＤＬ_nのそれぞれと対になり、論理アド
レス（アドレス空間）を規定するレジスタＳＰＣ₁〜Ｓ
ＰＣ_nをＣＰＵ１に設けても上記の構成と同様の効果を
得ることができる。

【００３２】ただし、近年、ＭＭＵを内蔵する高速ＣＰ
Ｕが普及しており、そのようなＭＭＵを上記のように利
用することによって、大きな変更を加えることなく、容
易に本発明の目的を達成することができる。

【００３３】アクセス制御回路は、上記のＭＭＵ１１以
外に、ＮＡＮＤゲート１２、インバータ１３、ＪＫフリ
ップフロップ１４、カウンタ１５、コンパレータ１６お
よびＡＮＤゲート１７を備えている。これらの論理回路
からなる論理回路部１８は、遅延制御手段としての機能
を備えている。

【００３４】ＮＡＮＤゲート１２には、リードアクセス
信号ＲＤおよびライトアクセス信号ＷＴが入力される。
リードアクセス信号ＲＤは、現在のアクセスがリードア
クセスであることをＨレベルで示す信号であり、ライト
アクセス信号ＷＴは、現在のアクセスがライトアクセス
であることをＨレベルで示す信号である。両アクセス信
号ＲＤ・ＷＴは、ともにＣＰＵ１内部で発生する信号で
ある。また、リードアクセスの次にライトアクセスが続
く場合、図４に示すように、両アクセス信号ＲＤ・ＷＴ
は、それぞれＨレベルの期間が重複する。これによっ
て、両アクセス信号ＲＤ・ＷＴが重複する期間におい
て、ＮＡＮＤゲート１２は、リードアクセスの次にライ
トアクセスが続くことを示すＬレベルのリード−ライト
信号ＲＷ^*を出力する。

【００３５】リード−ライト信号ＲＷ^*は、インバータ
１３で反転されてＪＫフリップフロップ１４のＪ端子お
よびカウンタ１５のＲ（リセット）端子に入力される。
すると、ＪＫフリップフロップ１４がセットされるの
で、Ｑ^*端子の出力がＨレベルからＬレベルに変わる。
一方、４ビットバイナリカウンタであるカウンタ１５
は、リード−ライト信号ＲＷ^*によってリセットされる
と、外部からＣＰＵ１に供給されるクロックＣＬＫのク
ロック数をカウントする。カウンタ１５から出力される
４ビットのカウントデータは、コンパレータ１６に与え
られる。

【００３６】ＭＭＵ１においては、次のライトアクセス
において書き込まれるデータのアドレスに対応する遅延
値（クロック数）が、レジスタＩＤＬ₁〜ＩＤＬ_nのい
ずれかより取り出されてコンパレータ１６に与えられ
る。コンパレータ１６は、遅延値のデータと順次入力さ
れる前記のカウントデータとを比較し、両者が一致した
ときにＥＱ端子から一致検出信号（Ｈレベル）を出力
し、ＪＫフリップフロップ１４のＫ端子に与える。これ
によって、ＪＫフリップフロップ１４がリセットされる
ので、Ｑ^*端子の出力がＬレベルからＨレベルに変わ
る。

【００３７】ＡＮＤゲート１７には、そのＱ^*端子から
の反転出力信号と、次のアクセスの開始を指示するため
のアクセス制御信号ＮＸＴＡＣＳとが入力される。この
アクセス制御信号ＮＸＴＡＣＳは、ＣＰＵ１に上記のよ
うなアクセス制御回路が設けられていない構成において
は、ＣＰＵ１内部で発生して、破線で示すように、その
ままＣＰＵ１の外部に出力される。ところが、本アクセ
ス制御回路が設けられたＣＰＵ１においては、反転出力
信号が所定クロック数の期間ＴだけＬレベルになってい
るので、このアクセス制御信号ＮＸＴＡＣＳは、ＡＮＤ
ゲート１７を通過することによって、遅延したアクセス
制御信号ＮＸＴＡＣＳ′として出力される。

【００３８】なお、ＪＫフリップフロップ１４のＲ（リ
セット）端子に入力されるリセット信号ＲＳＴ^*は、通
常、電源投入時等のイニシャライズを行う必要があると
きにＣＰＵ１内部で発生する。

【００３９】ここで、リードアクセスの後にライトアク
セスが続く場合の本メモリ制御システムの動作を説明す
る。

【００４０】図５に示すように、リードアクセスにおい
ては、前述の従来の構成（図６および図７参照）と同様
に、ＣＥ^*端子および端子ＯＥ^*端子（図示せず）がと
もにＬレベルである間にフラッシュＲＯＭ２へのアクセ
スが可能である。ＣＥ^*（ＯＥ^*）端子がＬレベルに変
わってアクセス期間ｔ_ACNが終了すると、フラッシュＲ
ＯＭ２は、応答が遅いので、ＣＥ^*端子（ＯＥ^*）端子
がＬレベルになってしばらくしてからＣＰＵバス４にデ
ータを出力する。すると、ＣＰＵ１は、アクセス期間ｔ
_ACNの終了直前に、ＲＥＡＤＹ^*端子の論理レベルがＬ
レベルである間にＣＰＵバス４におけるデータを取り込
む。

【００４１】そして、リードアクセスの後に続くライト
アクセスが前述のように遅延するので、ＣＰＵバス４に
は、出力ディセーブル期間ｔ_OZの最後にフラッシュＲＯ
Ｍ２の出力がハイインピーダンスになってから、ＣＰＵ
１よりライトデータが出力される（図５に実線にて示
す）。したがって、ＣＰＵバス４において、図５に破線
にて示すようなリードデータとライトデータとの衝突が
生じることはない。

【００４２】本実施の形態では、前述のように、アクセ
ス制御回路によって、リードアクセスの後にライトアク
セスが続く場合のみ、そのライトアクセスの開始を遅延
させることによって、リードアクセスとライトデータと
の衝突を防止することができる。また、アクセス制御回
路がＣＰＵ１の内部に設けられることによって、バッフ
ァを介してＣＰＵと低速デバイスとの間でデータの授受
を行う従来の構成（図８参照）に比べて部品点数を削減
することができる。これによって、メモリ制御システム
の低コスト化および実装面積の縮小化を図ることができ
る。

【００４３】本実施の形態において、アクセス制御回路
によるライトアクセスの遅延時間は、必要最小限に抑え
られるので、アクセス速度を遅くとも上記の従来の構成
（図８参照）と同程度にすることができる。また、ペー
ジモードによってリードアクセスを連続して行った後に
ライトアクセスを行う場合、最後のリードアクセスとそ
れに続くライトアクセスとの間で、前述のように、ライ
トアクセスを遅延させるので、アクセス全体の遅延を最
小限に止めることができる。それゆえ、バッファを用い
た上記の従来の構成のように、各リードアクセス毎にバ
ッファによる遅延が累積されるという不都合を解消する
ことができる。

【００４４】なお、本実施の形態においては、ＣＰＵ１
によるアクセスをフラッシュＲＯＭ２についてのみ説明
したが、本発明はこれに限らずＣＰＵ１によってＩ／Ｏ
をアクセス場合も同様の効果が得られる。ただし、Ｉ／
Ｏはメモリではないので、ページモードを適用すること
はできないし、ＭＭＵ１１を利用することもできない。

【００４５】

【発明の効果】以上のように、本発明に係るＣＰＵは、
低速デバイスのアクセス空間を規定するアクセス規定値
を低速デバイス毎に設定するとともに、ＣＰＵが上記低
速デバイスに対してリードアクセスに続いてライトアク
セスを行うときに、そのライトアクセスを遅延させる時
間を表す遅延値を上記アクセス規定値とともに設定する
アクセス空間規定手段と、上記低速デバイスに対するア
クセスがリードアクセスに続くライトアクセスであるこ
とを上記ＣＰＵが認識すると、アクセスされるアドレス
空間に対応する上記遅延値に基づいて書き込みのアクセ
スを遅延させる遅延制御手段とを備えている構成であ
る。

【００４６】これにより、リードアクセスの後にライト
アクセスが続く場合に、両アクセス間でのデータの衝突
を防止することができる。また、ライトアクセスを遅延
させるためのインターフェース回路をＣＰＵと低速デバ
イスとの間に設ける必要がないので、部品点数を削減す
ることができる。

【００４７】したがって、ＣＰＵの低速デバイスに対す
るアクセスの高速性および信頼性を向上させるととも
に、部品点数の大幅な削減を図ることができるという効
果を奏する。

【００４８】本発明に係るメモリ制御システムは、請求
項１に係る上記ＣＰＵと、連続的にアクセスすることが
可能なページモードで動作する半導体メモリ回路を上記
低速デバイスとして備えている構成である。

【００４９】これにより、最終のリードアクセスのみ、
前記のＣＰＵを用いた場合と同様のアクセスが行われる
ので、リードアクセス時間全体に含まれる遅延を従来の
構成に比べて大幅に短縮することができる。したがっ
て、前記のＣＰＵと同様、ＣＰＵの低速デバイスに対す
るアクセスの高速性および信頼性を向上させることがで
きるだけでなく、低速の半導体メモリ回路のページモー
ドによるアクセス速度を大幅に向上させることができる
という効果を併せて奏する。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係るメモリ制御システ
ムの構成を示すブロック図である。

【図２】上記メモリ制御システムにおけるＣＰＵに内蔵
されるアクセス制御回路の構成を示す論理回路図であ
る。

【図３】上記アクセス制御回路におけるＭＭＵの代わり
に設けられるレジスタの構成を示すブロック図である。

【図４】上記アクセス制御回路の動作を示すタイムチャ
ートである。

【図５】上記メモリ制御システムの動作を示すタイムチ
ャートである。

【図６】従来のＣＰＵシステムの構成を示すブロック図
である。

【図７】図６のＣＰＵシステムの動作を示すタイムチャ
ートである。

【図８】従来の他のＣＰＵシステムの構成を示すブロッ
ク図である。

【図９】図８のＣＰＵシステムの動作を示すタイムチャ
ートである。

【符号の説明】

１ＣＰＵ２フラッシュＲＯＭ（低速デバイス、半導体メモリ
回路）１１ＭＭＵ（アクセス空間規定手段）１８論理回路部（遅延制御手段）

Claims

【特許請求の範囲】

【請求項１】低速デバイスのアクセス空間を規定するア
クセス規定値を低速デバイス毎に設定するとともに、Ｃ
ＰＵが上記低速デバイスに対してリードアクセスに続い
てライトアクセスを行うときに、そのライトアクセスを
遅延させる時間を表す遅延値を上記アクセス規定値とと
もに設定するアクセス空間規定手段と、上記低速デバイスに対するアクセスがリードアクセスに
続くライトアクセスであることを上記ＣＰＵが認識する
と、アクセスされるアドレス空間に対応する上記遅延値
に基づいて書き込みのアクセスを遅延させる遅延制御手
段とを備えていることを特徴とするＣＰＵ。
【請求項２】請求項１に記載の上記ＣＰＵと、連続的にアクセスすることが可能なページモードで動作
する半導体メモリ回路を上記低速デバイスとして備えて
いることを特徴とするメモリ制御システム。