JP2000091856A - アナログ・バッファ回路及び信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 比較的大きな入／出力範囲を持つ改良したア
ナログ・バッファ回路及び信号処理装置を提供する。 【解決手段】 バイアス回路と、n-入力段と、p-入力段
と、および出力電圧信号を生成し、入力電圧範囲の上端
部分及び下端部分においても、出力電圧信号が入力電圧
信号の変化に迅速且つ正確に応答するよう構成され動作
するプッシュプル出力段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ・バッフ
ァ回路（以下、アナログ・バッファと略称する）、その
アナログ・バッファ回路を有する信号処理回路及びアナ
ログ・バッファ回路の制御方法に関するものである。特
に、本発明は、性能特性の改良および消費電力の低減の
ためプッシュ・プル出力段を備えたラージ・スイング入／
出力アナログ・バッファに関するものである。本発明の
ラージ・スイング入／出力アナログ・バッファは、例えば
スキャナーや他の画像装置等を含む、種々の信号処理装
置で使用されるように設計されている。

【０００２】

【技術の技術】アナログ・バッファ回路はアナログ回路
設計において広く利用されている。 このようなバッフ
ァは通常高い入力インピーダンスおよび低い出力インピ
ーダンスを持ち、高速で大きなドライブ機能を有する。
バッファは、入力信号をトラッキングする出力信号を出
力するのに用いられる。

【０００３】図 1 にこのような従来のアナログ・バッフ
ァ(参照番号 11 で表わす)を示す。アナログ・バッファ
11 はバイアス回路や出力段以外に n-入力段および p-
入力段を持つ。2 つの電圧源 VDD および VSS でこれら
の回路に電力を供給してもよい。あるいは VSS を接地
し、VDD のみを用いてもよい。

【０００４】n-入力段には対になった NMOS 入力トラン
ジスタ N1 および N2 が含まれ、それぞれ入力電圧信号
INN および INP を入力する。n-入力段にはさらに 2
つのPMOS 負荷トランジスタ P3 および P4 が含まれ、
それらは電流ミラー構成に結合されている。電流源トラ
ンジスタ N5 はバイアス回路のトランジスタ N6 と電流
ミラー構成になるように接続されている。参照電流 (IR
EF) が N6 のドレーンに供給され、N6 と電流ミラー接
続した N5 に電流を誘起する。

【０００５】バイアス回路には、N6 の他に、N6 と電流
ミラーを形成するトランジスタ N7および 第三のトラン
ジスタ P8 があり、P8 のゲートとドレーンは接続され
N7のドレーンに接続されている。P8 のゲートとドレー
ンはまた p-入力段の電流源トランジスタ P9 のゲート
に接続され、電流ミラーを形成する。この接続のためP8
の電流は P9 の電流を誘起し p-入力段のソース電流を
供給する。

【０００６】p-入力段はさらに対になった PMOS 入力ト
ランジスタ P10 および P11 を含み、それぞれ入力電圧
信号 INN および INP を入力する。さらに 2 つの NMOS
負荷トランジスタ N12 および N13 が電流ミラー構成
に結合されている。

【０００７】n-入力段 および p-入力段はそれぞれ電圧
信号 OUTPPX および OUTNNX を生成する。OUTPPX はト
ランジスタ P14 のゲートに入力し、OUTNNX は N16 の
ゲートに入力する。これら 2 つのトランジスタは共同
してアナログ・バッファ 11 の出力段を構成する。OUTPP
X および OUTNNX を生じるノードはそれぞれコンデンサ
C1 および C2 を経由して 2 つの出力トランジスタの共
通ドレーン接続に結合されている。この共通ドレーン接
続も出力ノードを形成し、そこから出力電圧信号OUTP
が出力される。

【０００８】

【発明が解決しようとする課題】アナログ・バッファ動
作では、電圧信号 OUTP が生成される出力ノードは入力
電圧信号 INN が入力するノードに接続され双方向駆動
電流が得られるようになっている。このためバッファ 1
1 は負荷容量(最大 5pF)の充電・放電に対し比較的速い
セトリング時間（settling time）が得られる。この場
合 INP は入力信号である。 しかし、電圧 OUTPPX お
よび OUTNNX が生成されるノードは浮いているため、こ
れらの電圧は大きな範囲で変動する。このため、OUTNNX
がゲートに入力する NMOS トランジスタ N16 は INP
が比較的高いとき（すなわち VDD に近いとき）完全に
オンになり、また、OUTPPX がゲートに入力する PMOS
トランジスタ P14 は INP が比較的低いとき（すなわち
VSS に近いとき）完全にオンになる。 これにより、出
力範囲が制限され、OUTP は電圧範囲の上部端および下
部端で INP に十分追従しなくなり、さらにバッファ 11
の駆動能力も低くなる。これはまた、バッファ 11 が
アイドル状態(すなわち、入力信号の入力なし)のときで
も電源から大きな直流電流を取り出す原因になってい
る。

【０００９】したがって前述した問題を解決するのが本
発明の目的である。

【００１０】比較的大きな入／出力範囲を持つ改良した
アナログ・バッファを提供するのも本発明の目的であ
る。

【００１１】入力電圧範囲の上端部分および下端部分に
おいても入力信号に忠実に従う出力信号を出力するラー
ジ・スイング入／出力アナログ・バッファを提供するのも
本発明の目的である。

【００１２】通常動作においては電源から小さな直流電
流のみを消費し、パワーダウン・モードでは最小の電流
のみを消費するプッシュプル出力段を持つラージ・スイ
ング入／出力アナログ・バッファを提供するのも本発明
の目的である。

【００１３】

【課題を解決するための手段】好ましくは n-入力段と
p-入力段から成る入力段、およびプッシュプル出力段を
含むアナログ・バッファが提供される。n-入力段には対
になった入力 NMOS トランジスタがあり、これらトラン
ジスタは入力電圧信号を入力し、また互いに結合し合っ
て第 1 の電圧制御信号が生成されるノードを形成す
る。p-入力段には対になった入力 PMOS トランジスタが
あり、これらトランジスタも入力電圧信号を入力し、ま
た互いに結合し合って第 2 の電圧制御信号が生成され
るノードを形成する。また、プッシュプル出力段は出力
電圧信号を出力し、この出力電圧が入力電圧信号に迅速
かつ正確に応答できるような構成を持ちそのように動作
する。

【００１４】プッシュプル出力段には MOS トランジス
タのグループ複数個と対になった出力トランジスタが備
えられている。出力トランジスタの 1 つは PMOS タイ
プで第 3 の電圧制御信号でバイアスされ、もう 1 つの
トランジスタは NMOS タイプで第 4 の電圧制御信号で
バイアスされている。これら出力トランジスタは共通ド
レーン接続を持ち、そこに出力電圧信号が生成される出
力ノードを形成している。PMOS トランジスタからなる
第 1 のグループの 1 つのトランジスタは第 1の制御信
号に応答し、このグループは入力信号の増加に応答して
出力信号を増加させる。また、NMOS トランジスタから
なる第 2 のグループの 1 つのトランジスタは第 2 の
制御信号に応答し、このグループは入力信号の減少に応
答して出力信号を減少させる。PMOS トランジスタおよ
び NMOS トランジスタからなる MOS トランジスタの第
3 のグループは入力信号範囲の比較的上端部分における
入力信号の増加に応答して出力信号を増加させるのを助
ける。さらに、PMOS トランジスタおよび NMOS トラン
ジスタからなる MOS トランジスタの第 4 のグループは
入力信号範囲の比較的下端部分における入力信号の減少
に応答して出力信号を減少させるのを助ける。

【００１５】以下の説明およびクレームならびに添付の
図を参照することにより、本発明のより完全な理解が得
られ、他の目的および成果が明らかになるであろう。

【００１６】

【発明の実施の形態】本発明の好ましい実施例に従った
ラージ・スイング入／出力アナログ・バッファ21 の回路
図を図 2 に示す。図 2 から分かるようにアナログ・バ
ッファ 21 は4 つの部分よりできている。それらは、そ
れぞれバイアス回路（N101、N102、N103及びP104）、n-
入力段（N105、N106、P107、P108、N109及びP110）、p-
入力段（P111、P112、N113、N114、P115及びN116）、お
よびプッシュプル出力段（P117、N118；（１）P121、P1
22、P123；（２）N124、N125、N126；（３）N128、P12
9；（４）N133、P134）である。CMOS 技術に従って、ア
ナログ・バッファ 21 は NMOS および PMOS 両タイプの
複数の MOS トランジスタから成る。当出願の説明およ
び図においては、NMOS には N、PMOS には P の接頭文
字を付けて区別することにする。

【００１７】バイアス回路は、IREF と記された小さな
入力参照電流を入力する。この入力電流は例えば 100-1
50 A であるが、トランジスタ N101 のドレーンに入力
し、このトランジスタN101およびトランジスタN102 を
流れる。 N102 のドレーンおよびゲートは N101 のソー
スに接続され電圧信号 BN1 を生成するノードを形成す
る。トランジスタ N102 はトランジスタ N103 と電流ミ
ラー構成になるように接続され、N103 および P104 を
含むブランチに電流を流す。N103 のドレーンはトラン
ジスタ P104 のドレーンおよびゲートに結合され電圧信
号 BP1 を生成するノードを形成する。P104 のソース
は、例えば 3.3 V または 5.0 V の第 1 の電源電圧 VD
D に接続されている。N102 および N103 のソースはそ
れぞれ VSSに接続されるが、VSS は接地または第 2 の
電源電圧である。

【００１８】n-入力段は対になった入力トランジスタ N
105 および N106 を含み、バッファ21 が生成する出力
電圧信号 OUTP と入力電圧信号 INP との差動入力電圧
信号を入力する。OUTP および INP はそれぞれ N105 お
よび N106 のゲートに入力する。電流ミラー構成に接続
された対になった負荷トランジスタ P107 および P108
は入力トランジスタ N105 および N106 に結合してい
る。N105 と P107 間の共通ドレーン接続は電圧 NO2 を
生じるノードを形成し、N106 と P108 間の共通ドレー
ン接続は電圧信号 OUTPPX を生じるノードを形成する。
n-入力段にはさらに電流源トランジスタ N109 が含ま
れ、そのドレーンは N105 および N106 のそれぞれに結
合され、ここに電圧信号 NBOM が生成されるノードを形
成する。N109のゲートはバイアス回路で発生した電圧信
号 BN1 でバイアスされている。N109のソースは VSS に
接続されている。トランジスタ P110 は OUTPPX が生成
されるノードとVDD との間で接続され、そのゲートは、
外部パワー・ダウン回路で生成されたパワー・ダウン電圧
PDN に応答する。

【００１９】p-入力段は対になった入力トランジスタ P
111 および P112 を含み、n-入力段に入力するのと同じ
差動入力電圧信号を入力する。OUTP および INP はそれ
ぞれP111 および P112 のゲートに入力する。電流ミラ
ー構成に接続された対になった負荷トランジスタ N113
および N114 は入力トランジスタ P111 および P112に
結合している。P112 と N114 間の共通ドレーン接続は
電圧信号 OUTNNX が生じるノードを形成する。この p-
入力段はさらに電流源トランジスタ P115 を備え、その
ドレーンは P111 および P112 の各ソースに結合され、
電圧信号 PBOMが生成されるノードを形成する。P115 の
ゲートはバイアス回路で生成した電圧信号 BPI でバイ
アスされている。P115 のソースは VDD に接続されてい
る。トランジスタ N116 は OUTNNX が生成されるノード
とVSS との間で接続され、そのゲートは、パワー・ダウ
ン回路で生成されたパワー・ダウン電圧 PD に応答す
る。

【００２０】本発明によれば、アナログ・バッファ 21
はさらに、対になった出力トランジスタ P117 および N
118 を含むプッシュプル出力段を備えている。これらの
トランジスタは共通ドレーン接続を持ち、そこから出力
電圧信号 OUTP が出力される。 P117 のゲートは OUTPP
X で駆動され、N118 のゲートは OUTNNX で駆動され
る。プッシュプル出力段はさらにトランジスタのグルー
プを複数個備えており、これらは、特に入力電圧範囲の
上端部分及び下端部分の電圧において、入力電圧INP の
変化に忠実に追従するよう出力電圧 OUTP を調整した
り、負荷(図示なし)に供給・放電する電流を制御したり
する。

【００２１】プッシュプル出力段にあるトランジスタの
第 1 のグループは、図 2 に示すよう直列に接続された
P121、P122、および P123 である。P121 のドレーンは
P122 のソースに接続され、P122 のドレーンとゲート
は P123 のソースに接続されている。P121 のソースは
VDD に接続され、P123 のドレーンは OUTPPX が生成さ
れるノードに結合されている。P121 および P123 のゲ
ートはそれぞれ電圧信号 BP1 および NBOM でバイアス
されている。入力電圧 INP が増加し出力電圧 OUTP が
増加するとき、P121、P122、および P123 はそれらを流
れる電流を制限する。

【００２２】第 2 のグループは直列に接続された NMOS
トランジスタ N124、N125、およびN126 から成り、PMO
S トランジスタの第 1 のグループに対し構造的、機能
的に相補的なユニットを形成する。図 2 に示すように
N124 のソースは N125 のドレーンとゲートに接続さ
れ、N125 のソースは N126 のドレーンに接続されてい
る。 N124 のドレーンは OUTNNX が生成されるノードに
接続され、N126 のソースは VSS に接続されている。N1
24 および N126 のゲートはそれぞれ電圧信号 PBOM お
よび BN1 でバイアスされている。入力電圧 INP が減少
し出力電圧 OUTPが減少するとき、N124、N125、および
N126 はそれらを流れる電流を制限する。

【００２３】プッシュプル出力段にはさらに、対になっ
た充電・放電電流源トランジスタのグループが 2 つ備え
られている。第 1 のグループは N128 と P129 で、図
2に示すように出力ノードと VSS の間に接続されてい
る。もう 1 つのグループはN133 と P134 から成り、VD
D と出力ノードの間に接続されている。N128 および N1
33 は電圧信号 BN1 でバイアスされ、P129 および P134
は電圧信号 BP1でバイアスされている。INP/OUTP 電圧
範囲の中間域（すなわち、約 VSS + 0.4V 〜 VDD 0.4
V） ではトランジスタ N128、P129、N133、および P134
はすべてオフかほとんどオフで、最大限でもわずかの
電流を流すだけである。しかし、入／出力電圧範囲の上
端部分および下端部分（すなわち、約 VDD 0.4 V 以上
または VSS + 0.4 V 以下）では、これらのグループの
どちらか 1 つがオンになり、プルダウン／プルアップ
電流を出力ノードに出力し、電圧範囲の上下端部分で出
力電圧 OUTP が INP の変化に迅速に追従できるように
する。

【００２４】OUTP が出力される出力電圧ノードは、OUT
NNX および OUTPPX が生成されるノードとそれぞれ C11
および C12 を通して結合している。コンデンサ C11
および C12 は、例えば二極コンデンサのような合成膜
コンデンサであることが好ましい。コンデンサ C11 お
よび C12 の容量はそれぞれ約 0.4 および 0.8 pF で、
バッファ回路 21 の振動を最小限に抑える。

【００２５】動作中では OUTPPX および OUTNNX はそれ
ぞれ、トランジスタ P121、P122 および P123 のグルー
プ、ならびに N124、N125 および N126 のグループを通
し電圧 NBOM および PBOM で制御されている。また、NB
OM および PBOM は入力信号INP で制御されている。INP
が増加すると、NBOM および PBOM もそれぞれ INPに比
例して増加する。電圧 NBOM は P123 のゲートに入力
し、この電圧が増加すると P121、P122 および P123 を
流れる電流が減少し、したがって OUTPPX が減少し、P1
17 の電流が増加する。したがって、より多くの電流が
P117 を通して最大 5pF までの負荷コンデンサを充電
し、OUTP を増加させる。 同時に、PBOMが増加すると N
124、N125 および N126 に大きな電流が流れるが、この
電流の上限はバイアス回路で生成され N126 のゲートに
入力される BN1 により制御されている。この上限の下
で、N124、N125 および N126 の電流が増加すると、OUT
NNX は減少し、それによって N118 は部分的または完全
にオフになる。このため OUTP は迅速に増加し特に電圧
範囲の上端部分の電圧で INP に忠実に従うようにな
る。さらに、電圧範囲の上端部分における INP の増加
に対し OUTP が迅速且つ正確に応答するよう、トランジ
スタ N128 および P129 はオンに保たれ、トランジスタ
N133 および P134 は部分的または完全にオフになり出
力ノードにいくらかの「プルダウン」放電電流を流す。し
たがって、入力トランジスタ P111 および P112 並びに
出力トランジスタ N118 がオフになってもなお N128 お
よび P129 からの「プルダウン」電流が存在する。INP が
減少すると、NBOM および PBOM はそれに比例して減少
する。PBOM が減少すると N124、N125 および N126 の
電流も減少する。これにより電圧 OUTNNXは増加し、こ
れにより N118 に多くの電流が流れる。したがって、負
荷からより多くの電流が N118 を通して放電し、OUTP
を減少させる。同時に NBOM が減少すると、P121、P122
および P123 を流れる電流が増加する。この電流の上
限はバイアス回路で生成され P121 のゲートに入力され
る BP1 により制御されている。この上限の下で、P12
1、P122 および P123 の電流が増加すると、OUTPPX は
増加し、それによって P117 は部分的または完全にオフ
になる。このため OUTPは比較的低電圧に迅速に減少し
特に電圧範囲の下端部分の電圧で INP に忠実に従うよ
うになる。さらに、電圧範囲の下端部分における INP
の減少に対し OUTPが迅速且つ正確に応答するよう、ト
ランジスタ N133 および P134 はオンに保たれ、トラン
ジスタ N128 および P129 は部分的または完全にオフに
なり出力ノードにいくらかの「プルアップ」充電電流を流
す。

【００２６】このように、プッシュプル出力段は出力ノ
ードにおいて電流を効率よく制御し、入力信号 INP が
入力電圧範囲の上端部分および下端部分であっても定常
動作中はアナログ・バッファ 21 の出力信号 OUTP が非
常に忠実に入力信号 INP に従うのを可能にする。この
構成のためアナログ・バッファ 21 は通常のバッファに
比べはるかに小さな電流しか必要としない。

【００２７】図 3 にアナログ・バッファ 21 の性能特性
のいくつかを図示する。図3中、横軸は、いずれも時間
を示している。上の図は、ある時間間隔において入力電
圧信号と出力電圧信号とが忠実な相関関係にあることを
示している。なお縦軸は、電圧（V）である。また中央
の図は、同じ時間間隔においてバッファ 21 が流す電流
が小さいことを示している。なお縦軸は、電流（A）で
ある。下の図は、同じ時間間隔における電圧信号 OUTPP
X および OUTNNX の変化を示す。なお縦軸は、電圧
（V）である。アナログ・バッファ 21 は入力 2.5 V
で、通常約 2,000 の AC 利得を生む。入／出力範囲は
約 VSS + 0.2 V から約 VDD 0.2 V である。図3 にお
いては、VDD = 5 V および VSS = 0 V である。

【００２８】バッファ 21 をさらに効率よくするため、
バッファがアイドル(すなわち、ある期間入力信号が入
力しない)中はトランジスタ P110 および N116 により
バッファ 21 をパワーダウン・モードにすることが可能
である。パワーダウン・モードではバッファ 21 は電源
から小さな直流電流(約 1-2 オA) しか取らない。相補的
パワーダウン電圧 PDN および PD を生成するためいか
なる種類の外部パワーダウン回路を用いてもよい。PDN
が高く PD が低い場合、P110 および N116 はオフにな
りバッファ 21 は通常の動作モードにある。逆に、PDN
が低く PD が高い場合、P110 および N116 はオンにな
りバッファ 21 はパワーダウン・モードになる。

【００２９】前述したようにアナログ・バッファ 21 は
ある種のスキャナ回路構成部品と共に用いられるように
設計されている。これらの構成部品および他の関連した
スキャナ回路部品は図 4 にブロック図で示され、参照
番号 200 として一般的に示すようにシングル・チップ上
に製作される場合がある。相関二重サンプリング (a co
rrelated double sampling; CDS) 回路 201 は、入力光
信号に応答してチャージ・カップル・デバイス(CCD; 図示
なし)が生成したアナログ入力信号をサンプルし、ホー
ルドし、増幅する。CDS 回路 201 で生成されたアナロ
グ信号は可変利得増幅器 (a variable gain amplifier;
VGA) 202 に転送され、さらに増幅され、アナログ−デ
ィジタル変換器 (an analog-to-digital converter; AD
C) 203でディジタル信号に変換される。このディジタル
信号は続いてラッチ回路 204に入力し、それからディジ
タル出力信号が生成される。

【００３０】図 4 に示すスキャナ回路はさらに電圧−
電流 (V-I) 参照回路 205 を含むが、アナログ・バッフ
ァ 21 はこの中に組み込まれている。V-I 参照回路 205
は、CDS 回路 201、VGA 202、および ADC 203 に参照
電圧・電流信号を出力する。アナログ・バッファ 21 はこ
れら参照信号が正確であること、回路 205 が大きな駆
動能力を持つことを保証する。

【００３１】オフセット・ディジタル−アナログ変換器
(DAC) 206 およびレンジ DAC 207はディジタル制御回路
208 の制御の下で動作し、V-I 参照回路 205 から来る
参照電圧および電流信号を用い、アナログ信号を VGA 2
02 および ADC 203 に出力する。アナログ・バッファ 21
はレンジ DAC 207 中にも組み込まれており、ADC203
に出力されるアナログ信号が正確であること、高速の応
答時間を持つことを保証する。

【００３２】本発明は特定の実施例に関連して説明され
たが、本発明の代替え、修正、および変更が多々可能で
あることは上述の説明から当業者には明白であろう。例
えば、本発明はスキャナや画像装置に限定されるもので
はなく、正確で追従性のよいアナログ出力信号を出力可
能な低電力バッファを必要とするすべての応用に関連し
て用いることが可能であろう。したがって、ここに説明
した本発明は、本クレームの精神と範囲内に入るような
代替え、修正、応用および変更すべてを含むものとす
る。

【図面の簡単な説明】

【図１】 従来のアナログ・バッファを示す回路図であ
る。

【図２】 本発明の実施例に従って作成されたラージ・
スイング入／出力アナログ・バッファを示す回路図であ
る。

【図３】 本発明のアナログ・バッファの性能特性のい
くつかを示したグラフである。

【図４】 電圧−電流参照回路およびレンジ・ディジタ
ル−アナログ変換器を含む、種々のスキャナー回路構成
物の接続を示すブロック図である。

Claims (27)

【特許請求の範囲】
1. 【請求項１】 電気入力信号を入力する複数の入力MOS
   トランジスタと、第１の電気制御信号が生成される第１
   のノードと、及び第２の電気制御信号が生成される第２
   のノードとを備えた入力段と、 電気出力信号が生成される出力ノードと、並びに複数の
   MOSトランジスタからなる第１のグループ及び複数のMOS
   トランジスタからなる第２のグループを含む複数のグル
   ープを備えたプッシュプル出力段とを有しており、 前記第１のグループは、電気入力信号の増加に応答して
   電気出力信号を増加させるための前記第１の電気制御信
   号に応答するものであり、前記第２のグループは、電気
   入力信号の減少に応答して電気出力信号を減少させるた
   めの前記第２の電気制御信号に応答するものである、こ
   とを特徴とするアナログ・バッファ回路。
2. 【請求項２】 前記プッシュプル出力段の前記複数のグ
   ループは、入力電圧信号範囲の比較的上端部分における
   電気入力信号の増加に応答して電気出力信号を増加させ
   るのを助ける、複数のMOSトランジスタからなる第３の
   グループと、入力電圧信号範囲の比較的下端部分におけ
   る電気入力信号の減少に応答して電気出力信号を減少さ
   せるのを助ける、複数のMOSトランジスタからなる第４
   のグループとをさらに備えることを特徴とする請求項１
   に記載のアナログ・バッファ回路。
3. 【請求項３】 前記プッシュプル出力段は、対になった
   出力トランジスタをさらに備えているものであり、この
   出力トランジスタの１つは、第３の電気制御信号でバイ
   アスされたPMOSトランジスタであり、他は第４の電気制
   御信号でバイアスされたNMOSトランジスタであり、対に
   なった前記出力トランジスタは、共通ドレーン接続を有
   しており、そこに電気出力信号を生成する前記出力ノー
   ドを形成していることを特徴とする請求項１に記載のア
   ナログ・バッファ回路。
4. 【請求項４】 電源をさらに備えており、前記第１のグ
   ループは、前記第３の電気制御信号が生成されるノード
   と、その電源との間で、直列に接続された複数のPMOSト
   ランジスタを有していることを特徴とする請求項３に記
   載のアナログ・バッファ回路。
5. 【請求項５】 前記第２のグループは、前記第４の電気
   制御信号が生成されるノードと、第２の電源電圧に接続
   されたまたは接地されたノードとの間で、直列に接続さ
   れた複数のNMOSトランジスタを有していることを特徴と
   する請求項３に記載のアナログ・バッファ回路。
6. 【請求項６】 第５の電気制御信号を出力するバイアス
   回路をさらに備えており、直列に接続された前記複数の
   PMOSトランジスタのうちの１つは、前記第１の電気制御
   信号でバイアスされており、直列に接続された前記複数
   のPMOSトランジスタのうちの他のものは、前記第５の電
   気制御信号でバイアスされていることを特徴とする請求
   項４に記載のアナログ・バッファ回路。
7. 【請求項７】 第６の電気制御信号を出力するバイアス
   回路をさらに備えており、直列に接続された前記複数の
   NMOSトランジスタのうちの１つは、前記第２の電気制御
   信号でバイアスされており、直列に接続された前記複数
   のNMOSトランジスタのうちの他のものは、前記第６の電
   気制御信号でバイアスされていることを特徴とする請求
   項５に記載のアナログ・バッファ回路。
8. 【請求項８】 第５の電気制御信号及び第６の電気制御
   信号を出力するバイアス回路をさらに備えており、前記
   第３のグループは、前記第５の電気制御信号でバイアス
   されたPMOSトランジスタ及び前記第６の電気制御信号で
   バイアスされたNMOSトランジスタを有していることを特
   徴とする請求項２に記載のアナログ・バッファ回路。
9. 【請求項９】 第５の電気制御信号及び第６の電気制御
   信号を出力するバイアス回路をさらに備えており、前記
   第４のグループは、前記第５の電気制御信号でバイアス
   されたPMOSトランジスタ及び前記第６の電気制御信号で
   バイアスされたNMOSトランジスタを有していることを特
   徴とする請求項２に記載のアナログ・バッファ回路。
10. 【請求項１０】 前記入力段は、電気入力信号を入力す
    ると共に、前記第１の電気制御信号を生成する前記第１
    のノードを形成するように、互いに接続されて対になっ
    た入力MOSトランジスタを備えたｎ−入力段と、 電気入力信号を入力すると共に、前記第２の電気制御信
    号を生成する前記第２のノードを形成するように、互い
    に接続されて対になった入力MOSトランジスタを備えた
    ｐ−入力段とを有していることを特徴とする請求項１に
    記載のアナログ・バッファ回路。
11. 【請求項１１】 電気入力信号を入力すると共に、第１
    の電気制御信号を生成する第１のノードを形成するよう
    に、互いに接続されて対になった入力NMOSトランジスタ
    を備えたｎ−入力段と、 電気入力信号を入力すると共に、第２の電気制御信号を
    生成する第２のノードを形成するように、互いに接続さ
    れて対になった入力PMOSトランジスタを備えたｐ−入力
    段と対になった出力トランジスタを備えたプッシュプル
    出力段とを有するアナログ・バッファ回路であって、こ
    のプッシュプル出力段は、 第３の電気制御信号でバイアスされたPMOSトランジスタ
    及び第４の電気制御信号でバイアスされたNMOSトランジ
    スタを含み、共通ドレーン接続を有し、そこに電気出力
    信号を出力する出力ノードを形成している対になった出
    力トランジスタと、 電気入力信号の増加に応答して、電気出力信号を増加さ
    せるための前記第１の電気制御信号に応答するトランジ
    スタを含むPMOSトランジスタの第１のグループと電気入
    力信号の減少に応答して電気出力信号を減少させるため
    の前記第２の電気制御信号に応答するトランジスタを含
    むNMOSトランジスタの第２のグループと、 PMOSトランジスタ及びNMOSトランジスタから成り、入力
    電圧信号範囲の比較的上端部分における電気入力信号の
    増加に応答して電気出力信号を増加させるのを助ける、
    複数のMOSトランジスタからなる第３のグループと、 PMOSトランジスタ及びNMOSトランジスタから成り、入力
    電圧信号範囲の比較的下端部分における電気入力信号の
    減少に応答して電気出力信号を減少させるのを助ける、
    複数のMOSトランジスタからなる第４のグループと、を
    有することを特徴とするアナログ・バッファ回路。
12. 【請求項１２】 電気入力信号を入力し、第１の電気制
    御信号及び第２の電気制御信号を生成する生成手段と、 複数のMOSトランジスタからなる第１のグループ及び複
    数のMOSトランジスタからなる第２のグループを含む複
    数のグループを備えた、電気出力信号を出力する出力手
    段とを備え、 ここで前記第１のグループは、電気入力信号の増加に応
    答して電気出力信号を増加させるための第１の制御信号
    に応答するものであり、前記第２のグループは、電気入
    力信号の減少に応答して電気出力信号を減少させるため
    の第２の制御信号に応答するものであることを特徴とす
    るアナログ・バッファ回路。
13. 【請求項１３】 前記出力手段は、入力電圧信号範囲の
    比較的上端部分における電気入力信号の増加に応答して
    電気出力信号を増加させるのを助ける、複数のMOSトラ
    ンジスタからなる第３のグループと、 入力電圧信号範囲の比較的下端部分における電気入力信
    号の減少に応答して電気出力信号を減少させるのを助け
    る、複数のMOSトランジスタからなる第４のグループと
    をさらに備えることを特徴とする請求項１２に記載のア
    ナログ・バッファ回路。
14. 【請求項１４】 前記出力手段は、対になった出力トラ
    ンジスタをさらに備えているものであり、この出力トラ
    ンジスタの１つは、第３の電気制御信号でバイアスされ
    たPMOSトランジスタであり、他は第４の電気制御信号で
    バイアスされたNMOSトランジスタであり、対になった前
    記出力トランジスタは、共通ドレーン接続を有してお
    り、そこに電気出力信号を生成する出力ノードを形成し
    ていることを特徴とする請求項１２に記載のアナログ・
    バッファ回路。
15. 【請求項１５】 電圧を供給する手段をさらに備えてお
    り、前記第１のグループは、前記第３の電気制御信号が
    生成されるノードと、その電圧を供給する手段との間
    で、直列に接続された複数のPMOSトランジスタを有して
    いることを特徴とする請求項１４に記載のアナログ・バ
    ッファ回路。
16. 【請求項１６】 前記第２のグループは、前記第４の電
    気制御信号が生成されるノードと、電圧を供給する第 2
    の手段に接続されたまたは接地されたノードとの間
    で、直列に接続された複数のNMOSトランジスタを有して
    いることを特徴とする請求項１４に記載のアナログ・バ
    ッファ回路。
17. 【請求項１７】 第５の電気制御信号を生成する手段を
    さらに備えており、直列に接続された前記複数のPMOSト
    ランジスタのうちの１つは、前記第１の電気制御信号で
    バイアスされており、直列に接続された前記複数のPMOS
    トランジスタのうちの他のものは、前記第５の電気制御
    信号でバイアスされていることを特徴とする請求項１５
    に記載のアナログ・バッファ回路。
18. 【請求項１８】 第６の電気制御信号を生成する手段を
    さらに備えており、直列に接続された前記複数のNMOSト
    ランジスタのうちの１つは、前記第２の電気制御信号で
    バイアスされており、直列に接続された前記複数のNMOS
    トランジスタのうちの他のものは、前記第６の電気制御
    信号でバイアスされていることを特徴とする請求項１６
    に記載のアナログ・バッファ回路。
19. 【請求項１９】 第５の電気制御信号及び第６の電気制
    御信号を生成する手段をさらに備えており、前記第３の
    グループは、前記第５の電気制御信号でバイアスされた
    PMOSトランジスタ及び前記第６の電気制御信号でバイア
    スされたNMOSトランジスタを有していることを特徴とす
    る請求項１３に記載のアナログ・バッファ回路。
20. 【請求項２０】 第５の電気制御信号及び第６の電気制
    御信号を生成する手段をさらに備えており、前記第４の
    グループは、前記第５の電気制御信号でバイアスされた
    PMOSトランジスタ及び前記第６の電気制御信号でバイア
    スされたNMOSトランジスタを有していることを特徴とす
    る請求項１３に記載のアナログ・バッファ回路。
21. 【請求項２１】 電気入力信号を入力する複数の入力MO
    Sトランジスタと、第１の電気制御信号が生成される第
    １のノードと、及び第２の電気制御信号が生成される第
    ２のノードとを備えた入力段と、 電気出力信号が生成される出力ノードと、並びに複数の
    MOSトランジスタからなる第１のグループ及び複数のMOS
    トランジスタからなる第２のグループを含む複数のグル
    ープを備えたプッシュプル出力段とを有しており、 前記第１のグループは、電気入力信号の増加に応答して
    電気出力信号を増加させるための前記第１の電気制御信
    号に応答するものであり、前記第２のグループは、電気
    入力信号の減少に応答して電気出力信号を減少させるた
    めの前記第２の電気制御信号に応答するアナログ・バッ
    ファ回路と、 前記アナログ・バッファ回路と電気的に接続され、前記
    アナログ・バッファ回路からの電気出力信号を入力する
    アナログ−ディジタル変換器と、を有することを特徴と
    する信号処理装置。
22. 【請求項２２】 相関二重サンプリング回路と、この相
    関二重サンプリング回路に電気的に接続された可変利得
    増幅器と、この可変利得増幅器に電気的に接続された前
    記アナログ−ディジタル変換器と、並びに前記アナログ
    ・バッファ回路を含み、前記相関二重サンプリング回
    路、前記可変利得増幅器、および前記アナログ−ディジ
    タル変換器に参照電圧−電流信号を出力する、電圧−電
    流参照回路とをさらに有することを特徴とする請求項２
    １に記載の信号処理装置。
23. 【請求項２３】 前記アナログ−ディジタル変換器に接
    続されたラッチ回路をさらに有することを特徴とする請
    求項２２に記載の信号処理装置。
24. 【請求項２４】 オフセット・ディジタル−アナログ変
    換器、及び前記アナログ・バッファ回路を含むレンジ・デ
    ィジタル−アナログ変換器をさらに備えており、 前記オフセット・ディジタル−アナログ変換器及び前記
    レンジ・ディジタル−アナログ変換器は、お互いに電気
    的に接続されており、前記オフセット・ディジタル−ア
    ナログ変換器及び前記レンジ・ディジタル−アナログ変
    換器は、前記電圧−電流参照回路から参照電圧信号及び
    参照電流信号を入力することにより、前記可変利得増幅
    器及び前記アナログ−ディジタル変換器を制御するもの
    であることを特徴とする請求項２３に記載の信号処理装
    置。
25. 【請求項２５】 前記オフセット・ディジタル−アナロ
    グ変換器及び前記レンジ・ディジタル−アナログ変換器
    を制御するためのディジタル制御回路をさらに有してい
    ることを特徴とする請求項２４に記載の信号処理装置。
26. 【請求項２６】 前記相関二重サンプリング回路と、前
    記可変利得増幅器と、前記アナログ−ディジタル変換器
    と、前記ラッチ回路と、前記電圧−電流参照回路と、前
    記オフセット・ディジタル−アナログ変換器と、前記レ
    ンジ・ディジタル−アナログ変換器と、及び前記ディジ
    タル制御回路とは、単一のチップ上に製作されているこ
    とを特徴とする請求項２５に記載の信号処理装置。
27. 【請求項２７】 電気入力信号を入力する複数の入力MO
    Sトランジスタと、第１の電気制御信号が生成される第
    １のノードと、及び第２の電気制御信号が生成される第
    ２のノードとを備えた入力段と、 電気出力信号が生成される出力ノードと、並びに複数の
    MOSトランジスタからなる第１のグループ及び複数のMOS
    トランジスタからなる第２のグループを含む複数のグル
    ープを備えたプッシュプル出力段とを有するアナログ・
    バッファ回路を制御する制御方法であって、 前記第１のグループが、電気入力信号の増加に応答して
    電気出力信号を増加させるために、前記第１の電気制御
    信号に応答するステップと、 前記第２のグループが、電気入力信号の減少に応答して
    電気出力信号を減少させるために、前記第２の電気制御
    信号に応答するステップと、を有することを特徴とする
    アナログ・バッファ回路の制御方法。