JP2000091636A - 半導体発光素子の製法 - Google Patents
半導体発光素子の製法Info
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- H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
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Abstract
(57)【要約】
【課題】 ウェハから各チップにダイシングを用いてブ
レーク（切断分離）する場合に、保護膜のエッチングを
しないで、しかも保護膜を破損しないで分割することが
できる半導体発光素子の製法を提供する。 【解決手段】 （ａ）ウェハ状の基板１上にｎ形層３お
よびｐ形層５を含み発光層を形成する半導体層を積層
し、（ｂ）積層される半導体層の一部を除去してｎ形層
３を露出させ、（ｃ）積層される半導体層の表面のｐ形
層５および露出するｎ形層３にそれぞれ電気的に接続し
てｐ側電極８およびｎ側電極９を形成し、（ｄ）ウェハ
状の基板１に積層された半導体層を各チップ１１、１２
にブレークする部分で基板１に達するようにダイシング
し、（ｅ）その後、ｐ側およびｎ側電極８、９が露出す
るように前記積層された半導体層の露出面に保護膜１０
を設け、（ｆ）ウェハ状の基板１をダイシング部分で各
チップに分離する。
レーク（切断分離）する場合に、保護膜のエッチングを
しないで、しかも保護膜を破損しないで分割することが
できる半導体発光素子の製法を提供する。 【解決手段】 （ａ）ウェハ状の基板１上にｎ形層３お
よびｐ形層５を含み発光層を形成する半導体層を積層
し、（ｂ）積層される半導体層の一部を除去してｎ形層
３を露出させ、（ｃ）積層される半導体層の表面のｐ形
層５および露出するｎ形層３にそれぞれ電気的に接続し
てｐ側電極８およびｎ側電極９を形成し、（ｄ）ウェハ
状の基板１に積層された半導体層を各チップ１１、１２
にブレークする部分で基板１に達するようにダイシング
し、（ｅ）その後、ｐ側およびｎ側電極８、９が露出す
るように前記積層された半導体層の露出面に保護膜１０
を設け、（ｆ）ウェハ状の基板１をダイシング部分で各
チップに分離する。
Description
【０００１】
【発明の属する技術分野】本発明はウェハ状の基板上
に、ｐ形層およびｎ形層を含む半導体層を積層した後
に、ウェハから各チップにブレークして発光素子チップ
を形成する半導体発光素子の製法に関する。さらに詳し
くは、サファイア基板上にチッ化ガリウム系化合物半導
体層が積層される青色から緑色の半導体発光素子のよう
に、ウェハから各チップにブレークするとき、基板の分
割がしにくく半導体層側をダイシングして分離する場合
に、少ない工数で、しかもウェハの無駄を少なくするこ
とができる半導体発光素子の製法に関する。
に、ｐ形層およびｎ形層を含む半導体層を積層した後
に、ウェハから各チップにブレークして発光素子チップ
を形成する半導体発光素子の製法に関する。さらに詳し
くは、サファイア基板上にチッ化ガリウム系化合物半導
体層が積層される青色から緑色の半導体発光素子のよう
に、ウェハから各チップにブレークするとき、基板の分
割がしにくく半導体層側をダイシングして分離する場合
に、少ない工数で、しかもウェハの無駄を少なくするこ
とができる半導体発光素子の製法に関する。
【０００２】
【従来の技術】従来、高輝度の青色から緑色などの光を
発光する半導体発光素子のチップ（以下、ＬＥＤチップ
という）の製法は、つぎのように行われる。すなわち、
図３に示されるように、サファイア基板２１上にたとえ
ばｎ形のＧａＮからなるｎ形層（クラッド層）２３と、
バンドギャップエネルギーがクラッド層のそれよりも小
さく発光波長を定める材料、たとえばＩｎＧａＮ系（Ｉ
ｎとＧａの比率が種々変わり得ることを意味する、以下
同じ）化合物半導体からなる活性層（発光層）２４と、
ｐ形のＧａＮからなるｐ形層（クラッド層）２５とを順
次エピタキシャル成長し、その表面に電流拡散層２７を
介してｐ側電極２８を設け、積層された半導体層の一部
をエッチングして露出するｎ形層２３の表面にｎ側電極
２９を設ける。そして、電極２８、２９が露出するよう
に、たとえばＳｉＯ2 などの保護膜３０を表面に設けて
からダイシングをしてダイシング溝３１を数十μｍ程度
の深さに形成する。そして、基板２１の裏面を研磨して
ウェハの厚さを３５０μｍ程度から１００μｍ程度に薄
くし、チップの境界部Ｓで、基板２１の裏面からダイヤ
モンドカッターなどによりスクライブライン２１ａを入
れ、そのスクライブライン２１ａの部分に力を加えるこ
とにより、ブレークして各チップに分割している。
発光する半導体発光素子のチップ（以下、ＬＥＤチップ
という）の製法は、つぎのように行われる。すなわち、
図３に示されるように、サファイア基板２１上にたとえ
ばｎ形のＧａＮからなるｎ形層（クラッド層）２３と、
バンドギャップエネルギーがクラッド層のそれよりも小
さく発光波長を定める材料、たとえばＩｎＧａＮ系（Ｉ
ｎとＧａの比率が種々変わり得ることを意味する、以下
同じ）化合物半導体からなる活性層（発光層）２４と、
ｐ形のＧａＮからなるｐ形層（クラッド層）２５とを順
次エピタキシャル成長し、その表面に電流拡散層２７を
介してｐ側電極２８を設け、積層された半導体層の一部
をエッチングして露出するｎ形層２３の表面にｎ側電極
２９を設ける。そして、電極２８、２９が露出するよう
に、たとえばＳｉＯ2 などの保護膜３０を表面に設けて
からダイシングをしてダイシング溝３１を数十μｍ程度
の深さに形成する。そして、基板２１の裏面を研磨して
ウェハの厚さを３５０μｍ程度から１００μｍ程度に薄
くし、チップの境界部Ｓで、基板２１の裏面からダイヤ
モンドカッターなどによりスクライブライン２１ａを入
れ、そのスクライブライン２１ａの部分に力を加えるこ
とにより、ブレークして各チップに分割している。
【０００３】サファイア基板は非常に硬いため、このス
クライブライン２１ａの深さは数μｍ以下の浅い傷にな
る。なお、ｎ形層２３およびｐ形層２５はキャリアの閉
じ込め効果を向上させるため、活性層２３側にＡｌＧａ
Ｎ系（ＡｌとＧａの比率が種々変わり得ることを意味す
る、以下同じ）化合物半導体層が用いられることが多
い。また、前述の積層される半導体層をエッチングする
際に、各チップの境界部Ｓで、ブレークする部分も同時
にエッチングしてｎ形層２３を露出させてブレークをし
やすくしている。
クライブライン２１ａの深さは数μｍ以下の浅い傷にな
る。なお、ｎ形層２３およびｐ形層２５はキャリアの閉
じ込め効果を向上させるため、活性層２３側にＡｌＧａ
Ｎ系（ＡｌとＧａの比率が種々変わり得ることを意味す
る、以下同じ）化合物半導体層が用いられることが多
い。また、前述の積層される半導体層をエッチングする
際に、各チップの境界部Ｓで、ブレークする部分も同時
にエッチングしてｎ形層２３を露出させてブレークをし
やすくしている。
【０００４】このように、半導体層の表面側に保護膜を
設けてからダイシングして分割する場合、ダイシングす
る際に保護膜３０があるとダイサーの刃により保護膜３
０にあらゆる方向の割れが入るなどのチッピングが生
じ、歩留りが低下する。この問題を解消するため、図３
および図４に断面図および平面図がそれぞれ示されるよ
うに、一般にはダイシングする部分の保護膜３０を除去
してからダイシングをしている。この場合、保護膜を除
去する幅Ａは、ダイシング溝３１の幅Ｗが２０μｍ程度
はあり、ダイシング溝３１と保護膜３０との距離Ｂは信
頼性の点から少なくとも１５μｍ程度は必要であり、ダ
イシング溝３１の位置ずれを５μｍ程度考慮すると、６
０μｍ程度は必要となる。
設けてからダイシングして分割する場合、ダイシングす
る際に保護膜３０があるとダイサーの刃により保護膜３
０にあらゆる方向の割れが入るなどのチッピングが生
じ、歩留りが低下する。この問題を解消するため、図３
および図４に断面図および平面図がそれぞれ示されるよ
うに、一般にはダイシングする部分の保護膜３０を除去
してからダイシングをしている。この場合、保護膜を除
去する幅Ａは、ダイシング溝３１の幅Ｗが２０μｍ程度
はあり、ダイシング溝３１と保護膜３０との距離Ｂは信
頼性の点から少なくとも１５μｍ程度は必要であり、ダ
イシング溝３１の位置ずれを５μｍ程度考慮すると、６
０μｍ程度は必要となる。
【０００５】
【発明が解決しようとする課題】前述のように、半導体
層の表面側に保護膜を設けてからダイシングをする場
合、保護膜を除去しないで直接ダイシングをすると保護
膜が破損して信頼性が低下すると共に歩留りが低下する
という問題がある。また、ダイシングをする部分の保護
膜をあらかじめ除去すると、保護膜のエッチングのパタ
ーンずれとダイシングの位置合せずれの２回分のマージ
ンが必要となり、チップ間隔を広くする必要がある。そ
のため、同じ大きさのウェハから取れるチップの個数が
減り、コストアップになるという問題がある。
層の表面側に保護膜を設けてからダイシングをする場
合、保護膜を除去しないで直接ダイシングをすると保護
膜が破損して信頼性が低下すると共に歩留りが低下する
という問題がある。また、ダイシングをする部分の保護
膜をあらかじめ除去すると、保護膜のエッチングのパタ
ーンずれとダイシングの位置合せずれの２回分のマージ
ンが必要となり、チップ間隔を広くする必要がある。そ
のため、同じ大きさのウェハから取れるチップの個数が
減り、コストアップになるという問題がある。
【０００６】本発明はこのような問題を解決するために
なされたもので、ウェハから各チップにダイシングして
ブレーク（切断分離）する場合に、保護膜のエッチング
をしないで、しかも保護膜を破損しないで分割すること
ができる半導体発光素子の製法を提供することを目的と
する。
なされたもので、ウェハから各チップにダイシングして
ブレーク（切断分離）する場合に、保護膜のエッチング
をしないで、しかも保護膜を破損しないで分割すること
ができる半導体発光素子の製法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明による半導体発光
素子の製法は、（ａ）ウェハ状の基板上に第１導電形半
導体層および第２導電形半導体層を含み発光層を形成す
る半導体層を積層し、（ｂ）該積層される半導体層の一
部を除去して第２導電形半導体層を露出させ、（ｃ）前
記積層される半導体層の表面の第１導電形半導体層およ
び前記積層される半導体層の一部を除去して露出する第
２導電形半導体層にそれぞれ電気的に接続して第１およ
び第２の電極を形成し、（ｄ）前記半導体層が積層され
たウェハ状の基板を各チップにブレークする部分で該積
層された半導体層の露出面側から前記基板に達するよう
にダイシングし、（ｅ）前記第１および第２の電極が露
出するように前記積層された半導体層の露出面に保護膜
を設け、（ｆ）前記ウェハ状の基板を前記ダイシング部
分で分割することにより各チップに分離することを特徴
とする。
素子の製法は、（ａ）ウェハ状の基板上に第１導電形半
導体層および第２導電形半導体層を含み発光層を形成す
る半導体層を積層し、（ｂ）該積層される半導体層の一
部を除去して第２導電形半導体層を露出させ、（ｃ）前
記積層される半導体層の表面の第１導電形半導体層およ
び前記積層される半導体層の一部を除去して露出する第
２導電形半導体層にそれぞれ電気的に接続して第１およ
び第２の電極を形成し、（ｄ）前記半導体層が積層され
たウェハ状の基板を各チップにブレークする部分で該積
層された半導体層の露出面側から前記基板に達するよう
にダイシングし、（ｅ）前記第１および第２の電極が露
出するように前記積層された半導体層の露出面に保護膜
を設け、（ｆ）前記ウェハ状の基板を前記ダイシング部
分で分割することにより各チップに分離することを特徴
とする。
【０００８】ここにダイシングとは、ダイサーなどによ
りある程度深く切り溝を入れることを意味し、ブレーク
とは、ワリ（破断）、切断などによりウェハから各チッ
プに分割することを意味する。
りある程度深く切り溝を入れることを意味し、ブレーク
とは、ワリ（破断）、切断などによりウェハから各チッ
プに分割することを意味する。
【０００９】この方法で行うことにより、ダイシングに
より溝を形成した後に保護膜を設けているため、保護膜
のブレーク部分をエッチングにより除去する必要がな
く、しかもダイシングの際に保護膜を破損することがな
くなる。さらに、保護膜のエッチングのアライメントの
マージンも不要となり、ウェハからのチップの取れ数を
向上させることができる。
より溝を形成した後に保護膜を設けているため、保護膜
のブレーク部分をエッチングにより除去する必要がな
く、しかもダイシングの際に保護膜を破損することがな
くなる。さらに、保護膜のエッチングのアライメントの
マージンも不要となり、ウェハからのチップの取れ数を
向上させることができる。
【００１０】前記基板がサファイア基板で、前記積層さ
れる半導体層がチッ化ガリウム系化合物半導体であれ
ば、ブレークしにくいサファイア基板上に半導体層が積
層される発光素子のチップ化が容易になるため、とくに
効果が大きい。
れる半導体層がチッ化ガリウム系化合物半導体であれ
ば、ブレークしにくいサファイア基板上に半導体層が積
層される発光素子のチップ化が容易になるため、とくに
効果が大きい。
【００１１】ここにチッ化ガリウム系化合物半導体と
は、III 族元素のＧａとＶ族元素のＮとの化合物または
III 族元素のＧａの一部または全部がＡｌ、Ｉｎなどの
他のIII 族元素と置換したものおよび／またはＶ族元素
のＮの一部がＰ、Ａｓなどの他のＶ族元素と置換した化
合物からなる半導体をいう。
は、III 族元素のＧａとＶ族元素のＮとの化合物または
III 族元素のＧａの一部または全部がＡｌ、Ｉｎなどの
他のIII 族元素と置換したものおよび／またはＶ族元素
のＮの一部がＰ、Ａｓなどの他のＶ族元素と置換した化
合物からなる半導体をいう。
【００１２】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体発光素子の製法について説明をする。図１に
は、高輝度の青色から緑色などの発光に適したチッ化ガ
リウム系化合物半導体層をウェハ状のサファイア基板上
に積層し、各ＬＥＤチップにブレークする本発明の製法
の一実施形態におけるブレーク前の状態の部分断面説明
図が、図２には、ダイシングする前から保護膜を形成す
るまでの工程が平面説明図で示されている。
明の半導体発光素子の製法について説明をする。図１に
は、高輝度の青色から緑色などの発光に適したチッ化ガ
リウム系化合物半導体層をウェハ状のサファイア基板上
に積層し、各ＬＥＤチップにブレークする本発明の製法
の一実施形態におけるブレーク前の状態の部分断面説明
図が、図２には、ダイシングする前から保護膜を形成す
るまでの工程が平面説明図で示されている。
【００１３】（ａ）まず、図１に示されるように、ウェ
ハ状の基板１上に第１導電形半導体層（ｐ形層５）およ
び第２導電形半導体層（ｎ形層３）を含み発光層を形成
する半導体層を積層する。
ハ状の基板１上に第１導電形半導体層（ｐ形層５）およ
び第２導電形半導体層（ｎ形層３）を含み発光層を形成
する半導体層を積層する。
【００１４】具体的に説明すると、半導体層を積層する
ため、たとえば有機金属化学気相成長法（ＭＯＣＶＤ
法）により反応ガスおよび必要なドーパントガスを導入
して、サファイア（Ａｌ2 Ｏ3 単結晶）などからなる基
板１の表面に図示しないＧａＮからなる低温バッファ層
と、クラッド層となるｎ形のＧａＮおよび／またはＡｌ
ＧａＮ系（ＡｌとＧａの比率が種々変わり得ることを意
味する、以下同じ）の積層構造からなるｎ形層３を１〜
５μｍ程度堆積し、さらに、バンドギャップエネルギー
がクラッド層のそれよりも小さくなる材料、たとえばＩ
ｎＧａＮ系化合物半導体層からなる活性層４を０.０５
〜０.３μｍ程度、ｐ形のＡｌＧａＮ系化合物半導体層
および／またはＧａＮ層からなるｐ形層（クラッド層）
５を０.２〜１μｍ程度、それぞれ順次積層する。な
お、積層後にｐ形層５の活性化のため、アニール処理が
行われることがある。ついで、ＮｉおよびＡｕを蒸着し
てシンターすることにより、メタル層などからなる電流
拡散層７を２〜１００ｎｍ程度形成する。
ため、たとえば有機金属化学気相成長法（ＭＯＣＶＤ
法）により反応ガスおよび必要なドーパントガスを導入
して、サファイア（Ａｌ2 Ｏ3 単結晶）などからなる基
板１の表面に図示しないＧａＮからなる低温バッファ層
と、クラッド層となるｎ形のＧａＮおよび／またはＡｌ
ＧａＮ系（ＡｌとＧａの比率が種々変わり得ることを意
味する、以下同じ）の積層構造からなるｎ形層３を１〜
５μｍ程度堆積し、さらに、バンドギャップエネルギー
がクラッド層のそれよりも小さくなる材料、たとえばＩ
ｎＧａＮ系化合物半導体層からなる活性層４を０.０５
〜０.３μｍ程度、ｐ形のＡｌＧａＮ系化合物半導体層
および／またはＧａＮ層からなるｐ形層（クラッド層）
５を０.２〜１μｍ程度、それぞれ順次積層する。な
お、積層後にｐ形層５の活性化のため、アニール処理が
行われることがある。ついで、ＮｉおよびＡｕを蒸着し
てシンターすることにより、メタル層などからなる電流
拡散層７を２〜１００ｎｍ程度形成する。
【００１５】（ｂ）ついで、ｎ側電極９を形成するた
め、積層される半導体層の一部を除去してｎ形層３を露
出させる。すなわち、積層された半導体層の表面にレジ
スト膜などを設けてパターニングをし、電流拡散層７お
よび積層された半導体層３〜５の一部をエッチングして
ｎ形層３を露出させる。この際、各チップに分割する境
界部Ｓの近傍の半導体層もエッチングし、ｎ形層３を露
出させる。このエッチングは、塩素ガスなどによる反応
性イオンエッチングにより行うことができ、厚い半導体
層をエッチングするためにはＴｉなどをマスクとして用
いることにより、エッチングをすることができる。
め、積層される半導体層の一部を除去してｎ形層３を露
出させる。すなわち、積層された半導体層の表面にレジ
スト膜などを設けてパターニングをし、電流拡散層７お
よび積層された半導体層３〜５の一部をエッチングして
ｎ形層３を露出させる。この際、各チップに分割する境
界部Ｓの近傍の半導体層もエッチングし、ｎ形層３を露
出させる。このエッチングは、塩素ガスなどによる反応
性イオンエッチングにより行うことができ、厚い半導体
層をエッチングするためにはＴｉなどをマスクとして用
いることにより、エッチングをすることができる。
【００１６】（ｃ）つぎに、積層される半導体層の表面
のｐ形層５（電流拡散層７）および前記半導体層の一部
を除去して露出するｎ形層３にそれぞれ電気的に接続し
て第１（ｐ側）および第２（ｎ側）の電極８、９をそれ
ぞれ形成する。
のｐ形層５（電流拡散層７）および前記半導体層の一部
を除去して露出するｎ形層３にそれぞれ電気的に接続し
て第１（ｐ側）および第２（ｎ側）の電極８、９をそれ
ぞれ形成する。
【００１７】ｎ側電極９は、ＴｉおよびＡｌをそれぞれ
０.１μｍ程度と０.３μｍ程度づつ真空蒸着などにより
成膜してシンターすることにより、また、ｐ側電極８
は、ＴｉとＡｕをそれぞれ真空蒸着して積層することに
より、ｐ側電極８およびｎ側電極９を形成する。前述の
ように、電流拡散層７が設けられる場合は、ｐ側電極８
は電流拡散層７を介してｐ形層５と電気的に接続され、
電流拡散層７が設けられない場合は、直接ｐ形層５にま
たは他のｐ形半導体層を介して電気的に接続される。こ
の状態を平面的に見た図が図２（ａ）の図である。
０.１μｍ程度と０.３μｍ程度づつ真空蒸着などにより
成膜してシンターすることにより、また、ｐ側電極８
は、ＴｉとＡｕをそれぞれ真空蒸着して積層することに
より、ｐ側電極８およびｎ側電極９を形成する。前述の
ように、電流拡散層７が設けられる場合は、ｐ側電極８
は電流拡散層７を介してｐ形層５と電気的に接続され、
電流拡散層７が設けられない場合は、直接ｐ形層５にま
たは他のｐ形半導体層を介して電気的に接続される。こ
の状態を平面的に見た図が図２（ａ）の図である。
【００１８】（ｄ）つぎに、図１および図２（ｂ）に示
されるように、ウェハ状の基板１に積層された半導体層
を各チップ１１、１２にブレークする縦横の境界部Ｓの
部分で積層された半導体層の表面側から基板１に達する
ようにダイシングをする。
されるように、ウェハ状の基板１に積層された半導体層
を各チップ１１、１２にブレークする縦横の境界部Ｓの
部分で積層された半導体層の表面側から基板１に達する
ようにダイシングをする。
【００１９】このダイシングは、サファイア基板１をブ
レークするときにその境界部Ｓでブレークしやすくする
もので、基板１でのダイシング溝１５の深さＤは、本来
は深いほど好ましいが、サファイア基板１は非常に硬
く、切断しにくいと共に、ダイサーも傷みやすいため、
ブレークの際の案内溝になり得る深さでできるだけ浅く
形成する。具体的には、基板１の表面からの深さＤが数
十μｍ程度、さらに好ましくは２０〜３０μｍ程度にな
るように形成すればよい。なお、ダイシング溝１５の幅
Ｗは、前述のように、２０μｍ程度に形成される。
レークするときにその境界部Ｓでブレークしやすくする
もので、基板１でのダイシング溝１５の深さＤは、本来
は深いほど好ましいが、サファイア基板１は非常に硬
く、切断しにくいと共に、ダイサーも傷みやすいため、
ブレークの際の案内溝になり得る深さでできるだけ浅く
形成する。具体的には、基板１の表面からの深さＤが数
十μｍ程度、さらに好ましくは２０〜３０μｍ程度にな
るように形成すればよい。なお、ダイシング溝１５の幅
Ｗは、前述のように、２０μｍ程度に形成される。
【００２０】（ｅ）つぎに、図２（ｃ）に示されるよう
に全面に保護膜１０を成膜し、その後図１に示されるよ
うに、ｐ側電極８およびｎ側電極９を露出させる。すな
わち、ｐ側電極８およびｎ側電極９が露出するように前
記積層された半導体層の露出面に保護膜１０を設ける。
具体的には、たとえばＣＶＤ法などにより、ＳｉＮx膜
またはＳｉＯy 膜などがたとえば５００〜５０００Å程
度の厚さ設けられる。電極８、９の露出は、図１に示さ
れるように、その周囲だけに保護膜１０を残して、その
内側の電極の上を除去することにより得られる。この電
極８、９上の保護膜１０の除去は、保護膜の成膜前にそ
の部分にレジジスト膜を設けておき、全面に保護膜を成
膜してからレジスト膜を除去するリフトオフ法、または
全面に成膜した後にフォトリソグラフィ工程などにより
エッチング除去する方法で行うことができる。
に全面に保護膜１０を成膜し、その後図１に示されるよ
うに、ｐ側電極８およびｎ側電極９を露出させる。すな
わち、ｐ側電極８およびｎ側電極９が露出するように前
記積層された半導体層の露出面に保護膜１０を設ける。
具体的には、たとえばＣＶＤ法などにより、ＳｉＮx膜
またはＳｉＯy 膜などがたとえば５００〜５０００Å程
度の厚さ設けられる。電極８、９の露出は、図１に示さ
れるように、その周囲だけに保護膜１０を残して、その
内側の電極の上を除去することにより得られる。この電
極８、９上の保護膜１０の除去は、保護膜の成膜前にそ
の部分にレジジスト膜を設けておき、全面に保護膜を成
膜してからレジスト膜を除去するリフトオフ法、または
全面に成膜した後にフォトリソグラフィ工程などにより
エッチング除去する方法で行うことができる。
【００２１】（ｆ）その後、図１に示されるように、ウ
ェハ状の基板１を前記ダイシング部分（境界部Ｓ）で分
割することにより各チップに分離する。
ェハ状の基板１を前記ダイシング部分（境界部Ｓ）で分
割することにより各チップに分離する。
【００２２】具体的には、基板１の裏面をラッピング装
置により研磨し、基板１の厚さを３５０μｍ程度から１
００〜１５０μｍ程度に薄くし、ついで基板１の裏面の
境界部Ｓにダイヤモンドカッターにより線状にスクライ
ブライン１６を入れる。その後、スクライブライン１６
の部分に瞬間的な衝撃力を加えることにより、ウェハ状
の基板１を割って各チップ１１、１２に分割する。
置により研磨し、基板１の厚さを３５０μｍ程度から１
００〜１５０μｍ程度に薄くし、ついで基板１の裏面の
境界部Ｓにダイヤモンドカッターにより線状にスクライ
ブライン１６を入れる。その後、スクライブライン１６
の部分に瞬間的な衝撃力を加えることにより、ウェハ状
の基板１を割って各チップ１１、１２に分割する。
【００２３】本発明によれば、ウェハから各チップにブ
レークする部分にダイシング溝を形成し、その後に全面
に保護膜を設けているため、ダイシング時に保護膜がチ
ッピングすることがなく、歩留りよく製造することがで
きる。しかも、あらかじめ保護膜をエッチングする必要
もないので、そのアライメントマージンが不要となり、
チップ間隔をダイシング溝の幅およびダイシング時の位
置ずれマージンだけの最低限に狭くすることができ、１
枚のウェハからのチップの取れ数を向上させることがで
きる。さらに、ダイシング溝内にも保護膜が付着するた
め、半導体層の側壁がすべて保護膜により被覆され、非
常に信頼性が向上する。
レークする部分にダイシング溝を形成し、その後に全面
に保護膜を設けているため、ダイシング時に保護膜がチ
ッピングすることがなく、歩留りよく製造することがで
きる。しかも、あらかじめ保護膜をエッチングする必要
もないので、そのアライメントマージンが不要となり、
チップ間隔をダイシング溝の幅およびダイシング時の位
置ずれマージンだけの最低限に狭くすることができ、１
枚のウェハからのチップの取れ数を向上させることがで
きる。さらに、ダイシング溝内にも保護膜が付着するた
め、半導体層の側壁がすべて保護膜により被覆され、非
常に信頼性が向上する。
【００２４】一方、電極の形成からダイシングまでの工
程は、連続的に行われ、また、ダイシング後には充分に
洗浄して表面を清浄化させてから保護膜を成膜すること
ができるため、ダイシング前に保護膜が設けられていな
くても、何ら特性を低下させる要因はない。また、保護
膜の形成前にダイシングされているが、この時点では、
サファイア基板１が３００〜３５０μｍ程度と厚い状態
で、ダイシング溝の深さは数十μｍからせいぜい１００
μｍ以下であるため、保護膜形成工程などの取扱時の機
械的強度に何ら問題はない。
程は、連続的に行われ、また、ダイシング後には充分に
洗浄して表面を清浄化させてから保護膜を成膜すること
ができるため、ダイシング前に保護膜が設けられていな
くても、何ら特性を低下させる要因はない。また、保護
膜の形成前にダイシングされているが、この時点では、
サファイア基板１が３００〜３５０μｍ程度と厚い状態
で、ダイシング溝の深さは数十μｍからせいぜい１００
μｍ以下であるため、保護膜形成工程などの取扱時の機
械的強度に何ら問題はない。
【００２５】
【発明の効果】本発明によれば、保護膜を破損して歩留
りを低下させたり、予め保護膜をエッチングしてダイシ
ング部分の保護膜を除去しておかなくてもよいため、非
常にコストダウンになる。さらに、エッチングのための
アライメントマージンが不要となり、チップ間隔を狭く
することができるため、１枚のウェハからのチップの取
れ数が向上し、さらにコストダウンに寄与する。また、
保護膜により半導体層がしっかりと被覆されるため、特
性の変化もなく信頼性が非常に向上する。その結果、安
価で高特性の半導体発光素子が得られる。
りを低下させたり、予め保護膜をエッチングしてダイシ
ング部分の保護膜を除去しておかなくてもよいため、非
常にコストダウンになる。さらに、エッチングのための
アライメントマージンが不要となり、チップ間隔を狭く
することができるため、１枚のウェハからのチップの取
れ数が向上し、さらにコストダウンに寄与する。また、
保護膜により半導体層がしっかりと被覆されるため、特
性の変化もなく信頼性が非常に向上する。その結果、安
価で高特性の半導体発光素子が得られる。
【図１】本発明の製法の一実施形態のブレーク前の状態
の断面説明図である。
の断面説明図である。
【図２】図１の製法のダイシング工程と保護膜形成工程
とを示す平面説明図である。
とを示す平面説明図である。
【図３】従来の半導体発光素子の製法を説明する断面説
明図である。
明図である。
【図４】従来の半導体発光素子の製法を説明する平面説
明図である。
明図である。
１ 基板 ３ ｎ形層 ５ ｐ形層 ８ ｐ側電極 ９ ｎ側電極 １０ 保護膜 １５ ダイシング溝 Ｓ チップの境界部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 範和 京都市右京区西院溝崎町21番地 ローム株 式会社内 Ｆターム(参考） 5F041 AA41 CA34 CA40 CA74 CA75 CA76
Claims (1)
- 【請求項１】 （ａ）ウェハ状の基板上に第１導電形半
導体層および第２導電形半導体層を含み発光層を形成す
る半導体層を積層し、（ｂ）該積層される半導体層の一
部を除去して第２導電形半導体層を露出させ、（ｃ）前
記積層される半導体層の表面の第１導電形半導体層およ
び前記積層される半導体層の一部を除去して露出する第
２導電形半導体層にそれぞれ電気的に接続して第１およ
び第２の電極を形成し、（ｄ）前記半導体層が積層され
たウェハ状の基板を各チップにブレークする部分で該積
層された半導体層の露出面側から前記基板に達するよう
にダイシングし、（ｅ）前記第１および第２の電極が露
出するように前記積層された半導体層の露出面に保護膜
を設け、（ｆ）前記ウェハ状の基板を前記ダイシング部
分で分割することにより各チップに分離することを特徴
とする半導体発光素子の製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25251998A JP2000091636A (ja) | 1998-09-07 | 1998-09-07 | 半導体発光素子の製法 |
| TW088112946A TW439302B (en) | 1998-09-07 | 1999-07-30 | Process for making a semiconductor light emitting element |
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|---|---|---|---|
| JP25251998A JP2000091636A (ja) | 1998-09-07 | 1998-09-07 | 半導体発光素子の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091636A true JP2000091636A (ja) | 2000-03-31 |
Family
ID=17238508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25251998A Pending JP2000091636A (ja) | 1998-09-07 | 1998-09-07 | 半導体発光素子の製法 |
Country Status (3)
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-
1998
- 1998-09-07 JP JP25251998A patent/JP2000091636A/ja active Pending
-
1999
- 1999-07-30 TW TW088112946A patent/TW439302B/zh not_active IP Right Cessation
- 1999-09-07 US US09/391,625 patent/US6197609B1/en not_active Expired - Fee Related
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Also Published As
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