JP2000091566A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 230000005669 field effect Effects 0.000 claims abstract 3
- 238000009792 diffusion process Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 description 29
- 238000010438 heat treatment Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 15
- 238000002513 implantation Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 5
- 238000003887 surface segregation Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 拡散層抵抗を低減し、ＮＭＯＳＦＥＴの特性
を向上させる。 【解決手段】 Ｓｉ基板１０１に設けられたＮ型拡散層
の少なくとも表面側にＧｅを含有している。Ｓｉ基板１
０１表面にＧｅ含有層１０２を形成した後、Ｎ型不純物
を導入してＮ型拡散層を形成する。
を向上させる。 【解決手段】 Ｓｉ基板１０１に設けられたＮ型拡散層
の少なくとも表面側にＧｅを含有している。Ｓｉ基板１
０１表面にＧｅ含有層１０２を形成した後、Ｎ型不純物
を導入してＮ型拡散層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置および半
導体装置の製造方法に係わり、特にＳｉ半導体基板にＮ
型拡散層が形成される半導体装置および半導体装置の製
造方法に関する。
導体装置の製造方法に係わり、特にＳｉ半導体基板にＮ
型拡散層が形成される半導体装置および半導体装置の製
造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化、特にＭＯＳ−ＦＥ
Ｔの微細化はトランジスタの集積度の向上、及び動作速
度の向上に寄与してきた。動作速度は、ソース／ドレイ
ン間のキャリア移動時間で決まるが、微細化によるゲー
ト長縮小によって動作速度が増大した。
Ｔの微細化はトランジスタの集積度の向上、及び動作速
度の向上に寄与してきた。動作速度は、ソース／ドレイ
ン間のキャリア移動時間で決まるが、微細化によるゲー
ト長縮小によって動作速度が増大した。
【０００３】
【発明が解決しようとする課題】しかしながら、ゲート
長がサブミクロン領域まで縮小されると、ソースやドレ
イン領域の寄生抵抗の影響が無視できなくなり、単なる
ゲート長の縮小のみでは動作速度の向上は望めなくなり
つつある。従って、このような超微細ＭＯＳ−ＦＥＴに
おいてはソースやドレイン領域の抵抗を低減する技術の
開発が重要となっている。
長がサブミクロン領域まで縮小されると、ソースやドレ
イン領域の寄生抵抗の影響が無視できなくなり、単なる
ゲート長の縮小のみでは動作速度の向上は望めなくなり
つつある。従って、このような超微細ＭＯＳ−ＦＥＴに
おいてはソースやドレイン領域の抵抗を低減する技術の
開発が重要となっている。
【０００４】この抵抗低減は、ＰＭＯＳ、ＮＭＯＳとも
に重要な技術課題であるが、ＮＭＯＳでは、ソース及び
ドレイン領域はＮ型領域となるため、Ｎ型拡散層の抵抗
低減技術が求められる。
に重要な技術課題であるが、ＮＭＯＳでは、ソース及び
ドレイン領域はＮ型領域となるため、Ｎ型拡散層の抵抗
低減技術が求められる。
【０００５】本発明は、拡散層抵抗を低減し、ＮＭＯＳ
−ＦＥＴ等の半導体デバイス特性を向上させることを目
的としている。
−ＦＥＴ等の半導体デバイス特性を向上させることを目
的としている。
【０００６】なお、本発明の関連技術としては、特開平
４−４２５７５号公報に高濃度のＧｅを含有するポリシ
リコンをコンタクトホールに設け、さらに金属配線を設
けた半導体装置の開示があり、特開平４−１９６４２０
号公報にコンタクトホール上にＧｅ膜またはＧｅ不純物
を高濃度に含有する層を有し、さらにバリアメタル、金
属配線を形成した半導体装置の開示があるが、いずれも
コンタクト抵抗低減を目的としたものである。
４−４２５７５号公報に高濃度のＧｅを含有するポリシ
リコンをコンタクトホールに設け、さらに金属配線を設
けた半導体装置の開示があり、特開平４−１９６４２０
号公報にコンタクトホール上にＧｅ膜またはＧｅ不純物
を高濃度に含有する層を有し、さらにバリアメタル、金
属配線を形成した半導体装置の開示があるが、いずれも
コンタクト抵抗低減を目的としたものである。
【０００７】
【課題を解決するための手段】Ｎ型不純物は表面偏析が
強く熱処理時に基板表面や酸化膜／基板界面に偏析し、
基板結晶内部の電気的に活性な不純物量が減少するとい
う問題がある。本発明者らは、この問題を解決すべく鋭
意研究を行った結果、ＧｅをＳｉ中に導入、好ましくは
原子組成比で１％以上導入すると、Ｎ型不純物の表面偏
析が効果的に抑制される現象を見出した。本発明は、こ
の現象をＮ型拡散層形成に適用することによって拡散層
中の電気的活性不純物量を増大させ、抵抗の低減を可能
としたものである。
強く熱処理時に基板表面や酸化膜／基板界面に偏析し、
基板結晶内部の電気的に活性な不純物量が減少するとい
う問題がある。本発明者らは、この問題を解決すべく鋭
意研究を行った結果、ＧｅをＳｉ中に導入、好ましくは
原子組成比で１％以上導入すると、Ｎ型不純物の表面偏
析が効果的に抑制される現象を見出した。本発明は、こ
の現象をＮ型拡散層形成に適用することによって拡散層
中の電気的活性不純物量を増大させ、抵抗の低減を可能
としたものである。
【０００８】すなわち、本発明の半導体装置は、Ｓｉ半
導体基板に設けられたＮ型拡散層の表面側にＧｅを含有
していることを特徴とする。
導体基板に設けられたＮ型拡散層の表面側にＧｅを含有
していることを特徴とする。
【０００９】また本発明の半導体装置の製造方法は、Ｓ
ｉ半導体基板表面にＧｅ含有層を形成した後、Ｎ型不純
物を導入してＮ型拡散層を形成することを特徴とする。
ｉ半導体基板表面にＧｅ含有層を形成した後、Ｎ型不純
物を導入してＮ型拡散層を形成することを特徴とする。
【００１０】本発明について図１を用いて説明する。図
１に示すように、Ｓｉ基板１０１表面に、Ｇｅ含有Ｓｉ
層１０２を形成した後、Ｎ型不純物を導入し、さらに、
活性化熱処理を施してＮ型拡散層を形成する。こうする
ことで、Ｎ型不純物の活性化熱処理時、もしくは、後工
程の熱処理時において、不純物の表面偏析によりＮ型拡
散層の抵抗が増大する現象を抑制することができる。
１に示すように、Ｓｉ基板１０１表面に、Ｇｅ含有Ｓｉ
層１０２を形成した後、Ｎ型不純物を導入し、さらに、
活性化熱処理を施してＮ型拡散層を形成する。こうする
ことで、Ｎ型不純物の活性化熱処理時、もしくは、後工
程の熱処理時において、不純物の表面偏析によりＮ型拡
散層の抵抗が増大する現象を抑制することができる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図２に示すように、Ｓｉ基板２０１にイオ
ン注入法によりＧｅイオンを注入し、基板表面にＧｅ含
有Ｓｉ層２０２を形成する。その後、Ａｓ、Ｐもしくは
ＳｂなどのＮ型不純物をＳｉ基板２０１に注入した後、
例えばランプ加熱炉を用い、温度９５０℃、時間１０秒
の熱処理を施して注入イオンを電気的に活性化し、Ｓｉ
基板表面にＮ型の拡散層を形成する。
ン注入法によりＧｅイオンを注入し、基板表面にＧｅ含
有Ｓｉ層２０２を形成する。その後、Ａｓ、Ｐもしくは
ＳｂなどのＮ型不純物をＳｉ基板２０１に注入した後、
例えばランプ加熱炉を用い、温度９５０℃、時間１０秒
の熱処理を施して注入イオンを電気的に活性化し、Ｓｉ
基板表面にＮ型の拡散層を形成する。
【００１３】図３は、図２におけるＧｅイオンの注入条
件を示したものである。注入エネルギーと注入ドーズ量
（面積濃度）について、図中の斜線領域の条件を用いた
場合に、顕著な拡散層抵抗の低減効果が見られた。なお
図３において、例えば１Ｅ１５は１×１０15を示してい
る。図３〜図６、図８においても同様に表記する。図３
において示される白丸は適用領域の境界における値を示
している。生産性とコストとを考慮すると、適用領域の
境界近傍の条件、すなわちドーズ量が少ない方が好まし
い（ドーズ量を多くするとソースイオンの消費量や時間
がかかる。）。図４はＮ型不純物としてリン（Ｐ）イオ
ンを用いた場合について、本発明の効果を示したもので
ある。Ｓｉ基板として抵抗率１０Ωｃｍ、面方位（１０
０）の基板を用い、図３の斜線領域の条件（例えば５ｋ
ｅＶ、５×１０15／cm2）の条件でＧｅを注入した後、
Ｐイオンをエネルギー２ｋｅＶ、ドーズ量５×１０14／
cm2から２×１０15／cm2の条件で注入し、その後、注入
イオンを活性化させるために９５０℃、１０秒の熱処理
を施した。処理後の基板について４探針法によりシート
抵抗を測定した。図４に示すように、シート抵抗（Ω／
ｓｑ）は注入ドーズ量の増加に伴い低減される。同一ド
ーズ量で比較すると、従来のＧｅを注入しない場合と比
較して、本発明の方法を用いることによってシート抵抗
が低減されることが明らかとなった。また、この抵抗低
減効果は注入ドーズ量が低い場合の方が大きいこともあ
わせて明らかとなった。
件を示したものである。注入エネルギーと注入ドーズ量
（面積濃度）について、図中の斜線領域の条件を用いた
場合に、顕著な拡散層抵抗の低減効果が見られた。なお
図３において、例えば１Ｅ１５は１×１０15を示してい
る。図３〜図６、図８においても同様に表記する。図３
において示される白丸は適用領域の境界における値を示
している。生産性とコストとを考慮すると、適用領域の
境界近傍の条件、すなわちドーズ量が少ない方が好まし
い（ドーズ量を多くするとソースイオンの消費量や時間
がかかる。）。図４はＮ型不純物としてリン（Ｐ）イオ
ンを用いた場合について、本発明の効果を示したもので
ある。Ｓｉ基板として抵抗率１０Ωｃｍ、面方位（１０
０）の基板を用い、図３の斜線領域の条件（例えば５ｋ
ｅＶ、５×１０15／cm2）の条件でＧｅを注入した後、
Ｐイオンをエネルギー２ｋｅＶ、ドーズ量５×１０14／
cm2から２×１０15／cm2の条件で注入し、その後、注入
イオンを活性化させるために９５０℃、１０秒の熱処理
を施した。処理後の基板について４探針法によりシート
抵抗を測定した。図４に示すように、シート抵抗（Ω／
ｓｑ）は注入ドーズ量の増加に伴い低減される。同一ド
ーズ量で比較すると、従来のＧｅを注入しない場合と比
較して、本発明の方法を用いることによってシート抵抗
が低減されることが明らかとなった。また、この抵抗低
減効果は注入ドーズ量が低い場合の方が大きいこともあ
わせて明らかとなった。
【００１４】さらに、Ｐイオンをエネルギー１ｋｅＶと
し、注入イオンを活性化させるための熱処理条件を９５
０℃、１０００℃として、１０秒間の熱処理を施した場
合の注入ドーズ量とシート抵抗との関係を図５に示す。
し、注入イオンを活性化させるための熱処理条件を９５
０℃、１０００℃として、１０秒間の熱処理を施した場
合の注入ドーズ量とシート抵抗との関係を図５に示す。
【００１５】またＮ型不純物として、他の不純物、例え
ばＡｓ（注入エネルギー７ｋｅＶ）を用いた場合も図６
に示すように、同様の効果が確認された。注入イオンを
活性化させるための熱処理条件は９５０℃、１０秒であ
る。図５および図６から明らかなように、Ｎ型不純物の
注入エネルギー、熱処理条件、Ｎ型不純物の種類を変え
ても抵抗低減効果が得られた。
ばＡｓ（注入エネルギー７ｋｅＶ）を用いた場合も図６
に示すように、同様の効果が確認された。注入イオンを
活性化させるための熱処理条件は９５０℃、１０秒であ
る。図５および図６から明らかなように、Ｎ型不純物の
注入エネルギー、熱処理条件、Ｎ型不純物の種類を変え
ても抵抗低減効果が得られた。
【００１６】また、図７にＧｅイオン注入ドーズ量とシ
ート抵抗との関係を示す特性図を示す。図７は、Ｇｅ注
入エネルギーを５ｋｅＶとして、ドーズ量５×１０14〜
１×１０16／ｃｍ2の範囲でＧｅイオン注入を行い、そ
の後、Ｎ型不純物としてリン（Ｐ）イオンを用い、Ｐイ
オンを注入エネルギー１ｋｅＶ、ドーズ量５×１０14／
ｃｍ2と８×１０14／ｃｍ2の条件でリンイオンの注入を
行った場合のシート抵抗（Ω／ｓｑ）を示している。注
入イオンを活性化させるための熱処理条件は９５０℃、
１０秒である。図７から明らかなように、Ｇｅイオンド
ーズ量がほぼ５×１０15以上であれば（すなわち図３の
適用範囲（斜線領域）であれば）、顕著な抵抗低減効果
があり、Ｎ型不純物の注入ドーズ量を変えても同様な抵
抗低減効果が得られることがわかる。
ート抵抗との関係を示す特性図を示す。図７は、Ｇｅ注
入エネルギーを５ｋｅＶとして、ドーズ量５×１０14〜
１×１０16／ｃｍ2の範囲でＧｅイオン注入を行い、そ
の後、Ｎ型不純物としてリン（Ｐ）イオンを用い、Ｐイ
オンを注入エネルギー１ｋｅＶ、ドーズ量５×１０14／
ｃｍ2と８×１０14／ｃｍ2の条件でリンイオンの注入を
行った場合のシート抵抗（Ω／ｓｑ）を示している。注
入イオンを活性化させるための熱処理条件は９５０℃、
１０秒である。図７から明らかなように、Ｇｅイオンド
ーズ量がほぼ５×１０15以上であれば（すなわち図３の
適用範囲（斜線領域）であれば）、顕著な抵抗低減効果
があり、Ｎ型不純物の注入ドーズ量を変えても同様な抵
抗低減効果が得られることがわかる。
【００１７】次に、図８を参照して本発明の第２の実施
例について説明する。本実施例は、発明に係わる表面の
Ｇｅ含有Ｓｉ層を形成する方法として、エピタキシャル
成長膜を用いている。
例について説明する。本実施例は、発明に係わる表面の
Ｇｅ含有Ｓｉ層を形成する方法として、エピタキシャル
成長膜を用いている。
【００１８】まず、Ｓｉ基板５０１表面を公知技術を用
いて洗浄した後、ＵＨＶ−ＣＶＤ（超高真空ＣＶＤ）装
置に導入し、ＵＨＶチャンバー内で基板を９００℃に加
熱して基板表面の自然酸化膜を除去する。次に、基板温
度を６００℃に下げて保持し、Ｓｉ2Ｈ6ガスを５０scc
m、ＧｅＨ4ガスを１sccm供給してＳｉ1-XＧｅX膜５０２
を１０ｎｍ形成する。
いて洗浄した後、ＵＨＶ−ＣＶＤ（超高真空ＣＶＤ）装
置に導入し、ＵＨＶチャンバー内で基板を９００℃に加
熱して基板表面の自然酸化膜を除去する。次に、基板温
度を６００℃に下げて保持し、Ｓｉ2Ｈ6ガスを５０scc
m、ＧｅＨ4ガスを１sccm供給してＳｉ1-XＧｅX膜５０２
を１０ｎｍ形成する。
【００１９】その後、第１の実施例と同様に、Ｎ型不純
物イオンを注入し、さらに、例えばランプ加熱炉を用い
た熱処理を施し、注入イオンを電気的に活性化してＮ型
の拡散層を形成する。
物イオンを注入し、さらに、例えばランプ加熱炉を用い
た熱処理を施し、注入イオンを電気的に活性化してＮ型
の拡散層を形成する。
【００２０】本実施例の場合も、Ｎ型不純物としてＰを
用いた場合について拡散層のシート抵抗を測定したが、
第１の実施例の場合と同一の結果（図４の結果）が得ら
れ、本発明の効果が確認された。また、ＧｅＨ4ガスの
流量を増大（Ｎ型不純物の量を増大させる）、熱処理条
件、Ｎ型不純物の種類を変えても抵抗低減効果が得られ
た。
用いた場合について拡散層のシート抵抗を測定したが、
第１の実施例の場合と同一の結果（図４の結果）が得ら
れ、本発明の効果が確認された。また、ＧｅＨ4ガスの
流量を増大（Ｎ型不純物の量を増大させる）、熱処理条
件、Ｎ型不純物の種類を変えても抵抗低減効果が得られ
た。
【００２１】次に、本発明をＭＯＳ−ＦＥＴの製造に適
用した第３実施例について図９〜図１２を用いて説明す
る。
用した第３実施例について図９〜図１２を用いて説明す
る。
【００２２】公知の技術を用い、Ｐ型、抵抗率１０Ωｃ
ｍ、面方位（１００）のＳｉ基板６０１に素子分離領域
６０２、ゲート絶縁膜６０３及びゲート電極６０４を形
成する（図９）。
ｍ、面方位（１００）のＳｉ基板６０１に素子分離領域
６０２、ゲート絶縁膜６０３及びゲート電極６０４を形
成する（図９）。
【００２３】その後、Ｇｅイオンを例えばエネルギー５
ｋｅＶ、ドーズ量５×１０15／cm2の条件で注入し、後
にＬＤＤ（lightly doped drain）となる領域にＧｅイ
オン注入領域（Ｇｅ含有Ｓｉ領域）６０５を形成する
（図１０）。
ｋｅＶ、ドーズ量５×１０15／cm2の条件で注入し、後
にＬＤＤ（lightly doped drain）となる領域にＧｅイ
オン注入領域（Ｇｅ含有Ｓｉ領域）６０５を形成する
（図１０）。
【００２４】さらに、Ｐをエネルギー１ｋｅＶ、ドーズ
量５×１０14／cm2の条件で注入しＬＤＤ領域６０６を
形成する（図１１）。
量５×１０14／cm2の条件で注入しＬＤＤ領域６０６を
形成する（図１１）。
【００２５】その後、ゲート電極側壁に低温ＣＶＤによ
って絶縁膜サイドウォールを形成した後、Ａｓイオンを
エネルギー２０ｋｅＶ、ドーズ量５×１０15／cm2の条
件で注入しＳＤ領域（ソース・ドレイン領域）６０７を
形成する。
って絶縁膜サイドウォールを形成した後、Ａｓイオンを
エネルギー２０ｋｅＶ、ドーズ量５×１０15／cm2の条
件で注入しＳＤ領域（ソース・ドレイン領域）６０７を
形成する。
【００２６】注入イオンの活性化はランプ加熱炉を用
い、基板温度を９５０℃とし１０秒間熱処理することに
より行なう。
い、基板温度を９５０℃とし１０秒間熱処理することに
より行なう。
【００２７】その後の工程は公知の技術を用い、ＭＯＳ
−ＦＥＴを形成する（図１２）。
−ＦＥＴを形成する（図１２）。
【００２８】従来方法、即ち、図１０のＧｅイオン注入
を行なわない方法で形成したＭＯＳ−ＦＥＴでは、ＬＤ
Ｄ及びＳＤ領域に導入したＮ型イオンが後工程の熱処理
時に表面析出するため、これらの領域のＮ型イオン量が
減少しシート抵抗が増大する。一方、本発明の場合、不
純物の表面偏析が抑制されるため、シート抵抗が増大せ
ず、ＬＤＤ及びＳＤ領域の抵抗は従来技術と比較して低
減される。このため、本発明で形成したＦＥＴのデバイ
ス特性が改善される。例えば、オン電流について５０％
の改善が確認された。
を行なわない方法で形成したＭＯＳ−ＦＥＴでは、ＬＤ
Ｄ及びＳＤ領域に導入したＮ型イオンが後工程の熱処理
時に表面析出するため、これらの領域のＮ型イオン量が
減少しシート抵抗が増大する。一方、本発明の場合、不
純物の表面偏析が抑制されるため、シート抵抗が増大せ
ず、ＬＤＤ及びＳＤ領域の抵抗は従来技術と比較して低
減される。このため、本発明で形成したＦＥＴのデバイ
ス特性が改善される。例えば、オン電流について５０％
の改善が確認された。
【００２９】また、ＬＤＤ注入前のＧｅ含有層の形成
は、第２の実施例の場合と同様に、エピタキシャル膜の
形成により実施することもできる。この場合の実施例に
ついて図１３〜図１５を参照して説明する。
は、第２の実施例の場合と同様に、エピタキシャル膜の
形成により実施することもできる。この場合の実施例に
ついて図１３〜図１５を参照して説明する。
【００３０】第３の実施例の場合と同様に、Ｐ型基板７
０１に素子分離領域７０２、ゲート絶縁膜７０３、及び
ゲート電極７０４を形成する（図１３）。
０１に素子分離領域７０２、ゲート絶縁膜７０３、及び
ゲート電極７０４を形成する（図１３）。
【００３１】次に、ゲート電極表面を酸化して酸化ポリ
シリコン膜７０５を形成する。次に、基板を洗浄した
後、ＵＨＶ−ＣＶＤ（超高真空ＣＶＤ）装置に導入し、
ＵＨＶチャンバー内で基板を９００℃に加熱して基板表
面の自然酸化膜を除去する。さらに、基板温度を６００
℃に下げて保持し、Ｓｉ2Ｈ6ガスを50sccm、ＧｅＨ4ガ
スを１sccm供給してＳｉ1-XＧｅX膜７０６を１０ｎｍ形
成する（図１４）。この時、Ｓｉ1-XＧｅX膜成長は、い
わゆる選択成長条件になっているので、Ｓｉ1-XＧｅX膜
はＳｉ結晶開口部のみに成長する。
シリコン膜７０５を形成する。次に、基板を洗浄した
後、ＵＨＶ−ＣＶＤ（超高真空ＣＶＤ）装置に導入し、
ＵＨＶチャンバー内で基板を９００℃に加熱して基板表
面の自然酸化膜を除去する。さらに、基板温度を６００
℃に下げて保持し、Ｓｉ2Ｈ6ガスを50sccm、ＧｅＨ4ガ
スを１sccm供給してＳｉ1-XＧｅX膜７０６を１０ｎｍ形
成する（図１４）。この時、Ｓｉ1-XＧｅX膜成長は、い
わゆる選択成長条件になっているので、Ｓｉ1-XＧｅX膜
はＳｉ結晶開口部のみに成長する。
【００３２】その後、第３の実施例と同じ条件でＬＤＤ
及びＳＤ領域を形成し、さらに公知技術により後工程を
施し、ＭＯＳ−ＦＥＴを形成する（図１５）。
及びＳＤ領域を形成し、さらに公知技術により後工程を
施し、ＭＯＳ−ＦＥＴを形成する（図１５）。
【００３３】本実施例の場合も、従来法で形成した場合
と比較してＦＥＴの性能向上が確認された。
と比較してＦＥＴの性能向上が確認された。
【００３４】上記各実施例に示すように、Ｎ型不純物導
入前に基板表面をＧｅ含有Ｓｉ層を形成することによ
り、形成されるＮ型拡散層の抵抗を低減できる。この効
果を発揮するためには、Ｇｅ濃度を組成比１％以上とす
ることが望ましく、Ｇｅ含有層形成法として、エピタキ
シャル膜を用いる場合は、この組成比になるような条件
で成長することが重要である（上記の条件はＧｅ組成比
１％以上となる条件である）。また、Ｇｅイオンの注入
によってＧｅ含有層を形成する場合は、注入エネルギー
とドーズ量を最適化することが望ましく、図３に斜線で
示した領域の条件を使用することがより望ましい。な
お、イオン注入の場合は深さ方向に濃度分布を有する
が、最大濃度が１％を越えればよく、図３の斜線領域内
で最大濃度が１％を越えることになる。またＧｅ濃度分
布のピーク位置はＮ型不純物の活性化熱処理時の表面偏
析減少を抑制するために、Ｎ型不純物導入位置より表面
側であるようにする。
入前に基板表面をＧｅ含有Ｓｉ層を形成することによ
り、形成されるＮ型拡散層の抵抗を低減できる。この効
果を発揮するためには、Ｇｅ濃度を組成比１％以上とす
ることが望ましく、Ｇｅ含有層形成法として、エピタキ
シャル膜を用いる場合は、この組成比になるような条件
で成長することが重要である（上記の条件はＧｅ組成比
１％以上となる条件である）。また、Ｇｅイオンの注入
によってＧｅ含有層を形成する場合は、注入エネルギー
とドーズ量を最適化することが望ましく、図３に斜線で
示した領域の条件を使用することがより望ましい。な
お、イオン注入の場合は深さ方向に濃度分布を有する
が、最大濃度が１％を越えればよく、図３の斜線領域内
で最大濃度が１％を越えることになる。またＧｅ濃度分
布のピーク位置はＮ型不純物の活性化熱処理時の表面偏
析減少を抑制するために、Ｎ型不純物導入位置より表面
側であるようにする。
【００３５】なお、Ｇｅ濃度を組成比１％以上としなく
ても、実施例ほどの効果はないが、その近傍で、ある程
度の効果は得られるので、本発明は実施例に記載された
条件領域に限定されるものではない。例えば、図７にお
いても、Ｇｅイオンドーズ量が１×１０15／ｃｍ2を超
えればシート抵抗が低減しているので、必要に応じてこ
の領域で条件を設定することもできる。
ても、実施例ほどの効果はないが、その近傍で、ある程
度の効果は得られるので、本発明は実施例に記載された
条件領域に限定されるものではない。例えば、図７にお
いても、Ｇｅイオンドーズ量が１×１０15／ｃｍ2を超
えればシート抵抗が低減しているので、必要に応じてこ
の領域で条件を設定することもできる。
【００３６】
【発明の効果】以上、詳細に説明したように、拡散層抵
抗を低減することができ、ＮＭＯＳ−ＦＥＴ等の半導体
デバイス特性を向上させることが可能となる。
抗を低減することができ、ＮＭＯＳ−ＦＥＴ等の半導体
デバイス特性を向上させることが可能となる。
【図１】本発明の一実施形態を説明するための工程図で
ある。
ある。
【図２】本発明の第１実施例を説明するための工程図で
ある。
ある。
【図３】図２におけるＧｅイオンの注入条件を示す特性
図である。
図である。
【図４】Ｎ型不純物としてリン（Ｐ）イオンを用いた場
合の本発明の効果を示す特性図である。
合の本発明の効果を示す特性図である。
【図５】Ｎ型不純物としてリン（Ｐ）イオンを用いた場
合の本発明の効果を示す特性図である。
合の本発明の効果を示す特性図である。
【図６】Ｎ型不純物として砒素（Ａｓ）イオンを用いた
場合の本発明の効果を示す特性図である。
場合の本発明の効果を示す特性図である。
【図７】Ｇｅイオン注入ドーズ量とシート抵抗との関係
を示す特性図である。
を示す特性図である。
【図８】本発明の第２実施例を説明するための工程図で
ある。
ある。
【図９】本発明をＭＯＳ−ＦＥＴの製造に適用した実施
例を示す工程を示す断面図である。
例を示す工程を示す断面図である。
【図１０】本発明をＭＯＳ−ＦＥＴの製造に適用した実
施例を示す工程を示す断面図である。
施例を示す工程を示す断面図である。
【図１１】本発明をＭＯＳ−ＦＥＴの製造に適用した実
施例を示す工程を示す断面図である。
施例を示す工程を示す断面図である。
【図１２】本発明をＭＯＳ−ＦＥＴの製造に適用した実
施例を示す工程を示す断面図である。
施例を示す工程を示す断面図である。
【図１３】本発明をＭＯＳ−ＦＥＴの製造に適用した他
の実施例を示す工程を示す断面図である。
の実施例を示す工程を示す断面図である。
【図１４】本発明をＭＯＳ−ＦＥＴの製造に適用した他
の実施例を示す工程を示す断面図である。
の実施例を示す工程を示す断面図である。
【図１５】本発明をＭＯＳ−ＦＥＴの製造に適用した他
の実施例を示す工程を示す断面図である。
の実施例を示す工程を示す断面図である。
１０１ 半導体Ｓｉ基板 １０２ Ｇｅ含有Ｓｉ層 ２０１ Ｓｉ基板 ２０２ Ｓｉ層 ５０１ Ｓｉ基板 ５０２ Ｓｉ1-XＧｅX膜 ６０１ Ｓｉ基板 ６０２ 素子分離領域 ６０３ ゲート絶縁膜 ６０４ ゲート電極 ６０５ Ｇｅイオン注入領域（Ｇｅ含有Ｓｉ領域） ６０６ ＬＤＤ領域 ６０７ ＳＤ領域（ソース・ドレイン領域） ７０１ Ｐ型基板 ７０２ 素子分離領域 ７０３ ゲート絶縁膜 ７０４ ゲート電極 ７０５ 酸化ポリシリコン膜 ７０６ Ｓｉ1-XＧｅX膜
Claims (7)
- 【請求項１】 Ｓｉ半導体基板に設けられたＮ型拡散層
の少なくとも表面側にＧｅを含有していることを特徴と
する半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記Ｎ型拡散層はＮチャネル電界効果トランジスタのソ
ースドレイン領域であることを特徴とする半導体装置。 - 【請求項３】 請求項１又は請求項２に記載の半導体装
置において、前記Ｎ型拡散層のＧｅ組成比は１％以上で
あることを特徴とする半導体装置。 - 【請求項４】 Ｓｉ半導体基板表面にＧｅ含有層を形成
した後、Ｎ型不純物を導入してＮ型拡散層を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、前記Ｇｅ含有層はＧｅイオン注入により形成
されることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４に記載の半導体装置の製造方法
において、前記Ｇｅ含有層はＧｅ堆積膜であることを特
徴とする半導体装置の製造方法。 - 【請求項７】 請求項４〜６のいずれかの請求項に記載
の半導体装置の製造方法において、前記Ｎ型拡散層はＮ
チャネル電界効果トランジスタのソースドレイン領域で
あることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254324A JP2000091566A (ja) | 1998-09-08 | 1998-09-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254324A JP2000091566A (ja) | 1998-09-08 | 1998-09-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091566A true JP2000091566A (ja) | 2000-03-31 |
Family
ID=17263427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10254324A Pending JP2000091566A (ja) | 1998-09-08 | 1998-09-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091566A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110586A (ja) * | 2000-09-26 | 2002-04-12 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
-
1998
- 1998-09-08 JP JP10254324A patent/JP2000091566A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110586A (ja) * | 2000-09-26 | 2002-04-12 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
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