JP2000090700A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路のオーバーヘッドが少なく、ＲＡＭのテ
スト端子として取り出す外部端子を減らし、チップサイ
ズの増大を防ぐと共に、配線性を向上することができる
半導体集積回路装置を提供する。 【解決手段】 アドレスと入力データを含むシリアルデ
ータを半導体記憶装置４の複数のアドレス端子と複数の
入力信号端子に与える第１シフトレジスタ３−２と、前
記半導体記憶装置４の複数の出力信号端子から出力され
るデータをシリアルデータに変換する第２シフトレジス
タ３−３と、入力されたクロック信号から前記半導体記
憶装置４のアドレス端子と入力データ信号端子数を計測
するビット／ワードサイズ判定回路５と、前記シリアル
入力信号とビット／ワードサイズ判定回路５から前記半
導体記憶装置４のライト及びリードを制御する制御手段
とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、汎用論理回路と半
導体記憶装置(以下、ＲＡＭという。)が混載された半導
体集積回路装置に関し、特に、半導体集積回路装置に内
蔵されたＲＡＭのテストを行うための回路構成に関す
る。

【０００２】

【従来の技術】従来、汎用論理回路とＲＡＭが混載され
ている集積回路において、ＲＡＭの単体テストを行うに
は、組み込み自己テスト（以下、ＢＩＳＴという。）に
よるセルフテスト回路を用いる方法と、ＲＡＭのテスト
用端子を外部へ直接引き出してテストを行う方法とがあ
った。

【０００３】図４及び図５に従来のセルフテスト回路を
用いたＲＡＭのテスト方法を示す。図４は、従来のセル
フテスト回路を用いるＲＡＭのテスト方法を示すブロッ
ク図である。図５は、図４に示すＲＡＭのテスト方法を
実施する場合に用いられるテストパタンの一例を示し、
（ａ）は、図４の入力端子から与えるＢＩＳＴ回路への
入力信号であり、（ｂ）は、ＲＡＭが正常動作した場合
のテスト出力端子の出力信号であり、（ｃ）は、ＲＡＭ
が故障している場合のテスト出力端子の出力信号であ
る。

【０００４】従来のセルフテスト回路を用いるＲＡＭの
テスト方法には、図４に示すような半導体集積回路装置
１００が用いられる。この半導体集積回路装置１００
は、入力端子１０１と入力バッファ１０２とＢＩＳＴ回
路とＲＡＭ１０４と出力端子１０６及び出力バッファ１
０５とから構成されている。

【０００５】入力端子１０１は入力バッファ１０２を介
してＢＩＳＴ回路１０３に接続され、ＢＩＳＴ回路１０
３とＲＡＭ１０４は、入出力バス１０４−３で接続され
ている。更にＢＩＳＴ回路１０３は出力バッファ１０５
を介して出力端子１０６に接続されている。

【０００６】ＲＡＭ１０４の特定のアドレス又はデータ
に故障がなければ、図５（ａ）に示すような入力信号に
対して、ＢＩＳＴ回路１０３は、図５（ｂ）に示すよう
に入力信号に同期した一定の出力信号を出力し続ける。
そして、ＲＡＭ１０４の特定のアドレス又はデータに故
障が発生した場合のみ、図５（ｃ）に示すように、ある
時刻の出力信号が正常時とは論理の異なる信号を出力す
るようにＢＩＳＴ回路１０３を構成している。不良が発
生したＲＡＭ１０４のアドレス及びデータの特定は、入
力されたデータ数とテスト対象となるＲＡＭ１０４のビ
ット／ワード構成から算出することができる。

【０００７】次に、図６に従来のＲＡＭのテスト用端子
を外部へ直接引き出してテストを行う方法を示す。図６
は、従来のＲＡＭのテスト用端子を外部へ直接引き出し
てＲＡＭのテストを行う方法を示すブロック図である。
従来のＲＡＭのテスト用端子を外部へ直接引き出してＲ
ＡＭのテストを行う方法には、図６に示すような半導体
集積回路装置１１０が用いられる。この半導体集積回路
装置１１０は、テスト入力端子１１１と入出力バッファ
１１２、１１６とテスト切換端子１１３とＲＡＭ１１４
と出力端子１１５と入力バッファ１１７と汎用論理回路
１１８とから構成されている。

【０００８】テスト入力端子１１１−１、１１１−
２、...１１１−ｎは、入力バッファ又は入出力バッフ
ァからなる第１入出力ブロック１１２を介してＲＡＭ１
１４のテスト専用の入力バス１１４−４に接続され、テ
スト出力端子１１５−１、１１５−２、...１１５−ｎ
は、出力又は入出力バッファからなる第２入出力ブロッ
ク１１６を介してＲＡＭ１１４のテスト専用の出力バス
１１４−２に接続されている。

【０００９】第１及び第２入出力ブロック１１２、１１
６の一部は汎用論理回路１１８に接続されている。ま
た、テスト切替端子１１３は入力バッファ１１７を介し
て第１及び第２入出力ブロック１１２、１１６並びにＲ
ＡＭ１１４へ接続されている。

【００１０】ＲＡＭ１１４のテストを行う場合には、テ
スト切替端子１１３を特定の論理に設定し、テスト入力
端子１１１−１、１１１−２、...１１１−ｎから入力
された信号が全てテスト専用の入力バス１１４−４へ出
力されるように制御されている。

【００１１】同様に、テスト出力端子１１５−１、１１
５−２、...１１５−ｎから出力される信号が全てテス
ト専用の出力バス１１４−２から入力されるように制御
されている。このような構成とすることにより、テスト
入力端子１１１−１、１１１−２、...１１１−ｎから
ＲＡＭ１１４をテストするためのパタンを与え、出力結
果をテスト出力端子１１５−１、１１５−２、...１１
５−ｎから観測することでＲＡＭ１１４のテストを行う
ことができる。

【００１２】また、汎用論理回路１１８のテストを行う
場合には、テスト切替端子１１３を前記ＲＡＭ１１４の
テストとは異なる論理に設定することで、第１及び第２
入出力ブロック１１２、１１６の信号が汎用論理回路１
１８へ伝達されるように制御を行っていた。このような
構成とすることにより、通常の論理回路の入出力端子と
テスト端子の兼用を行うことで、テスタ端子数を増大さ
せることなく集積回路に搭載されたＲＡＭ１１４のテス
トを行うことができる。

【００１３】

【発明が解決しようとする課題】しかし、従来のセルフ
テスト回路を用いる方法では、ＢＩＳＴ回路にはアドレ
ス生成、データ生成、ＢＩＳＴ制御信号及び出力判定回
路が必要となる。このためビット／ワードの異なる複数
のＲＡＭが搭載された場合には、複数のＢＩＳＴ回路を
搭載する必要があり、ＢＩＳＴ回路のゲート規模は増大
し、回路のオーバーヘッドが高くなる問題点があった。

【００１４】一方、従来のＲＡＭのテスト端子を外部へ
直接引き出す方法では、ＲＡＭのほとんど全ての機能端
子をテスト端子として外部へ取り出す必要が生じ、この
端子間配線による配線の引き回しによって、配線の混雑
度は増大すると共に、配線のための領域を確保すること
が必要となり、チップサイズが増大するという問題点が
あった。更に、ＲＡＭのワードサイズ／ビットサイズが
大きくなるほど、ＲＡＭのビット端子とデータ端子が増
えるため、外部端子数が増大し、配線性が悪化するとい
う問題点もあった。

【００１５】本発明は、かかる問題点に鑑みてなされた
ものであって、回路のオーバーヘッドが少なく、ＲＡＭ
のテスト端子として取り出す外部端子を減らし、チップ
サイズの増大を防ぐと共に、配線性を向上することがで
きる半導体集積回路装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明に係る半導体集積
回路は、アドレスと入力データを含むシリアルデータを
半導体記憶装置の複数のアドレス端子と複数の入力信号
端子に与える第１シフトレジスタと、前記半導体記憶装
置の複数の出力信号端子から出力されるデータをシリア
ルデータに変換する第２シフトレジスタと、入力された
クロック信号から前記半導体記憶装置のアドレス端子と
入力データ信号端子数を計測するビット／ワードサイズ
判定回路と、前記シリアル入力信号とビット／ワードサ
イズ判定回路から前記半導体記憶装置のライト及びリー
ドを制御する制御手段とを備えることを特徴とする。

【００１７】また、本発明に係る半導体集積回路は、入
力端子、クロック端子、リセット端子及び出力端子と、
アドレスと入力データを含むシリアルデータを半導体記
憶装置の複数のアドレス端子と複数の入力信号端子に与
える第１シフトレジスタと、前記半導体記憶装置の複数
の出力信号端子から出力されるデータをシリアルデータ
に変換する第２シフトレジスタと、入力されたクロック
信号から前記半導体記憶装置のアドレス端子と入力デー
タ信号端子数を計測するビット／ワードサイズ判定回路
と、前記シリアル入力信号とビット／ワードサイズ判定
回路から前記半導体記憶装置のライト及びリードを制御
する制御手段とを備えることができる。

【００１８】本発明においては、前記半導体記憶装置
は、アドレス及びデータ巾が可変のコンパイル型とする
こともできると共に、前記ビット／ワードサイズ判定回
路がアドレス信号とデータ信号の総和をカウントするカ
ウンターと論理値を保持するラッチ回路とから構成する
こともできる。

【００１９】また、本発明においては、前記半導体記憶
装置のライト及びリードを制御する制御手段が論理回路
とすることもでき、前記半導体記憶装置のライト及びリ
ードを制御する制御手段に入力信号を与える第３シフト
レジスタを備える構成とすることもできる。

【００２０】更に、本発明においては、ＢＩＳＴ回路で
必要なアドレス及びデータパターン作成回路を省くこと
ができ使用ゲート数を大幅に削減することができる。

【００２１】更にまた、本発明においては、外部端子
は、データ入力端子、クロック端子、リセット端子及び
出力端子のみで構成することができるため配線性が良
い。更には、ＲＡＭのワードサイズ／ビットサイズが増
大しても外部端子数は変わることがなく、配線性が悪化
することを防ぐことができる。

【００２２】

【発明の実施の形態】以下、本発明の実施例に係る半導
体集積回路装置について、添付の図面を参照して具体的
に説明する。図１は、本発明の実施例に係る半導体集積
回路装置を示すブロック図である。

【００２３】本発明の実施例に係る半導体集積回路装置
１０は、入力端子１−１、クロック端子１−２、リセッ
ト端子１−３及び出力端子８と、入力バッファ２及び出
力バッファ７と、アドレスと入力データを含むシリアル
データを半導体記憶装置４の複数のアドレス端子と複数
の入力信号端子に与える第１シフトレジスタ３−１と、
半導体記憶装置４の複数の出力信号端子から出力される
データをシリアルデータに変換する第２シフトレジスタ
３−２と、入力されたクロック信号から半導体記憶装置
４のアドレス端子と入力データ信号端子数を計測するビ
ット／ワードサイズ判定回路５と、入力信号を前記シリ
アル入力信号とビット／ワードサイズ判定回路５から前
記半導体記憶装置４のライト及びリードを制御する制御
手段である論理回路６と、論理回路６に入力信号を与え
る第３シフトレジスタ３−３とから構成されている。

【００２４】入力端子１−１は入力バッファ２を介して
第３シフトレジスタ３−３であるシリアル入力型シフト
レジスタと第１シフトレジスタ３−１であるシリアル入
力型シフトレジスタの入力へ接続され、第３シフトレジ
スタ３−３の第１、第２の出力は、ワード／ビットサイ
ズ判定回路５の出力と共に、論理回路６を介して、それ
ぞれＲＡＭ４のライト端子Ｗ、リード信号Ｒへ接続され
ている。また、第１第１シフトレジスタ３−１の各段の
出力は、ＲＡＭ４のアドレス及びデータ入力４−１へ接
続されている。

【００２５】クロック端子１−２は、入力バッファ２を
介して第３シフトレジスタ３−３及び第２シフトレジス
タ３−２であるパラレル入力型シフトレジスタのクロッ
クへ入力されると共に、ワード／ビットサイズ判定回路
５へ入力されている。第１シフトレジスタ３−１のクロ
ックはワード／ビットサイズ判定回路５から供給され
る。第２シフトレジスタ３−２の各段の入力はＲＡＭ４
のデータ出力４−２と接続され、第２シフトレジスタ３
−２の出力は、出力バッファ７を介して、出力端子８に
接続され、更に第２シフトレジスタ３−２の入力制御信
号はＲＡＭ４のリード信号Ｒと接続されている。

【００２６】また、リセット端子１−３は、ビット／ワ
ードサイズ判定回路５と接続されている。ＲＡＭ４のラ
イト動作及びリード動作を夫々行う場合には、与えるラ
イト信号Ｗ及びリード信号Ｒは、同じ論理を与えるもの
とする。

【００２７】次に、本実施例に係る半導体集積回路装置
１０の動作について説明する。はじめに、リセット端子
１−３からリセット信号を与え、ビット／ワードサイズ
判定回路５をリセットする。ビット／ワード判定回路５
のリセット動作は、第１に、第１シフトレジスタ３−１
へクロック供給を行えるように状態をセットし、第２
に、ＲＡＭ４のライト信号Ｗ及びリード信号Ｒへ第３シ
フトレジスタ３−３のデータが伝達しないように論理回
路６を制御する。

【００２８】次に、ＲＡＭ４のアドレス信号及びデータ
信号が所望のデータになるよう入力端子１−１からシリ
アルにデータを与えていく。この時、クロック端子１−
２に同期して入力端子１−１から入力されたデータは１
クロック毎に順次及び第１シフトレジスタ３−１によっ
てシフトされ、ＲＡＭ４のアドレス及びデータ信号に１
対１に対応した各段のシフトレジスタの値が所望のデー
タになるまでクロックを入力する。

【００２９】一方、入力端子１−１から入力されたデー
タは第３シフトレジスタ３−３への入力されるが、ビッ
ト／ワードサイズ判定回路５が論理回路６を制御してい
るため、ＲＡＭ４のライト信号Ｗとリード信号Ｒへは、
信号が伝達されない。

【００３０】ここで、クロックを与える数は、ＲＡＭ４
のアドレス信号線、データ信号線の総和となり、この時
点でビット／ワードサイズ判定回路５は、第１シフトレ
ジスタ３−１に与えるクロックを停止し、加えて第３シ
フトレジスタ３−３の出力がＲＡＭ４のライト信号Ｗ及
びリード信号Ｒへ信号が伝達されるように論理回路６を
制御する。

【００３１】次にＲＡＭ４のライト動作を行うために、
ＲＡＭ４のライト信号Ｗ及びリード信号Ｒが所望の設定
値になるよう、第１シフトレジスタ３−１から信号をシ
リアルに与える。この時、クロック端子１−２に同期し
て入力端子１−１から入力されたデータは１クロック毎
に順次第３シフトレジスタ３−３によってシフトされ
る。この時、ビット／ワードサイズ判定回路５は、第３
シフトレジスタ３−３の各段の値がＲＡＭ４のライト信
号Ｗ及びリード信号Ｒに伝達されるように論理回路６を
制御している。更に、ビット／ワードサイズ判定回路５
は、第１シフトレジスタ３−１に与えるクロックも停止
しているため、ＲＭＡ４は、所望のアドレスへ所望のデ
ータを書き込むことが可能となる。

【００３２】続いて、確定済みのアドレスからデータを
読み込むさいには、データ入力端子１−１からＲＡＭ４
のリード信号Ｒが所望の設定値になるように与える。こ
の時、ライト信号Ｗに対応した第３シフトレジスタ３−
３の論理値は、ライト動作時にリード信号Ｒに設定され
た論理が設定され、ＲＡＭ４のライト動作の論理とリー
ド動作の論理は同一であることから、ライト信号Ｗに対
応した第３シフトレジスタ３−３の論理はライト動作と
は異なる論理が設定され、正しくリード動作の論理設定
が可能となる。リード動作においても、ライト動作と同
様にビット／ワードサイズ判定回路５は、第３シフトレ
ジスタ３−３の各段の値がＲＡＭ４のライト信号Ｗ及び
リード信号Ｒに伝達されるように論理回路６を制御して
おり、更に、ビット／ワードサイズ判定回路５は、第１
シフトレジスタ３−１に与えるクロックも停止している
ため、ＲＭＡ４は、所望のアドレスからのデータが出力
される。一方、第２シフトレジスタ３−２の入力制御信
号は、ＲＡＭ４のリード端子Ｒによって活性化され、Ｒ
ＡＭ４の出力データを第２シフトレジスタ３−２の各段
に伝達され、第２シフトレジスタ３−２の１つの段の論
理値が出力バッファ７を介して出力端子８から得ること
ができる。

【００３３】更に、次のアドレス又はデータのライト動
作を繰り返すために、リセット端子１−３にリセット信
号を加え、所望のデータを順次入力端子１−１から与え
る動作は、上述の説明の通りである。

【００３４】ここで、ＲＡＭ４の出力データに着目して
みると、リード動作直後に出力端子８から得られるの
は、ＲＡＭ４の出力データの１ビットのみであるが、次
のライト動作を行うためのリセット信号の入力時に、第
２シフトレジスタ３−２がシフトされ、前段にセットさ
れたＲＡＭ４のデータを取り出すことができる。この時
以降、ＲＡＭ４のリード信号Ｒをリード動作とは異なる
論理に設定することで第２シフトレジスタ３−２の入力
を非活性にする。更に、次のライト動作を行うためのデ
ータ入力の動作と並行して、第２シフトレジスタ３−２
の各段が順次シフトされ、リード動作時に第２シフトレ
ジスタ３−２に設定された各段のデータを出力バッファ
７を介して出力端子８から取り出すことが可能となる。

【００３５】本発明の他の実施例について添付の図面を
参照して説明する。なお、実施例と同一の構成には同一
符号を付して、その詳細な説明は省略する。図２は、本
発明の他の実施例に係るテスト方法を行うブロック図で
ある。図３は、本実施例の各端子の波形を示したもので
ある。図３（ａ）は、入力端子の入力波形を示し、
（ｂ）は、クロック端子の入力波形を示し、（ｃ）はリ
セット端子の入力波形を示し、（ｄ）は、ビット／ワー
ドサイズ判定回路からシフトレジスタのクロックに供給
される信号を示し、（ｅ）は出力端子の波形を示してい
る。なお、図３のＴ０、Ｔ１、...、Ｔ１３は、波形の
単位時刻毎の時間経過を表している。

【００３６】本実施例は、実施例と比較して、ＲＡＭ４
は、アドレス信号Ａ０、データ入力信号ＤＩ０、ＤＩ
１、データ出力信号ＤＯ０、ＤＯ１を持ち、シリアル入
力型第１シフトレジスタ３−１の各段の出力は、ＲＡＭ
４のアドレス端子Ａ０、データ入力信号ＤＩ０、ＤＩ１
接続され、３段の構成になっている。また、ＲＡＭ４の
データ出力信号ＤＯ０、ＤＯ１は、パラレル入力型第２
シフトレジスタ３−２の入力と接続され２段の構成にな
っている。これら以外は、実施例と同一構成である。本
実施例において、ＲＡＭ４のリード及びライト動作で与
える論理は１である。

【００３７】本実施例において、クロック端子１−２に
は、時刻Ｔ０から時刻Ｔ７にわたってクロック波形が入
力されており、第２及び第３シフトレジスタ３−３、３
−２並びにビット／ワードサイズ判定回路５の動作タイ
ミングを規定している。

【００３８】時刻Ｔ０において、リセット端子１−３か
らリセット信号を与え、ビット／ワードサイズ判定回路
５をリセットする。ビット／ワード判定回路５のリセッ
ト動作は、第１に、第１シフトレジスタ３−１のクロッ
ク供給をビット／ワード判定回路５のＣＣＬＫ端子から
行えるように状態をセットし、第２に、ＲＡＭ４のライ
ト信号Ｗ及びリード端子Ｒへ第３シフトレジスタ３−３
のデータが伝達しないように論理回路６を制御する。

【００３９】次に、時刻Ｔ１、Ｔ２、Ｔ３において、Ｒ
ＡＭ４のアドレス信号Ａ０が０、データ信号ＤＩ０、Ｄ
Ｉ１がそれぞれ０、０になるよう入力端子１−１からシ
リアルにデータを与えていく。この時、クロック端子１
−２に同期して入力端子１−１から入力されたデータは
１クロック毎に順次及び第１シフトレジスタ３−１によ
ってシフトされ、ＲＡＭ４のアドレス信号Ａ０及びデー
タ信号ＤＩ０、ＤＩ１に１対１に対応した各段のシフト
レジスタの値が設定されるでクロックを入力し、時刻Ｔ
３で確定する。

【００４０】一方、入力端子１−１から入力されたデー
タは第３シフトレジスタ３−３へ入力されるが、ビット
／ワードサイズ判定回路５が論理回路６を制御している
ため、ＲＡＭ４のライト信号Ｗとリード端子Ｒへは、信
号が伝達されない。

【００４１】時刻Ｔ３において、ビット／ワードサイズ
判定回路５は、第１シフトレジスタ３−１に与える次時
刻以降のクロックを停止し、加えて第３シフトレジスタ
３−３の出力がＲＡＭ４のライト信号Ｗ及びリード信号
Ｒへ信号が伝達されるように論理回路６を制御する。

【００４２】次にＲＡＭ４のライト動作を行うために、
時刻Ｔ４では１、時刻Ｔ５では０を入力端子１−１から
与える。この時、クロック端子１−２に同期して入力端
子１−１から入力されたデータは１クロック毎に順次第
３シフトレジスタ３−３によってシフトされる。この
時、ビット／ワードサイズ判定回路５は、第３シフトレ
ジスタ３−３の各段の値がＲＡＭ４のライト信号Ｗ及び
リード信号Ｒに伝達されるように論理回路６を制御して
いるため、時刻Ｔ５において、ＲＡＭ４のライト信号Ｗ
とリード信号Ｒにはそれぞれ、１と０がセットされる。
更に、ビット／ワードサイズ判定回路５は、第１シフト
レジスタ３−１に与えるクロックＣＣＬＫも停止してい
るため、ＲＭＡ４は、時刻Ｔ５において、ＲＡＭ４の０
アドレスにデータ００を書き込む。

【００４３】続いて０アドレスからデータを読み込むた
め、時刻Ｔ６において、入力端子１−１から１を与え
る。この時、ライト端子Ｗに対応した第３シフトレジス
タ３−３の論理値は、ライト動作時にリード端子Ｒに設
定された論理値０が設定される。リード動作において
も、ライト動作と同様にビット／ワードサイズ判定回路
５は、第３シフトレジスタ３−３の各段の値がＲＡＭ４
のライト端子Ｗ及びリード端子Ｒに伝達されるように論
理回路６を制御しており、更に、ビット／ワードサイズ
判定回路５は、第１シフトレジスタ３−１に与えるクロ
ックも停止しているため、ＲＭＡ４のデータ出力信号Ｄ
Ｏ０、ＤＯ１には、０アドレスのそれぞれのデータ０、
０が出力される。

【００４４】一方、第２シフトレジスタ３−２の入力制
御信号は、ＲＡＭ４のリード端子Ｒによって活性化さ
れ、ＲＡＭ４の出力データを第２シフトレジスタ３−２
の各段に伝達され、データ出力信号ＤＩ１の値０が出力
バッファ７を介して出力端子８から得ることができる。

【００４５】時刻Ｔ７において、ＲＡＭ４の次のライト
動作を行う前のビット／ワードサイズ判定回路５のリセ
ットを行う。この動作は、先程、説明したリセット動作
と同等である。この時、第２シフトレジスタ３−２の入
力制御信号は、ＲＡＭ４のリード信号と同じ論理で活性
化されるため、時刻Ｔ７では非活性となり、クロック端
子１−２から入力されたクロックによって、第２シフト
レジスタ３−２はシフトされ、ＲＡＭ４のデータ出力信
号ＤＩ０の値０が出力バッファ７を介して出力端子８か
ら得ることができる。

【００４６】このように、時刻Ｔ６及びＴ７で取り出さ
れた信号を期待値と比較し、ＲＡＭ４のテストを実施す
る。

【００４７】一方、ＲＡＭのリード及びライトのタイミ
ングは、各時刻の単位時間とクロック端子１−２から入
力されるパルス巾で決定されるため、外部から容易に制
御可能である。

【００４８】本実施例においては、アドレス信号が１
本、データ信号が２本のＲＡＭ４について説明したが、
これに限定されるものではなく、アドレス及びデータ巾
が可変のコンパイル型ＲＡＭであっても、シフトレジス
タの段数とビット／ワードサイズ判定回路５を変更すれ
ば良いだけで特に問題とはならない。また、ビット／ワ
ードサイズ判定回路５の実現も試験対象のＲＡＭが持つ
アドレス信号とデータ信号の総和をカウントするカウン
ターと論理値を保持するラッチ回路等の組合せから容易
に構成することができる。

【００４９】

【発明の効果】以上詳述したように、本発明によれば、
シフトレジスタとビット／ワード判定と小規模の論理回
路のみで構成できるためにＢＩＳＴ回路よるテストで必
要なアドレス生成、データ生成、ＢＩＳＴ制御及び出力
判定の各回路が不要となり、回路のオーバーヘッドを少
なくすることができる。

【００５０】また、本発明によれば、外部端子は、デー
タ入力端子、クロック端子、リセット端子及び出力端子
のみで構成することができるため配線性が良い。更に、
外部端子数は、ＲＡＭのワードサイズ／ビットサイズが
増大しても構成数が変化することがないために配線性が
悪化することを防ぐことができる。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体集積回路装置を示
すブロック図である。

【図２】本発明の他の実施例に係る半導体集積回路装置
を示すブロック図である。

【図３】（ａ）は、入力端子の入力波形であり、（ｂ）
は、クロック端子の入力波形であり、（ｃ）はリセット
端子の入力波形であり、（ｄ）は、ビット／ワードサイ
ズ判定回路からシフトレジスタのクロックに供給される
信号であり、（ｅ）は出力端子の波形を示す図である。

【図４】従来のセルフテスト回路を用いるＲＡＭのテス
ト方法を示すブロック図である。

【図５】（ａ）は、図４の入力端子から与えるＢＩＳＴ
回路への入力信号であり、（ｂ）は、ＲＡＭが正常動作
した場合のテスト出力端子の出力信号であり、（ｃ）
は、ＲＡＭが故障している場合のテスト出力端子の出力
信号を示す図である。

【図６】従来のＲＡＭのテスト端子を外部へ直接引き出
す方法を示すブロック図である。

【符号の説明】

１−１…入力端子 １−２…クロック端子 １−３…リセット端子 ２、１０２、１１７…入力バッファ ３−１…第１シフトレジスタ ３−２…第２シフトレジスタ ３−３…第３シフトレジスタ ４、１０４、１１４…ＲＡＭ ４−１…アドレス及びデータ入力 ４−２…データ出力 ５…ビット／ワードサイズ判定回路 ６…論理回路 ７…出力バッファ ８…出力端子 １０、１００、１１０…半導体集積回路装置 １０１…入力端子 １０３…ＢＩＳＴ回路 １０５…出力バッファ １０６…出力端子 １１１−１〜１１１−ｎ…テスト入力端子 １１２…入力又は入出力バッファ １１３…テスト切替端子 １１５−１〜１１５−ｎ…テスト出力端子 １１６…出力又は入出力バッファ １１８…汎用論理回路 Ａ０…アドレス信号 ＤＩ０、ＤＩ１…データ入力信号 ＤＯ０、ＤＯ１…データ出力信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アドレスと入力データを含むシリアルデ
   ータを半導体記憶装置の複数のアドレス端子と複数の入
   力信号端子に与える第１シフトレジスタと、前記半導体
   記憶装置の複数の出力信号端子から出力されるデータを
   シリアルデータに変換する第２シフトレジスタと、入力
   されたクロック信号から前記半導体記憶装置のアドレス
   端子と入力データ信号端子数を計測するビット／ワード
   サイズ判定回路と、前記シリアル入力信号とビット／ワ
   ードサイズ判定回路から前記半導体記憶装置のライト及
   びリードを制御する制御手段とを備えることを特徴とす
   る半導体集積回路装置。
2. 【請求項２】 入力端子、クロック端子、リセット端子
   及び出力端子と、アドレスと入力データを含むシリアル
   データを半導体記憶装置の複数のアドレス端子と複数の
   入力信号端子に与える第１シフトレジスタと、前記半導
   体記憶装置の複数の出力信号端子から出力されるデータ
   をシリアルデータに変換する第２シフトレジスタと、入
   力されたクロック信号から前記半導体記憶装置のアドレ
   ス端子と入力データ信号端子数を計測するビット／ワー
   ドサイズ判定回路と、前記シリアル入力信号とビット／
   ワードサイズ判定回路から前記半導体記憶装置のライト
   及びリードを制御する制御手段とを備えることを特徴と
   する半導体集積回路装置。
3. 【請求項３】 前記半導体記憶装置は、アドレス及びデ
   ータ巾が可変のコンパイル型であることを特徴とする１
   又は２に記載の半導体集積回路装置。
4. 【請求項４】 前記半導体記憶装置のライト及びリード
   を制御する制御手段が論理回路であることを特徴とする
   請求項１乃至３のいずれか１項に記載の半導体集積回路
   装置。
5. 【請求項５】 前記半導体記憶装置のライト及びリード
   を制御する制御手段に入力信号を与える第３シフトレジ
   スタを備えることを特徴とする請求項１乃至４のいずれ
   か１項に記載の半導体集積回路装置。
6. 【請求項６】 前記ビット／ワードサイズ判定回路がア
   ドレス信号とデータ信号の総和をカウントするカウンタ
   ーと論理値を保持するラッチ回路とから構成されている
   ことを特徴とする請求項３に記載の半導体集積回路装
   置。