JP2000082010A - アドレス変換を有するデータ処理方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 より効率良く低速にアクセスするメモリに貯
えられているデータを高速にアクセスするメモリに転送
し、データの高速アクセスを可能とするデータ処理装置
を提供すること。 【解決手段】 アドレス信号と中央処理装置１０１によ
り設定されるアドレス変換データとを加算し、アドレス
信号に対応する変換アドレス信号を求める加算器７０
４、７０５と、アドレス信号が変換元のＲＯＭアドレス
と一致するか否かを判定する一致検出回路７０８、７０
９から出力された検出信号に基づいて、加算器７０４、
７０５により求められた変換アドレス信号あるいはアド
レス信号のいずれかを選択するセレクタ７１３とを有
し、加算器７０４、７０５と一致検出回路７０８、７０
９の処理を、並列に処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低速にアクセスす
るメモリに貯えられているデータを高速にアクセスする
メモリに転送し、高速アクセスすることを可能とするア
ドレス変換を有するデータ処理方法および装置に関す
る。

【０００２】

【従来の技術】近年、例えばプリンタ装置などのよう
に、データ処理を高速で処理するシステムが要求される
ようになっているが、プログラムを記憶するＲＯＭ（リ
ード・オンリー・メモリ）はアクセスが低速な為、中央
処理装置ＣＰＵがいくら高速でも待ち時間等が発生し、
アクセス時間が遅くなるという問題があった。そこで前
記問題に対して、スタティツクＲＡＭやページモード、
ハイパーページモードの機能を持つＤＲＡＭ等の高速な
ＲＡＭ（ランダム・アクセス・メモリ）にプログラムを
ロードし、そのＲＡＭをアクセスすることにより、高速
な処理を行うシステムを実現する技術が知られている。
以下に関連する技術を示す。

【０００３】（１）ＲＯＭ等の読み出し専用記憶装置か
らプログラムデ一夕を読み出し、実行するデータ処理装
置に関して、特開平９−１６０８２４号公報に開示され
ている。これは、一般的にアクセスが低速で知られてい
るＲＯＭに記憶されているプログラムデータを、イニシ
ャル時（初期化時）にアクセスが高速で知られているＲ
ＡＭに転送し、通常時はＲＡＭからアクセスし、高速で
アクセスするものである。

【０００４】図８は、特開平９−１６０８２４号公報に
開示されている構成図の概略図である。図８において、
イニシャル時にタイミング発生器８０４にスタート信号
が入力されると、このタイミング発生器８０４によって
作られたタイミングにより、低速なＲＯＭ８０６をアク
セスする為のアドレスがアドレス発生器８０５により生
成される。このアドレス発生器８０５から出力されるｎ
ビットのアドレスは、ＲＯＭ８０６と共にマルチプレク
サ８０２にも接続されており、タイミング発生器８０４
から出力されるセレクト信号ｓｌｃｔにより、通常時の
アドレス発生器８０１から出力されるアドレスと選択さ
れ、マルチプレクサ８０２から出力される。

【０００５】従って、イニシャル時にはアドレス発生器
８０５からのアドレスが選択され、ＲＡＭ８０３のアド
レスとなり、ＲＯＭ８０６から読み出されたｍビットの
データがＲＡＭ８０３にライトされる。一方、通常時は
アドレス発生器８０１からのアドレスが選択され、ＲＡ
Ｍ８０３からプログラムデータとして出力される。これ
により、イニシャル時には、低速なＲＯＭ８０６からの
データをＲＡＭ８０３に転送し、通常時はＲＡＭ８０３
からアクセスする高速なデータ処理装置が記載されてい
る。

【０００６】（２）ＲＯＭの領域とＲＡＭの領域を選択
する技術として、特開平６−２２３２０５号公報に開示
された技術がある。図９、１０は、特開平６−２２３２
０５号公報に開示されている構成図の槻略図である。図
９において、２つのアドレス設定レジスタ９０１、９０
２は、図１０のメモリマップにおけるＲＯＭ（或いはＳ
ＲＡＭ）とＤＲＡＭのアドレス境界を設定し、それぞれ
［400000Ｈ］、［BOOOOOＨ］を設定する。２つの比較回
路９０３、９０４では、アドレス設定レジスタ９０１、
９０２とアドレスを大小比較し、判定回路９０５により
図１０のような３つのアドレスに分けられていることを
認識する。３つのコンフイグレーションレジスタ（Ｃ
Ｒ）９０６，９０７，９０８では、３つのアドレスがＲ
ＯＭ（ＳＲＡＭ）かＤＲＡＭのいずれかを設定する。つ
まり、ＣＲ９０６はＲＯＭ、ＣＲ９０７はＤＲＡＭ、Ｃ
Ｒ９０８はＲＯＭになるようなビット設定を行う。そし
て、判定回路９０５の出力とこの３つのレジスタ設定値
より、選択回路９０９でどのメモリ領域がＲＯＭで、ど
のメモリ領域がＤＲＡＭかをコントロール回路９１１に
送出する。

【０００７】コントロ−ル回路９１１でアドレスがＤＲ
ＡＭの範囲になった場合には、ＤＲＡＭの制御信号を発
生し、アドレスをマルチプレクサ９１０でカラムアドレ
スとロウアドレスに分割して出力する。一方、アドレス
がＲＯＭの範囲になった場合には、ＲＯＭの制御信号を
発生し、アドレスをそのまま出力する。

【０００８】これにより、アドレス設定レジスタ９０
１、９０２とコンフイグレーションレジスタ９０６，９
０７，９０８の設定を行うだけで、ＲＯＭかＤＲＡＭか
を自由に設定できる。又、この技術によりアドレス変換
も行う事が出来、例えばコンフイグレーションレジスタ
９０６，９０７，９０８の設定により、図１０（ａ）を
図１０（ｂ）のように変換でき、アドレス変換されたよ
うにみえる。

【０００９】（３）アドレス変換を行う技術としては、
特開昭６０−９１４６０号公報で開示されているような
技術が知られている。図１１は、特開昭６０−９１４６
０号公報に開示されている構成図の概略図である。図１
１において、中央処理装置（以下「ＣＰＵ」と略記す
る）１１０１から出力されたアドレスは、アドレス検出
回路１１０３に接続され、予め設定されたアドレスと一
致すると、一致したことをゲート回路１１０４に通知す
る。ゲート回路１１０４では、前記通知を受けるとオフ
セットレジスタ１１０２に設定されたデータを出力する
ようにゲートを開く。加算器１１０５では、このゲート
回路１１０４からのデータとＣＰＵ１１０１からのアド
レスを加算して、変換されたアドレスを出力する。

【００１０】アドレス検出回路１１０３が一致しないと
した場合は、ゲート回路１１０４のゲートは開かずに全
て“０”が出力され、加算器ではＣＰＵ１１０１からの
アドレスと“０”を加算する事になり、つまり、アドレ
ス変換されない元のアドレスを出力することになる。

【００１１】

【発明が解決しようとする課題】しかしながら、従来技
術（１）特開平９−１６０８２４号公報では、通常時は
必ずＲＡＭからリードするように設定されている為、一
般的にシステム上必要になるワーキングＲＡＭとは別
に、転送されたＲＯＭデータを貯えるＲＡＭ容量が必要
となり、システムコストが高くなる欠点があり、さらに
ＲＯＭはイニシャル時だけ必要なものであり、システム
からみて効率が悪いという欠点があった。

【００１２】従来技術（２）特開平６−２２３２０５号
公報では、外部回路を簡単にする為に、共通のアドレス
バスからＲＯＭ（ＳＲＡＭ）のアドレスとＤＲＡＭのマ
ルチプレクサしたアドレスとを切り替えるというもので
あるが、昨今高速なアクセスを実現するために、ＲＯＭ
アドレスとＤＲＡＭアドレスを別にし、同時にアクセス
する事が可能になるよう構成するのが一般的であり、従
来技術（２）はこの構成を考慮されていないという欠点
があった。

【００１３】又、この従来技術（２）の効果として、イ
ニシャル時に［000000H］から［3FFFFFH］のＲＯＭデー
タを［400000H］からのＲＡＭに転送し、図１０のよう
にアドレス変換し、高速なＲＡＭでアクセスすることを
可能とするが、この場合、変換する前のＲＡＭ領域に直
接アドレッシングしていたアクセスはできなくなる。例
えば変換前に［500000H］をライトするようにプログラ
ムされていた場合、変換後の［500000H］はＲＯＭにな
っている為、ライトできなくなるという欠点があった。

【００１４】従来技術（３）特開昭６０−９１４６０号
公報では、アドレス検出回路１１０３でアドレスを監視
し、アドレスが決められたアドレスと一致してからゲー
ト回路１１０４を開いて、オフセット値と加算する為、
一致検出の時間と加算する時間と必要になり、高速に変
換できないという欠点があった。

【００１５】本発明は、前記の問題点を解消するためな
されたものであって、より効率良く低速にアクセスする
メモリに貯えられているデータを高速にアクセスするメ
モリに転送し、データの高速アクセスを可能とするアド
レス変換を有するデータ処理方法および装置を提供する
ことを目的とする。

【００１６】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、次の構成を有する。請求項１の発明は、
低速アクセスメモリに貯えられているデータを、高速ア
クセスメモリに転送して、高速アクセスすることを可能
とするアドレス変換を有するデータ処理方法であって、
前記データを低速アクセスメモリと高速アクセスメモリ
のいずれのメモリからアクセスするかを選択するメモリ
選択工程と、アドレス信号と、中央処理装置により設定
されるアドレス変換データに基づき、アドレス信号の変
換先アドレス信号を決定する変換先アドレス決定工程
と、アドレス信号と低速アクセスメモリの変換元アドレ
スを比較し、アドレス信号が変換元アドレスと一致する
か否かを判定する比較工程と、前記メモリ選択工程の選
択結果と比較工程の比較結果に基づき、アドレス信号、
あるいは変換先アドレス信号のいずれか１の信号を選択
するアドレス信号選択工程とを有し、同一データを低速
アクセスメモリと高速アクセスメモリのいずれかのメモ
リからアクセスすることができるアドレス変換を有する
データ処理方法である。

【００１７】上記請求項１の発明によれば、高速アクセ
スメモリの空き領域等からデータを高速アクセスメモリ
において処理できるか否かがメモリ選択工程により判断
される。またアドレス信号から、高速アクセスメモリの
変換先アドレスにアクセス可能とするために、まず、変
換先アドレス決定工程でアドレス信号とアドレス変換デ
ータに基づいて変換先アドレスが求められ、また、アド
レス信号が変換元アドレスであるか否か、また複数の変
換先アドレスがある場合にはどの変換アドレスに対応す
るかを判断するために、比較工程においてアドレス信号
と低速アクセスメモリの変換元アドレスを比較する。

【００１８】そしてアドレス信号が、比較工程にて変換
元アドレスと判断され、かつ、前記メモリ選択工程での
判断結果が高速アクセスメモリにデータのアクセス可能
性の判断結果が肯定的であれば、該当する変換先アドレ
ス信号がアドレス信号選択工程で選択されて、所望のデ
ータを高速アクセスメモリがアクセスする。逆に、比較
工程の判断結果と選択工程での判断結果の少なくともい
ずれか一方が否定的結果となる場合には、変換先アドレ
ス信号ではなくアドレス信号がアドレス信号選択工程で
選択されて、所望のデータを低速アクセスメモリの変換
元アドレスからアクセスする。よって、低速でアクセス
するメモリからデータをアクセスするか、高速でアクセ
スするメモリからデータをアクセスするかを、変換元ア
ドレスのデータ内容を変更することなく選択できるの
で、アドレス変換を不要とする場合にあっては新たなア
ドレス変換処理等が必要なくなり、処理時間の短縮化、
装置の小型化及びプログラム規模の削減に寄与するもの
とできる。

【００１９】請求項２の発明は、変換先アドレス決定工
程で用いるアドレス信号は、信号全ビットを設定せず
に、所定複数ビットを設定することを特徴とする請求項
１に記載のアドレス変換を有するデータ処理方法であ
る。

【００２０】上記請求項２の発明によれば、変換先アド
レス決定工程で用いるアドレス信号は、転送するデータ
に基づき、処理に必要な所定複数ビットを用いることに
より迅速な処理が行われ、処理時間、処理工程の短縮化
に寄与するものとできる。

【００２１】請求項３の発明は、メモリ選択工程は、高
速アクセスメモリの空き領域の容量に基づき、前記空き
領域の容量に前記データ処理に十分な量があれば高速ア
クセスメモリから、前記空き領域の容量に前記データ処
理に十分な量がない場合には低速アクセスメモリからア
クセスを行うことを選択する請求項１又は２に記載のア
ドレス変換を有するデータ処理方法である。

【００２２】上記請求項３の発明によれば、データを高
速アクセスを行うにあたり、高速アクセスメモリ容量が
処理十分な量がない場合は低速アクセスメモリからのア
クセスを行い、高速アクセスメモリ容量がデータ処理に
十分な量がある揚合は、高速アクセスメモリからのアク
セスを行うように選択できるので、高速アクセスメモリ
ワークの領域が足らなくなって、正常動作しなくなるよ
うな不具合を防ぐことができる。

【００２３】請求項４の発明は、メモリ選択工程は、不
揮発性メモリに書き込まれた選択用フラグを読み込むこ
とにより行うことを特徴とする請求項１から３のいずれ
か１の請求項に記載のアドレス変換を有するデータ処理
方法である。

【００２４】上記請求項４の発明によれば、低速アクセ
スメモリのデータを高速アクセスメモリに転送可能か否
かを不揮発性メモリに書き込むことによる、電源をオフ
しても不揮発性メモリ内容な消去されないために、次に
電源投入時や再起動時等に、自動的に高速のアクセスメ
モリにアクセスし、使用者は高速アクセスメモリ容量を
把握しなくても、高速な処理が可能とできる。

【００２５】請求項５の発明は、低速アクセスメモリに
貯えられているデータを高速アクセスメモリに転送し、
前記データを高速アクセスすることを可能とするアドレ
ス変換を有するデータ処理装置であって、アドレス信号
と、中央処理装置により設定されるアドレス変換データ
とを加算し、アドレス信号に対応する変換先アドレス信
号を求める加算部と、アドレス信号が、データ転送を行
った低速アクセスメモリに対応する変換元アドレスと一
致するか否かを判定する判定部と、前記判定部から出力
された検出信号に基づいて、加算部により求められた変
換先アドレス信号を選択する選択部とを有し、前記加算
部と判定部での処理を、並列に処理することを特徴とす
るアドレス変換を有するデータ処理装置である。

【００２６】上記請求項５の発明によれば、加算部によ
りアドレス信号と、アドレス変換データとが加算され
て、アドレス信号に対応する変換先アドレス信号が求め
られ、また並列して、判定部によって、アドレス信号が
高速アクセスメモリで処理されるべく転送した低速アク
セスメモリの変換元アドレスに該当し、また複数の変換
元アドレスがある場合にはいずれの変換元アドレスであ
るか（一致するか否か）が判定される。次に選択部にお
いて、判定部から出力された検出信号に基づいて変換先
アドレス信号が選択される。加算部と判定部での処理
を、並列処理する所望するアドレス信号の決定時間の短
縮され、データ処理の高速化に寄与するものとできる。

【００２７】請求項６の発明は、低速アクセスメモリに
貯えられているデータを高速アクセスメモリに転送し、
前記データを高速アクセスすることを可能とするアドレ
ス変換を有するデータ処理装置であって、アドレス信号
と、中央処理装置により設定されるアドレス変換データ
とを加算し、アドレス信号に対応する変換先アドレス信
号を求める加算部と、アドレス信号が、データ転送を行
った低速アクセスメモリに対応する変換元アドレスと一
致するか否かを判定する判定部と、前記判定部から出力
された検出信号と、前記データを低速アクセスメモリと
高速アクセスメモリのいずれのメモリからアクセスする
かを示す選択データに基づき、アドレス信号と変換先ア
ドレス信号のいずれかの信号を選択する選択部とを有
し、前記加算部と判定部での処理を、並列に処理するこ
とを特徴とするアドレス変換を有するデータ処理装置で
ある。

【００２８】上記請求項６の発明によれば、加算部によ
りアドレス信号と、アドレス変換データとが加算され
て、アドレス信号に対応する変換先アドレス信号が求め
られ、また並列して、判定部によって、アドレス信号が
高速アクセスメモリで処理されるべく転送した低速アク
セスメモリの変換元アドレスに該当し、また複数の変換
元アドレスがある場合にはいずれの変換元アドレスであ
るか（一致するか否か）が判定される。そしてアドレス
信号が、判定部にて変換元アドレスと判断されれば、該
当する変換先アドレス信号が選択部で選択されて、所望
のデータを高速アクセスメモリからアクセスすることと
なる。逆に、判定部にて変換元アドレスではないと判断
されれば、変換先アドレス信号ではなくアドレス信号が
選択部で選択されて、所望のデータを低速アクセスメモ
リの変換元アドレスからアクセスすることとなる。よっ
て、高速アクセスメモリワークの領域が足らなくなっ
て、正常動作しなくなるような不具合を防ぐことととな
る。加算部と判定部での処理を、並列処理する所望する
アドレス信号の決定時間の短縮され、データ処理の高速
化に寄与するものとなるとともに、低速でアクセスする
メモリからデータをアクセスするか、高速でアクセスす
るメモリからデータをアクセスするかを、変換元アドレ
スのデータ内容を変更することなく選択できるので、低
速でアクセスするメモリからデータをアクセスする必要
とする場合であっても、一旦アドレス変換してしまった
データを改めて変換し直す等の複雑なアドレス処理等が
必要なくなり、処理時間の短縮化、装置の小型化及びプ
ログラム規模の削減に寄与するものとできる。

【００２９】請求項７の発明は、加算部で処理するアド
レス信号は、アドレスデータ全ビットを設定せずに、所
定複数ビットを設定することを特徴とする請求項５また
は６に記載のアドレス変換を有するデータ処理装置であ
る。

【００３０】請求項７の発明によれば、アドレスデータ
全ビットを設定せずに、所定複数ビットを設定すること
により、加算器で用いるアドレス信号は転送するデータ
に基づき、処理に必要な所定複数ビットを用いることに
より迅速な処理が可能となり、処理時間の短縮と装置の
小型化に寄与するものとできる。

【００３１】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。図１は、アドレス変換を有す
るデータ処理装置の概略ブロック図を示しており、アド
レス信号や読出命令等の制御命令を出力する中央処理装
置（以下「ＣＰＵ」と略記する）１０１と、アドレス信
号を変換を可能とするアドレス変換回路１０２と、各装
置とのデータ処理等を行うメインコントローラ１０３
と、前記メインコントローラ１０３からのデータに基づ
き後述する各種メモリの制御を行うＲＯＭコントローラ
１０４、ＲＡＭコントローラ１０５及び前記ＲＯＭコン
トローラ１０４に接続したＢＯＯＴ ＲＯＭ１０７とＣ
ＯＤＥ ＲＯＭ１０８、前記ＲＡＭコントローラ１０５
に接続したＤＲＡＭ１０９、及びメインコントローラ１
０３に接続したＥＥＰＲＯＭメモリから概略構成されて
いる。

【００３２】図１において、ＲＯＭアクセスの場合に
は、まずＣＰＵ１０１から出力されたアドレス信号addr
essは、アドレス変換回路１０２に入力される。尚、こ
のアドレス変換回路１０２で前もって初期状態はアドレ
ス変換しないようにしておけば、アドレス変換回路１０
２ではアドレス変換せずに、入力されたアドレス信号ad
dressをそのままメインコントローラ１０３に出力す
る。

【００３３】メインコントローラー１０３では、入力し
たアドレス信号addressを内部のデコーダ回路（図示し
ない）でデコードし、図２（ａ）に示すメモリマップ中
のＢＯＯＴ ＲＯＭ及びＣＯＤＥ ＲＯＭ領域に該当す
る場合には、ＲＯＭコントローラ１０４にアドレス信号
addressを出力し、ＲＡＭ領域に該当する場合は、ＲＡ
Ｍコントローラー１０５にアドレス信号addressを出力
する。この時、メインコントローラー１０３では、ＣＰ
Ｕ１０１からの読み込み信号ｒｅａｄ，書き込み信号ｗ
ｒｉｔｅ，デバイスセレクト信号ｃｓからＲＯＭコント
ローラ１０４とＲＡＭコントローラー１０５に出力する
ための各種ＲＯＭ ｒｄ（リード）、ＲＯＭ ｃｓ（チッ
プセレクト）、ＲＡＭ ｒｄ，ＲＡＭ ｗｒ（ライト）、
及びＲＡＭ ｃｓ信号を生成する。上記ｃｓ信号はアク
セス同期信号として使用し、その信号がリードかライト
か判別する信号がｒｄとｗｒである。

【００３４】ＲＯＭコントローラ１０４では、メインコ
ントローラー１０３からのアドレス信号address、ＲＯ
Ｍ ｒｄ、及びＲＯＭ ｃｓ信号から、外付けされたＢＯ
ＯＴＲＯＭ１０７とＣＯＤＥ ＲＯＭ１０８をアクセス
する為の信号address、ｒｄ，及びｃｓを生成する。
又、ＲＡＭコントローラー１０５では、メインコントロ
ーラー１０３からのアドレス信号address、ＲＡＭ ｒ
ｄ，ＲＡＭ ｗｒ、及びＲＡＭ ｃｓ信号から、外付けさ
れたＤＲＡＭ１０９をアクセスするための信号addres
s、ＲＡＳ，ＣＡＳ，ｗｒ、及びｒｄを生成する。

【００３５】ＣＰＵ１０１が読み込む（ｒｅａｄ）デー
タ（ｄａｔａ）は、以下のように処理される。まず、Ｂ
ＯＯＴ ＲＯＭ１０７、ＣＯＤＥ ＲＯＭ１０８からｒｅ
ａｄされたｄａｔａは、ＲＯＭ コントローラ１０４送
られ、一方ＲＡＭ１０９からｒｅａｄされたｄａｔａ
は、ＲＡＭコントローラー１０５に送られる。そしてＲ
ＯＭ コントローラ１０４及びＲＡＭコントローラー１
０５内のｄａｔａは、メインコントローラー１０３に送
られ、内部のバス調整回路（図示しない）により、ＣＰ
Ｕ１０１のｄａｔａとしてＣＰＵ１０１に送られる。
尚、通常一般には、ＲＯＭ内にはＣＰＵを動作さるプロ
グラムデータが、ＲＡＭにはプログラムを動作するスタ
ックなどのワーキング用データが記憶されている。

【００３６】また、ＣＰＵからのｄａｔａをメモリへ書
き込む（ｗｒｉｔｅ）場合は、メインコントロ−ラー１
０３とＲＡＭコントローラー１０５を通って、ＤＲＡＭ
１０９に送出され、ｄａｔａが書き込まれる。

【００３７】ＲＡＭアクセスをする場合、最初にＣＯＤ
Ｅ ＲＯＭ１０８のプログラムデータをＣＰＵ１０１が
読み取り、ＤＲＡＭ１０９に書き込む。

【００３８】以上の処理を行うことにより図２の（ａ）
から（ｂ）に示すようなメモリマップになる。つまり、
［100000Ｈ］からのＣＯＤＥ ＲＯＭ領域を［400000
Ｈ］のＲＡＭ領域に転送する。ここでＣＰＵ１０１はア
ドレス変換回路１０２に、変換元のアドレス（本実施例
の場合［100000Ｈ］）、変換先のアドレス（本実施例の
場合［400000Ｈ］）、及びアドレス変換可能（イネーブ
ル）にするレジスタ設定を行う。この設定後、ＣＰＵ１
０１からＣＯＤＥ ＲＯＭ領域（［100000Ｈ］からの）
をアクセスするとアドレス変換回路１０２によってアド
レス変換され、メインコントローラ１０３では、この変
換されたアドレスは、［400000Ｈ］からのアドレスであ
るからＲＡＭ 領域と判断し、ＲＡＭコントローラー１
０５に送られ、ＤＲＡＭ１０９をアクセスする。これに
より転送されたＲＡＭ領域のＣＯＤＥ ＲＯＭのプログ
ラムデータは、ＤＲＡＭアクセスとしてＣＰＵ１０１は
高速にアクセス可能となる。

【００３９】上記説明により、ＲＯＭアクセスの場合
（つまり低速なアクセス）とＲＡＭアクセスの場合（つ
まり高速なアクセス）は、アドレス変換回路１０２への
アドレス変換をイネーブルにする設定をするかどうかで
設定できる。これにより、例えばＲＡＭの容量が少なく
転送する領域がない場合や、ワーキングメモリが少なく
パフォーマンスが悪い場合には、ＲＡＭアクセスを行わ
ずにＲＯＭアクセスを行い、逆にＲＡＭの容量が多いシ
ステムでは、ＲＡＭアクセスを行うように選択すること
ができる。

【００４０】上記説明の中で、アドレス変換回路１０２
に設定する変換元のアドレスは、ＲＯＭ領域がバンクと
して前もって分割されている場合、例えば、図２のメモ
リマップでＢＯＯＴ ＲＯＭ領域をＲＯＭバンク０、Ｃ
ＯＤＥ ＲＯＭ領域をＲＯＭバンク１としてバンク設定
できるシステムでは、変換元のアドレスを設定するレジ
スタは不要で、変換先のアドレスを設定するレジスタだ
けで同様の処理が行える。具体的にはＲＯＭバンク０に
対応する変換先のアドレス設定レジスタをレジスタＡと
し、ＲＯＭバンク１に対応する変換先のアドレス設定レ
ジスタをレジスタＢとそれぞれ対応して設けることによ
り、変換元のアドレス設定レジスタは不要となり、変換
先のアドレス設定レジスタだけで処理できることにな
る。

【００４１】又、上記のＲＯＭ領域をバンク設定できる
システムにおいて、ＲＯＭは主にプログラムデータであ
るから、容量も少なくない。従って、変換先を細かい単
位で分割しても使用価値はない。例えば、変換先のアド
レスを全ビット設定できるようにすれば、バイト単位で
変換できるが、ＲＯＭは１バイトで収まらない。もし、
ＲＯＭの単位が６４ＫＢで収まるならば６４ＫＢ単位で
変換できればよいので、ＲＯＭバンクのスタートアドレ
ス下位１６ｂｉｔは、［0000Ｈ］と固定することができ
る。従って、アドレス下位１６ｂｉｔは変換しなくて
も、そのままのアドレスを使用すれば良く、変換先のア
ドレス設定は、上位８ｂｉｔだけで処理でき、回路規模
を無駄無く縮小できることとなる。

【００４２】さらに、上記のＲＯＭをバンク設定できる
システムでは、アドレス変換をイネーブルにする設定レ
ジスタは、例えば図２のメモリマップではＢＯＯＴ Ｒ
ＯＭのＲＯＭバンク０は第１ｂｉｔに対応し、ＣＯＤＥ
ＲＯＭのＲＯＭバンク１は第２ｂｉｔに対応するよう
にすれば、第１ｂｉｔが”０”ならＢＯＯＴ ＲＯＭの
アドレス変換はディセーブル（不可能）、第２ｂｉｔ
が”１”ならＣＯＤＥＲＯＭのアドレス変換はイネーブ
ル（可能）とあらわすことができる。

【００４３】また、ＣＯＤＥ ＲＯＭをＲＡＭに転送
し、高速アクセスを行う選択（例えば、第２ｂｉｔを”
１”に設定）は、外部入力手段である、例えばキー入
力、スイッチＳＷの切換入力等で選択することもでき
る。この高速アクセスを行うことを選択する場合のフロ
ーチャートを図３を参照しつつ説明する。

【００４４】まず上記外部入力手段である、キー入力や
スイッチＳＷの入力（ＯＮ）を確認し（ステップＳ３０
１）、続いて転送先となるＲＡＭ容量を所定の処理にっ
て測定し（ステップＳ３０２），測定結果から十分な空
き領域の有無を判断する（ステップＳ３０３）。もしも
ＲＡＭ容量が少ない場合等は、表示部、例えばＬＣＤ
（液晶ディスプレイ）に「ＲＡＭ不足」の表示や、空き
領域不足表示ランプの点灯等により、ＲＡＭ容量が少な
いことを表示する（ステップＳ３０７）。または、ＲＡ
Ｍ容量の空きが転送するＲＯＭ領域以上ある場合は、Ｃ
ＯＤＥＲＯＭをＲＡＭに転送し（ステップＳ３０４）、
ＣＯＤＥ ＲＯＭ領域から転送先であるＲＡＭへの変換
先アドレスを設定し（ステップＳ３０５）、ＲＡＭによ
る高速アクセスモードとなって（ステップＳ３０６）終
了する。

【００４５】尚、ＲＡＭ容量の空き領域を判別する方法
は具体的に記さないが、決められたアドレスにデータを
ライトし、同じアドレスをリードし、ライトしたデータ
と同じかどうか比較し、同じであれば次のアドレスを行
う事によって容量が判別する方法がある。

【００４６】更に、図４のフローチャートに示すよう
に、電源投入時にＲＡＭ容量を測定及び判断し（ステッ
プＳ４０１、４０２）、高速アクセスを行う容量がある
場合には、ＬＣＤ等に高速アクセスを行う事ができる事
を表示させる（ステップＳ４０３）。

【００４７】また、図５の処理のフローチャトに示すよ
うに、電源投入時にＲＡＭ容量を測定及び判断し（ステ
ップＳ５０１，５０２）、高速アクセスを行う容量があ
る場合には、自動的にＣＯＤＥ ＲＯＭをＲＡＭに転送
し（ステップＳ５０３）、ＣＯＤＥ ＲＯＭを転送した
変換先ＲＡＭアドレスを設定し（ステップＳ５０４），
ＲＡＭアクセスモードに設定（ステップＳ５０５）する
ことによりＲＡＭアクセスを行うようにもできる。もし
高速アクセスを行う容量がない場合には、ＲＯＭアクセ
スを行うこととなる。これにより、使用者は、システム
のＲＡＭ容量を把握しなくても、絶えず高速なシステム
により処理でき、またワークＲＡＭが足らなくなって、
正常動作しなくなるような不具合を防ぐことができる。

【００４８】さらに、ＲＡＭアクセスするように設定す
ることをＥＥＰＲＯＭ等の不揮発性ＲＡＭに記憶させる
と、次の電源投入時に、このＥＥＰＲＯＭのデータを読
み込むことにより、自動的にＲＡＭアクセスするように
できる。２ｂｉｔシリアルＥＥＰＲＯＭは、図１に示す
ように同期クロック信号ＣＬＫと双方向シリアルデータ
ＤＡＴＡからなり、コマンドを書き込むことによりデー
タをリードライトする。つまりライトの場合は、コマン
ドでライトコマンドをシリアルで送信し、次にアドレス
を送信し、書き込みデータを送信する。リードの場合
は、リードコマンドを送信し、次にアドレスを送信する
とＣＬＫに同期してデータをリードする。図６に示す処
理のフローチャートを参照しつつ詳細を説明すると、前
記説明したようなＲＡＭアクセスモード（ステップＳ６
０１）において、不揮発性ＲＡＭに高速モ−ドフラグを
セット記憶させ（ステップＳ６０２），次に電源を再投
入時に（ステップＳ６０３，Ｓ６０４）不揮発性ＲＡＭ
に高速モ−ドフラグ読み込み（ステップＳ６０５）、高
速モードを示すフラグがセットされていれば（ステップ
Ｓ６０６）ＲＡＭアクセスモードにするためにＲＡＭ容
量を判断する（ステップＳ６０７）。もし、ＲＡＭ容量
がデータ処理に十分な容量よりも少なければＲＯＭアク
セスにし、不揮発性ＲＡＭであるＥＥＰＲＯＭにＲＯＭ
アクセスモードを示すフラグをセットする（ステップＳ
６１１）。また、ＲＡＭ容量の空き領域がデータ処理に
十分な場合には、図５に示したステップＳ５０２からス
テップＳ５０５と同様の処理を行う（ステップＳ６０８
からＳ６１０）。上記図６に示すフローチャートの処理
により、例え電源ＯＦＦ中にＲＡＭ容量を減らし、ワー
クＲＡＭが足らなくなった場合であっても、正常動作し
なくなるような不具合を防ぐこととなる。

【００４９】次にアドレス変換回路１０２を図７を参照
しつつ説明する。尚、この実施の形態では、アドレス３
２ｂｉｔのシステムとして説明する。図１のＣＰＵ１０
１から出力されたアドレスＡ［３１：０］のうちＡ［３
１：１６］の上位１６ｂｉｔがアドレス変換回路１０２
に入力する。ただし、これはＲＯＭの容量の最小単位を
６４ＫＢと決めた時の例であり、他のシステム、例えば
１２８ＫＢ単位であれば１７ｂｉｔの区切りとなるよう
に、これに限定するものではない。

【００５０】入力された上位１６ｂｉｔのアドレスは、
２つの加算器７０４、７０５に入力され、それぞれ、変
換先アドレスレジスタ７０２、７０３のデータと加算さ
れる。

【００５１】前記変換先アドレスレジスタ７０２、７０
３には、ＣＰＵ１０１（図１）からのデータを、同じく
ＣＰＵ１０１からのＷＲＩＴＥ信号とＣＳ信号を負論理
積するためのＯＲゲート７１４の出力信号によりデータ
がセットされる。

【００５２】この加算器７０４、７０５の出力結果が変
換アドレスとなる。例えば入力されたアドレスＡ［３
１：１６］が［0000 0000 1000 0011］とし、変換先ア
ドレスが［1100 0000 0000 0011］であったとした場
合、加算器にはＡ［２３：１６］の［1000 0011］と［1
100 0000 0000 0011］を加算することになり、得られる
結果［1100 0000 1000 0110］が変換アドレスとなる。
この加算器７０４、７０５は、アクセス領域がＲＯＭ、
ＲＡＭ関係なく、加算を行い、変換アドレスを出力す
る。

【００５３】一方、入力されたアドレスの最上位８ｂｉ
ｔＡ［３１：２４］は、変換元がＲＯＭバンクの領域か
どうかの判断に使用される。レジスタ７０６には、ＲＯ
Ｍバンク０のスタートアドレスの上位８ｂｉｔが記憶さ
れ、このアドレスデータとＡ［３１：２４］を比較し、
一致するかどうかを一致検出回路７０８で判断し、ー致
した場合、一致信号を出力する。同様にＲＯＭバンク１
の上位８ｂｉｔを記憶するアドレスレジスタ７０７とＡ
［３１：２４］を比較する一致検出回路７０９により、
ＲＯＭバンク１のアドレスの検出が可能となる。すなわ
ち一致検出回路７０８、７０９の検出により、入力され
たアドレスがどのＲＯＭバンクかが判明し、アドレス変
換するアドレスの範囲を決めることが可能となる。尚、
上位８ｂｉｔは１つのバンクサイズを１６ＭＢ単位とし
たシステムの例である。

【００５４】また変換イネーブルレジスタ７１０も前記
変換先アドレスレジスタ７０２、７０３と同様にＣＰＵ
１０１（図１）からのデータと、ＣＰＵ１０１からのＷ
ＲＩＴＥ信号とＣＳ信号を負論理積するためのＯＲゲー
ト７１４の出力信号からのデータとがセットされる。

【００５５】変換イネーブルレジスタ７１０のＲＯＭバ
ンクに対応したｂｉｔの値が“１”の時、そのＲＯＭバ
ンクの変換がイネーブルであることを示す。本実施形態
ではＲＯＭバンク０を第１ｂｉｔ、ＲＯＭバンク１を第
２ｂｉｔとすると、変換イネーブルレジスタ７１０の値
が“0000 0001”であった場合、ＲＯＭバンク０のアド
レス変換がイネーブル、ＲＯＭバンク１のアドレス変換
がディセーブルとなる。このＲＯＭバンク毎のイネーブ
ル／ディセーブル信号Ｅ０、Ｅ１は、各対応するＡＮＤ
ゲート７１１，７１２に入力すると、それぞれのＲＯＭ
バンクの一致信号である一致検出回路７０８、７０９の
信号とＡＮＤ（論理和）し、その結果を信号Ｓ０、Ｓ１
として出力する。つまり、アドレスがＲＯＭバンク０の
アドレスと一致し、アドレス変換がイネーブルに設定し
ている時のみＳ０がアクティブ“１”になり、また、ア
ドレスがＲＯＭバンク１のアドレスと一致し、アドレス
変換がイネーブルに設定している時のみＳ１がアクティ
ブ”１”になる。

【００５６】セレクタ７１３では、前記各ＲＯＭバンク
に対応したＳ０、Ｓ１の信号から、３つのアドレスを選
択する。３つとは（１）ＣＰＵ１０１から出力された元
のアドレス、（２）加算器７０４で変換されたアドレ
ス、（３）加算器７０５で変換されたアドレスである。
（Ｓ０，Ｓ１）＝（０，０）の時は（１）を選択し、
（Ｓ０，Ｓ１）＝（１，０）の時は（２）を選択し、
（Ｓ０，Ｓ１）＝（０，１）の時は（３）を選択するよ
うに規定する。これにより、ＲＯＭバンク０の領域にア
ドレスがあり、変換がイネーブルになっている場合、変
換先レジスタＡで設定したアドレスに変換されて出力さ
れ、また，ＲＡＭバンク１の領域にアドレスがあり、変
換がイネーブルになっている場合、変換先レジスタＢで
設定したアドレスに変換されて出力される。一方、ＲＯ
Ｍバンク０、１の領域にアドレスがないか、変換がディ
セーブルになっている場合はアドレス変換されないアド
レスが出力される。

【００５７】以上説明したように本実施形態の画像処理
装置によれば、プログラムデータをＲＡＭに転送し高速
アクセスを行うにあたり、ＲＡＭ容量が少ない場合はＲ
ＯＭからのアクセスを行い、ＲＡＭ容量が多い揚合は、
ＲＡＭからのアクセスを行うように選択できるので、ワ
ークＲＡＭが足らなくなって、正常動作しなくなるよう
な不具合を防ぐ事ができた。さらにプログラムデータを
ＲＡＭの空き領域に転送するために、最初もプログラム
データの内容には変更はなく、従来のようにアドレス変
換に伴うアドレス変換前後でのデータ格納アドレスの複
雑な計算等を必要ないので処理効率の向上が可能となっ
た。

【００５８】またプログラムデータを有するＲＯＭをバ
ンク割付によりアドレス空間を分割し、ＲＯＭの最小容
量があらかじめ決められているシステムにおいては、処
理に必要とするビットデ−タを減らすことができ、回路
規模を無駄無く縮小できる。

【００５９】アドレス変換を必要とする範囲が複数個あ
った場合、それぞれの範囲でアドレス変換するかどうか
を設定でき、システム設計の汎用性を高めることができ
る。

【００６０】加算器７０４、７０５と一致検出回路７０
８、７０９における処理を並列に行うので、アドレス変
換によるタイミング遅延がなくなり、プログラムデータ
の変更することなく、高速なアクセスが可能となった。

【００６１】

【発明の効果】以上説明した通り、請求項１の発明によ
れば、アドレス信号が、比較工程にてアドレス信号が変
換元アドレスと判断され、かつ、前記メモリ選択工程で
の判断結果が肯定的であれば高速アクセスメモリのアク
セスが可能となり、逆に、比較工程の判断結果と選択工
程での判断結果の少なくともいずれか一方が否定的結果
となる場合には、変換先アドレス信号ではなくアドレス
信号が選択されて、低速のアクセスメモリのアクセスが
可能となった。その際、元のアドレスには変更がないの
で、データは高速アクセスメモリか、低速のアクセスメ
モリかによって、新たなアドレス変更等の複雑なアドレ
ス処理が必要ないので、処理時間の短縮化、装置の小型
化及びプログラム規模の小型化が可能となる。

【００６２】請求項２の発明によれば、変換アドレス決
定工程で用いるアドレス信号は転送するデータに基づ
き、処理に必要な所定複数ビットを用いて判断されるた
めに処理時間の短縮となり迅速な処理が可能となる。

【００６３】請求項３の発明によれば、データを高速ア
クセスを行うにあたり、高速アクセスメモリ容量が少な
い場合は低速アクセスメモリからのアクセスを行い、高
速アクセスメモリ容量が多い揚合は、高速アクセスメモ
リからのアクセスを行うように選択でき、ワーク領域が
足らなくなった場合であっても、正常動作をしなくなる
ような不具合を防ぐことが可能となる。

【００６４】請求項４の発明によれば、次の電源投入時
に不揮発性メモリの所定フラグを読み込む事により、使
用者は高速アクセスメモリ容量を把握しなくても、自動
的に高速な処理が可能となり、使用者の判断等のデ−タ
処理装置の処理時間に較べて時間を要する処理工程を自
動化することでスムーズな処理を可能とできた。

【００６５】請求項５の発明によれば、加算部によりア
ドレス信号と、アドレス変換データとが加算されて、ア
ドレス信号に対応する変換先アドレス信号が求められ、
次に、判定部によりアドレス信号と対応する変換元アド
レスとが一致するか否かが判定され、更に、選択部が判
定部から出力された検出信号に基づいて、変換アドレス
信号を選択され、前記加算部と判定部での処理を、並列
に処理することによりアドレス変換によるタイミング遅
延を減少することができる。

【００６６】請求項６の発明によれば、前記請求項６の
作用効果に加え、低速でアクセスするメモリからデータ
をアクセスするか、高速でアクセスするメモリからデー
タをアクセスするかを、変換元アドレスのデータ内容を
変更することなく選択でき、高速アクセスメモリか低速
アクセスメモリかにより複雑なアドレス処理等が必要な
くなり、更に、高速アクセスメモリワークの領域が足ら
なくなって、正常動作しなくなるような場合であって
も、複雑なアドレス処理等をする必要なく処理可能とな
る。

【００６７】請求項７の発明によれば、アドレスデータ
全ビットを設定せずに、所定複数ビットを設定すること
により、変換アドレス決定工程で用いるアドレス信号は
転送するデータに基づき、処理に必要な所定複数ビット
を用いることにより迅速な処理が可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るデータ処理装置の概略
構成を示すブロック図である。

【図２】本発明の実施形態に係るデータ処理装置のアド
レス変換前（ａ）と変換後（ｂ）のメモリマップの説明
図である。

【図３】ＲＡＭの空き容量がない場合に、使用者に通知
するデータ処理装置のフローチャートである。

【図４】イニシャル時に高速アクセスできることを通知
するデータ処理装置のフローチャートである。

【図５】イニシャル時にＲＡＭの空き容量があれば高速
アクセスするデータ処理装置のフローチャートである。

【図６】不揮発性ＲＡＭにより、高速か低速かを判定す
るデータ処理装置のフローチャートである。

【図７】図１のアドレス変換回路１０２の概略構成を示
すブロック図である。

【図８】従来技術（１）の概略構成を示すブロック図で
ある。

【図９】従来技術（２）の概略構成を示すブロック図で
ある。

【図１０】従来技術（２）のアドレス変換前（ａ）と変
換後（ｂ）のメモリマップの説明図である。

【図１１】従来技術（３）の概略構成を示すブロック図
である。

【符号の説明】

１０１ 中央処理装置（ＣＰＵ） １０２ アドレス変換回路 １０６ 不揮発性ＲＡＭ（ＥＥＰＲＯＭ） １０７ ＢＯＯＴ ＲＯＭ １０８ ＣＯＤＥ ＲＯＭ １０９ ＤＲＡＭ ａｄｄｒｅｓｓ アドレス信号 ７０２ 変換先アドレスレジスタＡ ７０３ 変換先アドレスレジスタＢ ７０４、７０５ 加算器 ７０６ ＲＯＭバンク０アドレス ７０７ ＲＯＭバンク１アドレス ７０８、７０９ 一致検出回路 ７１０ 変換イネ−ブルレジスタ ７１１、７１２ ＡＮＤゲート ７１３ セレクタ ７１４ ＯＲゲート

Claims (7)

【特許請求の範囲】
1. 【請求項１】 低速アクセスメモリに貯えられているデ
   ータを、高速アクセスメモリに転送して、高速アクセス
   することを可能とするアドレス変換を有するデータ処理
   方法であって、 前記データを低速アクセスメモリと高速アクセスメモリ
   のいずれのメモリからアクセスするかを選択するメモリ
   選択工程と、 アドレス信号と、中央処理装置により設定されるアドレ
   ス変換データに基づき、アドレス信号の変換先アドレス
   信号を決定する変換先アドレス決定工程と、 アドレス信号と低速アクセスメモリの変換元アドレスを
   比較し、アドレス信号が変換元アドレスと一致するか否
   かを判定する比較工程と、 前記メモリ選択工程の選択結果と比較工程の比較結果に
   基づき、アドレス信号、あるいは変換アドレス信号のい
   ずれか１の信号を選択するアドレス信号選択工程とを有
   し、 同一データを、低速アクセスメモリと高速アクセスメモ
   リのいずれかのメモリでアクセスすることができるアド
   レス変換を有するデータ処理方法。
2. 【請求項２】 変換先アドレス決定工程で用いるアドレ
   ス信号は、信号全ビットを設定せずに、所定複数ビット
   を設定することを特徴とする請求項１に記載のアドレス
   変換を有するデータ処理方法。
3. 【請求項３】 メモリ選択工程は、高速アクセスメモリ
   の空き領域の容量に基づき、前記空き領域の容量が前記
   データ処理に十分な量であれば高速アクセスメモリか
   ら、前記空き領域の容量が前記データ処理に十分な量で
   ない場合には低速アクセスメモリからアクセスを行うこ
   とを選択する請求項１又は２に記載のアドレス変換を有
   するデータ処理方法。
4. 【請求項４】 メモリ選択工程は、不揮発性メモリに書
   き込まれた選択用フラグを読み込むことにより行うこと
   を特徴とする請求項１から３のいずれか１の請求項に記
   載のアドレス変換を有するデータ処理方法。
5. 【請求項５】 低速アクセスメモリに貯えられているデ
   ータを高速アクセスメモリに転送し、前記データを高速
   アクセスすることを可能とするアドレス変換を有するデ
   ータ処理装置であって、 アドレス信号と、中央処理装置により設定されるアドレ
   ス変換データとを加算し、アドレス信号に対応する変換
   先アドレス信号を求める加算部と、 アドレス信号が、データ転送を行った低速アクセスメモ
   リに対応する変換元アドレスと一致するか否かを判定す
   る判定部と、 前記判定部から出力された検出信号に基づいて、加算部
   により求められた変換先アドレス信号を選択する選択部
   とを有し、 前記加算部と判定部での処理を、並列に処理することを
   特徴とするアドレス変換を有するデータ処理装置。
6. 【請求項６】 低速アクセスメモリに貯えられているデ
   ータを高速アクセスメモリに転送し、前記データを高速
   アクセスすることを可能とするアドレス変換を有するデ
   ータ処理装置であって、 アドレス信号と、中央処理装置により設定されるアドレ
   ス変換データとを加算し、アドレス信号に対応する変換
   先アドレス信号を求める加算部と、 アドレス信号が、データ転送を行った低速アクセスメモ
   リに対応する変換元アドレスと一致するか否かを判定す
   る判定部と、 前記判定部から出力された検出信号と、前記データを低
   速アクセスメモリと高速アクセスメモリのいずれのメモ
   リでアクセスするかを示す選択データに基づき、アドレ
   ス信号と変換先アドレス信号のいずれかの信号を選択す
   る選択部とを有し、 前記加算部と判定部での処理を、並列に処理することを
   特徴とするアドレス変換を有するデータ処理装置。
7. 【請求項７】 加算部で処理するアドレス信号は、アド
   レスデータ全ビットを設定せずに、所定複数ビットを設
   定することを特徴とする請求項５または６に記載のアド
   レス変換を有するデータ処理装置。