JP2000078210A - Ａｓｋ変調回路 - Google Patents
Ａｓｋ変調回路Info
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- JP2000078210A JP2000078210A JP10243526A JP24352698A JP2000078210A JP 2000078210 A JP2000078210 A JP 2000078210A JP 10243526 A JP10243526 A JP 10243526A JP 24352698 A JP24352698 A JP 24352698A JP 2000078210 A JP2000078210 A JP 2000078210A
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- JP
- Japan
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- circuit
- oscillation
- terminal
- frequency
- oscillation circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
- H04L27/04—Modulator circuits; Transmitter circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 高速データ通信が行え、回路構成が簡単とな
るＡＳＫ変調回路とする。 【解決手段】 発振を行う発振回路１０と、内部カウン
タをクリアするクリア端子１ＣＬ，２ＣＬを有し、発振
回路１０からのパルス入力に基づき発振回路１０からの
パルス周波数ｆを分周し、分周出力を出すバイナリカウ
ンタ２とを備え、クリア端子１ＣＬ，２ＣＬに送信デー
タが入力され、送信データを分周された所定周波数の搬
送波で変調をかけるようにした。
るＡＳＫ変調回路とする。 【解決手段】 発振を行う発振回路１０と、内部カウン
タをクリアするクリア端子１ＣＬ，２ＣＬを有し、発振
回路１０からのパルス入力に基づき発振回路１０からの
パルス周波数ｆを分周し、分周出力を出すバイナリカウ
ンタ２とを備え、クリア端子１ＣＬ，２ＣＬに送信デー
タが入力され、送信データを分周された所定周波数の搬
送波で変調をかけるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、送信機等に用いら
れるＡＳＫ（Amplitude Shift Keying）変調回路に関
する。
れるＡＳＫ（Amplitude Shift Keying）変調回路に関
する。
【０００２】
【従来の技術】従来、ＡＳＫ変調回路はデジタル信号に
対応した変調波を出力するものであり、図５の（ａ）に
示される基本的な回路構成から成り立っているものが知
られている（特開平１０−１３４７５号公報）。
対応した変調波を出力するものであり、図５の（ａ）に
示される基本的な回路構成から成り立っているものが知
られている（特開平１０−１３４７５号公報）。
【０００３】このＡＳＫ変調回路は、主に発振回路と、
電源端子と直流電源との間に接続されたスイッチとから
成り、スイッチの制御端子に２値のデジタル信号を端子
から供給してスイッチをオン／オフさせることにより、
発振回路の電源電圧（駆動電圧）をオン／オフし、搬送
波を断続した信号から成るＡＳＫ変調波を出力端子から
送出するものである（第１の方式）。
電源端子と直流電源との間に接続されたスイッチとから
成り、スイッチの制御端子に２値のデジタル信号を端子
から供給してスイッチをオン／オフさせることにより、
発振回路の電源電圧（駆動電圧）をオン／オフし、搬送
波を断続した信号から成るＡＳＫ変調波を出力端子から
送出するものである（第１の方式）。
【０００４】また、発振器側とＡＳＫ変調信号の出力側
とをバッファリングするバッファアンプの給電経路をＡ
ＳＫデータに基づいてオン／オフさせるもの（特開平８
−１９１２１８号公報）も知られている（第２の方
式）。
とをバッファリングするバッファアンプの給電経路をＡ
ＳＫデータに基づいてオン／オフさせるもの（特開平８
−１９１２１８号公報）も知られている（第２の方
式）。
【０００５】図５の（ｂ）では、後者の公報に示される
ものの構成を示しており、このＡＳＫ変調回路は、発振
器と、発振器からの搬送波を入力する搬送波入力端子
と、ＡＳＫデータを入力するＡＳＫデータ入力端子と、
ＡＳＫ変調信号を出力するＡＳＫ変調信号出力端子と、
電源供給端子と、ＡＳＫデータ入力端子側とＡＳＫ変調
信号出力端子とをバッファイングするバッファリングア
ンプと、ＢＪＴ（バイポーラ ジャンクション トラン
ジスタ）と、直流カット用のコンデンサとを備え、バッ
ファアンプはＦＥＴと、ＦＥＴのゲートをアース電位
に、かつソース電位をゲートより正側にバイアスさせる
バイアス抵抗、ソース電位の変動を防止するバイパスコ
ンデンサと、搬送波が電源側に流出するのを防止するチ
ョークコイル等を含んでいる。
ものの構成を示しており、このＡＳＫ変調回路は、発振
器と、発振器からの搬送波を入力する搬送波入力端子
と、ＡＳＫデータを入力するＡＳＫデータ入力端子と、
ＡＳＫ変調信号を出力するＡＳＫ変調信号出力端子と、
電源供給端子と、ＡＳＫデータ入力端子側とＡＳＫ変調
信号出力端子とをバッファイングするバッファリングア
ンプと、ＢＪＴ（バイポーラ ジャンクション トラン
ジスタ）と、直流カット用のコンデンサとを備え、バッ
ファアンプはＦＥＴと、ＦＥＴのゲートをアース電位
に、かつソース電位をゲートより正側にバイアスさせる
バイアス抵抗、ソース電位の変動を防止するバイパスコ
ンデンサと、搬送波が電源側に流出するのを防止するチ
ョークコイル等を含んでいる。
【０００６】
【本発明が解決しようとする課題】しかしながら、第１
の方式ではスイッチと発振器との間のライン及び発振回
路の内部には破線で示されるような浮遊容量が形成さ
れ、発振回路は入力段にコンデンサを有するものとな
る。このため、スイッチがオンになっても発振回路は直
ちに発振動作を開始せず、発振回路の発振は浮遊容量ま
たは入力容量が発振開始最低電圧以上に充電されてから
発振するので、発振回路の立ち上がり時間が遅れる。よ
って、高速データ通信には向かないものとなる。
の方式ではスイッチと発振器との間のライン及び発振回
路の内部には破線で示されるような浮遊容量が形成さ
れ、発振回路は入力段にコンデンサを有するものとな
る。このため、スイッチがオンになっても発振回路は直
ちに発振動作を開始せず、発振回路の発振は浮遊容量ま
たは入力容量が発振開始最低電圧以上に充電されてから
発振するので、発振回路の立ち上がり時間が遅れる。よ
って、高速データ通信には向かないものとなる。
【０００７】また、第２の方式に示すものでは、ＡＳＫ
変調を行うために発振器の他、抵抗、コンデンサ、コイ
ル、ＦＥＴ等を含んでおり回路構成が複雑になり、コス
トアップするものとなる。
変調を行うために発振器の他、抵抗、コンデンサ、コイ
ル、ＦＥＴ等を含んでおり回路構成が複雑になり、コス
トアップするものとなる。
【０００８】更に、特定周波数を分周し所定周波数にし
て、例えば、送信データを分周された所定周波数で変調
をかける場合には、分周回路と変調回路が必要になり回
路が複雑になってしまう。
て、例えば、送信データを分周された所定周波数で変調
をかける場合には、分周回路と変調回路が必要になり回
路が複雑になってしまう。
【０００９】よって、本発明は上記の問題点に鑑みてな
されたものであり、高速データ通信が行え、回路構成が
簡単であるＡＳＫ変調回路とすることを技術的課題とす
る。
されたものであり、高速データ通信が行え、回路構成が
簡単であるＡＳＫ変調回路とすることを技術的課題とす
る。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに講じた技術的手段は、発振を行う発振回路と、内部
カウンタをクリアするクリア端子を有し、発振回路から
のパルス入力に基づき発振回路からのパルス周波数を分
周し、分周出力を出すバイナリカウンタとを備え、クリ
ア端子に送信データが入力され、送信データを分周され
た所定周波数の搬送波で変調をかけるようにした。
めに講じた技術的手段は、発振を行う発振回路と、内部
カウンタをクリアするクリア端子を有し、発振回路から
のパルス入力に基づき発振回路からのパルス周波数を分
周し、分周出力を出すバイナリカウンタとを備え、クリ
ア端子に送信データが入力され、送信データを分周され
た所定周波数の搬送波で変調をかけるようにした。
【００１１】これにより、発振回路とクリア端子を有す
るバイナリカウンタにより、送信データを分周された所
定周波数の搬送波で変調をかけることが可能となる。こ
のため、分周と変調が同時に行え、回路構成が簡単にな
る。また、この場合には発振を断続的に停めて変調を行
うことはしないので、発振が開始される度に発振の立ち
上がりが遅れることがなくなることから、高速データ通
信が可能となる。
るバイナリカウンタにより、送信データを分周された所
定周波数の搬送波で変調をかけることが可能となる。こ
のため、分周と変調が同時に行え、回路構成が簡単にな
る。また、この場合には発振を断続的に停めて変調を行
うことはしないので、発振が開始される度に発振の立ち
上がりが遅れることがなくなることから、高速データ通
信が可能となる。
【００１２】更に、発振回路の発振には水晶発振器また
はセラミック発振器を用いることができ、水晶発振器を
用いた場合には発振が極めて安定し、セラミック発振器
を用いた場合には安価なものとなる。
はセラミック発振器を用いることができ、水晶発振器を
用いた場合には発振が極めて安定し、セラミック発振器
を用いた場合には安価なものとなる。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００１４】図１は、本発明のＡＳＫ変調回路１を示し
ており、この回路１は主に発振回路１０、ＩＣ２インバ
ータ３，４で構成される。
ており、この回路１は主に発振回路１０、ＩＣ２インバ
ータ３，４で構成される。
【００１５】発振回路１０は公知のインバータ１１を備
えた発振を行う回路であり、図１に示す構成をとってお
り、発振器（水晶発振器、セラミック発振器等）１６、
抵抗１２，１３、コンデンサ１４，１５およびインバー
タ１１により構成され、発振パルス（周波数ｆ）を外部
に出力する。発振パルスはインバータ３を介してＩＣ２
のクロック入力１Ａに入力される。
えた発振を行う回路であり、図１に示す構成をとってお
り、発振器（水晶発振器、セラミック発振器等）１６、
抵抗１２，１３、コンデンサ１４，１５およびインバー
タ１１により構成され、発振パルス（周波数ｆ）を外部
に出力する。発振パルスはインバータ３を介してＩＣ２
のクロック入力１Ａに入力される。
【００１６】ＩＣ２は内部に２組のバイナリカウンタを
有するＩＣであり、市販の７４ＨＣ３９３を使用してい
る。このＩＣ２は、デュアル ４ビット バイナリ カ
ウンタ（カウンタ）と称され、２組の独立した４ビット
出力の２進カウンタを内部にもっている。このカウンタ
はクロック入力端子に入力されるクロックの立ち下がり
で動作し、カウンタのクリアは独立して行えるものであ
る。１組のカウンタの内部構成は図４に示すようにＤフ
リップフロップが直列で４つ連続した構成となってい
る。そこで、各端子について以下に説明する。
有するＩＣであり、市販の７４ＨＣ３９３を使用してい
る。このＩＣ２は、デュアル ４ビット バイナリ カ
ウンタ（カウンタ）と称され、２組の独立した４ビット
出力の２進カウンタを内部にもっている。このカウンタ
はクロック入力端子に入力されるクロックの立ち下がり
で動作し、カウンタのクリアは独立して行えるものであ
る。１組のカウンタの内部構成は図４に示すようにＤフ
リップフロップが直列で４つ連続した構成となってい
る。そこで、各端子について以下に説明する。
【００１７】ＩＣ２の端子Ａはクロック入力端子、ＣＬ
はローアクティブ（低電位でカウンタのクリアがなされ
る）のクリア端子、ＱＡ，ＱＢ，ＱＣ，ＱＤはクロック
入力端子Ａに入力されたクロック周波数ｆを分周するも
のであり、それぞれ、ｆ／２，ｆ／４，ｆ／８，ｆ／１
６に周波数を分周する。また、ＧＮＤ端子は接地端子、
ＶｃｃはＩＣ２を動作させる所定電圧（５Ｖ）を印加す
る端子である。また、Ａ，ＣＬ，ＱＡ〜ＱＤの前付く数
字はそれぞれ、第１カウンタの場合には１、第２カウン
タの場合には２の端子要素となる。
はローアクティブ（低電位でカウンタのクリアがなされ
る）のクリア端子、ＱＡ，ＱＢ，ＱＣ，ＱＤはクロック
入力端子Ａに入力されたクロック周波数ｆを分周するも
のであり、それぞれ、ｆ／２，ｆ／４，ｆ／８，ｆ／１
６に周波数を分周する。また、ＧＮＤ端子は接地端子、
ＶｃｃはＩＣ２を動作させる所定電圧（５Ｖ）を印加す
る端子である。また、Ａ，ＣＬ，ＱＡ〜ＱＤの前付く数
字はそれぞれ、第１カウンタの場合には１、第２カウン
タの場合には２の端子要素となる。
【００１８】そこで、ＡＳＫ変調回路１の電気的な接続
について説明する。ＩＣ２は動作させるためＶｃｃ端子
に安定した所定電圧（５Ｖ）を印加し、ＧＮＤ端子を接
地して、ＩＣ２のクロック入力端子１Ａに発振回路１０
のパルス出力がインバータ３により反転した状態で入力
する。また、第１バイナリカウンタのクロック端子１Ａ
に入力される周波数ｆの１６分周された周波数（ｆ／１
６）を出力する端子１ＱＤと第２バイナリカウンタのク
ロック入力端子２Ａとが接続される。
について説明する。ＩＣ２は動作させるためＶｃｃ端子
に安定した所定電圧（５Ｖ）を印加し、ＧＮＤ端子を接
地して、ＩＣ２のクロック入力端子１Ａに発振回路１０
のパルス出力がインバータ３により反転した状態で入力
する。また、第１バイナリカウンタのクロック端子１Ａ
に入力される周波数ｆの１６分周された周波数（ｆ／１
６）を出力する端子１ＱＤと第２バイナリカウンタのク
ロック入力端子２Ａとが接続される。
【００１９】送信データはインバータ４により信号が反
転された状態で、第１バイナリカウンタのクリア端子１
ＣＬおよび第２バイナリカウンタのクリア端子２ＣＬに
接続され、変調信号（変調出力）が２ＱＣ端子より取り
出せるようになっている。
転された状態で、第１バイナリカウンタのクリア端子１
ＣＬおよび第２バイナリカウンタのクリア端子２ＣＬに
接続され、変調信号（変調出力）が２ＱＣ端子より取り
出せるようになっている。
【００２０】次に、ＡＳＫ変調回路１の動作について説
明する。例えば、一例として車両のキーレスエントリー
システムにおける送信機等で、送信データ（ＩＤコー
ド，ＩＤリクエストコード等）を所定周波数１３４．２
ＫＨｚの搬送波で変調をかける場合について説明する。
この場合、発振回路１０の発振器（水晶発振器、セラミ
ック発振器等）１６の周波数ｆを１７．１７７６ＭＨｚ
として分周を行うことにより１３４．２ＫＨｚの所定周
波数を作る。発振回路１０は１７．１７７６Ｈｚで発振
し、その発振パルスがＩＣ２の１Ａ端子に入力されてい
ることから、第１バイナリカウンタのクリア端子１ＣＬ
が低電位（ローレベル）のときのみ、端子１ＱＤから発
振パルス（周波数ｆ）を１６分周した１．０７３６ＭＨ
ｚのパルスが出力される。
明する。例えば、一例として車両のキーレスエントリー
システムにおける送信機等で、送信データ（ＩＤコー
ド，ＩＤリクエストコード等）を所定周波数１３４．２
ＫＨｚの搬送波で変調をかける場合について説明する。
この場合、発振回路１０の発振器（水晶発振器、セラミ
ック発振器等）１６の周波数ｆを１７．１７７６ＭＨｚ
として分周を行うことにより１３４．２ＫＨｚの所定周
波数を作る。発振回路１０は１７．１７７６Ｈｚで発振
し、その発振パルスがＩＣ２の１Ａ端子に入力されてい
ることから、第１バイナリカウンタのクリア端子１ＣＬ
が低電位（ローレベル）のときのみ、端子１ＱＤから発
振パルス（周波数ｆ）を１６分周した１．０７３６ＭＨ
ｚのパルスが出力される。
【００２１】更に、この信号を第２バイナリカウンタの
クロック入力端子２Ａに入力しているので、第２バイナ
リカウンタのクリア端子２ＣＬがローレベルのときの
み、端子２ＱＣからは更に８分周された所望の周波数１
３４．２ＫＨｚのパルスが出力されるものとなる。よっ
て、元のパルス（周波数ｆ）が１２８分周され、端子２
ＱＣでは周波数がｆ／１２８となる。
クロック入力端子２Ａに入力しているので、第２バイナ
リカウンタのクリア端子２ＣＬがローレベルのときの
み、端子２ＱＣからは更に８分周された所望の周波数１
３４．２ＫＨｚのパルスが出力されるものとなる。よっ
て、元のパルス（周波数ｆ）が１２８分周され、端子２
ＱＣでは周波数がｆ／１２８となる。
【００２２】この場合、バイナリカウンタのクリア端子
ＣＬを高電位（ハイレベル）にすると分周出力ＱＡ〜Ｑ
Ｄはローレベルに固定される。即ち、送信データが１３
４．２ＫＨｚでＡＳＫ変調されて出力されることになる
（図３参照）。つまり、図３の変調出力において信号が
出力されているところに周波数１３４．２ＫＨｚの返送
波がのるものとなる。
ＣＬを高電位（ハイレベル）にすると分周出力ＱＡ〜Ｑ
Ｄはローレベルに固定される。即ち、送信データが１３
４．２ＫＨｚでＡＳＫ変調されて出力されることになる
（図３参照）。つまり、図３の変調出力において信号が
出力されているところに周波数１３４．２ＫＨｚの返送
波がのるものとなる。
【００２３】
【効果】本発明によれば、発振を行う発振回路と、内部
カウンタをクリアするクリア端子を有し、発振回路から
のパルス入力に基づき発振回路からのパルス周波数を分
周し、分周出力を出すバイナリカウンタとを備え、クリ
ア端子に送信データが入力され、送信データを分周され
た所定周波数の搬送波で変調をかけるようにしたので、
発振回路とクリア端子を有するバイナリカウンタによ
り、送信データを分周された所定周波数の搬送波で変調
をかけることができると共に、分周と変調が同時にでき
るため、回路構成が簡単となる。また、この場合、発振
を断続的に停めて変調を行うことはしないので、発振が
開始される度に発振の立ち上がりが遅れることがなくな
り、高速データ通信が行える。
カウンタをクリアするクリア端子を有し、発振回路から
のパルス入力に基づき発振回路からのパルス周波数を分
周し、分周出力を出すバイナリカウンタとを備え、クリ
ア端子に送信データが入力され、送信データを分周され
た所定周波数の搬送波で変調をかけるようにしたので、
発振回路とクリア端子を有するバイナリカウンタによ
り、送信データを分周された所定周波数の搬送波で変調
をかけることができると共に、分周と変調が同時にでき
るため、回路構成が簡単となる。また、この場合、発振
を断続的に停めて変調を行うことはしないので、発振が
開始される度に発振の立ち上がりが遅れることがなくな
り、高速データ通信が行える。
【００２４】更に、発振回路の発振には水晶発振器また
はセラミック発振器を用いれば、水晶発振器を用いた場
合には発振が極めて安定し、セラミック発振器を用いた
場合には安価となる。
はセラミック発振器を用いれば、水晶発振器を用いた場
合には発振が極めて安定し、セラミック発振器を用いた
場合には安価となる。
【図１】 本発明の一実施形態におけるＡＳＫ変調回路
の構成を示す電気回路図である。
の構成を示す電気回路図である。
【図２】 本発明の実施形態におけるＡＳＫ変調回路の
ＩＣの各端子の出力状態を示した図である。
ＩＣの各端子の出力状態を示した図である。
【図３】 本発明の実施形態におけるＡＳＫ変調回路の
信号波（送信データ）と変調出力を示した図である。
信号波（送信データ）と変調出力を示した図である。
【図４】 本発明の実施形態におけるＡＳＫ変調回路の
ＩＣの内部構成回路を示した電気回路図である。
ＩＣの内部構成回路を示した電気回路図である。
【図５】 従来のＡＳＫ変調回路を示した図であり、
（ａ）は第１の方式、（ｂ）は第２の方式を示す図であ
る。
（ａ）は第１の方式、（ｂ）は第２の方式を示す図であ
る。
１ ＡＳＫ変調回路 ２ ＩＣ（バイナリカウンタ） １０ 発振回路 １６ 発振器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 波多野 陸生 愛知県豊田市幸町隣松寺169番地 株式会 社シンテックホズミ内 Ｆターム(参考） 5K004 AA03 DD05
Claims (2)
- 【請求項１】発振を行う発振回路、 内部カウンタをクリアするクリア端子を有し、前記発振
回路からのパルス入力に基づき前記発振回路からのパル
ス周波数を分周し、分周出力を出すバイナリカウンタと
を備え、 前記クリア端子に送信データが入力され、前記送信デー
タを分周された所定周波数の搬送波で変調をかけること
を特徴とするＡＳＫ変調回路。 - 【請求項２】前記発振回路の発振には水晶発振器または
セラミック発振器を用いる請求項１記載のＡＳＫ変調回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243526A JP2000078210A (ja) | 1998-08-28 | 1998-08-28 | Ａｓｋ変調回路 |
| US09/384,334 US6504880B1 (en) | 1998-08-28 | 1999-08-27 | ASK modulation circuit |
| DE19940679A DE19940679A1 (de) | 1998-08-28 | 1999-08-27 | ASK-Modulationsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243526A JP2000078210A (ja) | 1998-08-28 | 1998-08-28 | Ａｓｋ変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000078210A true JP2000078210A (ja) | 2000-03-14 |
Family
ID=17105224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10243526A Pending JP2000078210A (ja) | 1998-08-28 | 1998-08-28 | Ａｓｋ変調回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6504880B1 (ja) |
| JP (1) | JP2000078210A (ja) |
| DE (1) | DE19940679A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4183001B2 (ja) * | 2006-10-19 | 2008-11-19 | トヨタ自動車株式会社 | 侵入検出システム |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3647967A (en) * | 1969-07-10 | 1972-03-07 | Trt Telecom Radio Electr | Telegraphy receiver for harmonic telegraphy |
| JPS5034181B1 (ja) * | 1969-12-13 | 1975-11-06 | ||
| US3996481A (en) * | 1974-11-19 | 1976-12-07 | International Business Machines Corporation | FET load gate compensator |
| JPS5854724A (ja) * | 1981-09-28 | 1983-03-31 | Horiba Ltd | 自動位相校正方法及び装置 |
| DE3432313A1 (de) * | 1984-09-03 | 1986-03-13 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum synchronisieren eines signals |
| US4712335A (en) * | 1986-12-17 | 1987-12-15 | Barkdull Jr Howard L | Method of span construction |
| JPH04357713A (ja) * | 1991-06-04 | 1992-12-10 | Fujitsu Ltd | 切換機能を有する基準信号発生回路 |
| JP3181396B2 (ja) * | 1992-09-29 | 2001-07-03 | 沖電気工業株式会社 | クロック発生回路 |
| JPH08191218A (ja) | 1995-01-10 | 1996-07-23 | Murata Mfg Co Ltd | Ａｓｋ変調回路 |
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| JPH1013475A (ja) | 1996-06-21 | 1998-01-16 | Taiyo Yuden Co Ltd | Ａｓｋ変調回路 |
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