JP2000078014A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JP2000078014A JP2000078014A JP10244090A JP24409098A JP2000078014A JP 2000078014 A JP2000078014 A JP 2000078014A JP 10244090 A JP10244090 A JP 10244090A JP 24409098 A JP24409098 A JP 24409098A JP 2000078014 A JP2000078014 A JP 2000078014A
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- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】
【課題】 出力振幅を自由に調整することができるＤ／
Ａ変換器を提供する。 【解決手段】 高電位側スイッチ制御回路１１２の制御
によってスイッチ１１０−１〜１１０−(p+1) のいずれ
かをオンすることで、抵抗素子１０９−１〜１０９−ｐ
による電位降下量を設定し、これにより、抵抗ストリン
グ部１０１の抵抗素子１０２−１に対する印加電位を調
整する。同様に、低電位側スイッチ制御回路１１９の制
御によってスイッチ１１７−１〜１１７−(q+1) のいず
れかをオンすることで、抵抗素子１１６−１〜１１６−
ｑによる電位降下量を設定し、これにより、抵抗ストリ
ング部１０１の抵抗素子１０２−ｎに対する印加電位を
調整する。
Ａ変換器を提供する。 【解決手段】 高電位側スイッチ制御回路１１２の制御
によってスイッチ１１０−１〜１１０−(p+1) のいずれ
かをオンすることで、抵抗素子１０９−１〜１０９−ｐ
による電位降下量を設定し、これにより、抵抗ストリン
グ部１０１の抵抗素子１０２−１に対する印加電位を調
整する。同様に、低電位側スイッチ制御回路１１９の制
御によってスイッチ１１７−１〜１１７−(q+1) のいず
れかをオンすることで、抵抗素子１１６−１〜１１６−
ｑによる電位降下量を設定し、これにより、抵抗ストリ
ング部１０１の抵抗素子１０２−ｎに対する印加電位を
調整する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばストリン
グ型Ｄ／Ａ変換器等の、Ｄ／Ａ変換器に関する。
グ型Ｄ／Ａ変換器等の、Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】従来、Ｄ／Ａ変換器としては、例えば、
抵抗ストリング部を用いて分圧を行う形式のものが知ら
れており、ストリング型Ｄ／Ａ変換器と称されている。
図４は、従来のストリング型Ｄ／Ａ変換器の構成を概略
的に示す回路図である。同図に示したように、このＤ／
Ａ変換器４００の抵抗ストリング部４０１は、直列に接
続れたｎ個の抵抗素子４０２−１〜４０２−ｎを備えて
いる。この抵抗ストリング部４０１の一端は、高電位側
分割抵抗部４０３を介して電源４０５に接続され、他端
は、低電位側分圧抵抗器４０４を介してグランド４０６
に接続されている。
抵抗ストリング部を用いて分圧を行う形式のものが知ら
れており、ストリング型Ｄ／Ａ変換器と称されている。
図４は、従来のストリング型Ｄ／Ａ変換器の構成を概略
的に示す回路図である。同図に示したように、このＤ／
Ａ変換器４００の抵抗ストリング部４０１は、直列に接
続れたｎ個の抵抗素子４０２−１〜４０２−ｎを備えて
いる。この抵抗ストリング部４０１の一端は、高電位側
分割抵抗部４０３を介して電源４０５に接続され、他端
は、低電位側分圧抵抗器４０４を介してグランド４０６
に接続されている。
【０００３】また、スイッチ部４０７は、ｎ＋１個のス
イッチ４０８−１〜４０８−(n+1)を備えている。これ
らのスイッチ４０８−１〜４０８−(n+1) の一端は、そ
れぞれ抵抗素子４０２−１〜４０２−ｎの端部に接続さ
れており、他端は、それぞれアナログ出力部４０９に接
続されている。各スイッチ４０８−１〜４０８−(n+1)
のオン／オフは、デコーダ４１０のオン／オフ制御信号
によって制御される。デコーダ４１０は、入力端子４１
１から入力されたデジタル信号をオン／オフ制御信号に
変換して、スイッチ部４０７の各スイッチ４０８−１〜
４０８−(n+1) に送る。このような構成では、抵抗スト
リング部４０１の両端部の電位差が、各抵抗素子４０２
−１〜４０２−ｎで分圧される。そして、スイッチ部４
０７の各スイッチ４０８−１〜４０８−(n+1) のいずれ
かをオン／オフ制御信号に基づいてオンすることによ
り、デジタル信号に対応したアナログ出力を得ることが
できる。
イッチ４０８−１〜４０８−(n+1)を備えている。これ
らのスイッチ４０８−１〜４０８−(n+1) の一端は、そ
れぞれ抵抗素子４０２−１〜４０２−ｎの端部に接続さ
れており、他端は、それぞれアナログ出力部４０９に接
続されている。各スイッチ４０８−１〜４０８−(n+1)
のオン／オフは、デコーダ４１０のオン／オフ制御信号
によって制御される。デコーダ４１０は、入力端子４１
１から入力されたデジタル信号をオン／オフ制御信号に
変換して、スイッチ部４０７の各スイッチ４０８−１〜
４０８−(n+1) に送る。このような構成では、抵抗スト
リング部４０１の両端部の電位差が、各抵抗素子４０２
−１〜４０２−ｎで分圧される。そして、スイッチ部４
０７の各スイッチ４０８−１〜４０８−(n+1) のいずれ
かをオン／オフ制御信号に基づいてオンすることによ
り、デジタル信号に対応したアナログ出力を得ることが
できる。
【０００４】
【発明が解決しようとする課題】図４に示したような従
来のＡＤ変換器は、抵抗ストリング部４０１の製造誤差
のために、アナログ出力の出力振幅として設計値どうり
の値を得ることが困難であった。抵抗ストリング部４０
１の製造誤差は、各抵抗素子４０２−１〜４０２−ｎの
相互接続点における抵抗値の変動や、各抵抗素子４０２
−１〜４０２−ｎの抵抗値のばらつき等に起因して生じ
る。そして、これらの変動・ばらつきにより、各抵抗素
子４０２−１〜４０２−ｎによって得られる分圧抵抗値
と抵抗ストリング部４０１全体の抵抗値との比が、設計
値と異なる値になってしまう。このため、従来は、集積
回路のレイアウトを適宜変更することによって、設計値
と一致する出力振幅を確保していた。
来のＡＤ変換器は、抵抗ストリング部４０１の製造誤差
のために、アナログ出力の出力振幅として設計値どうり
の値を得ることが困難であった。抵抗ストリング部４０
１の製造誤差は、各抵抗素子４０２−１〜４０２−ｎの
相互接続点における抵抗値の変動や、各抵抗素子４０２
−１〜４０２−ｎの抵抗値のばらつき等に起因して生じ
る。そして、これらの変動・ばらつきにより、各抵抗素
子４０２−１〜４０２−ｎによって得られる分圧抵抗値
と抵抗ストリング部４０１全体の抵抗値との比が、設計
値と異なる値になってしまう。このため、従来は、集積
回路のレイアウトを適宜変更することによって、設計値
と一致する出力振幅を確保していた。
【０００５】しかしながら、かかるレイアウトの変更を
行うためは、集積回路のマスクを修正しなければならな
い。このため、従来のＡＤ変換器には、設計値と精度良
く一致する出力振幅値を得ようとすると開発期間や開発
費用などが増加してしまうという課題があった。また、
Ｄ／Ａ変換器では、アナログ出力の出力振幅を、後段の
回路の仕様に応じて変更しなければならない場合がある
が、この変更も、集積回路のレイアウト変更を伴うの
で、開発期間や開発費用などを増加させる原因となって
いた。
行うためは、集積回路のマスクを修正しなければならな
い。このため、従来のＡＤ変換器には、設計値と精度良
く一致する出力振幅値を得ようとすると開発期間や開発
費用などが増加してしまうという課題があった。また、
Ｄ／Ａ変換器では、アナログ出力の出力振幅を、後段の
回路の仕様に応じて変更しなければならない場合がある
が、この変更も、集積回路のレイアウト変更を伴うの
で、開発期間や開発費用などを増加させる原因となって
いた。
【０００６】なお、レイアウトの変更を伴わずに出力振
幅を適宜変更する方法として、抵抗ストリング部４０１
の高電位側の電圧端子および低電位側の電圧端子を集積
回路に設けて、必要な電位を抵抗ストリング部４０１に
直接供給する方法も、考えられる。しかし、この方法で
は、ＡＤ変換器の他に電圧供給用のシステムを設けなけ
ればならないので、回路全体としての小型化や低価格化
の妨げとなる。
幅を適宜変更する方法として、抵抗ストリング部４０１
の高電位側の電圧端子および低電位側の電圧端子を集積
回路に設けて、必要な電位を抵抗ストリング部４０１に
直接供給する方法も、考えられる。しかし、この方法で
は、ＡＤ変換器の他に電圧供給用のシステムを設けなけ
ればならないので、回路全体としての小型化や低価格化
の妨げとなる。
【０００７】また、ＡＤ変換器の高電位側にのみ制御回
路を設ける技術が特開昭６１−２５８５３３号で開示さ
れているが、この技術では、出力振幅の極大値を調整で
きるのみであるので振幅の範囲全体をシフトさせること
はできない。
路を設ける技術が特開昭６１−２５８５３３号で開示さ
れているが、この技術では、出力振幅の極大値を調整で
きるのみであるので振幅の範囲全体をシフトさせること
はできない。
【０００８】本発明は、このような課題に鑑みてなされ
たものであり、外付のシステムを用いること無しに出力
振幅を自由に調整することができるＤ／Ａ変換器を安価
に提供することを目的とする。
たものであり、外付のシステムを用いること無しに出力
振幅を自由に調整することができるＤ／Ａ変換器を安価
に提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るＤ／Ａ変換
器は、第１の基準電位と第２の基準電位との電位差をデ
ジタル信号に基づいて分圧することにより、デジタル信
号をアナログ電圧信号に変換する変換手段と、変換手段
に供給される第１の基準電位の値を制御する第１の制御
手段と、変換手段に供給される第２の基準電位の値を制
御する第２の制御手段とを備えた構成としてある。
器は、第１の基準電位と第２の基準電位との電位差をデ
ジタル信号に基づいて分圧することにより、デジタル信
号をアナログ電圧信号に変換する変換手段と、変換手段
に供給される第１の基準電位の値を制御する第１の制御
手段と、変換手段に供給される第２の基準電位の値を制
御する第２の制御手段とを備えた構成としてある。
【００１０】このような構成によれば、変換手段に供給
する第１の基準電位および第２の基準電位を、第１の制
御手段および第２の制御手段でそれぞれ変更することが
できるので、アナログ電圧信号の振幅を任意に調整する
ことが可能である。
する第１の基準電位および第２の基準電位を、第１の制
御手段および第２の制御手段でそれぞれ変更することが
できるので、アナログ電圧信号の振幅を任意に調整する
ことが可能である。
【００１１】また、この発明のＤ／Ａ変換器において、
好ましくは、変換手段が、複数の抵抗素子を直列に接続
してなる抵抗ストリング部と、この抵抗ストリング部を
構成する複数の抵抗素子の端部に、それぞれ一端が接続
された、複数のスイッチ手段からなる変換用スイッチ部
と、この変換用スイッチ部を構成する複数のスイッチ手
段の他端に接続された１個のアナログ出力部とを備える
ことが望ましい。
好ましくは、変換手段が、複数の抵抗素子を直列に接続
してなる抵抗ストリング部と、この抵抗ストリング部を
構成する複数の抵抗素子の端部に、それぞれ一端が接続
された、複数のスイッチ手段からなる変換用スイッチ部
と、この変換用スイッチ部を構成する複数のスイッチ手
段の他端に接続された１個のアナログ出力部とを備える
ことが望ましい。
【００１２】このような構成とすれば、抵抗ストリング
部に、所定の電位差が与えられる。そして、この電位差
が分圧されて、アナログ出力部から出力される。
部に、所定の電位差が与えられる。そして、この電位差
が分圧されて、アナログ出力部から出力される。
【００１３】また、この発明のＤ／Ａ変換機において、
好ましくは、第１の制御手段が、複数の抵抗素子を直列
に接続してなる第１の分圧抵抗部と、この第１の分圧抵
抗部を構成する複数の抵抗素子の端部にそれぞれの一端
が接続され、且つ、同一の電源にそれぞれの他端が接続
される、複数のスイッチ手段を有する第１の制御用スイ
ッチ部と、この第１の制御用スイッチ部に設けられたス
イッチのオン／オフを制御する第１の制御回路とを備え
ていることが望ましい。
好ましくは、第１の制御手段が、複数の抵抗素子を直列
に接続してなる第１の分圧抵抗部と、この第１の分圧抵
抗部を構成する複数の抵抗素子の端部にそれぞれの一端
が接続され、且つ、同一の電源にそれぞれの他端が接続
される、複数のスイッチ手段を有する第１の制御用スイ
ッチ部と、この第１の制御用スイッチ部に設けられたス
イッチのオン／オフを制御する第１の制御回路とを備え
ていることが望ましい。
【００１４】このように構成すれば、第１の制御回路に
より、第１の制御用スイッチ部の各スイッチのいずれか
がオンされる。これにより、この第１の制御用スイッチ
部の合成抵抗を任意に設定することができる。したがっ
て、この第１の制御用スイッチ部による電位降下量を任
意に設定することができる。そして、かかる電位降下量
の設定により、第１の分圧抵抗部の出力電位を調整する
ことが可能となる。
より、第１の制御用スイッチ部の各スイッチのいずれか
がオンされる。これにより、この第１の制御用スイッチ
部の合成抵抗を任意に設定することができる。したがっ
て、この第１の制御用スイッチ部による電位降下量を任
意に設定することができる。そして、かかる電位降下量
の設定により、第１の分圧抵抗部の出力電位を調整する
ことが可能となる。
【００１５】また、この発明の実施にあたり、第１の制
御用スイッチを構成する複数のスイッチ手段が、それぞ
れｐチャネルトランジスタであると良い。
御用スイッチを構成する複数のスイッチ手段が、それぞ
れｐチャネルトランジスタであると良い。
【００１６】また、この発明の実施にあたり、第１の制
御用スイッチを構成する複数のスイッチ手段が、それぞ
れＣＭＯＳトランジスタであると良い。
御用スイッチを構成する複数のスイッチ手段が、それぞ
れＣＭＯＳトランジスタであると良い。
【００１７】また、この発明のＤ／Ａ変換器において、
好ましくは、第２の制御手段が、複数の抵抗素子を直列
に接続してなる第２の分圧抵抗部と、この第２の分圧抵
抗部を構成する複数の抵抗素子の端部にそれぞれの一端
が接続され、且つ、それぞれの他端が接地される、複数
のスイッチ手段からなる第２の制御用スイッチ部と、こ
の第２の制御用スイッチ部に設けられたスイッチのオン
／オフを制御する第２の制御回路とを備えることが望ま
しい。
好ましくは、第２の制御手段が、複数の抵抗素子を直列
に接続してなる第２の分圧抵抗部と、この第２の分圧抵
抗部を構成する複数の抵抗素子の端部にそれぞれの一端
が接続され、且つ、それぞれの他端が接地される、複数
のスイッチ手段からなる第２の制御用スイッチ部と、こ
の第２の制御用スイッチ部に設けられたスイッチのオン
／オフを制御する第２の制御回路とを備えることが望ま
しい。
【００１８】このように構成すれば、第２の制御回路に
より、第２の制御用スイッチ部の各スイッチのいずれか
がオンされる。これにより、この第２の制御用スイッチ
部の合成抵抗を任意に設定することができる。このた
め、この第２の制御用スイッチ部による電位降下量を任
意に設定できる。したがって、第２の分圧抵抗部の出力
電位を調整することが可能となる。
より、第２の制御用スイッチ部の各スイッチのいずれか
がオンされる。これにより、この第２の制御用スイッチ
部の合成抵抗を任意に設定することができる。このた
め、この第２の制御用スイッチ部による電位降下量を任
意に設定できる。したがって、第２の分圧抵抗部の出力
電位を調整することが可能となる。
【００１９】また、この発明の実施にあたり、第２の制
御用スイッチを構成する前記複数のスイッチ手段が、そ
れぞれｎチャネルトランジスタであると良い。
御用スイッチを構成する前記複数のスイッチ手段が、そ
れぞれｎチャネルトランジスタであると良い。
【００２０】また、この発明の実施にあたり、第２の制
御用スイッチを構成する複数のスイッチ手段が、それぞ
れＣＭＯＳトランジスタであると良い。
御用スイッチを構成する複数のスイッチ手段が、それぞ
れＣＭＯＳトランジスタであると良い。
【００２１】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を用いて説明する。 ［第１の実施の形態］まず、本発明の第１の実施形態に
ついて、ストリング型Ｄ／Ａ変換器の場合を例に採り、
図１および図２を用いて説明する。図１は、本実施形態
に係るＤ／Ａ変換器の構成を概略的に示す回路図であ
る。図１に示したＤ／Ａ変換器１００において、抵抗ス
トリング部１０１は、直列に接続れたｎ個の抵抗素子１
０２−１〜１０２−ｎを備えている。スイッチ部１０３
は、ｎ個のスイッチ１０４−１〜１０４−ｎを備えてい
る。これらのスイッチ１０４−１〜１０４−ｎの一端
は、それぞれ抵抗素子１０２−１〜１０２−ｎの一端に
接続されており、他端は、それぞれ１個のアナログ出力
部１０５に接続されている。各スイッチ１０４−１〜１
０４−ｎのオン／オフは、デコーダ１０６の変換用スイ
ッチ制御信号によって制御される。デコーダ１０６は、
入力端子１０７から入力されたデジタル信号を変換用ス
イッチ制御信号に変換して、スイッチ部１０３の各スイ
ッチ１０４−１〜１０４−ｎに送る。
について、図面を用いて説明する。 ［第１の実施の形態］まず、本発明の第１の実施形態に
ついて、ストリング型Ｄ／Ａ変換器の場合を例に採り、
図１および図２を用いて説明する。図１は、本実施形態
に係るＤ／Ａ変換器の構成を概略的に示す回路図であ
る。図１に示したＤ／Ａ変換器１００において、抵抗ス
トリング部１０１は、直列に接続れたｎ個の抵抗素子１
０２−１〜１０２−ｎを備えている。スイッチ部１０３
は、ｎ個のスイッチ１０４−１〜１０４−ｎを備えてい
る。これらのスイッチ１０４−１〜１０４−ｎの一端
は、それぞれ抵抗素子１０２−１〜１０２−ｎの一端に
接続されており、他端は、それぞれ１個のアナログ出力
部１０５に接続されている。各スイッチ１０４−１〜１
０４−ｎのオン／オフは、デコーダ１０６の変換用スイ
ッチ制御信号によって制御される。デコーダ１０６は、
入力端子１０７から入力されたデジタル信号を変換用ス
イッチ制御信号に変換して、スイッチ部１０３の各スイ
ッチ１０４−１〜１０４−ｎに送る。
【００２２】高電位側制御スイッチ部１０８は、直列に
接続されたｐ個の抵抗素子１０９−１〜１０９−ｐと、
ｐ＋１個のスイッチ１１０−１〜１１０−(p+1) を有し
ている。各スイッチ１１０−１〜１１０−(p+1) は、抵
抗素子１０９−１〜１０９−ｐの端部に一端が接続さ
れ、電源１１１に他端が接続されている。各スイッチ１
１０−１〜１１０−(p+1) のオン／オフは、高電位側ス
イッチ制御回路１１２の高電位側スイッチ制御信号によ
って制御される。
接続されたｐ個の抵抗素子１０９−１〜１０９−ｐと、
ｐ＋１個のスイッチ１１０−１〜１１０−(p+1) を有し
ている。各スイッチ１１０−１〜１１０−(p+1) は、抵
抗素子１０９−１〜１０９−ｐの端部に一端が接続さ
れ、電源１１１に他端が接続されている。各スイッチ１
１０−１〜１１０−(p+1) のオン／オフは、高電位側ス
イッチ制御回路１１２の高電位側スイッチ制御信号によ
って制御される。
【００２３】高電位側スイッチ制御回路１１２は、入力
端子１１３から入力した高電位制御信号に基づいて高電
位側スイッチ制御信号を生成し、高電位側制御スイッチ
部１０８の各スイッチ１１０−１〜１１０−(p+1) に送
る。高電位側分圧抵抗部１１４は、例えば１個の抵抗素
子を備えており、高電位側制御スイッチ部１０８が出力
した電位を分圧して、抵抗ストリング部１０１に供給す
る。
端子１１３から入力した高電位制御信号に基づいて高電
位側スイッチ制御信号を生成し、高電位側制御スイッチ
部１０８の各スイッチ１１０−１〜１１０−(p+1) に送
る。高電位側分圧抵抗部１１４は、例えば１個の抵抗素
子を備えており、高電位側制御スイッチ部１０８が出力
した電位を分圧して、抵抗ストリング部１０１に供給す
る。
【００２４】低電位側制御スイッチ部１１５は、直列に
接続されたｑ個の抵抗素子１１６−１〜１１６−ｑと、
ｑ＋１個のスイッチ１１７−１〜１１７−(q+1) を有し
ている。各スイッチ１１７−１〜１１７−(q+1) は、抵
抗素子１１６−１〜１１６−qの端部に一端が接続さ
れ、グランド１１８に他端が接続されている。各スイッ
チ１１７−１〜１１７−(q+1) のオン／オフは、低電位
側スイッチ制御回路１１９の低電位側スイッチ制御信号
によって制御される。
接続されたｑ個の抵抗素子１１６−１〜１１６−ｑと、
ｑ＋１個のスイッチ１１７−１〜１１７−(q+1) を有し
ている。各スイッチ１１７−１〜１１７−(q+1) は、抵
抗素子１１６−１〜１１６−qの端部に一端が接続さ
れ、グランド１１８に他端が接続されている。各スイッ
チ１１７−１〜１１７−(q+1) のオン／オフは、低電位
側スイッチ制御回路１１９の低電位側スイッチ制御信号
によって制御される。
【００２５】低電位側スイッチ制御回路１１９は、入力
端子１２０から入力した低電位制御信号に基づいて低電
位側スイッチ制御信号を生成し、低電位側制御スイッチ
部１１５の各スイッチ１１７−１〜１１７−(q+1) に送
る。低電位側分圧抵抗部１２１は、例えば１個の抵抗素
子を備えており、低電位側制御スイッチ部１１５が出力
した電位を分圧して、抵抗ストリング部１０１に供給す
る。
端子１２０から入力した低電位制御信号に基づいて低電
位側スイッチ制御信号を生成し、低電位側制御スイッチ
部１１５の各スイッチ１１７−１〜１１７−(q+1) に送
る。低電位側分圧抵抗部１２１は、例えば１個の抵抗素
子を備えており、低電位側制御スイッチ部１１５が出力
した電位を分圧して、抵抗ストリング部１０１に供給す
る。
【００２６】図２において、（ａ）は高電位側制御スイ
ッチ部１０８に設けられたスイッチ１１０−１〜１１０
−(p+1) の構成例を示しており、（ｂ）は低電位側制御
スイッチ部１１５に設けられたスイッチ１１７−１〜１
１７−(q+1) の構成例を示している。図２（ａ）に示し
たように、高電位側のスイッチ１１０−１〜１１０−(p
+1)としては、それぞれ、ｐチャネルトランジスタ２０
１を使用することができる。かかるｐチャネルトランジ
スタ２０１は、ソースが電源１１１に接続され、ドレイ
ンが抵抗素子１０９−１〜１０９−ｐのいずれかに接続
され、ゲートから高電位側スイッチ制御信号を入力す
る。図２（ｂ）に示したように、低電位側のスイッチ１
１７−１〜１１７−(q+1)としては、それぞれ、ｎチャ
ネルトランジスタ２０２を使用することができる。かか
るｎチャネルトランジスタ２０２は、ソースがグランド
１１８に接続され、ドレインが抵抗素子１１６−１〜１
１６−ｑのいずれかに接続され、ゲートから低電位側ス
イッチ制御信号を入力する。
ッチ部１０８に設けられたスイッチ１１０−１〜１１０
−(p+1) の構成例を示しており、（ｂ）は低電位側制御
スイッチ部１１５に設けられたスイッチ１１７−１〜１
１７−(q+1) の構成例を示している。図２（ａ）に示し
たように、高電位側のスイッチ１１０−１〜１１０−(p
+1)としては、それぞれ、ｐチャネルトランジスタ２０
１を使用することができる。かかるｐチャネルトランジ
スタ２０１は、ソースが電源１１１に接続され、ドレイ
ンが抵抗素子１０９−１〜１０９−ｐのいずれかに接続
され、ゲートから高電位側スイッチ制御信号を入力す
る。図２（ｂ）に示したように、低電位側のスイッチ１
１７−１〜１１７−(q+1)としては、それぞれ、ｎチャ
ネルトランジスタ２０２を使用することができる。かか
るｎチャネルトランジスタ２０２は、ソースがグランド
１１８に接続され、ドレインが抵抗素子１１６−１〜１
１６−ｑのいずれかに接続され、ゲートから低電位側ス
イッチ制御信号を入力する。
【００２７】次に、本実施形態に係るＤ／Ａ変換器１０
０の動作原理を説明する。抵抗ストリング部１０１の最
上段の抵抗素子１０４−１には、高電位側分圧抵抗部１
１４により、所定の高電位（後述）が印加される。ま
た、この抵抗ストリング部１０１の最下段の抵抗素子１
０４−ｎには、低電位側分圧抵抗部１２１により、所定
の低電位（後述）が印加される。かかる高電位および低
電位によって、抵抗ストリング部１０１に、所定の電位
差が与えられる。デコーダ１０６は、入力端子１０７か
ら入力したデジタル信号に基づいて、変換用スイッチ制
御信号を生成する。そして、この変換用スイッチ制御信
号により、スイッチ１０４−１〜１０４−ｎのいずれか
がオンされる。これにより、抵抗ストリング部１０１に
供給された電位差が分圧されて、アナログ出力部１０５
から出力される。
０の動作原理を説明する。抵抗ストリング部１０１の最
上段の抵抗素子１０４−１には、高電位側分圧抵抗部１
１４により、所定の高電位（後述）が印加される。ま
た、この抵抗ストリング部１０１の最下段の抵抗素子１
０４−ｎには、低電位側分圧抵抗部１２１により、所定
の低電位（後述）が印加される。かかる高電位および低
電位によって、抵抗ストリング部１０１に、所定の電位
差が与えられる。デコーダ１０６は、入力端子１０７か
ら入力したデジタル信号に基づいて、変換用スイッチ制
御信号を生成する。そして、この変換用スイッチ制御信
号により、スイッチ１０４−１〜１０４−ｎのいずれか
がオンされる。これにより、抵抗ストリング部１０１に
供給された電位差が分圧されて、アナログ出力部１０５
から出力される。
【００２８】ここで、高電位側分圧抵抗部１１４の出力
電位（高電位）は、以下のようにして設定される。ま
ず、高電位側スイッチ制御回路１１２が、入力端子１１
３から入力した高電位制御信号に基づいて、高電位側ス
イッチ制御信号を生成する。この高電位側スイッチ制御
信号によって、高電位側制御スイッチ部１０８の各スイ
ッチ１１０−１〜１１０−(p+1) のいずれかがオンされ
る。これにより、この高電位側制御スイッチ部１０８の
合成抵抗を任意に設定することができ、したがって、こ
の高電位側制御スイッチ部１０８による電位降下量を任
意に設定することができる。そして、かかる電位降下量
の設定により、高電位側分圧抵抗部１１４の出力電位を
調整することが可能となる。
電位（高電位）は、以下のようにして設定される。ま
ず、高電位側スイッチ制御回路１１２が、入力端子１１
３から入力した高電位制御信号に基づいて、高電位側ス
イッチ制御信号を生成する。この高電位側スイッチ制御
信号によって、高電位側制御スイッチ部１０８の各スイ
ッチ１１０−１〜１１０−(p+1) のいずれかがオンされ
る。これにより、この高電位側制御スイッチ部１０８の
合成抵抗を任意に設定することができ、したがって、こ
の高電位側制御スイッチ部１０８による電位降下量を任
意に設定することができる。そして、かかる電位降下量
の設定により、高電位側分圧抵抗部１１４の出力電位を
調整することが可能となる。
【００２９】また、低電位側分圧抵抗部１２１の出力電
位（低電位）は、以下のようにして設定することができ
る。まず、低電位側スイッチ制御回路１１９が、入力端
子１２０から入力した低電位制御信号に基づいて、低電
位側スイッチ制御信号を生成する。この低電位側スイッ
チ制御信号によって、低電位側制御スイッチ部１１５の
各スイッチ１１７−１〜１１７−(q+1) のいずれかがオ
ンされる。これにより、この低電位側制御スイッチ部１
０８の合成抵抗を任意に設定することができるので、こ
の低電位側制御スイッチ部１０８による電位降下量を任
意に設定でき、したがって、低電位側分圧抵抗部１２１
の出力電位を調整することが可能となる。
位（低電位）は、以下のようにして設定することができ
る。まず、低電位側スイッチ制御回路１１９が、入力端
子１２０から入力した低電位制御信号に基づいて、低電
位側スイッチ制御信号を生成する。この低電位側スイッ
チ制御信号によって、低電位側制御スイッチ部１１５の
各スイッチ１１７−１〜１１７−(q+1) のいずれかがオ
ンされる。これにより、この低電位側制御スイッチ部１
０８の合成抵抗を任意に設定することができるので、こ
の低電位側制御スイッチ部１０８による電位降下量を任
意に設定でき、したがって、低電位側分圧抵抗部１２１
の出力電位を調整することが可能となる。
【００３０】このように、本実施形態に係るＤ／Ａ変換
器１００によれば、簡単な回路を追加するだけで、抵抗
ストリング部１０１に供給される高電位および低電位を
それぞれ調整することが可能である。このため、集積回
路の製造誤差等によってアナログ出力信号の振幅（振幅
値、極大値および極小値）に誤差が生じても、高電位制
御信号および低電位制御信号を用いて高電位および低電
位を再設定することによって、この振幅の調整（振幅の
大きさの調整および振幅全体のシフト）を任意に行うこ
とができる。したがって、本実施形態によれば、レイア
ウトの変更を伴わずに、アナログ出力信号の振幅を設計
値と精度良く一致させることができる。
器１００によれば、簡単な回路を追加するだけで、抵抗
ストリング部１０１に供給される高電位および低電位を
それぞれ調整することが可能である。このため、集積回
路の製造誤差等によってアナログ出力信号の振幅（振幅
値、極大値および極小値）に誤差が生じても、高電位制
御信号および低電位制御信号を用いて高電位および低電
位を再設定することによって、この振幅の調整（振幅の
大きさの調整および振幅全体のシフト）を任意に行うこ
とができる。したがって、本実施形態によれば、レイア
ウトの変更を伴わずに、アナログ出力信号の振幅を設計
値と精度良く一致させることができる。
【００３１】また、仕様変更のためにアナログ出力信号
の振幅を変更したい場合も、高電位制御信号および低電
位制御信号を用いて、高電位および低電位を再設定する
だけでよい。
の振幅を変更したい場合も、高電位制御信号および低電
位制御信号を用いて、高電位および低電位を再設定する
だけでよい。
【００３２】さらに、高電位制御信号および低電位制御
信号を高電位側スイッチ制御回路１１２および低電位側
スイッチ制御回路１１９に記憶させることとすれば、ア
ナログ出力信号の振幅を変更したい場合にのみ高電位制
御信号および低電位制御信号を入力すればよいので、実
装時に外付のシステムを設ける必要が無い。したがっ
て、本実施形態は、回路の小型化や低価格化を図る上で
有効である。
信号を高電位側スイッチ制御回路１１２および低電位側
スイッチ制御回路１１９に記憶させることとすれば、ア
ナログ出力信号の振幅を変更したい場合にのみ高電位制
御信号および低電位制御信号を入力すればよいので、実
装時に外付のシステムを設ける必要が無い。したがっ
て、本実施形態は、回路の小型化や低価格化を図る上で
有効である。
【００３３】［第２の実施の形態］次に、本発明の第１
の実施形態について、ストリング型Ｄ／Ａ変換器の場合
を例にとり、図３を用いて説明する。本実施形態は、高
電位側制御スイッチ部１０８に設けられたスイッチ１１
０−１〜１１０−(p+1) の構成と、低電位側制御スイッ
チ部１１５に設けられたスイッチ１１７−１〜１１７−
(q+1) の構成が、上述の第１の実施形態と異なる。図３
は、これらのスイッチ１１０−１〜１１０−(p+1) ，１
１７−１〜１１７−(q+1) の構成例を示す回路図であ
る。図３に示したように、本実施形態では、これらのス
イッチを、ｐチャネルトランジスタ３０１とｎチャネル
トランジスタ３０２とからなるＣＭＯＳトランジスタで
構成している。
の実施形態について、ストリング型Ｄ／Ａ変換器の場合
を例にとり、図３を用いて説明する。本実施形態は、高
電位側制御スイッチ部１０８に設けられたスイッチ１１
０−１〜１１０−(p+1) の構成と、低電位側制御スイッ
チ部１１５に設けられたスイッチ１１７−１〜１１７−
(q+1) の構成が、上述の第１の実施形態と異なる。図３
は、これらのスイッチ１１０−１〜１１０−(p+1) ，１
１７−１〜１１７−(q+1) の構成例を示す回路図であ
る。図３に示したように、本実施形態では、これらのス
イッチを、ｐチャネルトランジスタ３０１とｎチャネル
トランジスタ３０２とからなるＣＭＯＳトランジスタで
構成している。
【００３４】ここで、このスイッチを高電位側のスイッ
チ１１０−１〜１１０−(p+1) として使用する場合に
は、ｐチャネルトランジスタ３０１のソースおよびｎチ
ャネルトランジスタ３０２のドレインを電源１１１に接
続し、ｐチャネルトランジスタ３０１のドレインおよび
ｎチャネルトランジスタ３０２のソースを抵抗素子１０
９−１〜１０９−ｐに接続すればよい。また、各トラン
ジスタ３０１，３０２のゲートには、高電位側スイッチ
制御信号が供給される。
チ１１０−１〜１１０−(p+1) として使用する場合に
は、ｐチャネルトランジスタ３０１のソースおよびｎチ
ャネルトランジスタ３０２のドレインを電源１１１に接
続し、ｐチャネルトランジスタ３０１のドレインおよび
ｎチャネルトランジスタ３０２のソースを抵抗素子１０
９−１〜１０９−ｐに接続すればよい。また、各トラン
ジスタ３０１，３０２のゲートには、高電位側スイッチ
制御信号が供給される。
【００３５】一方、このスイッチを低電位側のスイッチ
１１７−１〜１１７−(q+1) として使用する場合には、
ｐチャネルトランジスタ３０１のドレインおよびｎチャ
ネルトランジスタ３０２のソースをグランド１１８に接
続し、ｐチャネルトランジスタ３０１のソースおよびｎ
チャネルトランジスタ３０２のドレインを１１６−１〜
１１６−ｑに接続すればよい。また、各トランジスタ３
０１，３０２のゲートには、低電位側スイッチ制御信号
が供給される。
１１７−１〜１１７−(q+1) として使用する場合には、
ｐチャネルトランジスタ３０１のドレインおよびｎチャ
ネルトランジスタ３０２のソースをグランド１１８に接
続し、ｐチャネルトランジスタ３０１のソースおよびｎ
チャネルトランジスタ３０２のドレインを１１６−１〜
１１６−ｑに接続すればよい。また、各トランジスタ３
０１，３０２のゲートには、低電位側スイッチ制御信号
が供給される。
【００３６】上述の第１の実施形態のように、高電位側
のスイッチ１１０−１〜１１０−(p+1)をｐチャネルト
ランジスタのみで構成した場合には、高電位側の設定電
位が非常に低い場合に、オン抵抗を十分に低くするため
には、かかるｐチャネルトランジスタのチャネル幅を大
きくしなければならない。したがって、集積回路の面積
が増加してしまう。
のスイッチ１１０−１〜１１０−(p+1)をｐチャネルト
ランジスタのみで構成した場合には、高電位側の設定電
位が非常に低い場合に、オン抵抗を十分に低くするため
には、かかるｐチャネルトランジスタのチャネル幅を大
きくしなければならない。したがって、集積回路の面積
が増加してしまう。
【００３７】これに対して、本実施形態では、ＣＭＯＳ
トランジスタを使用しているので、ｐチャネルトランジ
スタ３０１がオンしきれない場合でも、ｎチャネルトラ
ンジスタ３０２でオン抵抗を補償して、高電位側の設定
電位を低く設定することができる。すなわち、スイッチ
１１０−１〜１１０−(p+1)をＣＭＯＳ化することによ
り、トランジスタのチャネル幅を大きくする必要がない
ので、集積回路の小面積化を図ることができる。
トランジスタを使用しているので、ｐチャネルトランジ
スタ３０１がオンしきれない場合でも、ｎチャネルトラ
ンジスタ３０２でオン抵抗を補償して、高電位側の設定
電位を低く設定することができる。すなわち、スイッチ
１１０−１〜１１０−(p+1)をＣＭＯＳ化することによ
り、トランジスタのチャネル幅を大きくする必要がない
ので、集積回路の小面積化を図ることができる。
【００３８】また、低電位側のスイッチ１１７−１〜１
１７−(q+1) をＣＭＯＳトランジスタで構成することに
より、低電位側の設定電位が非常に高いためにｎチャネ
ルトランジスタ３０２がオンしきれない場合でも、ｐチ
ャネルトランジスタ３０１で補償することができる。す
なわち、スイッチ１１７−１〜１１７−(q+1) をＣＭＯ
Ｓ化することによっても、集積回路の小面積化を図るこ
とができる。なお、本実施形態でも、上述の第１の実施
形態と同様の効果を得ることができることは、明らかで
ある。
１７−(q+1) をＣＭＯＳトランジスタで構成することに
より、低電位側の設定電位が非常に高いためにｎチャネ
ルトランジスタ３０２がオンしきれない場合でも、ｐチ
ャネルトランジスタ３０１で補償することができる。す
なわち、スイッチ１１７−１〜１１７−(q+1) をＣＭＯ
Ｓ化することによっても、集積回路の小面積化を図るこ
とができる。なお、本実施形態でも、上述の第１の実施
形態と同様の効果を得ることができることは、明らかで
ある。
【００３９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、アナログ電圧信号の出力振幅を自由に調整するこ
とができるＤ／Ａ変換器を、安価に提供することができ
る。
れば、アナログ電圧信号の出力振幅を自由に調整するこ
とができるＤ／Ａ変換器を、安価に提供することができ
る。
【図１】第１の実施の形態に係るＤ／Ａ変換器の構成を
示す回路図である。
示す回路図である。
【図２】（ａ）、（ｂ）ともに、図１に示したＤ／Ａ変
換器で使用するスイッチの具体的構成の一例を示す回路
図である。
換器で使用するスイッチの具体的構成の一例を示す回路
図である。
【図３】第２の実施の形態に係るＤ／Ａ変換器で使用す
るスイッチの具体的構成の一例を示す回路図である。
るスイッチの具体的構成の一例を示す回路図である。
【図４】従来のＤ／Ａ変換器の構成例を示す回路図であ
る。
る。
１００ Ｄ／Ａ変換器 １０１ 抵抗ストリング部 １０２−１〜１０２−ｎ 抵抗素子 １０３ スイッチ部 １０４−１〜１０４−ｎ スイッチ １０５ アナログ出力部 １０６ デコーダ １０７ デコーダ １０８ 高電位側制御スイッチ部 １０９−１〜１０９−ｐ，１１６−１〜１１６−ｑ 抵
抗素子 １１０−１〜１１０−(p+1) ，１１７−１〜１１７−(q
+1) スイッチ １１１ 電源 １１２ 高電位側スイッチ制御回路 １１３，１２０ 入力端子 １１４ 高電位側分圧抵抗部 １１５ 低電位側制御スイッチ部 １１８ グランド １１９ 低電位側スイッチ制御回路 １２１ 低電位側分圧抵抗部
抗素子 １１０−１〜１１０−(p+1) ，１１７−１〜１１７−(q
+1) スイッチ １１１ 電源 １１２ 高電位側スイッチ制御回路 １１３，１２０ 入力端子 １１４ 高電位側分圧抵抗部 １１５ 低電位側制御スイッチ部 １１８ グランド １１９ 低電位側スイッチ制御回路 １２１ 低電位側分圧抵抗部
Claims (8)
- 【請求項１】 第１の基準電位と第２の基準電位との電
位差をデジタル信号に基づいて分圧することにより、前
記デジタル信号をアナログ電圧信号に変換する変換手段
と、 この変換手段に供給される前記第１の基準電位の値を制
御する第１の制御手段と、 前記変換手段に供給される前記第２の基準電位の値を制
御する第２の制御手段と、 を備えたことを特徴とするＤ／Ａ変換器。 - 【請求項２】 前記変換手段が、 複数の抵抗素子を直列に接続してなる抵抗ストリング部
と、 この抵抗ストリング部を構成する前記複数の抵抗素子の
端部に、それぞれ一端が接続された、複数のスイッチ手
段からなる変換用スイッチ部と、 この変換用スイッチ部を構成する前記複数のスイッチ手
段の他端に接続された１個のアナログ出力部と、 を備えたことを特徴とする請求項１記載のＤ／Ａ変換
器。 - 【請求項３】 前記第１の制御手段が、 複数の抵抗素子を直列に接続してなる第１の分圧抵抗部
と、 この第１の分圧抵抗部を構成する前記複数の抵抗素子の
端部にそれぞれの一端が接続され、且つ、同一の電源に
それぞれの他端が接続される、複数のスイッチ手段を有
する第１の制御用スイッチ部と、 この第１の制御用スイッチ部に設けられた前記スイッチ
のオン／オフを制御する第１の制御回路と、 を備えたことを特徴とする請求項１または２記載のＤ／
Ａ変換器。 - 【請求項４】 前記第１の制御用スイッチを構成する前
記複数のスイッチ手段が、 それぞれｐチャネルトランジスタであることを特徴とす
る請求項３記載のＤ／Ａ変換器。 - 【請求項５】 前記第１の制御用スイッチを構成する前
記複数のスイッチ手段が、 それぞれＣＭＯＳトランジスタであることを特徴とする
請求項３記載のＤ／Ａ変換器。 - 【請求項６】 前記第２の制御手段が、 複数の抵抗素子を直列に接続してなる第２の分圧抵抗部
と、 この第２の分圧抵抗部を構成する前記複数の抵抗素子の
端部にそれぞれの一端が接続され、且つ、それぞれの他
端が接地される、複数のスイッチ手段からなる第２の制
御用スイッチ部と、 この第２の制御用スイッチ部に設けられた前記スイッチ
のオン／オフを制御する第２の制御回路と、 を備えたことを特徴とする請求項１〜５のいずれかに記
載のＤ／Ａ変換器。 - 【請求項７】 前記第２の制御用スイッチを構成する前
記複数のスイッチ手段が、 それぞれｎチャネルトランジスタであることを特徴とす
る請求項６に記載のＤ／Ａ変換器。 - 【請求項８】 前記第２の制御用スイッチを構成する前
記複数のスイッチ手段が、 それぞれＣＭＯＳトランジスタであることを特徴とする
請求項６に記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10244090A JP2000078014A (ja) | 1998-08-28 | 1998-08-28 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10244090A JP2000078014A (ja) | 1998-08-28 | 1998-08-28 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000078014A true JP2000078014A (ja) | 2000-03-14 |
Family
ID=17113603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10244090A Pending JP2000078014A (ja) | 1998-08-28 | 1998-08-28 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000078014A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019030001A (ja) * | 2017-08-03 | 2019-02-21 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | 多重ストリングの多重出力デジタル−アナログ変換器 |
| WO2019098239A1 (ja) * | 2017-11-14 | 2019-05-23 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
-
1998
- 1998-08-28 JP JP10244090A patent/JP2000078014A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019030001A (ja) * | 2017-08-03 | 2019-02-21 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | 多重ストリングの多重出力デジタル−アナログ変換器 |
| CN109391271A (zh) * | 2017-08-03 | 2019-02-26 | 亚德诺半导体无限责任公司 | 多串多输出数模转换器 |
| WO2019098239A1 (ja) * | 2017-11-14 | 2019-05-23 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
| JPWO2019098239A1 (ja) * | 2017-11-14 | 2020-11-19 | パナソニックＩｐマネジメント株式会社 | デジタル／アナログ変換器 |
| US11050434B2 (en) | 2017-11-14 | 2021-06-29 | Panasonic Intellectual Property Management Co., Ltd. | Digital-to-analog converter |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |