JP2000068714A

JP2000068714A - ミリ波用整合回路および通信モジュール

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Publication number: JP2000068714A
Application number: JP10232946A
Authority: JP
Inventors: Nobuyuki Matsumoto; 信之松本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-08-19
Filing date: 1998-08-19
Publication date: 2000-03-03
Anticipated expiration: 2018-08-19
Also published as: JP3611728B2

Abstract

(57)【要約】【課題】ミリ波帯に用いる、低損失整合回路基板を、
提供する。【解決手段】１０００から１００００Ω・ｃｍ以下の
基板抵抗を示す高抵抗シリコン基板上にコプレーナ線路
を用いてミリ波帯の能動素子の整合回路を構成すること
によって、低損失、低コスト、熱伝導度がよく、表面が
平坦な整合回路を提供できることが可能になる。表面の
平坦性は、実装される能動素子との接続電極(バンプ)
を、最短に、しかも均一にする効果があり、実装された
素子の性能を設計値に近くすることが可能になる。さら
に、好ましい方法として、高抵抗シリコン基板の上に、
１０μｍ以上の酸化シリコンや、窒化シリコン、ポリイ
ミドや、弗化高分子膜等の絶縁膜を形成することによ
り、信号の損失をさらに抑えることが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ミリ波帯域の通信
モジュールに関するもので、高歩留りの通信モジュール
を提供する。

【０００２】

【従来の技術】ミリ波帯域の通信モジュールは、ミリ波
の信号を直接扱うＭＭＩＣ（マイクロ波モノリシックＩ
Ｃ）、ミリ波の信号をＩＦ帯へダウンコンバートする整
合回路基板およびＭＭＩＣや整合回路基板に形成された
整合回路にバイアスを提供する実装基板から構成され
る。このうち、ＭＭＩＣと、整合回路基板は、ミリ波帯
の信号を取扱うため、高周波信号のロスに注意する必要
がある。

【０００３】周波数３０ＧＨｚ〜３００ＧＨｚのミリ波
帯域で使用するデバイスにおいては、ＭＭＩＣ等のチッ
プから信号線を外部整合基板に取り出す際にはインダク
タンスの増大が問題であるため、通常のデバイスで用い
られているようなワイヤーボンデングでは、信号ロスを
大きくしてしまうため不都合である。このため、従来、
特開平９−７４１１８号公報に開示されているように、
ＭＭＩＣからマイクロストリップ線路で形成された外部
整合回路への信号線の取り出しをバンプ状の電極で、チ
ップ表面がシリコン基板上の低誘電率高分子膜に形成さ
れた整合回路基板の方を向くようなフリップチップ方式
の実装をすることが提案されている。この方法では、信
号線を極力短くでき、信号ロスを小さくすることが可能
になる。図１０を参照しながら、本従来例を説明する。
図１０において、１００１はシリコン基板を用いた基
板、１００２はＡｌ・Ｓｉ・Ｃｕ等からなるグランドプ
レーン（以下、単にグランド層と呼ぶ）。１００３はＳ
ｉＯ₂等の絶縁膜、１００４は絶縁層１００３を形成し
た絶縁基板に形成されたマイクロストリップラインを構
成するＡｕ等からなる電極配線層、１００５は電極配線
１００４の電極パッド、１００６はＮｉ等からなる導電
性の突起状の塊であるバンプ、１０１０は絶縁層１００
３の所望の位置に形成されたスルーホールを示し、これ
らにより配線基板１０１１を構成する。

【０００４】そして、配線基板１０１１は、電極配線層
１００４を有する絶縁基板と、電極配線層１００４の電
極パッド１００５上に重なるバンプ１００６とを備え、
バンプ１００６を電極配線層１００４よりも硬い材料に
より形成している。１００７は配線基板１０１１上にフ
ェースダウンで搭載する半導体素子、１００８は半導体
素子１００７の電極パッド、１００９は光硬化性絶縁樹
脂を示す。すなわち、半導体素子１００７は、電極配線
層１００４を形成した配線基板１０１１と、電極配線層
１００４上にバンプ１００６を介した電極パッド１００
８を有する半導体素子１００７とを備え、バンプ１００
６が電極配線層１００４よりも硬い材料により形成さ
れ、半導体素子１００７を加圧して電極配線層１００４
を塑性変形することによりバンプ１００６を電極配線層
１００４に圧入している。

【０００５】

【発明が解決しようとする課題】従来例で示された方法
を種々検討した結果、以下のような課題が生じることが
判明した。

【０００６】マイクロストリップ線路では、グランドプ
レーンの上に形成された絶縁膜の厚みによって特性イン
ピーダンスが決まるためインピーダンスの微調整が難し
く素子の高周波整合をとるのが困難であった。

【０００７】また、絶縁膜の厚みも１０μｍ程度では、
信号の損失が大きく、実用上使用できなかった。本引例
と同じ著者が開示した文献（１９９６年電子情報通信学
会総合大会Ｐ７８ ”ＢＣＢ誘電体膜を用いた低損失
ミリ波フリップチップ”）では、ＳｉＯ₂の厚みを９μ
ｍにしても、ミリ波帯域では信号の損失が大きく、使い
物にならないことが示されている。

【０００８】

【課題を解決するための手段】本発明では、上記課題を
解決すべく、整合回路を、グランドラインが信号伝送路
の両側にあるコプレーナ線路によって形成されているこ
とによって、マイクロストリップ線路では、困難であっ
たインピーダンスの微調整が可能になるので、素子との
整合を取ることが容易になる。

【０００９】整合回路を形成する整合回路基板に、比抵
抗１０００から１００００Ω・ｃｍの高抵抗シリコン基
板を用いることにより、損失を低減することが可能にな
る。また、該基板に、比抵抗１０００から１００００Ω
・ｃｍの高抵抗シリコン基板とその上に堆積された絶縁
膜を用いることにより、さらに損失を低減することが可
能になる。

【００１０】該絶縁膜の厚みを１０μｍ以上にすること
により、さらに効果的に損失を低減できる。

【００１１】

【発明の実施の形態】以下、実施例によって、詳細に説
明する。

【００１２】［実施の形態１］図１（ａ）、（ｂ）およ
び（ｃ）は、本発明の実施の形態１を示す図である。

【００１３】図１（ａ）は整合回路基板１０１の平面図
である。図１（ａ）において１０２は信号伝送路、１０
３および１０４はグランドラインである。この信号伝送
路１０２とグランドライン１０３および１０４とでコプ
レーナ線路を形成している。他の部所の信号伝送路も同
様の形態をしている。このように、整合回路基板上のコ
プレーナ線路の配線パターンは、配線幅が３０μｍで、
配線間隔は、３０μｍである。この整合回路基板はＭＭ
ＩＣを実装する素子実装部１０５、１０６および１０
７、０．２μｍ厚みのｐ−ＣＶＤで形成したＳｉＮ１１
３を絶縁膜に用いた、ＭＩＭ(金属−絶縁物−金属)キヤ
パシタ１０８、１０９および１１０が形成されている。

【００１４】図１（ｂ）は整合回路基板１０１の図１
（ａ）で示したＡ−Ａ’での断面図である。整合回路基
板１０１は、比抵抗１０００から１００００Ω・ｃｍの
高抵抗シリコン基板１１１を用い、その表面に、厚さ
０．１μｍのチタン配線（図示せず）と、厚さ２μｍの
金からなる下層配線１１２と、０．２μｍ厚みのＳｉＮ
膜１１３を挟んで、厚さ０．１μｍのチタン配線（図示
せず）と、厚さ２０μｍの金からなる上層配線１１４の
多層配線が形成されている。該整合回路基板の寸法は、
１５ｍｍ×１５ｍｍ□で、厚みは３００μｍである。整
合回路の線路は、コプレーナ線路を採用し、また、下層
配線１１２と上層配線１１４の交差部は、エアーブリッ
ジ１１５によって交差している。

【００１５】この基板上に設けられた５０Ω伝送路の周
波数に対する伝送特性を、ネットワークアナライザによ
って、周波数１ＧＨｚから８０ＧＨｚまでの範囲で測定
した。Ｓ₂₁パラメータの周波数に対する変化の測定結果
を図３に示す。なお、比較のため、低抵抗シリコンウェ
ハー(比抵抗５Ω・ｃｍ）を基板に用いた場合もあわせ
て図３に示す。

【００１６】周波数が低い側では、基板による損失の程
度に、大きな差がないが、周波数が高くなるに連れ、高
抵抗シリコンを用いた基板では、損失の増大が抑圧され
ることが示されている。

【００１７】［実施の形態２］図２（ａ），（ｂ）およ
び（ｃ）は、本発明の実施の形態２を示す図である。整
合回路基板として比抵抗１０００から１００００Ω・ｃ
ｍの高抵抗シリコンウェハー２１１に、ＳｉＯ₂絶縁膜
２１２をｐ−ＣＶＤによって１〜１５μｍ体積させた基
板を用いた点が異なるだけで後の構成は実施の形態１と
同一である。

【００１８】図２（ａ）は整合回路基板２０１の平面図
である。図２（ａ）において２０２は信号伝送路、２０
３および２０４はグランドラインである。この信号伝送
路２０２とグランドライン２０３および２０４とでコプ
レーナ線路を形成している。他の部所の信号伝送路も同
様の形態をしている。このように、整合回路基板上の配
線パターンは、配線幅が３０μｍで、配線間隔は、３０
μｍである。この整合回路基板はＭＭＩＣを実装する素
子実装部２０５、２０６および２０７、０．２μｍ厚み
のｐ−ＣＶＤで形成したＳｉＮ２１３を絶縁膜に用い
た、ＭＩＭ(金属-絶縁物-金属)キヤパシタ２０８、２０
９および２１０が形成されている。

【００１９】図２（ｂ）は整合回路基板２０１の図２
（ａ）で示したＡ−Ａ’での断面図である。整合回路基
板２０１は、比抵抗１０００から１００００Ω・ｃｍの
高抵抗シリコン基板２１１を用い、その表面には、厚さ
０．１μｍのチタン配線（図示せず）と、厚さ２μｍの
金からなる下層配線２１３と、０．２μｍ厚みのＳｉＮ
膜２１４を挟んで、厚さ０．１μｍのチタン配線と、厚
さ２０μｍの金からなる上層配線２１５の多層配線が形
成されている。整合回路基板の寸法は、１５ｍｍ×１５
ｍｍ□で、該基板の厚みは３００μｍである。また、下
層配線２１３と上層配線２１５の交差部は、エアーブリ
ッジ２１６によって交差している。

【００２０】この基板上に設けられた５０Ω伝送路の周
波数に対する伝送特性を、ネットワークアナライザによ
って、周波数１ＧＨｚから８０ＧＨｚまでの範囲で測定
した。Ｓ₂₁パラメータの周波数に対する変化の測定結果
を図３に示す。実施の形態１と同じ高抵抗シリコン基板
を用いた場合でも、ＳｉＯ₂絶縁膜を１０μｍ基板表面
に堆積させたほうが、損失が少ないことが示されてい
る。

【００２１】［実施の形態３］図４は、比抵抗３０００
Ω・ｃｍの高抵抗シリコン基板上の絶縁膜の厚みと、６
０ＧＨｚにおける損失（ＳパラメータのＳ₂₁の値)の関
係を示した図である。なお、絶縁膜として、ＳｉＯ₂、
ＳｉＮ、ポリイミド、弗化高分子（Ｐｅｒｆｌｕｏｒｉ
ｎａｔｅｄＰｏｌｙｍｅｒ：サイトップ；旭ガラス商
標）を使用し、厚みを２０μｍまで変化させた。絶縁膜
を堆積することによって損失は低減できるが、１０μｍ
までは、絶縁膜の厚みが増すほど、損失が小さくなり、
１０μｍ以上であれば、いずれの絶縁膜においても、損
失は、ほぼ飽和する。これから１０μｍ以上の絶縁膜を
形成すると、効果的であることがわかる。

【００２２】図５は、同じ５０Ω伝送線路の６０ＧＨｚ
でのＳ₂₁パラメータが、シリコン基板の比抵抗にどのよ
うに依存するか検討した図である。同様に、シリコン基
板上に堆積されたＳｉＯ絶縁膜厚みが１０μｍの場合の
シリコン基板の比抵抗と、６０ＧＨｚにおける損失の関
係も示した。シリコン基板の比抵抗は、５から１０００
０Ω・ｃｍまで調べた。図５より、１０００Ω・ｃｍ以
上の高抵抗シリコン基板であれば、絶縁膜（ＳｉＯ₂)の
有無に関わらず、Ｓ₂₁は、ほぼ、飽和し、本発明の構造
において、損失を抑制できることがわかる。

【００２３】図６は、絶縁膜を表面に形成した比抵抗５
Ω・ｃｍの低抵抗シリコン基板上での、絶縁膜の厚みと
６０ＧＨｚにおける損失の関係を示した図である。絶縁
膜として、ＳｉＮや、ＳｉＯ₂、ポリイミド、弗化高分
子を用いたが、ＳｉＮや、ＳｉＯ₂では、３０μｍ厚み
以上は、表面にクラックが生じ、形成できなかった。こ
れらの絶縁膜を３０μｍまで堆積させても、損失の程度
は、改善されるものの、飽和には至っていない［実施の形態４］本発明の整合回路基板の製造方法なら
びに能動素子の実装方法について説明する。

【００２４】なお、本実施の形態では、配線材料にチタ
ン、金を用いたが、アルミ配線や、銅配線でも同様の効
果が得られるので、配線材料で、本発明を規定するもの
ではない。工程を図７（ａ）から（ｅ）に示す。

【００２５】図７（ａ）に示すように、比抵抗１０００
から１００００Ω・ｃｍの高抵抗シリコン基板７０１に
ｐ−ＣＶＤによってＳｉＯ₂膜７０２を、１０μｍ厚み
になるように堆積する。レジスト７０３を塗布し、下層
配線パターン７０４を、フォトリソグラフによって形成
し、チタン７０５、金７０６を、この順番に、０．１μ
ｍ、１μｍ厚みになるように堆積し、有機溶剤で、レジ
スト７０３を取り去る。こうして、下層配線７０７のパ
ターンを形成する。

【００２６】次いで、図７（ｂ）に示すように、ｐ−Ｃ
ＶＤにより、ＳｉＮ膜７０８を０．２μｍ厚みになるよ
うに堆積し、その上に、レジスト７０９を塗布し、下層
配線７０７と上層配線７１０（図７（ｄ）参照）を接続
するホールパターン７１１を、フォトリソグラフによっ
て形成する。レジスト７０９から露出したＳｉＮ膜７０
８を、弗化水素を用いてエッチングし、下層配線７０７
を露出させる。その後、レジスト７０９を有機溶剤によ
って除去する。

【００２７】続いて、図７（ｃ）に示すように、再びレ
ジストを塗布し、一部の下層配線上に、レジストを残
し、１５０℃の熱処理によって、丸めたレジストパター
ン７１２を形成する。

【００２８】更に、図７（ｄ）に示すように、ウェハー
全面にチタン７１３、金７１４をこの順番で、０．０５
μｍ、０．１μｍ厚みになるように堆積し給電メタル７
１５を形成する。その上に、選択メッキのために２０μ
ｍ厚みのレジスト８１６を塗布する。フォトリソグラフ
によって、上層配線パターン７１７を形成し、金メッキ
液中で、電界メッキを行う。行う条件は、例えば、配線
厚み２０μｍの場合、電流密度、０．０５ｍＡ／ｍｍ²
で、時間１２０分である。

【００２９】最後に、メッキ完了後、図７（ｅ）に示す
ように、、レジスト７１６を有機溶剤によって除去し、
メッキした上層配線をマスクに用いて、給電メタルをエ
ッチングする。エッチャントには、例えば、よう化アン
モニア溶液を用いて金７１４をエッチングし、リン酸を
用いてチタン７１３をエッチングする。

【００３０】こうして、高抵抗シリコン基板上に配線厚
み３０μｍで、ＭＩＭキャパシタを登載した整合回路が
形成できる。

【００３１】［実施の形態５］実施の形態４で述べた整
合回路基板に、ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）チップを実装した通信モジュールを作製した例を
説明する。ＨＢＴは、図８に示すように、例えば、チッ
プのサイズが、４００μｍ×４００μｍで、その中心の
１５０μｍ×１５０μｍのエリアにＨＢＴの能動素子部
８０１が形成されており、周辺部には、素子の信号を外
部に取り出す１００μｍ×１００μｍの４つのパッド部
８０２からなり、パッドの部分には、高さ７０μｍの金
バンプ８０３が形成されている。この金バンプ８０３
は、実装されるときに、ＨＢＴのパッド８０２と、整合
回路基板の電極を最短距離で接触させる。元々の高さ
は、７０μｍであるが、フリップチップ方式によって、
チップの表面を整合回路表面に接触させる際、３０〜４
０μｍに伸縮する。実装された状態の平面図を図９
（ａ）、Ａ−Ａ’断面を図９（ｂ）に示す。複数のＨＢ
Ｔチップ９０１が、整合回路基板９０２上に実装され
る。

【００３２】ミリ波帯域での使用を前提とすると、ＨＢ
Ｔチップ表面と高抵抗シリコン整合回路基板との距離
が、各素子で異なると、各々のチップに入力・出力され
る信号に差異が生じる。同様の実装方式を、マイクロ波
帯の高周波デバイスに適用する場合、各素子に入力され
る信号に位相ずれが生じたり、各素子から出力される信
号に位相ずれが生じることは、マイクロ波の波長が長い
ため、問題とならず、ミリ波帯域での固有の問題であ
る。この問題は、バンプの高さが不均一であることや、
実装時の再現性にも起因して生じるが、これらの問題
は、実装装置やメッキプロセスの再現性が高まるに連
れ、大きな問題では無くなってきた。むしろ、整合回路
基板の平坦性が、均一な距離を実現する第１の要因であ
る。高抵抗シリコンウェハーを用いた場合、表面の平坦
性は、整合回路基板に用いられるような寸法１５ｍｍ×
１５ｍｍでは、整合回路基板表面の最高値と、最低値の
レンジは、２μｍで、実装後のバンプ寸法に比べて、３
％以下のばらつきに収まった。

【００３３】一方、高周波整合回路基板として、一般に
用いられるセラミック基板では、１５ｍｍ×１５ｍｍの
領域における、最高値と、最低値のレンジは、４０μｍ
にも達する。整合回路基板の表面平坦性が損われる状況
では、フリップチップボンディングした際に、チップと
整合回路基板の距離が不均一になるだけでなく、接触す
る可能性もあり、歩留りの大幅な低下を招く。

【００３４】本発明ではコプレーナ線路を、ミリ波の整
合回路に用いた場合、配線からグランドラインまでの誘
電体厚みでインピーダンスを制御するマイクロストリッ
プ線路に比べて、コプレーナ線路のインピーダンスは、
配線幅、配線間隔で設定できるため、配線幅に対する精
度が実現できれば、非常に簡単に整合回路が作製でき
る。例えば、配線幅１００μｍに対して、±３％以下の
寸法精度にする必要がある。本実施の形態で示した方法
によれば、高抵抗シリコン基板上に配線を形成するの
で、半導体のリソグラフを適用することが可能で、１０
μｍ〜１００μｍ幅の配線を形成することも可能で、寸
法精度は、いずれも±３％程度が実現できる。

【００３５】これは、一般によく用いられる、セラミッ
ク基板上のスクリーン印刷による配線パターン形成法で
は、事実上不可能な精度で、１００μｍ程度の配線幅に
対して、±３０μｍのばらつきが生じてしまう上に、１
００μｍがほぼ、実現できる最少線幅であるので、１０
μｍ程度の微小線幅の配線を形成することができない。
高抵抗シリコンを用いた本発明で初めて実現できる精度
である。

【００３６】配線幅や、配線間隔が大きい場合、整合回
路基板の厚みについても注意を払う必要が生じる。コプ
レーナ線路を形成していても、配線間隔が、１００〜２
００μｍをとる場合、一般的な基板の厚み３００〜５０
０μｍでは、基板の厚さが、配線間隔に対して無視でき
なくなるので、マイクロストリップ線路のように働いて
しまい、設計値からずれるので、歩留りの低下を招く。

【００３７】また、高抵抗半導体基板、例えば半絶縁性
ＧａＡｓ基板を用いて、コプレーナ線路を形成し、整合
回路基板にする方法もあるが、ＧａＡｓは、熱伝導度が
悪く、出力素子を実装した場合、能動素子の熱が逃げ
ず、効率の低下や、素子信頼性の劣化を引き起こす。こ
の点、高抵抗シリコン基板を用いると、熱伝導度がよい
ので、熱はスムーズに逃がすことが可能である。また、
Ｓｉ基板の方が、安く入手でき、既存のシリコンプロセ
スラインを使用できるので、整合回路基板の製造コスト
を低減できる。

【００３８】さらに、セラミックの単結晶基板等を、コ
プレーナ線路整合回路基板に用いる方法もあるが、表面
平坦度や、熱伝導度の点で、シリコン基板に劣り、平坦
性が悪い点では、バンプの長さが素子毎に変わる可能性
が高く、フリップチップ実装した際の、素子の特性が不
均一になったり、熱伝導度が劣る点では、ＧａＡｓ基板
を用いるときと同様に、素子の信頼性低下を引き起こす
ので、本発明の構成より劣る。

【００３９】

【発明の効果】本発明によって、従来のシリコン基板上
のマイクロストリップ線路に比べて、インピーダンス設
定の自由度が増し、実装する素子にあわせた整合回路を
容易に形成することが可能になるので、高性能な整合回
路基板を提供することができる。

【００４０】また、高抵抗シリコンを基板に使用するこ
とにより、低損失なコプレーナ整合回路を提供できる。

【００４１】さらに、高抵抗シリコン基板に絶縁膜を形
成することによって、さらに低損失なコプレーナ整合回
路を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の整合回路基板の構成を
示す図である。

【図２】本発明の実施の形態１の整合回路基板の構成を
示す図である。

【図３】本発明の伝送線路のＳ₂₁パラメータの周波数依
存性を示す図である。

【図４】本発明の高抵抗シリコン（３０００Ω・ｃｍ）
上の絶縁膜厚みに対するＳ₂₁パラメータ（６０ＧＨｚ）
依存性を示す図である。

【図５】本発明のＳ₂₁パラメータ（６０ＧＨｚ）のシリ
コン基板の比抵抗依存性を示す図である。

【図６】本発明の低抵抗シリコン（５Ω・ｃｍ）上の絶
縁膜厚みに対するＳ₂₁パラメータ（６０ＧＨｚ）依存性
を示す図である。

【図７】本発明の整合回路基板の製造工程例を説明する
図である。

【図８】本発明の整合回路基板に実装する能動素子の一
例（ＨＢＴ）を示す図である。

【図９】本発明のＨＢＴチップを整合回路基板上に実装
した状態を示す図である。

【図１０】従来の半導体装置を示す図である。

【符号の説明】

１０１整合回路基板１０２信号伝送路１０３グランドライン１０４グランドライン１０５素子実装部１０６素子実装部１０７素子実装部１０８ＭＩＭキャパシタ１０９ＭＩＭキャパシタ１１０ＭＩＭキャパシタ１１１高抵抗シリコン基板１１２下層配線１１３ＳｉＮ膜１１４上層配線１１５エアーブリッジ２０１整合回路基板２０２信号伝送路２０３グランドライン２０４グランドライン２０５素子実装部２０６素子実装部２０７素子実装部２０８ＭＩＭキャパシタ２０９ＭＩＭキャパシタ２１０ＭＩＭキャパシタ２１１高抵抗シリコン基板２１２ＳｉＯ₂膜２１３下層配線２１４ＳｉＮ膜２１５上層配線２１６エアーブリッジ７０１高抵抗シリコン基板７０２ＳｉＯ₂膜７０３レジスト７０４下層配線パターン７０５チタン７０６金７０７下層配線７０８ＳｉＮ膜７０９レジスト７１０上層配線７１１ホールパターン７１２レジストパターン７１３チタン７１４金７１５給電メタル９０１ＨＢＴチップ９０２整合回路基板１００１シリコン基板１００２グランドプレーン１００３ＳｉＯ₂ １００４電極配線層１００５電極配線１００６バンプ１００７半導体素子１００８電極パッド１００９光硬化性絶縁樹脂１０１０スルーホール１０１１配線基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｐ 5/08 Ｈ０１Ｌ 27/04 Ｆ 11/00

Claims

【特許請求の範囲】

【請求項１】整合回路基板において、伝送線がコプレ
ーナ線路によって形成されていることを特徴とするミリ
波用整合回路。
【請求項２】前記整合回路基板が、比抵抗１０００〜
１００００Ω・ｃｍの高抵抗シリコン基板からなること
を特徴とする請求項１記載のミリ波用整合回路。
【請求項３】前記整合回路基板が、比抵抗１０００〜
１００００Ω・ｃｍの高抵抗シリコン基板とその上に堆
積された絶縁膜からなることを特徴とする請求項２に記
載のミリ波用整合回路。
【請求項４】前記絶縁膜の層厚が１０μｍ以上である
ことを特徴とする請求項３に記載のミリ波用整合回路。
【請求項５】請求項１乃至４のいずれかに記載のミリ
波用整合回路基板に実装することを特徴とする通信モジ
ュール。