JP2000058869A - 半導体装置 - Google Patents
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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- H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】本発明は、逆バイアス印加時に、Ｓｉ基板とコ
ンタクトするＳＩＰＯＳ膜の両端での電位がそれぞれア
ノード電極、ＥＱＰＲ電極と同電位となり、絶縁膜破壊
を抑制できる半導体装置を提供する。 【解決手段】本発明の半導体装置は、Ｓｉ基板１１と、
この表面に形成されたアノード層１２と、アノード層１
２と隣接したＲＥＳＵＲＦ層１３と、アノード層１２及
びＲＥＳＵＲＦ層１３を取り囲み、かつＲＥＳＵＲＦ層
１３とは所定の間隔を有するＥＱＰＲ層１４と、アノー
ド層１２とＥＱＰＲ層１４との間のＳｉ基板１１表面に
形成されたＳＩＰＯＳ膜１６とを有する半導体装置であ
って、ＳＩＰＯＳ膜１６の端部はアノード層１２及びＥ
ＱＰＲ層１４中に、逆バイアスの印加によって発生した
空乏層１０の領域を越える位置まで延在している。
ンタクトするＳＩＰＯＳ膜の両端での電位がそれぞれア
ノード電極、ＥＱＰＲ電極と同電位となり、絶縁膜破壊
を抑制できる半導体装置を提供する。 【解決手段】本発明の半導体装置は、Ｓｉ基板１１と、
この表面に形成されたアノード層１２と、アノード層１
２と隣接したＲＥＳＵＲＦ層１３と、アノード層１２及
びＲＥＳＵＲＦ層１３を取り囲み、かつＲＥＳＵＲＦ層
１３とは所定の間隔を有するＥＱＰＲ層１４と、アノー
ド層１２とＥＱＰＲ層１４との間のＳｉ基板１１表面に
形成されたＳＩＰＯＳ膜１６とを有する半導体装置であ
って、ＳＩＰＯＳ膜１６の端部はアノード層１２及びＥ
ＱＰＲ層１４中に、逆バイアスの印加によって発生した
空乏層１０の領域を越える位置まで延在している。
Description
【０００１】
【発明の属する技術分野】本発明は高耐圧半導体装置に
係わり、特にＳＩＰＯＳ ＲＥＳＵＲＦ（Semi-Insulat
ing Polycrystalline Silicon Reduced Surface Fiel
d ）構造の半導体装置に関する。
係わり、特にＳＩＰＯＳ ＲＥＳＵＲＦ（Semi-Insulat
ing Polycrystalline Silicon Reduced Surface Fiel
d ）構造の半導体装置に関する。
【０００２】
【従来の技術】高耐圧の半導体装置では、接合の形状や
外部電荷の影響などのため、局部的に高い電界が生成さ
れてブレークダウンが発生する。これを防止するため
に、空乏層となる低不純物濃度の半導体領域の表面に多
結晶シリコン層のような半導電性膜であるＳＩＰＯＳ
（Semi-Insulating Polycrystalline Silicon ）層を付
着させる。さらに、表面の電界を安定させるＲＥＳＵＲ
Ｆ（Reduced Surface Field ）構造が使用される。
外部電荷の影響などのため、局部的に高い電界が生成さ
れてブレークダウンが発生する。これを防止するため
に、空乏層となる低不純物濃度の半導体領域の表面に多
結晶シリコン層のような半導電性膜であるＳＩＰＯＳ
（Semi-Insulating Polycrystalline Silicon ）層を付
着させる。さらに、表面の電界を安定させるＲＥＳＵＲ
Ｆ（Reduced Surface Field ）構造が使用される。
【０００３】図５は、従来のＳＩＰＯＳ ＲＥＳＵＲＦ
構造による高耐圧半導体ダイオードの一例を示してい
る。Ｎ型の半導体基板（Ｓｉ基板）５１の表面領域にｐ
+ 型拡散層（アノード層）５２が選択的に形成され、こ
のアノード層５２を取り囲むように低不純物濃度のｐ-
型拡散層（ＲＥＳＵＲＦ層）５３がイオン注入及び拡散
により形成される。このＲＥＳＵＲＦ層５３の外側に所
定の間隔を有し、Ｓｉ基板５１の表面にＥＱＰＲ（Equi
valent Potential Ring ）層と呼ばれるリング状のｎ+
型拡散層（ＥＱＰＲ層）５４が同じくイオン注入及び拡
散により形成される。さらに、表面の電界を安定させる
ために、逆バイアス時に空乏層となるｐ- 型のＲＥＳＵ
ＲＦ層５３及びＮ型のＳｉ基板５１表面に、半導電性膜
（ＳＩＰＯＳ膜）５６が設けられる。このＳＩＰＯＳ膜
５６上には酸化膜５５が設けられる。また、前記アノー
ド層５２上にアノード電極５８が設けられ、前記酸化膜
５５と前記ＥＱＰＲ層５４上にＥＱＰＲ電極５９が設け
られている。さらに、前記Ｓｉ基板５１の裏面にはカソ
ード電極６０が設けられている。
構造による高耐圧半導体ダイオードの一例を示してい
る。Ｎ型の半導体基板（Ｓｉ基板）５１の表面領域にｐ
+ 型拡散層（アノード層）５２が選択的に形成され、こ
のアノード層５２を取り囲むように低不純物濃度のｐ-
型拡散層（ＲＥＳＵＲＦ層）５３がイオン注入及び拡散
により形成される。このＲＥＳＵＲＦ層５３の外側に所
定の間隔を有し、Ｓｉ基板５１の表面にＥＱＰＲ（Equi
valent Potential Ring ）層と呼ばれるリング状のｎ+
型拡散層（ＥＱＰＲ層）５４が同じくイオン注入及び拡
散により形成される。さらに、表面の電界を安定させる
ために、逆バイアス時に空乏層となるｐ- 型のＲＥＳＵ
ＲＦ層５３及びＮ型のＳｉ基板５１表面に、半導電性膜
（ＳＩＰＯＳ膜）５６が設けられる。このＳＩＰＯＳ膜
５６上には酸化膜５５が設けられる。また、前記アノー
ド層５２上にアノード電極５８が設けられ、前記酸化膜
５５と前記ＥＱＰＲ層５４上にＥＱＰＲ電極５９が設け
られている。さらに、前記Ｓｉ基板５１の裏面にはカソ
ード電極６０が設けられている。
【０００４】次に、上記半導体装置のＲＥＳＵＲＦ構造
の動作について説明する。前記アノード電極５８及びカ
ソード電極６０に逆バイアスが印加される場合、ＳＩＰ
ＯＳ膜５６にＥＱＰＲ層５４からアノード電極５８の接
合側に向かって微少電流が流れる。このため、ＳＩＰＯ
Ｓ膜５６にはこの微少電流に基づく電圧降下によって、
ＥＱＰＲ層５４側からアノード電極５８側に向かってそ
の電位が線形的（直線的）に減少する電位勾配が生じ
る。この結果、ＳＩＰＯＳ膜５６はその電位が線形に変
化したフィールドプレートとして機能し、Ｓｉ基板５１
表面の電界を安定させる。
の動作について説明する。前記アノード電極５８及びカ
ソード電極６０に逆バイアスが印加される場合、ＳＩＰ
ＯＳ膜５６にＥＱＰＲ層５４からアノード電極５８の接
合側に向かって微少電流が流れる。このため、ＳＩＰＯ
Ｓ膜５６にはこの微少電流に基づく電圧降下によって、
ＥＱＰＲ層５４側からアノード電極５８側に向かってそ
の電位が線形的（直線的）に減少する電位勾配が生じ
る。この結果、ＳＩＰＯＳ膜５６はその電位が線形に変
化したフィールドプレートとして機能し、Ｓｉ基板５１
表面の電界を安定させる。
【０００５】図６は、図５に示された従来の半導体装置
の詳細を示す部分的拡大図である。なお、図５と対応す
る部分には図５と同一符号を付し、説明は省略する。図
６において、アノード層５２とＥＱＰＲ層５４上のＳｉ
基板５１の表面には酸化膜５５ａが設けられ、この酸化
膜５５ａと、アノード層５２とＥＱＰＲ層５４との間の
Ｓｉ基板５１との上にはＳＩＰＯＳ膜５６が設けられて
いる。さらに、このＳＩＰＯＳ膜５６と前記酸化膜５５
ａ上にはＣＶＤ酸化膜５５ｂが設けられている。
の詳細を示す部分的拡大図である。なお、図５と対応す
る部分には図５と同一符号を付し、説明は省略する。図
６において、アノード層５２とＥＱＰＲ層５４上のＳｉ
基板５１の表面には酸化膜５５ａが設けられ、この酸化
膜５５ａと、アノード層５２とＥＱＰＲ層５４との間の
Ｓｉ基板５１との上にはＳＩＰＯＳ膜５６が設けられて
いる。さらに、このＳＩＰＯＳ膜５６と前記酸化膜５５
ａ上にはＣＶＤ酸化膜５５ｂが設けられている。
【０００６】上記構造において、アノード電極５８及び
カソード電極６０に逆バイアスが印加されると、高不純
物濃度のアノード層５２とＥＱＰＲ層５４との間の不純
物濃度の低いＲＥＳＵＲＦ層５３及びＳｉ基板領域５１
において、接合部から両側に空乏層５０が成長する。
カソード電極６０に逆バイアスが印加されると、高不純
物濃度のアノード層５２とＥＱＰＲ層５４との間の不純
物濃度の低いＲＥＳＵＲＦ層５３及びＳｉ基板領域５１
において、接合部から両側に空乏層５０が成長する。
【０００７】
【発明が解決しようとする課題】ところで、上記のよう
に、ＳＩＰＯＳ膜５６を設けた半導体装置において、高
い逆バイアス電圧が印加された場合、アノード電極５８
あるいはＥＱＰＲ電極５９とＳＩＰＯＳ膜５６の端部と
の間に高い電界が生じ、この間のＣＶＤ酸化膜５５ｂが
破壊される問題が生じている。
に、ＳＩＰＯＳ膜５６を設けた半導体装置において、高
い逆バイアス電圧が印加された場合、アノード電極５８
あるいはＥＱＰＲ電極５９とＳＩＰＯＳ膜５６の端部と
の間に高い電界が生じ、この間のＣＶＤ酸化膜５５ｂが
破壊される問題が生じている。
【０００８】本発明者は、この問題について研究した結
果、このような絶縁膜の破壊が次のような現象によるも
のであることを解明した。すなわち、このような半導体
装置において、逆バイアスの印加によって生成される空
乏層５０は逆バイアス電圧が高くなると、図６に破線で
示すように広がり、アノード層５２内及びＥＱＰＲ層５
４内に入り込む。そのため、空乏層５０の幅がＳＩＰＯ
Ｓ膜５６がＳｉ基板５１とコンタクトする幅より広くな
る。従って、空乏層５０内に取り残されたＳＩＰＯＳ膜
５６の両端部に位置するＡ部及びＢ部の電位が安定しな
いため、ＳＩＰＯＳ膜５６のＣ領域及びＤ領域は異常電
位となる。
果、このような絶縁膜の破壊が次のような現象によるも
のであることを解明した。すなわち、このような半導体
装置において、逆バイアスの印加によって生成される空
乏層５０は逆バイアス電圧が高くなると、図６に破線で
示すように広がり、アノード層５２内及びＥＱＰＲ層５
４内に入り込む。そのため、空乏層５０の幅がＳＩＰＯ
Ｓ膜５６がＳｉ基板５１とコンタクトする幅より広くな
る。従って、空乏層５０内に取り残されたＳＩＰＯＳ膜
５６の両端部に位置するＡ部及びＢ部の電位が安定しな
いため、ＳＩＰＯＳ膜５６のＣ領域及びＤ領域は異常電
位となる。
【０００９】すなわち、アノード層５２とアノード電極
５８、ＥＱＰＲ層５４とＥＱＰＲ電極５９は同電位であ
る。また、ＳＩＰＯＳ膜５６のＡ部とＣ領域、Ｂ部とＤ
領域は同電位である。しかし、ＳＩＰＯＳ膜５６の端部
は空乏層５０上に位置し、アノード層５２及びＥＱＰＲ
層５４から電気的に分離されたことになる。このため、
アノード電極５８とＳＩＰＯＳ膜５６のＣ領域との間、
及びＥＱＰＲ電極５９とＳＩＰＯＳ膜５６のＤ領域との
間に大きな電位差が生じる。その結果、これらの間にお
いて絶縁破壊が発生するものと考えられる。
５８、ＥＱＰＲ層５４とＥＱＰＲ電極５９は同電位であ
る。また、ＳＩＰＯＳ膜５６のＡ部とＣ領域、Ｂ部とＤ
領域は同電位である。しかし、ＳＩＰＯＳ膜５６の端部
は空乏層５０上に位置し、アノード層５２及びＥＱＰＲ
層５４から電気的に分離されたことになる。このため、
アノード電極５８とＳＩＰＯＳ膜５６のＣ領域との間、
及びＥＱＰＲ電極５９とＳＩＰＯＳ膜５６のＤ領域との
間に大きな電位差が生じる。その結果、これらの間にお
いて絶縁破壊が発生するものと考えられる。
【００１０】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、逆バイアス印
加時に、Ｓｉ基板とコンタクトするＳＩＰＯＳ膜の両端
での電位がそれぞれアノード電極、ＥＱＰＲ電極と同電
位となり、絶縁膜破壊を抑制できる半導体装置を提供す
ることにある。
たものであり、その目的とするところは、逆バイアス印
加時に、Ｓｉ基板とコンタクトするＳＩＰＯＳ膜の両端
での電位がそれぞれアノード電極、ＥＱＰＲ電極と同電
位となり、絶縁膜破壊を抑制できる半導体装置を提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。本発明の半
導体装置は、第１導電型の半導体基板と、前記半導体基
板の表面に選択的に形成された第２導電型の第１の領域
と、前記第１の領域と隣接され、前記第１の領域より低
濃度の第２導電型の第２の領域と、前記第１及び第２の
領域の外側で、かつ前記第２の領域とは所定の間隔を有
する第１導電型の第３の領域と、前記第１の領域と前記
第３の領域との間の前記半導体基板表面に形成された半
導電性膜とを有し、前記半導電性膜の端部は前記第１の
領域及び第３の領域中に、逆バイアスの印加によって発
生した空乏層の領域を越える位置まで延在していること
を特徴とする。
成するために以下に示す手段を用いている。本発明の半
導体装置は、第１導電型の半導体基板と、前記半導体基
板の表面に選択的に形成された第２導電型の第１の領域
と、前記第１の領域と隣接され、前記第１の領域より低
濃度の第２導電型の第２の領域と、前記第１及び第２の
領域の外側で、かつ前記第２の領域とは所定の間隔を有
する第１導電型の第３の領域と、前記第１の領域と前記
第３の領域との間の前記半導体基板表面に形成された半
導電性膜とを有し、前記半導電性膜の端部は前記第１の
領域及び第３の領域中に、逆バイアスの印加によって発
生した空乏層の領域を越える位置まで延在していること
を特徴とする。
【００１２】本発明の半導体装置は、第１導電型の半導
体基板と、前記半導体基板の表面にリング状に形成され
た第２導電型の第１の領域と、前記第１の領域の外側に
隣接され、前記第１の領域より低濃度の第２導電型の第
２の領域と、前記第１及び第２の領域の外側で、かつ前
記第２の領域とは所定の間隔を有する第１導電型の第３
の領域と、前記第１の領域と前記第３の領域との間の前
記半導体基板表面に形成され、端部が前記第１の領域及
び第３の領域中に、逆バイアスの印加によって発生した
空乏層の領域を越える位置まで延在された半導電性膜
と、前記第１の領域の内側に位置する前記半導体基板の
表面に所定間隔離間して形成された第２導電型の第４、
第５の領域と、前記第４、第５の領域内にそれぞれ形成
された第１導電型のソース領域と、これらソース領域の
上方に形成されたゲート電極と、前記半導体基板の裏面
に形成された第１導電型のドレイン領域とを具備するこ
とを特徴とする。
体基板と、前記半導体基板の表面にリング状に形成され
た第２導電型の第１の領域と、前記第１の領域の外側に
隣接され、前記第１の領域より低濃度の第２導電型の第
２の領域と、前記第１及び第２の領域の外側で、かつ前
記第２の領域とは所定の間隔を有する第１導電型の第３
の領域と、前記第１の領域と前記第３の領域との間の前
記半導体基板表面に形成され、端部が前記第１の領域及
び第３の領域中に、逆バイアスの印加によって発生した
空乏層の領域を越える位置まで延在された半導電性膜
と、前記第１の領域の内側に位置する前記半導体基板の
表面に所定間隔離間して形成された第２導電型の第４、
第５の領域と、前記第４、第５の領域内にそれぞれ形成
された第１導電型のソース領域と、これらソース領域の
上方に形成されたゲート電極と、前記半導体基板の裏面
に形成された第１導電型のドレイン領域とを具備するこ
とを特徴とする。
【００１３】本発明の半導体装置は、第１導電型の半導
体基板と、前記半導体基板の表面にリング状に形成され
た第２導電型の第１の領域と、前記第１の領域の外側に
隣接され、前記第１の領域より低濃度の第２導電型の第
２の領域と、前記第１及び第２の領域の外側で、かつ前
記第２の領域とは所定の間隔を有する第１導電型の第３
の領域と、前記第１の領域と前記第３の領域との間の前
記半導体基板表面に形成され、端部が前記第１の領域及
び第３の領域中に、逆バイアスの印加によって発生した
空乏層の領域を越える位置まで延在された半導電性膜
と、前記第１の領域の内側に位置する前記半導体基板の
表面に所定間隔離間して形成された第２導電型の第４、
第５の領域と、前記第４、第５の領域内にそれぞれ形成
された第１導電型のエミッタ領域と、これらエミッタ領
域の上方に形成されたゲート電極と、前記半導体基板の
裏面に形成された第２導電型のコレクタ領域とを具備す
ることを特徴とする。
体基板と、前記半導体基板の表面にリング状に形成され
た第２導電型の第１の領域と、前記第１の領域の外側に
隣接され、前記第１の領域より低濃度の第２導電型の第
２の領域と、前記第１及び第２の領域の外側で、かつ前
記第２の領域とは所定の間隔を有する第１導電型の第３
の領域と、前記第１の領域と前記第３の領域との間の前
記半導体基板表面に形成され、端部が前記第１の領域及
び第３の領域中に、逆バイアスの印加によって発生した
空乏層の領域を越える位置まで延在された半導電性膜
と、前記第１の領域の内側に位置する前記半導体基板の
表面に所定間隔離間して形成された第２導電型の第４、
第５の領域と、前記第４、第５の領域内にそれぞれ形成
された第１導電型のエミッタ領域と、これらエミッタ領
域の上方に形成されたゲート電極と、前記半導体基板の
裏面に形成された第２導電型のコレクタ領域とを具備す
ることを特徴とする。
【００１４】また、前記半導電性膜が前記半導体基板と
直接接触する部分の幅は、ブレークダウン直前の前記空
乏層の幅より広いこととする。また、前記半導電性膜は
シリコンに酸素、窒素、炭素のいずれか１つ以上を添加
したものである。また、前記半導電性膜の抵抗率は１０
7 〜１０13Ω・ｃｍである。
直接接触する部分の幅は、ブレークダウン直前の前記空
乏層の幅より広いこととする。また、前記半導電性膜は
シリコンに酸素、窒素、炭素のいずれか１つ以上を添加
したものである。また、前記半導電性膜の抵抗率は１０
7 〜１０13Ω・ｃｍである。
【００１５】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１の実施例］図１は、本発明の半導体装置の接合終
端構造を示す詳細図である。
を参照して説明する。 ［第１の実施例］図１は、本発明の半導体装置の接合終
端構造を示す詳細図である。
【００１６】第１の実施例では、Ｎ型の半導体基板１１
の表面に４００ｎｍの熱酸化膜を形成した後、この半導
体基板１１の表面に第１のｐ+ 型の拡散層（アノード
層）１２が選択的に形成される。このアノード層１２を
取り囲むように隣接した位置に、不純物として例えばボ
ロンを注入して拡散させ、前記アノード層１２より低濃
度の第２のｐ- 型の拡散層（ＲＥＳＵＲＦ層）１３が形
成される。次に、前記アノード層１２とＲＥＳＵＲＦ層
１３を取り囲み、かつ前記ＲＥＳＵＲＦ層１３とは所定
の間隔を有する位置に、不純物として例えばヒ素を注入
してｎ+ 型拡散層（ＥＱＰＲ層）１４が形成される。次
に、半導体基板１１の表面にＣＶＤ（ Chemical Vapor
Deposition）法により４００ｎｍの酸化膜１５が形成さ
れる。以上の工程は、図５の従来技術の装置と同様であ
る。
の表面に４００ｎｍの熱酸化膜を形成した後、この半導
体基板１１の表面に第１のｐ+ 型の拡散層（アノード
層）１２が選択的に形成される。このアノード層１２を
取り囲むように隣接した位置に、不純物として例えばボ
ロンを注入して拡散させ、前記アノード層１２より低濃
度の第２のｐ- 型の拡散層（ＲＥＳＵＲＦ層）１３が形
成される。次に、前記アノード層１２とＲＥＳＵＲＦ層
１３を取り囲み、かつ前記ＲＥＳＵＲＦ層１３とは所定
の間隔を有する位置に、不純物として例えばヒ素を注入
してｎ+ 型拡散層（ＥＱＰＲ層）１４が形成される。次
に、半導体基板１１の表面にＣＶＤ（ Chemical Vapor
Deposition）法により４００ｎｍの酸化膜１５が形成さ
れる。以上の工程は、図５の従来技術の装置と同様であ
る。
【００１７】次に、酸化膜１５を半導体装置（アノード
層と半導体基板間）に逆バイアスを印加した時に発生す
る空乏層１０の広がりよりも広く除去する。空乏層１０
の広がりは想定される最大のバイアス電圧に対して、シ
ミュレーションにより算出される。その後、半導体基板
１１表面に半導電性膜（ＳＩＰＯＳ膜）１６が形成され
る。このとき、ＳＩＰＯＳ膜１６の両端は酸化膜１５上
に位置する。また、半導電性膜の抵抗率は１０7 〜１０
13Ω・ｃｍであることが好ましい。次に、前記ＳＩＰＯ
Ｓ膜１６をアノード層１２及びＥＱＰＲ層１４上の酸化
膜１５上を終端として、アノード層１２とＥＱＰＲ層１
４間との部分に残すようにエッチングする。その後、全
面にＣＶＤ法により１μｍのＣＶＤ酸化膜１７が形成さ
れる。次に、アノード層１２及びＥＱＰＲ層１４をそれ
ぞれ露出するようにＣＶＤ酸化膜１７が除去される。そ
の後、全面にアルミニウム（Ａｌ）膜が形成される。次
に、Ａｌ膜を選択的にエッチングし、アノード電極１８
及びＥＱＰＲ電極１９が形成される。最後に、半導体基
板１１裏面に、Ａｌを用いてカソード電極２０が形成さ
れる。
層と半導体基板間）に逆バイアスを印加した時に発生す
る空乏層１０の広がりよりも広く除去する。空乏層１０
の広がりは想定される最大のバイアス電圧に対して、シ
ミュレーションにより算出される。その後、半導体基板
１１表面に半導電性膜（ＳＩＰＯＳ膜）１６が形成され
る。このとき、ＳＩＰＯＳ膜１６の両端は酸化膜１５上
に位置する。また、半導電性膜の抵抗率は１０7 〜１０
13Ω・ｃｍであることが好ましい。次に、前記ＳＩＰＯ
Ｓ膜１６をアノード層１２及びＥＱＰＲ層１４上の酸化
膜１５上を終端として、アノード層１２とＥＱＰＲ層１
４間との部分に残すようにエッチングする。その後、全
面にＣＶＤ法により１μｍのＣＶＤ酸化膜１７が形成さ
れる。次に、アノード層１２及びＥＱＰＲ層１４をそれ
ぞれ露出するようにＣＶＤ酸化膜１７が除去される。そ
の後、全面にアルミニウム（Ａｌ）膜が形成される。次
に、Ａｌ膜を選択的にエッチングし、アノード電極１８
及びＥＱＰＲ電極１９が形成される。最後に、半導体基
板１１裏面に、Ａｌを用いてカソード電極２０が形成さ
れる。
【００１８】上記構造の半導体装置によれば、ＳＩＰＯ
Ｓ膜１６の領域が空乏層１０の広がりよりも広く形成さ
れている。このため、高い逆バイアス電圧が印加されて
もＳＩＰＯＳ膜１６のＥ領域及びＦ領域はそれぞれアノ
ード層１２、ＥＱＰＲ層１４と電位が等しい。そのた
め、ＳＩＰＯＳ膜１６のＧ領域及びＨ領域はそれぞれア
ノード電極１８、ＥＱＰＲ電極１９と同電位となり、前
記従来技術の装置で問題となった絶縁破壊が生じること
はない。
Ｓ膜１６の領域が空乏層１０の広がりよりも広く形成さ
れている。このため、高い逆バイアス電圧が印加されて
もＳＩＰＯＳ膜１６のＥ領域及びＦ領域はそれぞれアノ
ード層１２、ＥＱＰＲ層１４と電位が等しい。そのた
め、ＳＩＰＯＳ膜１６のＧ領域及びＨ領域はそれぞれア
ノード電極１８、ＥＱＰＲ電極１９と同電位となり、前
記従来技術の装置で問題となった絶縁破壊が生じること
はない。
【００１９】従って、従来の構造に比べ非常に安定した
半導体装置となり、従来構造で発生したアノード電極１
８及びＥＱＰＲ電極１９とＳＩＰＯＳ膜１６のＧ領域及
びＨ領域間の絶縁膜破壊を抑制できる。
半導体装置となり、従来構造で発生したアノード電極１
８及びＥＱＰＲ電極１９とＳＩＰＯＳ膜１６のＧ領域及
びＨ領域間の絶縁膜破壊を抑制できる。
【００２０】［第２の実施例］図２、図３は、本発明を
ＭＯＳトランジスタに応用した第２の実施例を示してい
る。図３は、図２の３−３線に沿った断面図である。
ＭＯＳトランジスタに応用した第２の実施例を示してい
る。図３は、図２の３−３線に沿った断面図である。
【００２１】この第２の実施例は、半導体基板２１の表
面に、ｐ+ 型のベース層３１が形成され、このベース層
３１内にｎ+ 型のソース層３２が形成されている。この
ソース層３２の上方にはソース電極３３が設けられ、こ
のソース電極３３上にはゲート電極３４が設けられてい
る。また、半導体基板２１裏面にはｎ+ 型のドレイン層
３５が形成され、このドレイン層３５の裏面にはドレイ
ン電極３６が設けられている。
面に、ｐ+ 型のベース層３１が形成され、このベース層
３１内にｎ+ 型のソース層３２が形成されている。この
ソース層３２の上方にはソース電極３３が設けられ、こ
のソース電極３３上にはゲート電極３４が設けられてい
る。また、半導体基板２１裏面にはｎ+ 型のドレイン層
３５が形成され、このドレイン層３５の裏面にはドレイ
ン電極３６が設けられている。
【００２２】このようなＭＯＳトランジスタを、高耐圧
化するため、トランジスタとして機能する領域を囲んで
リング状のｐ+ 型の領域２２が形成され、これがソース
電極３３と共に接地される。このｐ+ 型の領域２２を取
り囲んで低不純物濃度のｐ−型の拡散層２３が形成され
る。さらに、その外側に間隔を隔ててリング状のｎ＋型
の領域２４が形成されている。また、半導体基板２１の
底部には、ｎ+ 型のドレイン層３５が形成され、このド
レイン層３５はドレイン電極３６と接続されている。こ
の構造は、領域２２が図１に示すアノード層１２に相当
し、拡散層２３がＲＥＳＵＲＦ層１３に相当し、領域２
４がＥＱＰＲ層１４に相当する構造となっている。
化するため、トランジスタとして機能する領域を囲んで
リング状のｐ+ 型の領域２２が形成され、これがソース
電極３３と共に接地される。このｐ+ 型の領域２２を取
り囲んで低不純物濃度のｐ−型の拡散層２３が形成され
る。さらに、その外側に間隔を隔ててリング状のｎ＋型
の領域２４が形成されている。また、半導体基板２１の
底部には、ｎ+ 型のドレイン層３５が形成され、このド
レイン層３５はドレイン電極３６と接続されている。こ
の構造は、領域２２が図１に示すアノード層１２に相当
し、拡散層２３がＲＥＳＵＲＦ層１３に相当し、領域２
４がＥＱＰＲ層１４に相当する構造となっている。
【００２３】領域２２と２４の間の半導体基板２１の表
面に半導電性膜２６が形成される。この半導電性膜２６
は本発明を適用して、空乏層の広がりよりも広い位置で
領域２２、２４内に延在するように形成される。この
後、図示せぬ絶縁膜及び電極が形成される。このような
構成とすることより、第１の実施例と同様に絶縁膜の破
壊を防止できる。
面に半導電性膜２６が形成される。この半導電性膜２６
は本発明を適用して、空乏層の広がりよりも広い位置で
領域２２、２４内に延在するように形成される。この
後、図示せぬ絶縁膜及び電極が形成される。このような
構成とすることより、第１の実施例と同様に絶縁膜の破
壊を防止できる。
【００２４】［第３の実施例］図４は、本発明をＩＧＢ
Ｔ構造に応用した第３の実施例を示している。図４にお
いて、図２、図３と同一部分には同一符号を付し、異な
る部分について説明する。
Ｔ構造に応用した第３の実施例を示している。図４にお
いて、図２、図３と同一部分には同一符号を付し、異な
る部分について説明する。
【００２５】図４に示すように、半導体基板２１の表面
に、ｐ+ 型のベース層３１が形成され、このベース層３
１内にｎ+ 型のエミッタ層３２が形成されている。この
エミッタ層３２上にはエミッタ電極３３が設けられ、こ
のエミッタ電極３３上にはゲート電極３４が設けられて
いる。また、半導体基板２１裏面にはｐ+ 型のコレクタ
層４５が形成され、このコレクタ層４５の裏面にはコレ
クタ電極３６が設けられている。ここで、ｐ+ 型のコレ
クタ層４５は、半導体基板２１の裏面にｎ+ 型の領域を
形成し、このｎ+ 型の領域の裏面にｐ+ 型の領域を形成
したものでもよい。
に、ｐ+ 型のベース層３１が形成され、このベース層３
１内にｎ+ 型のエミッタ層３２が形成されている。この
エミッタ層３２上にはエミッタ電極３３が設けられ、こ
のエミッタ電極３３上にはゲート電極３４が設けられて
いる。また、半導体基板２１裏面にはｐ+ 型のコレクタ
層４５が形成され、このコレクタ層４５の裏面にはコレ
クタ電極３６が設けられている。ここで、ｐ+ 型のコレ
クタ層４５は、半導体基板２１の裏面にｎ+ 型の領域を
形成し、このｎ+ 型の領域の裏面にｐ+ 型の領域を形成
したものでもよい。
【００２６】上記構造のＩＧＢＴにおいても、高耐圧化
のために第２の実施例と同様な構造が設けられており、
この実施例によっても第１、第２の実施例と同様に、絶
縁膜の破壊を抑制できる。
のために第２の実施例と同様な構造が設けられており、
この実施例によっても第１、第２の実施例と同様に、絶
縁膜の破壊を抑制できる。
【００２７】なお、本発明は、上記実施形態に限定され
るものではない。例えば、半導電性膜は、実施例で述べ
たようにシリコンに酸素を添加したＳＩＰＯＳ膜以外
に、シリコンに窒素、炭素のいずれか１つ以上を添加し
たものであってもよい。また、前記半導電性膜が基板と
直接接触する部分の幅は、ブレークダウン直前の前記空
乏層の幅より広ければよい。その他、本発明は、その要
旨を逸脱しない範囲で、種々変形して実施することが可
能である。
るものではない。例えば、半導電性膜は、実施例で述べ
たようにシリコンに酸素を添加したＳＩＰＯＳ膜以外
に、シリコンに窒素、炭素のいずれか１つ以上を添加し
たものであってもよい。また、前記半導電性膜が基板と
直接接触する部分の幅は、ブレークダウン直前の前記空
乏層の幅より広ければよい。その他、本発明は、その要
旨を逸脱しない範囲で、種々変形して実施することが可
能である。
【００２８】
【発明の効果】以上説明したように本発明によれば、半
導体基板とコンタクトする半導電性膜の領域を、半導体
装置に逆バイアスを印加したときに発生する空乏層の領
域よりも広く形成するため、Ａｌ電極と半導電性膜間の
絶縁膜破壊を抑制することが可能な半導体装置を提供で
きる。
導体基板とコンタクトする半導電性膜の領域を、半導体
装置に逆バイアスを印加したときに発生する空乏層の領
域よりも広く形成するため、Ａｌ電極と半導電性膜間の
絶縁膜破壊を抑制することが可能な半導体装置を提供で
きる。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置のダイオード構造を
示す断面図。
示す断面図。
【図２】本発明に係わる半導体装置のＭＯＳトランジス
タ構造を示す平面図。
タ構造を示す平面図。
【図３】図２の３−３線に沿った断面図。
【図４】本発明に係わる半導体装置のＩＧＢＴ構造を示
す断面図。
す断面図。
【図５】従来技術による半導体装置の断面図。
【図６】従来技術による半導体装置の接合終端構造の断
面図。
面図。
１０…空乏層、 １１、２１…半導体基板（Ｓｉ基板）、 １２、２２…アノード層、 １３、２３…ｐ- 型拡散層（ＲＥＳＵＲＦ層）、 １４、２４…ｎ+ 型拡散層（ＥＱＰＲ層）、 １５…酸化膜、 １６、２６…半導電性膜（ＳＩＰＯＳ膜）、 １７…ＣＶＤ酸化膜、 １８…アノード電極、 １９…ＥＱＰＲ電極、 ２０…カソード電極、 ３１…ベース層、 ３２…エミッタ層、 ３３…エミッタ電極、 ３４…ゲート電極、 ３５…ｎ+ 型コレクタ層、 ３６…コレクタ電極、 ４５…ｐ+ 型コレクタ層。
Claims (6)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表面に選択的に形成された第２導電型
の第１の領域と、 前記第１の領域と隣接され、前記第１の領域より低濃度
の第２導電型の第２の領域と、 前記第１及び第２の領域の外側で、かつ前記第２の領域
とは所定の間隔を有する第１導電型の第３の領域と、 前記第１の領域と前記第３の領域との間の前記半導体基
板表面に形成された半導電性膜とを有し、 前記半導電性膜の端部は前記第１の領域及び第３の領域
中に、逆バイアスの印加によって発生した空乏層の領域
を越える位置まで延在していることを特徴とする半導体
装置。 - 【請求項２】 第１導電型の半導体基板と、 前記半導体基板の表面にリング状に形成された第２導電
型の第１の領域と、 前記第１の領域の外側に隣接され、前記第１の領域より
低濃度の第２導電型の第２の領域と、 前記第１及び第２の領域の外側で、かつ前記第２の領域
とは所定の間隔を有する第１導電型の第３の領域と、 前記第１の領域と前記第３の領域との間の前記半導体基
板表面に形成され、端部が前記第１の領域及び第３の領
域中に、逆バイアスの印加によって発生した空乏層の領
域を越える位置まで延在された半導電性膜と、 前記第１の領域の内側に位置する前記半導体基板の表面
に所定間隔離間して形成された第２導電型の第４、第５
の領域と、 前記第４、第５の領域内にそれぞれ形成された第１導電
型のソース領域と、 これらソース領域の上方に形成されたゲート電極と、 前記半導体基板の裏面に形成された第１導電型のドレイ
ン領域とを具備することを特徴とする半導体装置。 - 【請求項３】 第１導電型の半導体基板と、 前記半導体基板の表面にリング状に形成された第２導電
型の第１の領域と、 前記第１の領域の外側に隣接され、前記第１の領域より
低濃度の第２導電型の第２の領域と、 前記第１及び第２の領域の外側で、かつ前記第２の領域
とは所定の間隔を有する第１導電型の第３の領域と、 前記第１の領域と前記第３の領域との間の前記半導体基
板表面に形成され、端部が前記第１の領域及び第３の領
域中に、逆バイアスの印加によって発生した空乏層の領
域を越える位置まで延在された半導電性膜と、 前記第１の領域の内側に位置する前記半導体基板の表面
に所定間隔離間して形成された第２導電型の第４、第５
の領域と、 前記第４、第５の領域内にそれぞれ形成された第１導電
型のエミッタ領域と、 これらエミッタ領域の上方に形成されたゲート電極と、 前記半導体基板の裏面に形成された第２導電型のコレク
タ領域とを具備することを特徴とする半導体装置。 - 【請求項４】 前記半導電性膜が前記半導体基板と直接
接触する部分の幅は、ブレークダウン直前の前記空乏層
の幅より広いことを特徴とする請求項１乃至請求項３記
載の半導体装置。 - 【請求項５】 前記半導電性膜はシリコンに酸素、窒
素、炭素のいずれか１つ以上を添加したものであること
を特徴とする請求項１乃至請求項３記載の半導体装置。 - 【請求項６】 前記半導電性膜の抵抗率は１０7 〜１０
13Ω・ｃｍであることを特徴とする請求項１乃至請求項
３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229019A JP2000058869A (ja) | 1998-08-13 | 1998-08-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229019A JP2000058869A (ja) | 1998-08-13 | 1998-08-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058869A true JP2000058869A (ja) | 2000-02-25 |
Family
ID=16885487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10229019A Abandoned JP2000058869A (ja) | 1998-08-13 | 1998-08-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058869A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124362A (ja) * | 2006-11-15 | 2008-05-29 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| JP2010267767A (ja) * | 2009-05-14 | 2010-11-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2012182302A (ja) * | 2011-03-01 | 2012-09-20 | Toyota Motor Corp | 半導体装置 |
| JP2023114752A (ja) * | 2022-02-07 | 2023-08-18 | 三菱電機株式会社 | 半導体装置、電力変換装置および半導体装置の製造方法 |
-
1998
- 1998-08-13 JP JP10229019A patent/JP2000058869A/ja not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124362A (ja) * | 2006-11-15 | 2008-05-29 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| JP2010267767A (ja) * | 2009-05-14 | 2010-11-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2012182302A (ja) * | 2011-03-01 | 2012-09-20 | Toyota Motor Corp | 半導体装置 |
| JP2023114752A (ja) * | 2022-02-07 | 2023-08-18 | 三菱電機株式会社 | 半導体装置、電力変換装置および半導体装置の製造方法 |
| JP7664872B2 (ja) | 2022-02-07 | 2025-04-18 | 三菱電機株式会社 | 半導体装置、電力変換装置および半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050816 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050914 |