JP2000058712A - 低損失導電性パタ―ンおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 低損失導電性パターンおよびその製造方法を
提供する。 【解決手段】 本発明において、例えばらせん形のイン
ダクタまたは相互接続ラインのような低損失の導電性パ
ターンと、導電性パターンのような製造方法が開示され
る。所定の周波数領域において損失のある基板上の、例
えば相互接続ラインおよびらせん形のインダクタのよう
な導電性パターンに関する主なパラメーターに周波数が
強く（共鳴さえも）依存する問題を克服するために、半
透明遮蔽層と、前記層に実質的に０電位をかけるための
電気的接点とが、前記損失のある基板上または基板に挿
入される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばらせん形の
インダクタまたは相互接続ラインのような低損失導電性
パターン、さらに前記導電性パターンを製造する方法に
関するものである。一般に導電性パターンは、集積回路
の生産および設計において重要な構成部品である。それ
らは、幅広い用途において、特に遠距離通信用に頻繁に
使用され、現行の半導体プロセスにおいて完全に統合さ
れているのと同様に、ＭＣＭに挿入されることが可能で
ある。

【０００２】

【従来の技術】任意の基板上における任意の導電性パタ
ーンの周波数に対する信号の性質を研究するとき、信号
の損失およびひずみに直面するであろう。この導電性パ
ターンにおける損失の主な原因は、導体損失、放射損
失、ミスマッチ損失、誘電体損失、ヒステリシス損失お
よび基板損失である。特に重要なのは、導体損失および
基板損失である。

【０００３】導体損失は、導電性パターンの抵抗によっ
て生じる。マイクロ波の周波数において、信号の流れ
は、導電性パターンの表面に集中している。電流密度
は、導電性パターンの表面において最大であるととも
に、導電性パターンにおける深さにしたがって指数関数
的に減少する。電流の侵入深度は、表皮深度によって特
徴付けられる。表皮深度は、導電性パターンにおいて電
流密度がその表面の値の１／ｅ（ほぼ３０％）に減少す
る深さである。いいかえれば、表皮深度δが導電性パタ
ーンに厚さに等しければ、導電性パターンの裏面におけ
る電流密度は、その表面の値のほぼ３０％である。表皮
深度は、次のように定義される。

【数１】 この定義から、導電性パターンの比透磁率μ_rが、非強
磁性物質に対して１に等しいときに、表皮深度は、導電
性パターンの固有抵抗ρが増加するならば、増加し、周
波数が増加するならば、減少する。重要なのは周波数で
あり、表皮深度が導電性パターンの厚さと等しいときの
周波数は、以後表皮深度周波数ｆ_sとよぶ。例えば、ア
ルミニウムの導電性パターンは、ほぼ３μｍの厚さに対
してほぼ１ＧＨｚから、ほぼ１μｍの厚さに対してほぼ
１０ＧＨｚまでの範囲において表皮深度周波数を有す
る。その結果として、準静的アプローチによって、導電
性パターンのインピーダンスに関する実部の性質と本質
的に無関係な周波数になる実質的に表皮深度周波数未満
において、アルミニウム導電性パターンのようなインピ
ーダンスに対してよい近似を与える。準静的アプローチ
は、表皮効果によって生じる導体損失によるｆ_s付近お
よびそれ以上の周波数においてもはや有効ではない。こ
れらの周波数において、導電性パターンのインピーダン
スに関する実部は、周波数とともに増加する。

【０００４】基板損失は、導電性パターンを通る信号の
流れによって誘導される電場が基板に侵入することによ
り生じる。これらの損失が生じる周波数の状態は、基板
の抵抗率および厚さと強い相関関係がある。この周波数
の状態を決めるために、２つの臨界周波数、いわゆるマ
ックスウェル−ワーグナー緩和周波数ｆ_MWおよび基板緩
和周波数ｆ_srが非常に重要になる。マックスウェル−ワ
ーグナー緩和周波数は、導電性パターンと基板との間に
ある絶縁体の静電容量と、基板の抵抗との積に反比例す
る。基板緩和周波数は、基板の抵抗と誘電率の積に反比
例する。この臨界周波数の意味は、次のように説明され
ることが可能である。 ａ）ｆ_MW未満の周波数において、基板の誘電率は純粋に
虚数であり、損失作用を示す。 ｂ）ｆ_MWとｆ_srの間の周波数において、誘電率は実部と
虚部を含み、両方の部分はｆ_MWとｆ_srの間の周波数にお
いてピークを持つ損失作用を示す。 ｃ）ｆ_srを越える周波数において、誘電率は純粋に実数
であり、損失のない誘電体の作用を示す。 ｄ）実用的な観点からすると、ｆ_MWとｆ_srの間の周波数
において、地面に対する導電性パターンの静電容量の変
化作用が生じる。特にｆ_MW未満の周波数において、前記
静電容量は、基板と絶縁層との中間面に関して決定され
る。それに対して、ｆ_srを越える周波数において、前記
静電容量は、基板の背面における基板接点に関して決定
される。

【０００５】しかしながら、この説明は、基板の表皮深
度未満の周波数だけに適用可能であり、したがってｆ_s
がｆ_srより大きければ適用可能である。

【０００６】所定の周波数領域における前記の表皮効果
モードまたは損失のある基板モードのいずれか１つにお
いて、導電性パターンが作動するように基板と導電性パ
ターンが選択されるならば、周波数に対する前記導電性
パターンの性質を容易に予測できる。しかしながら、所
定の周波数領域が、表皮効果モードと損失のある基板モ
ードの間の移行領域にあるならば、前記導電性パターン
における周波数の性質の予測は、非常に複雑になり信頼
できなくなる。

【０００７】

【発明が解決しようとする課題】例えば相互接続ライン
およびらせん形のインダクタのような、所定の周波数領
域において損失のある基板上の導電性パターンに関する
主なパラメーターに周波数が強く（共鳴さえも）依存す
る問題を克服するために、半透明遮蔽層を使用すること
が提案される。さらにこれらの半透明遮蔽層は、異なる
相互接続ライン間、同様に相互接続ラインと基板間、同
様に例えばアナログとデジタル部品を有する基板のよう
な基板の異なる部品間のクロストークを抑制するために
導入されることが可能である。さらに、これらの半透明
遮蔽層を導入することによって、導電性パターン、つま
りインダクタのノイズ性能と品質係数（Ｑ）は、所定の
周波数領域において改善されることが可能である。

【０００８】

【課題を解決するための手段】本発明の態様において、
所定の周波数領域における導電性パターンの電磁気信号
に関する周波数特性の分散を減らすために開示される素
子は、導電性パターンと、半導体材料の損失のある基板
とを含み、前記導電性パターンは前記基板上に形成さ
れ、前記導電性パターンと前記基板との間の少なくとも
１つの絶縁層と、所定の厚さの導電層と、前記導電層に
実質的に０電位をかけるために電気的接点とを含む。前
記所定の周波数領域において、前記導電層が前記電磁気
信号によって生じる電場を遮蔽し、前記電磁気信号によ
って生じる磁場に対して透明であるように前記導電層の
前記所定の厚さは定められている。

【０００９】前記絶縁層は、少なくとも１つの酸化物
層、または窒化物層、または例えばＢＣＢ層もしくはシ
ルク層のような低誘電率の誘電体層、またはこれらの層
の組み合わせであることが可能である。前記素子は、所
定の厚さの導電層、いわゆる半透明遮蔽層をさらに含
み、それは前記基板と前記絶縁層との中間面またはその
付近にある基板に配置される。少なくともこの開示の目
的のために、少なくとも所定の周波数領域において、半
透明遮蔽層は、電磁気信号によって生じる電場を遮蔽
し、電磁気信号によって生じる磁場に対して透明な導電
層である。前記半透明遮蔽層は、基板に形成される非常
にドープされた層、つまり非常にドープされた埋め込み
層または非常にドープされた表面層であることが可能で
ある。さらに、前記半透明遮蔽層の厚さは、磁場に対す
る透明性を保証するために表皮深度周波数が所定の周波
数領域を越えるように選択されるべきである。したがっ
て、前記厚さは、一般に０．１μｍから２μｍまでの範
囲にある。

【００１０】本発明の実施態様において、所定の周波数
領域における導電性パターンの電磁気信号に関する周波
数特性の分散を減らすために開示される素子は、導電性
パターンと、損失のある基板とを含み、前記導電性パタ
ーンは前記基板上に形成され、前記導電性パターンに隣
接し、かつ前記導電性パターンと前記基板との間に配置
される少なくとも１つの絶縁層と、半透明遮蔽層と、前
記層に実質的に０電位をかけるために電気的接点とを含
む。前記半透明遮蔽層は、前記絶縁層と前記基板との間
に配置される。前記半遮蔽層は、損失のある基板上に形
成される、例えば薄い金属層または非常にドープされた
ポリシリコン層のような非常に導電性がある薄い層であ
ることが可能である。さらに、前記半遮蔽層の厚さは、
磁場に対する透明性を保証するために、その表皮深度周
波数が所定の周波数領域を越えるように選択されるべき
である。したがって、金属層が半遮蔽層として使用され
る場合に、前記厚さは一般に０．３μｍ以下の範囲にあ
る。

【００１１】本発明の態様において、所定の周波数領域
における導電性パターンの電磁気信号に関する周波数特
性の分散を減らす方法が開示される。前記導電性パター
ンは損失のある基板上に形成され、少なくとも１つの絶
縁層が前記導電性パターンと前記基板の間にある。ここ
において、周波数特性の前記分散は、所定の厚さの導電
層を挿入することによって減らされる。前記導電層は、
前記絶縁層と前記基板との中間面またはその付近に配置
される。前記導電層の前記所定の厚さは、前記所定の周
波数領域において、前記導電層が前記電磁気信号によっ
て生じる電場を遮蔽し、前記電磁気信号によって生じる
磁場に対して透明であるように前記導電層の所定の厚さ
は定められている。ここにおいて、前記導電層に実質的
に０電位がかけられる。前記導電性パターンは損失のあ
る基板上に形成され、少なくとも１つの絶縁層が前記導
電性パターンと前記基板の間にある。前記絶縁層は、少
なくとも１つの酸化物層、または窒化物層、または例え
ばＢＣＢ層もしくはシルク層のような低誘電率の誘電体
層、またはこれらの層の組み合わせであることが可能で
ある。前記半透明絶縁層は、前記絶縁層と前記基板との
中間面またはその付近の基板に配置されることが可能で
ある。電気的接点は、前記半遮蔽層に実質的に０電位を
かけるために設けられる。前記半遮蔽層は、基板上に形
成されるいずれかの非常にドープされた層であることが
可能である。さらに、前記半遮蔽層の厚さは、磁場に対
する透明性を保証するために、その表皮深度周波数が所
定の周波数領域を越えるように選択されるべきである。
前記の非常にドープされた層は、非常にドープされた埋
め込み層または非常にドープされた表面層であることが
可能である。

【００１２】その代わりとして本発明の方法によると、
前記半遮蔽層は、前記絶縁層と前記基板との中間面また
はその付近の基板に配置されることが可能である。電気
的接点は、前記半遮蔽層に対して実質的に０電位をかけ
るために設けられる。前記半遮蔽層は、前記基板上に形
成される非常に導電性がある層であることが可能であ
る。さらに、前記半遮蔽層の厚さは、磁場に対する透明
性を保証するために、その表皮深度周波数が所定の周波
数領域を越えるように選択されるべきである。前記の非
常に導電性がある層が、非常にドープされたポリシリコ
ン層である場合、その厚さは一般に０．１μｍから１μ
ｍまでの範囲にある。それに対して、前記の非常に導電
性がある層が、薄い金属層である場合、その厚さは一般
に０．３μｍ未満である。

【００１３】

【発明の実施の形態】結局、添付図面に関して、本発明
は詳細に記載される。いくつかの実施の形態が開示され
る。しかしながら、当業者が、本発明を実施するその他
のいくつかの実施の形態またはその他の方法を推測でき
ることは明らかである。本発明の精神と範囲は、特許請
求の範囲に記載の文言のみによって限定される。

【００１４】導電性パターンと基板の間にある絶縁層を
有する損失のある基板上の導電性パターンの電磁気信号
に関する周波数の性質を考慮するとき、いくつかのパラ
メーターが重要になり、最初に導入されるべきである。
これらのパラメーターは、導電性パターンの表皮深度周
波数ｆ_s,con、基板の表皮深度周波数ｆ_s,sub、マックス
ウェル−ワーグナー緩和周波数ｆ_MW、および基板緩和周
波数ｆ_srであることが可能である。導電性パターンの表
皮深度周波数ｆ_s,conは、導電性パターンの厚さと抵抗
率によって決定され、それに対してｆ_s,subは、基板の
厚さと抵抗率によって決定される。マックスウェル−ワ
ーグナー緩和周波数ｆ_MWは、特に基板の厚さと抵抗率、
および絶縁層の誘電率と厚さに左右される。基板緩和周
波数ｆ_srは、基板の抵抗率と誘電率によって決定され
る。基板は、ＳｉまたはＧａＡｓまたはＧｅまたはＳｉ
Ｇｅのような半導体材料の、部分的に処理されたまたは
未処理のウェーハまたはスライスの少なくとも一部であ
ることが可能である。前記基板は、半導体材料のエピタ
キシャル層を含むことが可能である。前記基板は、パタ
ーン化された導電層を含むことが可能である。特に前記
基板が部分的に処理されたウェーハまたはスライスであ
る場合、能動および／または受動の素子の少なくとも一
部が今すぐ形成されることが可能であり、これらの素子
を相互接続する構造の少なくとも一部さえも形成される
ことが可能である。

【００１５】半導体ウェーハ、つまりシリコンウェーハ
のような損失のある基板上に導電性パターンが形成され
るとき、問題が生じるかもしれない。この場合、前記導
電性パターンと前記基板との間に例えば酸化物層のよう
な絶縁層がある。特に図１において、３本の指状のもの
を含む導電性パターン（４）が示される。ここにおい
て、前記パターンは、２つの絶縁層（２）によって基板
（１）から絶縁されている。前記指状のものは、金属内
絶縁体（３）によって互いに絶縁されている。前記基板
には、その裏面（１０）にアース接点が設けられ、およ
び／または表面アース接点（５）が設けられるかもしれ
ない。正確な基板の配置にかかわらず、実質的にｆ
_s,sub、ｆ_sr、ｆ_MW、およびｆ_s,conの最小値未満の周波
数において、前記導電性パターンは、絶縁層の主なパラ
メーター、つまりその厚さと誘電率に依存する、基板に
対する静電容量（７）を有する。実際、電磁気信号が導
電性パターンを通るとき、電気的壁、つまりこれらの低
周波数において０電位の位置が、基板と絶縁層との中間
面付近にある（図１（ａ））。ほぼマックスウェル−ワ
ーグナー緩和周波数ｆ_MWである周波数、つまり移行領域
において、電気的壁が基板の裏面方向へ移される（図１
（ｂ））。つまり磁場が基板全体を通って広がり、それ
によって基板に対する静電容量（８）が減少し、そして
アースに対する寄生静電容量（９）が増加する。導電性
パターンが互いに接近して配置される部品を含む場合、
前記部品間の静電容量（６）も増加する。移行領域が所
定の周波数領域と一致するならば、導電性パターンの主
なパラメーターは、強く周波数に従属しており、それに
より損失、ひずみおよびクロストークがかなり増加す
る。前記基板にまたは基板上に半透明遮蔽層を挿入する
ことによって、移行領域は、より高い周波数へ、つまり
所定の周波数領域を越えるように移動するかもしれな
い。したがって、移行領域は、もはや所定の周波数領域
と一致しなくなり、それによって導電性パターンの主な
パラメーターに関する周波数の性質が予想できるように
なる。結果として、基板に対する静電容量は周波数と無
関係である。それは、基板と絶縁層との中間面を基板の
裏面へ動かす代わりに、半遮蔽層にアースが配置される
ためである。同じ理由のために、導電性パターンの異な
る部品間の静電容量だけでなく寄生静電容量も、所定の
領域においてかなり小さい。したがって、導電性パター
ンの異なる部品間または異なる導電性パターン間のクロ
ストークだけでなく、導電性パターンと基板との間のク
ロストークもかなり減少する。

【００１６】例えば、所定の周波数領域として１ＧＨｚ
から１０ＧＨｚまでの周波数領域について考える。これ
は、ＣＭＯＳ技術で製作される最新のデジタルアプリケ
ーションの典型的な範囲である。さらにこの範囲は、Ｍ
ＯＳ、バイポーラまたはＢｉＣＭＯＳ技術で製作される
最新のアナログアプリケーション、特にほぼ１ＧＨｚか
らほぼ４ＧＨｚまでの範囲において作動周波数を有する
長距離通信アプリケーションの作動周波数の大部分も含
む。シリコン基板上に、これらのアプリケーション用の
回路を製作したいならば、基板の抵抗率の選択が重大で
ある。それは、周波数性質を確実に予想できるようにし
たいし、さらに所定の周波数領域においてこの基板上で
処理された、例えば相互接続ラインまたはらせん形のイ
ンダクタのような導電性パターンの損失を最少にしたい
ためである。これは、これらの導電性パターンの表皮効
果モードと損失のある基板モードとの間にある移行領域
が所定の周波数領域と一致することを避けたいことを意
味する。しかしながら、本発明は、所定の周波数領域と
して１ＧＨｚから１０ＧＨｚまでの周波数領域に限定さ
れないことは注意すべきである。０．１ＧＨｚから１０
０ＧＨｚまで、または０．１ＧＨｚから１０ＧＨｚま
で、または１ＧＨｚから１００ＧＨｚまでの周波数範囲
が使用されるかもしれない。

【００１７】さらに、本発明にしたがって、教える目的
のために、ＭＯＳ技術で使用されるような典型的な基板
と典型的な導体について考える。基板として、２０Ωｃ
ｍの抵抗率と７００μｍの厚さを有するシリコンウェー
ハが選択され、それに対して導体として１μｍの厚さを
有するアルミニウム相互接続ラインが選択される。ほぼ
３μｍのシリコン酸化物層が、前記導体と前記基板の中
間に形成される。アルミニウムの固有抵抗率はほぼ２．
７３×１０^-6Ωｃｍであり、ほぼ６．９ＧＨｚの表皮深
度周波数ｆ_sを生じる。基板の適切なパラメーターは、
ほぼ１．０３ＴＨｚの表皮深度周波数ｆ_s、ほぼ７．５
６ＧＨｚの基板緩和周波数ｆ_sr、そしてほぼ１ＧＨｚの
マックスウェル−ワーグナー緩和周波数である。結果と
して、アルミニウムラインの損失基板モードと表皮効果
モードとの間にある移行領域は、所定の周波数領域と一
致する。所定の周波数領域における相互接続ラインおよ
びらせん形のインダクタの性質の予測が非常に複雑とな
り、信頼できなくなるので、それは非常に好ましくな
い。さらに、所定の周波数領域における相互接続ライン
およびらせん形のインダクタは、かなり損失があるであ
ろう。それは、この領域において、相互接続ラインと基
板との間の静電容量が減少するのに対して、入力と出力
ポート間の寄生静電容量が増加するためである。さら
に、寄生直列抵抗が増加する。

【００１８】本発明の態様において、所定の周波数領域
において損失のある基板上の、例えば相互接続ラインお
よびらせん形のインダクタのような導電性パターンの主
なパラメーターに周波数が強く（共鳴さえも）依存する
問題を克服するために、半透明遮蔽層を使用することが
提案されている。さらにこの半遮蔽層は、異なる相互接
続ライン間、同様に相互接続ラインと基板間、同様に例
えばアナログとデジタル部品を有する基板のような基板
の異なる部品間のクロストークを抑制するために導入さ
れることが可能である。実際、導電性パターンの表皮効
果モードと損失のある基板モードとの間にある移行領域
を所定領域の外へ移すためにこれらの層が導入される。
所定の周波数領域は、１ＧＨｚから１０ＧＨｚまで及ぶ
領域であることが好ましい。実際に、導電性パターンの
伝搬定数と特性インピーダンスは、自己共鳴周波数付近
の狭い周波数範囲を潜在的に除いて、ほぼ０．１ＧＨｚ
からほぼ１００ＧＨｚまでの範囲において、周波数と関
係がない。前記自己共鳴周波数は、前記導電性パターン
の全寄生静電容量と全インダクタンスとの積の平方根に
反比例する。

【００１９】前記の半透明遮蔽層は、基板と絶縁体との
中間面付近に配置される薄い導電層である。よい電気遮
蔽を設けるために、前記半透明遮蔽層の抵抗率は十分低
くすべきである。したがって、非常にドープされた層
は、一般にほぼ１０^-3Ωｃｍ以下の抵抗率を有する基板
または基板上に形成されるかもしれない．当該層の例
は、ＭＯＳ技術におけるソース／ドレイン層のような非
常にドープされた表面層か、非常にドープされた埋め込
み層または非常にドープされたポリシリコン層である。
さらに、金属層が、例えばＭＯＳまたはバイポーラ技術
において第１レベルメタライゼーション層として使用さ
れるかもしれない。そのうえ、よい電気遮蔽を設けると
きに、前記半透明遮蔽層も、所定の周波数領域において
磁場に対する透明性を保証するために十分薄くすべきで
ある。これは欠くことができない。それは、所定の周波
数領域を越える、導電性パターンに関する電磁気信号の
周波数移行領域を移すことは、前記電磁気信号の周波数
特性の分散に関する問題を解決するために不十分である
ためである。基板上または基板内に非常にドープされた
層が、半透明遮蔽層として選択されるとき、一般に厚さ
は０．１μｍから２μｍまでの範囲にあるべきである。
それに対して、半透明遮蔽層として選択される金属層の
場合、一般にほぼ０．３μｍ以下の厚さが求められる。

【００２０】本発明によれば、所定の周波数領域におけ
る導電性パターンの電磁気信号に関する周波数特性の分
散を減らすために開示される素子は、導電性パターン
と、損失のある基板とを含み、前記導電性パターンは前
記基板上に形成され、前記導電性パターンと前記基板と
の間に少なくとも１つの絶縁層と含む。ここにおいて、
前記素子は、前記基板内に半透明遮蔽層と、前記層に対
して実質的に０電位をかけるために電気的接点とをさら
に含む。前記基板は、例えばドープされたエピタキシャ
ル層を伴うもしくは伴わないドープされたシリコンウェ
ーハ、またはドープされたＳｉＧｅウェーハまたはドー
プされたＧａＡｓウェーハであるかもしれない。前記基
板またはそのうえに形成されるエピタキシャル層は、１
０ｍΩｃｍから１ｋΩｃｍまで、または１Ωｃｍから１
ｋΩｃｍまで、または好ましいのは１０Ωｃｍから１０
０Ωｃｍまでであることが可能な抵抗率を有する。前記
絶縁層は、少なくとも１つの酸化物層、または窒化物
層、またはＢＣＢ層もしくはシルク層のような低誘電率
の誘電体の層、またはこれらの層の組み合わせであるこ
とが可能である。前記導電性パターンは、例えばＡｌも
しくはＣｕもしくはＡｕ、または前記金属の１つによる
合金のような金属を含むことが可能である。前記導電性
パターンは、例えば金属層のような非常に導電性のある
層と、例えばＴｉＮのような障壁層も含むことが可能で
ある。前記導電性パターンは、例えばＣＭＯＳまたはＢ
ｉＣＭＯＳプロセスにおいて第４および第５メタライゼ
ーションレベルのような少なくとも１つのメタライゼー
ションレベルを使用して明確に定められる。前記基板に
は、基板に対するアース接点が設けられることも設けら
れないことも可能である。このアース接点は、基板の裏
面および／または上面に配置されることが可能である。
前記半遮蔽層は、一般に１０^-3Ωｃｍ以下の抵抗率を有
する基板に形成されるいずれかの非常にドープされた層
であることが可能である。さらに前記半遮蔽層の厚さ
は、磁場に対する透明性を保証するためにその表皮深度
周波数が所定の周波数領域を越えるように選択されるべ
きである。したがって、前記厚さは、一般に０．１μｍ
から２μｍまでの範囲にある。

【００２１】導電性パターンの第１例として、３回巻き
の正方形のらせんインダクタが考慮され、図２（ａ）と
２（ｂ）において示される。このインダクタは、第３メ
タライゼーションレベル（３１）において形成される。
接続を容易にするために、前記インダクタの一端におい
て第２メタライゼーションレベル（３２）も使用され
る。基板接点は、基板の底面（３５）と、基板の表面、
つまり非常にドープされたｐ型領域（３３）、つまりソ
ース／ドレイン領域に設けられる。少しドープされたｐ
型シリコン基板（２１）に形成される中ぐらいにドープ
されたｐ型井戸領域（３４）において、ソース／ドレイ
ン領域が形成される。前記表面接点は、第３メタライゼ
ーションレベル（３１）における接触エリアを含み、第
２レベルビアホール（３０）、つまり第３と第２メタラ
イゼーションレベルを短絡するビアホールと、第１レベ
ルビアホール（２９）、つまり第２と第１メタライゼー
ションレベル（２８）を短絡するビアホールと、前記の
非常にドープされたｐ型領域（３３）と接触するために
選択的接触メタライゼーションレベル（２７）とを含
む。前記インダクタは、複数の絶縁層によって前記基板
から絶縁される。複数の絶縁層は、ＬＯＣＯＳ層（２
２）および４つの金属間または金属内絶縁層、特に４つ
の酸化物層（２３）、（２４）、（２５）および（２
６）である。

【００２２】本発明はこの特定のインダクタに限定され
ないが、容易に同様の構造を作成できることは、当業者
にとって明らかである。その同様の構造は、例えば前記
インダクタが形成されるメタライゼーション層を変える
ことによって、絶縁層の数および／または厚さおよび／
または組成を変えることによって、接触領域を変えるこ
とによって、任意の非常にドープされた表面領域、つま
り基板のタイプに依存するｎ型もしくはｐ型領域のいず
れかであることが可能である前記の非常にドープされた
表面領域を使用することによって、またはインダクタの
寸法を変えることによって作成される。図３において、
当該インダクタの特性インピーダンスに関する周波数依
存性が、３つのケースについて示されている。（１１）
は、前記インダクタの測定曲線であり、前記インダクタ
は（例えば図２（ｂ）において図示されているような）
半透明遮蔽層を含まない基板上に形成される。それに対
して、（１２）は、前記インダクタの模擬測定曲線であ
る。（１３）は、（例えば図４において図示されている
ような）半透明遮蔽層を有する基板上に形成されるイン
ダクタの模擬測定曲線である。半透明遮蔽層の導入によ
って、周波数特性の分散が、特に１ＧＨｚから１０ＧＨ
ｚまでの周波数領域において、かなり減少する。

【００２３】本発明に係る例（図４）として、導電性パ
ターン、つまり３回巻のらせん形のインダクタは、基板
上、つまり少しドープされたｐ型シリコンウェーハ（２
１）上の第３メタライゼーションレベル（３１）に形成
される。ここで酸化物層（２２）、（２３）、（２
４）、（２５）が、前記ウェーハと前記インダクタの中
間にある。半透明遮蔽層として、非常にドープされたｐ
型層（３６）は、つまり一般にほぼ３×１０¹⁹ｃｍ^-3か
ら３×１０²⁰ｃｍ^-3までのドーパント濃度を有して、前
記基板と前記酸化物の中間面付近、つまり一般に前記中
間面からほぼ１μｍから５μｍまでの距離にある前記基
板に形成される。その代わりとして、非常にドープされ
たｎ型層も形成されることが可能である。前記半遮蔽層
はほぼ０．３μｍから２μｍまでの厚さを有し、実質的
に０電位にするために表面基板接点を使用して接触され
る。これおよび以下の例において記載される本発明は、
特定のインダクタに限定されないが、容易に同様の構造
を作成できることは、当業者にとって明らかである。そ
の同様の構造は、例えば前記インダクタが形成されるメ
タライゼーション層を変えることによって、絶縁層の数
および／または厚さおよび／または組成を変えることに
よって、任意の非常にドープされた表面領域、つまり基
板のタイプに依存するｎ型もしくはｐ型領域のいずれか
であることが可能である前記の非常にドープされた表面
領域を使用することにより接触領域を変えることによっ
て、またはインダクタの寸法を変えることによって作成
される。

【００２４】本発明に係る例（図５）として、導電性パ
ターン、つまり３回巻のらせん形のインダクタは、基板
上、つまり少しドープされたｐ型シリコンウェーハ（２
１）上の第３メタライゼーションレベル（３１）に形成
される。ここで酸化物層（２２）、（２３）、（２
４）、（２５）が、前記ウェーハと前記インダクタの中
間にある。半透明遮蔽層として、非常にドープされたｐ
型表面層（３３）、つまり一般にほぼ３×１０¹⁹ｃｍ^-3
から３×１０²⁰ｃｍ^-3までのドーパント濃度を有するソ
ース／ドレイン層は、前記基板と前記酸化物の中間面に
形成される。その代わりとして、非常にドープされたｎ
型層も形成されることが可能である。前記半遮蔽層はほ
ぼ０．２μｍから２μｍまでの厚さを有し、実質的に０
電位にするために前表面基板接点を使用して接触され
る。バイポーラまたはＢｉＣＭＯＳプロセスにおいて、
エミッターまたはベース層も、半遮蔽層として使用され
ることが可能であり、実質的に０電位がこの層にかけら
れる。

【００２５】本発明の実施の形態において、開示される
素子は、前記基板と前記絶縁層の中間面またはその付近
の基板上に配置される半透明遮蔽層と、実質的に０電位
を前記半遮蔽層にかけるために電気的接点とを含む。前
記半遮蔽層は、例えば薄い金属層、または非常にドープ
されたポリシリコン層のような一般に１０^-3Ωｃｍ未満
の抵抗率を有する基板上に形成されるいずれかの非常に
導電性のある薄い層であることが可能である。さらに、
前記半遮蔽層の厚さは、磁場に対する透明性を保証する
ために、その表皮深度周波数が所定の周波数領域を越え
るように選択されるべきである。したがって、金属層が
半遮蔽層として使用される場合に、前記厚さは一般に
０．３μｍ以下の範囲にある。

【００２６】本発明に係る例（図６）として、導電性パ
ターン、つまり３回巻のらせん形のインダクタは、基板
上、つまり少しドープされたｐ型シリコンウェーハ（２
１）上の第３メタライゼーションレベル（３１）に形成
される。ここで酸化物層（２２）、（２３）、（２
４）、（２５）が、前記ウェーハと前記インダクタの中
間にある。半透明遮蔽層として、非常にドープされたｐ
型ポリシリコン層（５１）は、つまり一般にほぼ３×１
０¹⁹ｃｍ^-3から３×１０²⁰ｃｍ^-3までのドーパント濃度
を有して、前記基板と前記酸化物の中間面に形成され
る。すなわち前記ポリシリコン層は、ＬＯＣＯＳ層（２
２）上に形成される。前記半遮蔽層は、ほぼ０．３μｍ
から１μｍまでの厚さを有し、実質的に０電位にするた
めに表面接点を使用して接触される。これおよび以下の
例において記載される本発明は、特定のインダクタに限
定されないが、容易に同様の構造を作成できることは、
当業者にとって明らかである。その同様の構造は、例え
ば前記インダクタが形成されるメタライゼーション層を
変えることによって、前記インダクタと前記半透明遮蔽
層との間にある絶縁層の数および／または厚さおよび／
または組成を変えることによって、またはインダクタの
寸法を変えることによって作成される。

【００２７】本発明に係る例（図７）として、導電性パ
ターン、つまり３回巻のらせん形のインダクタは、基板
上、つまり少しドープされたｐ型シリコンウェーハ（２
１）上の第３メタライゼーションレベル（３１）に形成
される。ここで酸化物層（２２）、（２３）、（２
４）、（２５）が、前記ウェーハと前記インダクタの中
間にある。半透明遮蔽層として、薄い金属層（２８）、
つまりアルミニウムからなる第１メタライゼーション層
は、前記基板と前記酸化物の中間面付近の前記基板上に
形成される。前記半遮蔽層は、ほぼ０．３μｍの厚さを
有し、実質的に０電位にするために表面接点を使用して
接触される。

【００２８】本発明の態様において、所定の周波数領域
を越える導電性パターンの周波数移行領域を移すための
方法が開示される。前記導電性パターンは損失のある基
板上に形成され、少なくとも１つの絶縁層が前記導電性
パターンと前記基板の間にある。ここにおいて、前記移
行領域の前記移動は、半透明遮蔽層の導入によって達成
される。前記遮蔽層は、前記基板と前記絶縁層の中間面
またはその付近に配置される。ここで実質的に０電位
が、前記半遮蔽層にかけられる。前記導電性パターンは
基板上に形成され、少なくとも１つの絶縁層が前記導電
性パターンと前記基板の間にある。前記基板は、例えば
ドープされたエピタキシャル層を有するまたは有しない
ドープされたシリコンウェーハのような半導体ウェーハ
またはスライスであることが可能である。前記基板は、
１０ｍΩｃｍから１ｋΩｃｍまでの固有抵抗率を有する
ことが可能であるが、１０Ωｃｍから１００Ωｃｍまで
が好ましい。前記絶縁層は、少なくとも１つの酸化物
層、または窒化物層、または例えばＢＣＢ層もしくはシ
ルク層のような低誘電率の誘電体層、またはこれらの層
の組み合わせであることが可能である。前記導電性パタ
ーンは、例えばＡｌもしくはＣｕもしくはＡｕ、または
前記金属の１つによる合金のような金属を含むことが可
能である。前記導電性パターンは、例えば金属層のよう
な非常に導電性のある層と、例えばＴｉＮのような障壁
層も含むことが可能である。前記導電性パターンは、例
えばＣＭＯＳまたはＢｉＣＭＯＳプロセスにおいて、第
４および第５メタライゼーションレベルのような少なく
とも１つのメタライゼーションレベルを使用して明確に
定められる。前記基板には、基板に対するアース接点が
設けられることも設けられないことも可能である。この
アース接点は、基板の裏面および／または上面に配置さ
れることが可能である。移行領域の前記移動は、半透明
遮蔽層、つまり電気的壁、したがって電場に関する半遮
蔽層を形成する層を導入することによって達成される。
前記半遮蔽層の厚さは、所定の周波数領域においてこの
層が透明であるような厚さである。前記半遮蔽層は、前
記基板と前記絶縁層の中間面にあるまたはその付近にあ
る基板に配置される。電気的接点は、前記半遮蔽層に実
質的に０電位をかけるために設けられる。前記半遮蔽層
は、一般にほぼ１０^-3Ωｃｍ以下の抵抗率を有する基板
に形成されるいずれかの非常にドープされた層であるこ
とが可能である。さらに、前記半遮蔽層の厚さは、磁場
に対する透明性を保証するためにその表皮深度周波数が
所定の周波数領域を越えるように選択されるべきであ
る。したがって、前記厚さは、一般に０．１μｍから２
μｍまでの範囲にある。前記の非常にドープされた層
は、非常にドープされた埋め込み層か、または例えばＣ
ＭＯＳプロセスにおけるソース／ドレイン層のような非
常にドープされた表面層であることが可能である。

【００２９】その代わりとして、本発明に係る方法によ
ると、前記基板と前記絶縁層の中間面またはその付近の
基板上に配置される半透明遮蔽層と、実質的に０電位を
前記半遮蔽層にかけるために電気的接点とを含む。前記
半遮蔽層は、１０^-3Ωｃｍ以下の抵抗率を有する基板に
形成されるいずれかの非常にドープされた層であること
が可能である。さらに前記半遮蔽層の厚さは、磁場に対
する透明性を保証するためにその表皮深度周波数が所定
の周波数領域を越えるように選択されるべきである。前
記の非常に導電性のある層が、非常にドープされたポリ
シリコン層である場合、その厚さは一般に０．１μｍか
ら１μｍまでの範囲にある。それに対して、前記の非常
に導電性のある層が、薄い金属層である場合、その厚さ
は一般に０．３μｍ未満の範囲にある。

【図面の簡単な説明】

【図１】 ３本の指状の金属を含む導電性パターンを示
す。（ａ）においてこれらの指状のものの静電容量が、
低周波数に限定される場合について示される。（ｂ）に
おいてこれらの指状のものの静電容量が、高周波数に限
定される場合について示される。

【図２】 （ａ）は、シリコンウェーハ上の導電性パタ
ーン、つまりらせん形のインダクタを含む素子の概略的
な平面図を示す。（ｂ）は、シリコンウェーハ上の導電
性パターン、つまりらせん形のインダクタを含む素子の
断面図（図２（ａ）において示されているようなＡから
Ｂまで）を示す。以下のような幾何学的パラメーターが
示される。 ｄ_eiLF：低周波数において電場（および電磁気エネルギ
ーの電気的構成部品）が保たれる場合のインダクタから
電気的な壁（電位が０）までの距離。 ｄ_eiHF：高周波数領域（例えば１ＧＨｚ＜ｆ＜１０ＧＨ
ｚ）に対するｄ_eiLFと同様の距離。 ｄ_miLF：低周波数において磁場（および電磁気エネルギ
ーの磁気的構成部品）が保たれる場合のインダクタから
基板までの距離。 ｄ_miHF：高周波領域に対するｄ_miLFと同様の距離。 ｄ_{mi ν HF}：非常高い周波数領域に対するｄ_miLFと同様の
距離。

【図３】 本発明の実施態様に係る、周波数に対する典
型的ならせん形のインダクタの特性インピーダンスを示
す。（１１）は、前記インダクタの測定曲線（シンボ
ル）であり、前記インダクタは、半透明遮蔽層のない基
板上に形成される。それに対して（１２）は、前記イン
ダクタの模擬測定曲線である。（１３）は、半透明遮蔽
層を有する基板上に形成されるインダクタの模擬測定曲
線である。

【図４】 シリコンウェーハ上に導電性パターン、つま
りらせん形のインダクタを含む素子の断面図を示す。本
発明の実施態様に係る前記素子は、半透明遮蔽層として
使用される非常にドープされたｐ型の埋め込み層をさら
に含む。図２において上記で定義されたような同一のパ
ラメーターが図４において示される。

【図５】 シリコンウェーハ上に導電性パターン、つま
りらせん形のインダクタを含む素子の断面図を示す。本
発明の実施態様に係る前記素子は、半透明遮蔽層として
使用される非常にドープされたｐ型のソース／ドレイン
層をさらに含む。図２において上記で定義されたような
同一のパラメーターが図５において示される。

【図６】 シリコンウェーハ上に導電性パターン、つま
りらせん形のインダクタを含む素子の断面図を示す。本
発明の実施態様に係る前記素子は、半透明遮蔽層として
使用される非常にドープされたｐ型のポリシリコン層を
さらに含む。図２において上記で定義されたような同一
のパラメーターが図６において示される。

【図７】 シリコンウェーハ上に導電性パターン、つま
りらせん形のインダクタを含む素子の断面図を示す。本
発明の実施態様に係る前記素子は、半透明遮蔽層として
使用される厚さ０．３μｍの非常に薄い（第１）金属層
をさらに含む。図２において上記で定義されたような同
一のパラメーターが図７において示される。

【図８】 シリコンウェーハ上に導電性パターン、つま
りコイル構造に基づくらせん形のインダクタを含む素子
の断面図を示す。本発明の実施態様に係る前記素子は、
半透明遮蔽層として使用される非常にドープされたｐ型
の埋め込み層をさらに含む。図２において上記で定義さ
れたような同一のパラメーターが図８において示され
る。

【符号の説明】

１…基板 ２…絶縁層 ３…金属内誘電体 ４…導電性パターン ５…表面アース接点 ６…部品間の静電容量 ７、８…基板に対する静電容量 ９…アースに対する静電容量 １０…裏面 １１…半透明遮蔽層のない基板上に形成されるインダク
タの測定曲線 １２…半透明遮蔽層のない基板上に形成されるインダク
タの模擬測定曲線 １３…半透明遮蔽層を有する基板上に形成されるインダ
クタの模擬測定曲線 ２１…少しドープされたｐ型シリコン基板 ２２…ＬＯＣＯＳ層 ２３、２４、２５、２６…酸化物層 ２７…選択的接触メタライゼーションレベル ２８…薄い金属層 ２９…第１レベルビアホール ３０…第２レベルビアホール ３１…第３メタライゼーションレベル ３２…第２メタライゼーションレベル ３３…非常にドープされたｐ型表面層 ３４…中ぐらいにドープされたｐ型井戸領域 ３５…基板の底面 ３６…非常にドープされたｐ型層 ５１…非常にドープされたｐ型ポリシリコン層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴィクトル・コルディオフ ベルギー、ベー−3001ルーヴァン、セレス テイネンラーン63／37番 (72)発明者 ルド・デフェルム ベルギー、ベー−2581ベヴァロ、ブラーム ストラート82番

Claims (22)

【特許請求の範囲】
1. 【請求項１】 所定の周波数領域における導電性パター
   ンの電磁気信号に関する周波数特性の分散を減らすため
   の素子であって、 導電性パターンと、 半導体材料の損失のある基板とを含み、前記導電性パタ
   ーンが前記基板上に形成され、 前記導電性パターンと前記基板との間の少なくとも１つ
   の絶縁層と、 所定の厚さの導電層と、前記導電層に実質的に０電位を
   かけるために電気的接点とを含み、ここで前記所定の周
   波数領域において、前記導電層が前記電磁気信号によっ
   て生じる電場を遮蔽し、前記電磁気信号によって生じる
   磁場に対して透明であるように前記導電層の前記所定の
   厚さが定められている素子。
2. 【請求項２】 前記導電層の前記所定の厚さが、前記所
   定の周波数領域における前記導電層の表皮深度より小さ
   い、請求項１に係る素子。
3. 【請求項３】 半導体材料の前記基板が、１０ｍΩｃｍ
   から１ｋΩｃｍまでの範囲にある抵抗率を有する、請求
   項１に係る素子。
4. 【請求項４】 前記所定の周波数領域が、０．１ＧＨｚ
   から１００ＧＨｚまでの範囲である、請求項１に係る素
   子。
5. 【請求項５】 前記所定の周波数領域が、１ＧＨｚから
   １０ＧＨｚまでの範囲である、請求項１に係る素子。
6. 【請求項６】 前記導電層が、前記基板に形成されると
   ともに、１ｍΩｃｍ以下の抵抗率を有する、請求項５に
   係る素子。
7. 【請求項７】 前記導電層が、０．１μｍから２μｍま
   での範囲にある厚さを有するドープされた半導体表面層
   である、請求項６に係る素子。
8. 【請求項８】 前記導電層が、０．１μｍから２μｍま
   での範囲にある厚さを有するドープされた半導体表面層
   であり、前記導電層から、前記絶縁層と前記基板との中
   間面までの距離が１μｍから５μｍまでの範囲にある、
   請求項６に係る素子。
9. 【請求項９】 前記導電層が、前記基板上に形成される
   とともに、１ｍΩｃｍ以下の抵抗率を有する、請求項５
   に係る素子。
10. 【請求項１０】 前記導電層が、０．１μｍから１μｍ
    までの範囲にある厚さを有するドープされたポリシリコ
    ン層である、請求項９に係る素子。
11. 【請求項１１】 前記導電層が、０．３μｍ以下の厚さ
    を有する金属層である、請求項９に係る素子。
12. 【請求項１２】 所定の周波数領域における導電性パタ
    ーンの電磁気信号に関する周波数特性の分散を減らす方
    法であって、 前記導電性パターンは、前記導電性パターンと前記基板
    の中間にある少なくとも１つの絶縁層を有する半導体材
    料の損失のある基板上に形成され、ここにおいて、周波
    数特性の前記分散は、所定の厚さの導電層を挿入するこ
    とによって減らされ、 前記導電層は、前記絶縁層と前記基板との中間面または
    その付近に配置され、 前記導電層の前記所定の厚さは、前記所定の周波数領域
    において、前記導電層が前記電磁気信号によって生じる
    電場を遮蔽し、前記電磁気信号によって生じる磁場に対
    して透明であるように前記導電層の所定の厚さは定めら
    れ、ここにおいて、前記導電層に実質的に０電位がかけ
    られる、所定の周波数領域における導電性パターンの電
    磁気信号に関する周波数特性の分散を減らす方法。
13. 【請求項１３】 前記導電層の前記所定の厚さが、所定
    の周波数領域における前記導電層の表皮深度より小さ
    い、請求項１２に係る方法。
14. 【請求項１４】 前記基板が、１０ｍΩｃｍから１ｋΩ
    ｃｍまでの範囲にある抵抗率を有する、請求項１２に係
    る方法。
15. 【請求項１５】 前記所定の周波数領域が、０．１ＧＨ
    ｚから１００ＧＨｚまでの範囲にある、請求項１２に係
    る方法。
16. 【請求項１６】 前記所定の周波数領域が、１ＧＨｚか
    ら１０ＧＨｚまでの範囲にある、請求項１２に係る方
    法。
17. 【請求項１７】 前記導電層が、前記基板に形成される
    とともに、１ｍΩｃｍ以下の抵抗率を有する、請求項１
    ６に係る方法。
18. 【請求項１８】 前記導電層が、０．１μｍから２μｍ
    までの範囲にある厚さを有するドープされた表面層であ
    る、請求項１７に係る方法。
19. 【請求項１９】 前記導電層が、０．１μｍから２μｍ
    までの範囲にある厚さを有するドープされた埋め込み層
    であり、前記導電層から、前記絶縁層と前記基板との中
    間面までの距離が１μｍから５μｍまでの範囲にある、
    請求項１７に係る方法。
20. 【請求項２０】 前記導電層が、前記基板上に形成され
    るとともに、１ｍΩｃｍ以下の抵抗率を有する、請求項
    １２に係る方法。
21. 【請求項２１】 前記導電層が、０．１μｍから１μｍ
    までの範囲にある厚さを有するドープされたポリシリコ
    ン層である、請求項２０に係る方法。
22. 【請求項２２】 前記導電層が、０．３μｍ以下の厚さ
    を有する金属層である、請求項２０に係る方法。