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JP2000058765A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JP2000058765A
JP2000058765A JP11202029A JP20202999A JP2000058765A JP 2000058765 A JP2000058765 A JP 2000058765A JP 11202029 A JP11202029 A JP 11202029A JP 20202999 A JP20202999 A JP 20202999A JP 2000058765 A JP2000058765 A JP 2000058765A
Authority
JP
Japan
Prior art keywords
integrated circuit
circuit device
semiconductor integrated
bonding pad
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11202029A
Other languages
English (en)
Inventor
Shoken Ri
尚憲 李
Soko Kin
壮洪 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2000058765A publication Critical patent/JP2000058765A/ja
Pending legal-status Critical Current

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    • H10W72/00—
    • H10W72/90—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H10W20/496—
    • H10W72/932—

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  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 チップ面積を効率的に縮小できる半導体集積
回路装置を提供すること。 【解決手段】 ボンディングパッド１２０の下部に、複
数のボンディングパッド１２０の配列方向に伸びてキャ
パシタまたは配線１８０を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関するものであり、より詳しくはボンディングパッ
ドの下部に形成されるキャパシタあるいは配線構造を備
えた半導体集積回路装置に関するものである。
【０００２】
【従来の技術】ＶＬＳＩ（ａ ｖｅｒｙ ｌａｒｇｅ
ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ）回路により占有さ
れるウェハ面積（即ちチップ面積）は次第に広まる趨勢
にある。メモリ半導体集積回路の貯蔵容量が増加するこ
とにより、そして多様な機能を遂行する複数の機能ブロ
ック（又はチップ）を一つで集積することにより、その
ようなＶＬＳＩ回路のチップ面積がより広まっている。
【０００３】一般に、外部電源電圧をチップ内部に供給
するための電源配線はメタルを用いて形成されるので、
それにより占有されるチップ面積は他の信号配線に比較
して相対的に広い。図１に示されるように、チップ１に
は、チップ１の外部と内部とを接続するための複数のボ
ンディングパッド１２が備えられる。図面には示されな
いが、ボンディングパッド１２は対応するパッケージピ
ンに各々電気的に接続される。チップ１には、外部電源
電圧を内部へ供給するための電源配線１４が図１に示さ
れるように配列される。図示の便宜上、外部接地電圧を
供給するための接地配線は示さなかった。図１で分かる
ように、電源配線１４はチップ１の広い部分（又は領
域）を占有している。ボンディングパッド１２が形成さ
れる領域に隣接した領域には、一般に、半導体集積回路
が配列されない。ボンディングパッド１２は、電源配線
１４と同様に広いチップ面積を占有する。
【０００４】
【発明が解決しようとする課題】以上の事柄から、同一
のチェハでチップ面積を効率的に縮小できるレイアウト
方法が要求されている。
【０００５】本発明の目的は、ボンディングパッドの下
部にキャパシタを備えてチップ面積を効率的に縮小でき
る半導体集積回路装置を提供することにある。本発明の
他の目的は、ボンディングパッドの下部に電源配線構造
を有してチップ面積を効率的に縮小できる半導体集積回
路装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の第1の半導体集
積回路装置は、主表面を有する半導体基板と、この半導
体基板の前記主表面上に形成された少なくとも1つのボ
ンディングパッドと、このボンディングパッド下で、該
ボンディングパッドと前記半導体基板間に形成された配
線構造とを具備することを特徴とする。
【０００７】本発明の第2の半導体集積回路装置は、主
表面を有する半導体基板と、この半導体基板の前記主表
面上に形成された少なくとも1つのボンディングパッド
と、このボンディングパッド下で、該ボンディングパッ
ドと前記半導体基板間に形成されたキャパシタ構造とを
具備することを特徴とする。
【０００８】本発明の第3の半導体集積回路装置は、主
表面を有する半導体基板と、この半導体基板の前記主表
面上に形成された少なくとも1つのボンディングパッド
と、前記半導体基板の主表面内に形成されたアクティブ
領域、このアクティブ領域上に形成された絶縁膜、およ
びこの絶縁膜上に形成された導電膜からなり、前記ボン
ディングパッド下に形成されたキャパシタとを具備する
ことを特徴とする。
【０００９】
【発明の実施の形態】以下本発明の半導体集積回路装置
の実施の形態を図面を参照して詳細に説明する。 （第１実施形態）図２は本発明の望ましい第１実施形態
による半導体集積回路装置のレイアウトを示す。図２を
参照すると、半導体集積回路装置１００即ちチップ（又
はダイ）には、チップ外部とチップ内部とを接続するた
めの複数のボンディングパッド１２０がチップ１００の
周辺領域に沿って配列され、各ボンディングパッド１２
０は対応する入／出力回路１４０を通じて図示しない集
積回路（例えばメモリセル、ロジック回路、又はそれと
類似したもの）が形成されるコア領域１６０に電気的に
接続される。又、 本発明に係る半導体集積回路装置１０
０には、ボンディングパッド１２０が配列される領域
に、そしてボンディングパッド１２０の下部にメタル配
線又は導電膜１８０が配列されている。このようなレイ
アウトによると、本発明に係る半導体集積回路装置１０
０が従来の半導体集積回路装置より狭いチップ面積を占
有することはこの分野に熟練した者に自明である。ボン
ディングパッド１２０が配列される領域の構造を示す断
面図が図３に示されている。
【００１０】図３では、図２の点線３ａ−３ａ’に沿っ
て切断された断面図が示されている。半導体基板２００
上には、外部電源電圧及び外部接地電圧をチップ内部へ
供給するための導電層（又は導電膜）２０４及び２０８
が積層された構造で形成されており、絶縁層２０６がそ
れらの間に挿入されている。導電層２０４は、図３に示
されるように、半導体基板２００に接する絶縁膜２０２
上に形成されている。ボンディングパッド１２０は導電
層２０８に接する絶縁膜２１０上に形成される。ここ
で、導電層２０８及び２０４（配線層）は外部電源電圧
をチップ内部に供給するための電源レール及び接地レー
ルとして各々使用でき、この場合メタルで形成される。
電源及び接地レール２０８及び２０４が図３に示された
ような構造で配列されると（即ち、ボンディングパッド
１２０の下部に配列されると）、本発明の半導体集積回
路装置は従来の半導体集積回路装置よりさらに狭いチッ
プ面積となる。又、ボンディングパッド１２０と外部パ
ッケージピンを接続するための配線が形成される時起こ
るストレスを減らすために、ボンディングパッド１２０
の下部の導電層２０８内には、ビアホール２１２が形成
される。図２のように、導電層２０４，２０８の各幅
は、ボンディングパッド１２０の幅と同一又はそれより
広くすることができる。
【００１１】導電層２０４及び２０８は図２のコア領域
１６０に半導体集積回路（図示せず）を形成する時使用
される導電物質（例えばポリシリコン）で形成すること
ができる。この際、導電層２０４及び２０８と絶縁層２
０６は一つのキャパシタ２０９として作用し、導電層２
０４はキャパシタ２０９の一電極として使用されて図示
しないコンタクトホールを通じて接地される。一方、導
電層２０８はキャパシタ２０９の他の電極として使用さ
れて図示しないコンタクトホールを通じて電源電圧に接
続される。ここで、キャパシタ２０９のキャパシタンス
値はＣ＝ε×（Ａ／Ｄ）で表現できる。ここで、Ｃはキ
ャパシタンスであり、Ａはキャパシタの一電極２０４又
は２０８の面積であり、Ｄはキャパシタ２０９の電極２
０４及び２０８間の距離である。ゆえに、キャパシタ２
０９は面積Ａ及び距離Ｄを調節することにより所望のキ
ャパシタンス値を有するように構成できる。キャパシタ
の電極２０４及び２０８の間にさらに高い誘電定数を有
する絶縁層２０６を使用すれば、εを増加できる。さら
に、導電層２０４及び２０８がボンディングパッド１２
０が配列される方向へ伸びるように構成することにより
大容量キャパシタ２０９を得られる。
【００１２】述したキャパシタンス値の調整方法うち一
つの調整方法として、図４に示されるように、図３の導
電層２０４及び２０８がボンディングパッド１２０の配
列方向に複数の導電パタ−ン２０４’及び２０８’に各
々分けられている。各一組の導電パターン２０４’及び
２０８’と絶縁層２０６’は各一つのキャパシタ２０
９’を構成する。ここで、各キャパシタ２０９’が同一
又は相異なるキャパシタンス値を有するように距離Ｄ及
び面積Ａを調整できる。
【００１３】半導体集積回路装置には、通常、コア領域
１６０に形成される回路の動作電圧として使用される内
部電源電圧を電源ノイズに関係なしに安定又は一定に維
持するための電源安定化回路が形成される。電源安定化
回路はＭＯＳキャパシタ又は導電膜を用いて一般に相当
に大きなキャパシタンスを有するように作られる。この
ような場合、上記の本発明の望ましい実施形態により、
コア領域１６０で使用される導電物質を用いてボンディ
ングパッド１２０の下部に電源安定化回路として導電層
２０４及び２０８と絶縁層で構成されるキャパシタを構
成できる。
【００１４】（第２実施形態）本発明の望ましい第２実
施形態による半導体集積回路装置には、ボンディングパ
ッド１２０の下部にＭＯＳキャパシタが形成される。Ｍ
ＯＳキャパシタは通常使用されるＭＯＳトランジスタを
用いて容易に形成できる。即ち、ＭＯＳトランジスタの
ソース及びドレイン電極を電気的に接続してキャパシタ
の一電極として使用し、さらにＭＯＳキャパシタのゲー
ト電極を他の電極として使用することにより、容易に構
成される。このような構成はこの分野でよく知られてい
る。
【００１５】図５は、ＭＯＳキャパシタを形成した本発
明の望ましい第２実施形態による半導体集積回路装置の
平面図を示す。図５を参照すると、参照番号２１４はコ
ア領域に形成されるＭＯＳトランジスタのソース及びド
レイン領域を形成する時同時にイオン注入で形成される
アクティブ領域を示す。参照番号２１６はＭＯＳトラン
ジスタのゲート電極を形成する時同時に形成される導電
膜を示す。そして参照番号１２０はボンディングパッド
を示す。ここで、アクティブ領域２１４の幅はボンディ
ングパッド１２０のそれより広く形成されるが、デザイ
ンルールによりボンディングパッド１２０のそれと同一
に又はそれより狭く形成することもでき、そのようにす
ることはこの分野に熟練した者には自明である。図５の
点線６ａ−６ａ’に沿って切断された断面図が図６に示
されている。
【００１６】図６において、図５の構成要素と同一の構
成要素は同一の参照番号で表記される。図６に示される
ように、半導体基板２００の表面内には、コア領域のＭ
ＯＳトランジスタのソース及びドレイン領域を形成する
時同時にイオン注入でアクティブ領域２１４が形成され
ている。このアクティブ領域２１４上には、即ち半導体
基板２００の表面には、絶縁膜２１８が形成される。こ
の絶縁膜２１８はゲート酸化膜で形成されており、絶縁
膜２１８の誘電定数を高く得るためにさらに高い誘電定
数を有する絶縁物質、又はゲート酸化膜と絶縁物質が積
層された構造で形成できる。その後、絶縁膜２１８上に
は、ゲート電極として使用される導電物質（例えばポリ
シリコン）で形成された導電膜２１６が形成される。そ
して、ボンディングパッド１２０は導電膜２１６上に形
成された絶縁膜２２０に接して形成される。
【００１７】ここで、導電膜２１６、絶縁膜２１８、ア
クティブ領域２１４は一つのキャパシタ２１９を構成
し、導電膜２１６及びアクティブ領域２１４が図２に示
されるようなボンディングパッド１２０の配列方向へ伸
びるように配列されることにより、大容量キャパシタ２
１９を得られる。図面には示さなかったが、第１実施形
態のような電源及び接地レールを絶縁膜２２０内に配列
でき、アクティブ領域２１４は図示しないコンタクトホ
ールを通じて接地レールに接地される。一方、導電膜２
１６は図示しないコンタクトホールを通じて電源レール
すなわち電源電圧に電気的に接続される。キャパシタ２
１９は、電源安定化回路として使用できる。
【００１８】又、コア領域に形成するのに不適当な容量
を有する複数のキャパシタは図７に示すように形成でき
る。即ち、図６のアクティブ領域２１４及び導電膜２１
６がボンディングパッド１２０の配列方向に各々複数の
アクティブ領域２１４’及び複数の導電膜パターン２１
６’に分離され、対応するアクティブ領域２１４’及び
対応する導電膜パターン２１６’とそれらの間に挿入さ
れた絶縁膜２１８’は相異なる又は同一のキャパシタン
ス値を有するキャパシタ２１９’を構成する。
【００１９】
【発明の効果】以上詳細に説明したように本発明の半導
体集積回路装置によれば、ボンディングパッドの下部に
キャパシタまたは配線構造を形成したので、チップ面積
を効率的に縮小することができる。特に、複数のボンデ
ィングパッドの配列方向に伸びてキャパシタまたは配線
構造を形成することにより、大容量のキャパシタまたは
電源及び接地配線（電源及び接地レール）を形成しなが
ら、チップ面積を効率的に縮小することができる。
【図面の簡単な説明】
【図１】従来の半導体集積回路装置を示す平面図。
【図２】本発明の望ましい第１実施形態による半導体集
積回路装置を示す平面図。
【図３】図２の３ａ−３ａ’線に沿う断面図。
【図４】本発明の第１実施形態を一部変更した例を示す
断面図。
【図５】本発明の望ましい第２実施形態による半導体集
積回路装置を示す断面図。
【図６】図５の６ａ−６ａ’線に沿う断面図。
【図７】本発明の第２実施形態を一部変更した例を示す
断面図。
【符号の説明】
１００ チップ １２０ ボンディングパッド １６０ コア領域 １８０ メタル配線又は導電膜

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 この半導体基板の前記主表面上に形成された少なくとも
    1つのボンディングパッドと、 このボンディングパッド下で、該ボンディングパッドと
    前記半導体基板間に形成された配線構造とを具備するこ
    とを特徴とする半導体集積回路装置。
  2. 【請求項２】 配線構造は複数のボンディングパッドの
    配列方向に伸びて形成されることを特徴とする請求項1
    に記載の半導体集積回路装置。
  3. 【請求項３】 配線構造は多層配線構造であり、多層配
    線構造は少なくとも第１および第2配線層、ならびにそ
    れらの間の層間絶縁層を有することを特徴とする請求項
    1または２に記載の半導体集積回路装置。
  4. 【請求項４】 第1および第2配線層の各幅は、前記ボン
    ディングパッドの幅と同一あるいはそれより広いことを
    特徴とする請求項３に記載の半導体集積回路装置。
  5. 【請求項５】 第1配線層は外部から印加される接地電
    圧を受け入れるための接地配線として形成され、第2配
    線層は外部から印加される電源電圧を受け入れるための
    電源配線として形成されることを特徴とする請求項３に
    記載の半導体集積回路装置。
  6. 【請求項６】 ボンディングパッド直下の配線層には、
    前記ボンディングパッドにボンディング配線が接続され
    るとき生じるストレスを減らすために複数のビアホール
    が形成されたことを特徴とする請求項３に記載の半導体
    集積回路装置。
  7. 【請求項７】 主表面を有する半導体基板と、 この半導体基板の前記主表面上に形成された少なくとも
    1つのボンディングパッドと、 このボンディングパッド下で、該ボンディングパッドと
    前記半導体基板間に形成されたキャパシタ構造とを具備
    することを特徴とする半導体集積回路装置。
  8. 【請求項８】 キャパシタ構造は、積層される第1およ
    び第2導電層、ならびにそれらの間の絶縁層からなるこ
    とを特徴とする請求項7に記載の半導体集積回路装置。
  9. 【請求項９】 第1および第2導電層は複数のボンディン
    グパッドの配列方向に伸びて形成されることを特徴とす
    る請求項８に記載の半導体集積回路装置。
  10. 【請求項１０】 第1および第2導電層は複数のボンディ
    ングパッドの配列方向に複数のパターンに分離されて配
    置されることを特徴とする請求項８に記載の半導体集積
    回路装置。
  11. 【請求項１１】 キャパシタ構造によって得られるキャ
    パシタは、電源安定化回路のキャパシタであることを特
    徴とする請求項７に記載の半導体集積回路装置。
  12. 【請求項１２】 主表面を有する半導体基板と、 この半導体基板の前記主表面上に形成された少なくとも
    1つのボンディングパッドと、 前記半導体基板の主表面内に形成されたアクティブ領
    域、このアクティブ領域上に形成された絶縁膜、および
    この絶縁膜上に形成された導電膜からなり、前記ボンデ
    ィングパッド下に形成されたキャパシタとを具備するこ
    とを特徴とする半導体集積回路装置。
  13. 【請求項１３】 キャパシタを構成する前記アクティブ
    領域および導電膜は、複数のボンディングパッドの配列
    方向に伸びて形成されることを特徴とする請求項１２に
    記載の半導体集積回路装置。
  14. 【請求項１４】 キャパシタを構成する前記アクティブ
    領域および導電膜は、複数のボンディングパッドの配列
    方向に複数のパターンに分離されて配置されることを特
    徴とする請求項１２に記載の半導体集積回路装置。
JP11202029A 1998-07-15 1999-07-15 半導体集積回路装置 Pending JP2000058765A (ja)

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