JP2000049115A

JP2000049115A - 半導体装置の製造方法

Info

Publication number: JP2000049115A
Application number: JP10215379A
Authority: JP
Inventors: Ryuji Shibata; 隆二柴田; Fumiko Arakawa; 史子荒川; Yoshimasa Shimizu; 善正清水; Junji Ogishima; 淳史荻島; Masayasu Suzuki; 正恭鈴樹; Masayuki Kojima; 雅之児島; Takashi Aoyanagi; 隆青柳; Kazuo Nojiri; 一男野尻; Yasuhiro Mitsui; ▲泰▼裕三井; Yoshiyuki Kaneko; 義之金子
Original assignee: Hitachi Instruments Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Instruments Engineering Co Ltd; Hitachi Ltd
Priority date: 1998-07-30
Filing date: 1998-07-30
Publication date: 2000-02-18

Abstract

(57)【要約】【課題】プラグを備えている配線層の製造工程におい
て、異物の発生を抑制し、製造歩留りを向上することが
できる半導体装置の製造方法を提供する。【解決手段】半導体素子が形成されている半導体基板
（ウエハ）１の上に、絶縁膜７を形成した後、絶縁膜７
の選択的な領域にスルーホール８を形成する工程と、ス
ルーホール８および絶縁膜７の表面に薄膜のバリアメタ
ル膜９を形成し、ウエハの上に、タングステン膜１０を
堆積した後、絶縁膜７の上のタングステン膜１０を取り
除くと共にスルーホール８に埋め込まれているタングス
テン膜１０の表面の一部とバリアメタル膜９の表面とを
同一の平面とし、スルーホール８に埋め込まれているタ
ングステン膜１０からなるプラグを形成する工程と、バ
リアメタル膜９などにおける異物の生成要素を水噴射洗
浄処理によって取り除く工程と、ウエハの上に、配線層
１１を形成する工程とを有するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、プラグを備えている配線層の製造工
程において、異物の発生を抑制し、製造歩留りを向上す
ることができる半導体装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】ところで、本発明者は、半導体装置の製
造方法について検討した。以下は、本発明者によって検
討された技術であり、その概要は次のとおりである。

【０００３】すなわち、半導体装置の製造方法におい
て、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor
Field Effect Transistor ）が形成されている半導体基
板からなるウエハの上に絶縁膜を形成し、それにスルー
ホールを形成し、そのスルーホールにタングステン膜を
有するプラグを埋め込んだ後に、プラグと電気的に接続
するための配線層を形成している。

【０００４】この場合、タングステン膜を有するプラグ
の製造工程は、スルーホールおよびスルーホールが形成
されている絶縁膜の表面に薄膜の窒化チタン（ＴｉＮ）
膜からなるバリアメタル膜を形成した後、ウエハの上に
タングステン膜を形成し、その後スルーホールに埋め込
まれているタングステン膜以外のタングステン膜をドラ
イエッチングを使用したエッチバック法により取り除い
ている。

【０００５】その後、現在の本格量産進行のために、ウ
エハをクリーンルームに放置させて、１〜２日後に、ク
リーンルームからウエハを取り出して、ウエハの上に配
線層としてのアルミニウム層をスパッタリング法を使用
して堆積した後、リソグラフィ技術および選択エッチン
グ技術を用いて、アルミニウム層の不要な領域を取り除
いて、パターン化されたアルミニウム層からなる配線層
を形成している。

【０００６】なお、半導体装置における配線層の形成技
術について記載されている文献としては、例えば平成元
年１１月２日、（株）プレスジャーナル発行の「’９０
最新半導体プロセス技術」ｐ２６７〜ｐ２７３に記載さ
れているものがある。

【０００７】

【発明が解決しようとする課題】ところが、前述した本
格量産進行を行った半導体装置の製造方法によれば、配
線層を形成する前に、絶縁膜の表面に形成されている窒
化チタン膜からなるバリアメタル膜に異物が生成してい
ることにより、その異物により、アルミニウム層からな
る配線層を形成する際に、配線層のパターンに異常が発
生したりして、半導体装置の製造歩留りが低減化されて
しまい、半導体装置の量産を行う場合、大きな問題が発
生していることが明らかになった。

【０００８】本発明者の検討の結果、前述した異物の発
生の原因は、次の通りであることが明らかになった。す
なわち、タングステン膜をエッチバック法により取り除
く際に、プラズマによりチタンからなる金属が生成し、
それとタングステン膜のエッチバック時のエッチングガ
スであるＳＦ₆のフッ素の反応により、異物の原形であ
るＴｉＦ₄が生成されている。

【０００９】その後、配線層を形成する製造工程までの
ウエハは、クリーンルームに放置されていることによ
り、その放置中に空気中の水分とＴｉＦ₄とが化学的に
反応して、チタン酸が生成されていることが明らかにな
った。

【００１０】したがって、チタン酸が吸湿し、ゾル化を
起こして体積が膨張し、さらにその後の表面乾燥によ
り、チタン酸の表面がＴｉＯ₂化されている。その結
果、ＴｉＯ₂の内部がチタン酸である岩状の異物が生成
していることが明らかになった。また、このチタン酸に
よる異物はＴｉＣｌ₄が存在する場合にも同様に生成さ
れる。

【００１１】本発明の目的は、プラグを備えている配線
層の製造工程において、異物の発生を抑制し、製造歩留
りを向上することができる半導体装置の製造方法を提供
することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１４】すなわち、本発明の半導体装置の製造方法
は、半導体素子が形成されている基板からなるウエハの
上に、絶縁膜を形成した後、絶縁膜の選択的な領域にス
ルーホールを形成する工程と、スルーホールおよび絶縁
膜の表面に薄膜のバリアメタル膜を形成し、ウエハの上
に、タングステン膜を堆積した後、絶縁膜の上のタング
ステン膜を取り除くと共にスルーホールに埋め込まれて
いるタングステン膜の表面の一部とバリアメタル膜の表
面とを同一の平面とし、スルーホールに埋め込まれてい
るタングステン膜からなるプラグを形成する工程と、バ
リアメタル膜などにおける異物の生成要素を水噴射洗浄
処理によって取り除く工程と、ウエハの上に、配線層を
形成する工程とを有するものである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。

【００１６】（実施の形態１）図１〜図９は、本発明の
実施の形態１である半導体装置の製造工程を示す概略断
面図である。本実施の形態の半導体装置の製造方法は、
ＭＯＳＦＥＴを構成要素とする半導体集積回路装置の製
造方法である。同図を用いて、本実施の形態の半導体装
置の製造方法について説明する。

【００１７】まず、半導体基板（ウエハ）１に半導体装
置の半導体素子としてのＭＯＳＦＥＴを形成する（図
１）。

【００１８】すなわち、例えばｐ型のシリコン単結晶な
どからなる半導体基板（ウエハ）１の表面の選択的な領
域である素子分離領域に熱酸化処理を用いて酸化シリコ
ン膜からなるフィールド絶縁膜２を形成する。次に、半
導体基板１の上に、例えば酸化シリコン膜からなるゲー
ト絶縁膜３を形成し、このゲート絶縁膜３の上に導電性
の多結晶シリコン膜を堆積した後、リソグラフィ技術と
選択エッチング技術とを使用して、多結晶シリコン膜を
パターン化してゲート電極４を形成すると共にパターン
化したゲート絶縁膜３を形成する。

【００１９】その後、ゲート電極４の側壁に例えば酸化
シリコン膜からなるサイドウォールスペーサ５を形成す
る。その後、半導体基板１に例えばリンなどのｎ型の不
純物をイオン注入してソースおよびドレインとなるｎ型
の半導体領域６を形成する。

【００２０】この場合、前述した半導体装置の製造工程
は、半導体基板１に半導体素子としてｎチャネルＭＯＳ
ＦＥＴを形成した態様であるが、半導体基板１にｎチャ
ネルＭＯＳＦＥＴ以外のｐチャネルＭＯＳＦＥＴ、ＣＭ
ＯＳＦＥＴ、バイポーラトランジスタ、容量素子などの
種々の半導体素子を形成した態様を採用することができ
る。

【００２１】次に、半導体基板１の上に、絶縁膜７を形
成した後、その絶縁膜７にコンタクトホールとしてのス
ルーホール（接続孔）８を形成する（図２）。

【００２２】この場合、絶縁膜７は、例えば酸化シリコ
ン膜をＣＶＤ（Chemical Vapor Deposition ）法を使用
して堆積する。その後、エッチバック法を使用して、絶
縁膜７の表面を平坦化処理して平坦な表面を有する絶縁
膜７とする。その後、リソグラフィ技術と選択エッチン
グ技術とを使用して、絶縁膜７にスルーホール８を形成
する。

【００２３】その後、スパッタリング法を使用して、ス
ルーホール８および絶縁膜７の表面に、薄膜の窒化チタ
ン膜からなるバリアメタル膜９を形成する（図３）。こ
の場合、本実施の形態のバリアメタル膜９としては、窒
化チタン膜以外に、チタン膜またはチタン膜と窒化チタ
ン膜との積層構造のバリアメタル膜９とすることができ
る。したがって、本実施の形態のバリアメタル膜９は、
窒化チタン膜またはチタン膜などのチタン系膜とするこ
とができる。

【００２４】次に、半導体基板１の上に、ＣＶＤ法を使
用して、厚膜のタングステン膜１０を堆積する（図
４）。

【００２５】次に、ドライエッチングを使用したエッチ
バック法を使用して、絶縁膜７の上のタングステン膜１
０を取り除くと共にスルーホール８に埋め込まれている
タングステン膜１０の表面の一部とバリアメタル膜９の
表面とを同一の平面とし、スルーホール８に埋め込まれ
ているタングステン膜１０からなるプラグを形成する
（図５）。

【００２６】この場合、エッチバック法に用いられてい
るドライエッチング用の製造装置としては、プラズマエ
ッチング装置などが使用されており、エッチングガスと
して、ＳＦ₆が使用されている。そのため、タングステ
ン膜１０をエッチバック法により取り除く際に、プラズ
マによりチタンからなる金属が生成し、それとタングス
テン膜１０のエッチバック時のエッチングガスであるＳ
Ｆ₆のフッ素の反応により、異物の原形であるＴｉＦ₄
が生成されている。

【００２７】その後、バリアメタル膜９などにおける異
物の生成要素を水噴射洗浄処理によって取り除く工程を
行う。この場合、水噴射洗浄処理を行うための製造装置
の態様によって、ウエハに水が存在する状態となる場合
がある際には、バリアメタル膜９などにおける異物の生
成要素を水噴射洗浄処理によって取り除く工程の後に、
ウエハを熱処理する工程を行い、ウエハに付着している
水を取り除く態様を行っている。また、異物の生成要素
としては、チタン酸があり、そのチタン酸の生成要素
は、プラズマで生成するチタンおよびエッチングガス
（エッチバックを行うエッチングガス）の中のフッ素な
らびに空気中の水である。

【００２８】したがって、異物の生成要素は、水噴射洗
浄処理によって取り除くことができることにより、バリ
アメタル膜９などに異物が発生することを防止すること
ができる。

【００２９】その後、前述したバリアメタル膜９などに
おける異物の生成要素を水噴射洗浄処理によって取り除
く工程の後に、本格量産進行のために、ウエハをクリー
ンルームの内に放置する（図６）。

【００３０】この場合、本実施の形態のウエハは、バリ
アメタル膜９などにおける異物の生成要素を水噴射洗浄
処理によって取り除く工程を行っていることにより、本
格量産進行のために、ウエハをクリーンルームの内に放
置していても、その放置中に空気中の水分とＴｉＦ₄ま
たはＴｉＣｌ₄とが化学的に反応して、チタン酸が生成
されてしまうという従来の現象をなくすることができ
る。

【００３１】したがって、従来のように、チタン酸が吸
湿し、ゾル化を起こして体積が膨張し、さらにその後の
表面乾燥により、チタン酸の表面がＴｉＯ₂化されて、
ＴｉＯ₂の内部がチタン酸である岩状の異物が生成して
いるという現象を防止することができる。その結果、ウ
エハをクリーンルームに数日以上などのどれだけの時間
をもって放置していても、ウエハに異物が発生すること
を防止することができる。

【００３２】次に、ウエハをクリーンルームから取り出
して、半導体基板１の上に、スパッタリング法を使用し
てアルミニウム層からなる配線層１１を堆積する（図
７）。

【００３３】この場合、バリアメタル膜９などに異物が
発生することが防止されていることにより、バリアメタ
ル膜９およびタングステン膜１０からなるプラグとの接
合性や接着性が良いために、平坦化された配線層１１を
堆積することができる。なお、本実施の形態の他の態様
として、アルミニウム層からなる配線層１１を堆積する
態様として、ＣＶＤ法を使用することができる。

【００３４】その後、半導体基板１の上に、レジスト膜
１２を塗布した後、リソグラフィ技術を使用して、配線
層パターンを形成するためのパターン化されたレジスト
膜１２を形成する。

【００３５】この場合、平坦な表面を有する配線層１１
の表面にレジスト膜１２を塗布することができることに
より、平坦な表面を有するレジスト膜１２とすることが
できるので、設計仕様に応じたパターンに対応した高精
度にパターン化されたレジスト膜１２を形成することが
できる。また、配線層パターンを形成する際のレジスト
膜１２のパターン不良が発生するのを防止できると共に
レジスト膜１２のパターンを形成する際のマージンの低
下が発生するのを防止できる。

【００３６】次に、レジスト膜１２をエッチング用マス
クとして使用して、ドライエッチングなどの選択エッチ
ング技術を使用して、パターン化された配線層１１およ
びパターン化されたバリアメタル膜９を形成する（図
８）。

【００３７】この場合、平坦な表面を有する配線層１１
であると共に高精度にパターン化されたレジスト膜１２
をエッチング用マスクとして使用して、パターン化され
た配線層１１を形成していることにより、設計仕様に対
応した高精度にパターン化された配線層１１を形成する
ことができる。また、配線層１１のパターン不良と配線
層１１のパターンを形成する際のマージンの低下が発生
するのを防止できる。

【００３８】その後、不要となったフォトレジスト膜１
２を取り除いた後、図２〜図８に示されている前述した
製造工程と同様な製造工程を使用して、半導体基板１の
上に、層間絶縁膜としての絶縁膜１３を形成し、それに
スルーホール１４を形成した後、そのスルーホール１４
および絶縁膜１３の表面に薄膜の窒化チタン膜からなる
バリアメタル膜１５を形成し、その後、プラグとしての
タングステン膜１６を形成した後、アルミニウム層から
なる配線層１７を形成する（図９）。

【００３９】その後、設計仕様に応じて、前述した製造
工程（層間絶縁膜としての絶縁膜１３、スルーホール１
４、バリアメタル膜１５、プラグとしてのタングステン
膜１６、２層目の配線層としての配線層１７の製造工
程）を繰り返し行って、多層配線層を形成することによ
って、本実施の形態の半導体装置の製造工程を終了す
る。

【００４０】前述した本実施の形態の半導体装置の製造
方法によれば、プラグを形成するためのタングステン膜
１０のエッチバック法を使用した不要な領域のタングス
テン膜１０を取り除く製造工程の後に、バリアメタル膜
９などにおける異物の生成要素を水噴射洗浄処理によっ
て取り除く工程を行っていることにより、異物の生成要
素は、水噴射洗浄処理によって取り除くことができるこ
とにより、バリアメタル膜９などに異物が発生すること
を防止することができる。

【００４１】そのため、本実施の形態の半導体装置の製
造方法によれば、ウエハは、バリアメタル膜９などにお
ける異物の生成要素を水噴射洗浄処理によって取り除く
工程を行っていることにより、本格量産進行のために、
ウエハをクリーンルームの内に放置していても、その放
置中に空気中の水分とＴｉＦ₄またはＴｉＣｌ₄とが化
学的に反応して、チタン酸が生成されてしまうという従
来の現象をなくすることができる。したがって、従来の
ように、チタン酸が吸湿し、ゾル化を起こして体積が膨
張し、さらにその後の表面乾燥により、チタン酸の表面
がＴｉＯ₂化されて、ＴｉＯ₂の内部がチタン酸である
岩状の異物が生成しているという現象を防止することが
できる。その結果、ウエハをクリーンルームに数日以上
などのどれだけの時間をもって放置していても、ウエハ
に異物が発生することを防止することができる。

【００４２】本実施の形態の半導体装置の製造方法によ
れば、タングステン膜１０からなるプラグを形成した
後、そのプラグに電気的に接続されている配線層１１を
形成するための製造工程において、ウエハの上に配線層
１１を堆積する場合、バリアメタル膜９などに異物が発
生することが防止されていることにより、バリアメタル
膜９およびタングステン膜１０からなるプラグとの接合
性や接着性が良いために、平坦化された配線層１１を堆
積することができる。

【００４３】したがって、ウエハの上に、レジスト膜１
２を塗布した後、リソグラフィ技術を使用して、配線層
パターンを形成するためのパターン化されたレジスト膜
１２を形成する際に、平坦な表面を有する配線層１１の
表面にレジスト膜１２を塗布することができることによ
り、平坦な表面を有するレジスト膜１２とすることがで
きるので、設計仕様に応じたパターンに対応した高精度
にパターン化されたレジスト膜１２を形成することがで
きる。また、配線層パターンを形成する際のレジスト膜
１２のパターン不良が発生するのを防止できると共にレ
ジスト膜１２のパターンを形成する際のマージンの低下
が発生するのを防止できる。

【００４４】また、レジスト膜１２をエッチング用マス
クとして使用して、ドライエッチングなどの選択エッチ
ング技術を使用して、パターン化された配線層１１およ
びパターン化されたバリアメタル膜９を形成する際に、
平坦な表面を有する配線層１１であると共に高精度にパ
ターン化されたレジスト膜１２をエッチング用マスクと
して使用して、パターン化された配線層１１を形成して
いることにより、設計仕様に対応した高精度にパターン
化された配線層１１を形成することができる。また、配
線層１１のパターン不良と配線層１１のパターンを形成
する際のマージンの低下が発生するのを防止できる。

【００４５】その結果、本実施の形態の半導体装置の製
造方法によれば、高精度なパターンで微細加工化された
配線層１１であって、高性能および高信頼度の配線層１
１を製造することができることにより、高性能でしかも
高信頼度の半導体装置を高い製造歩留りをもって製造す
ることができる。

【００４６】（実施の形態２）図１０は、本発明の実施
の形態２である半導体装置の製造工程に使用されている
半導体製造装置を示す概略構成図である。

【００４７】図１０に示すように、本実施の形態の半導
体製造装置１８は、タングステン膜の不要な領域を取り
除くための製造装置１９とウエハの上に配線層を堆積す
るための製造装置２０との間にウエハを搬送する密閉ト
ンネル２１が設置されているものである。

【００４８】この場合、タングステン膜の不要な領域を
取り除くための製造装置１９は、エッチバック法を使用
してタングステン膜の不要な領域を取り除くための製造
装置である。また、ウエハの上に配線層を堆積するため
の製造装置２０は、スパッタリング法またはＣＶＤ法を
使用してアルミニウム膜などからなる配線層をウエハの
上に堆積することができる製造装置である。

【００４９】本実施の形態の半導体装置の製造方法は、
タングステン膜の不要な領域を取り除くための製造装置
１９とウエハの上に配線層を堆積するための製造装置２
０との間にウエハを搬送する密閉トンネル２１が設置さ
れている半導体製造装置１８を使用して、タングステン
膜の不要な領域を取り除くための製造工程と、ウエハの
上に配線層を堆積するための製造工程を行うものであ
り、それ以外の製造工程は、前述した実施の形態１の半
導体装置の製造工程と同様である。

【００５０】本実施の形態の半導体装置の製造方法によ
れば、半導体製造装置１８における製造装置１９を使用
して、タングステン膜１０の不要な領域を取り除く製造
工程によって、異物の生成要素が発生しても、その製造
工程を終えたウエハを密閉トンネル２１を通して製造装
置２０に移行して、製造装置２０を使用して、ウエハの
上にアルミニウム層などからなる配線層１１を堆積する
製造工程を行うことができることにより、異物の生成要
素があっても、異物の発生を極めて低減化することがで
きる。

【００５１】したがって、本実施の形態の半導体装置の
製造方法によれば、異物の生成要素があっても、異物の
発生を極めて低減化することができることにより、配線
層１１の性能および信頼度を高くすることができるの
で、高性能でしかも高信頼度の半導体装置を高い製造歩
留りをもって製造することができる。

【００５２】（実施の形態３）図１１は、本発明の実施
の形態３である半導体装置の製造工程に使用されている
クラスト型製造装置を示す概略構成図である。

【００５３】図１１に示すように、本実施の形態のクラ
スト型製造装置２２は、タングステン膜の不要な領域を
取り除くための製造装置２３とウエハの上に配線層を堆
積するための製造装置２４との間にウエハを放置する中
央室２５が設置されているものである。

【００５４】この場合、タングステン膜の不要な領域を
取り除くための製造装置２２は、エッチバック法を使用
してタングステン膜の不要な領域を取り除くための製造
装置である。また、ウエハの上に配線層を堆積するため
の製造装置２４は、スパッタリング法またはＣＶＤ法を
使用してアルミニウム膜などからなる配線層をウエハの
上に堆積することができる製造装置である。また、中央
室２５は、真空状態であり、クリーン化室でもある。

【００５５】本実施の形態の半導体装置の製造方法は、
タングステン膜の不要な領域を取り除くための製造装置
２３とウエハの上に配線層を堆積するための製造装置２
４との間にウエハを放置する中央室２５が設置されてい
るクラスト型製造装置２２を使用して、タングステン膜
の不要な領域を取り除くための製造工程と、ウエハの上
に配線層を堆積するための製造工程を行うものであり、
それ以外の製造工程は、前述した実施の形態１の半導体
装置の製造工程と同様である。

【００５６】本実施の形態の半導体装置の製造方法によ
れば、クラスト型製造装置２２における製造装置２３を
使用して、タングステン膜１０の不要な領域を取り除く
製造工程によって、異物の生成要素が発生しても、その
製造工程を終えたウエハを中央室２５を通して製造装置
２４に移行して、製造装置２４を使用して、ウエハの上
にアルミニウム層などからなる配線層１１を堆積する製
造工程を行うことができることにより、異物の生成要素
があっても、異物の発生を極めて低減化することができ
る。

【００５７】したがって、本実施の形態の半導体装置の
製造方法によれば、異物の生成要素があっても、異物の
発生を極めて低減化することができることにより、配線
層１１の性能および信頼度を高くすることができるの
で、高性能でしかも高信頼度の半導体装置を高い製造歩
留りをもって製造することができる。

【００５８】本実施の形態の半導体装置の製造方法によ
れば、クラスト型製造装置２２における中央室２５は、
真空状態であり、クリーン化室でもあることにより、中
央室２５に設計仕様に応じて、ウエハを放置することが
できる。

【００５９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６０】例えば、本発明は、タングステン膜の不要
な領域を取り除くための方法として、ＣＭＰ（Chemical
Mechanical Polishing 、化学機械研磨）法を適用する
ことができ、タングステン膜の不要な領域を取り除くた
めの製造装置としてＣＭＰ装置を適用することができ
る。

【００６１】また、本発明は、配線層の材料として、ア
ルミニウム以外に、設計仕様に応じて、銅、導電性の多
結晶シリコンなどの導電体を適用することができる。

【００６２】また、本発明は、半導体素子を形成してい
る半導体基板をＳＯＩ（Silicon onInsulator）基板な
どの種々の基板に変更することができ、半導体基板など
の基板に形成する半導体素子としては、ＭＯＳＦＥＴ以
外に、ＣＭＯＳＦＥＴおよびバイポーラトランジスタな
どの種々の半導体素子を組み合わせた態様の半導体素子
を適用できる。

【００６３】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴなどを構成要素とするロジック系あるいはＤＲＡ
Ｍ（Dynamic Random Access Memory）、ＳＲＡＭ（Stat
ic Random Access Memory ）などのメモリ系などを有す
る種々の半導体集積回路装置の製造方法に適用できる。

【００６４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６５】（１）．本発明の半導体装置の製造方法に
よれば、プラグを形成するためのタングステン膜のエッ
チバック法を使用した不要な領域のタングステン膜を取
り除く製造工程の後に、バリアメタル膜などにおける異
物の生成要素を水噴射洗浄処理によって取り除く工程を
行っていることにより、異物の生成要素は、水噴射洗浄
処理によって取り除くことができることにより、バリア
メタル膜などに異物が発生することを防止することがで
きる。

【００６６】（２）．本発明の半導体装置の製造方法に
よれば、レジスト膜をエッチング用マスクとして使用し
て、ドライエッチングなどの選択エッチング技術を使用
して、パターン化された配線層およびパターン化された
バリアメタル膜を形成する際に、平坦な表面を有する配
線層であると共に高精度にパターン化されたレジスト膜
をエッチング用マスクとして使用して、パターン化され
た配線層を形成していることにより、設計仕様に対応し
た高精度にパターン化された配線層を形成することがで
きる。また、配線層のパターン不良と配線層のパターン
を形成する際のマージンの低下が発生するのを防止でき
る。

【００６７】その結果、本発明の半導体装置の製造方法
によれば、高精度なパターンで微細加工化された配線層
であって、高性能および高信頼度の配線層を製造するこ
とができることにより、高性能でしかも高信頼度の半導
体装置を高い製造歩留りをもって製造することができ
る。

【００６８】（３）．本発明の別の実施の形態である半
導体装置の製造方法によれば、タングステン膜の不要な
領域を取り除くための製造装置とウエハの上に配線層を
堆積するための製造装置との間にウエハを搬送する密閉
トンネルが設置されている半導体製造装置を使用して、
タングステン膜の不要な領域を取り除くための製造工程
と、ウエハの上に配線層を堆積するための製造工程を行
っている。

【００６９】また、本発明の別の実施の形態である半導
体装置の製造方法によれば、タングステン膜の不要な領
域を取り除くための製造装置とウエハの上に配線層を堆
積するための製造装置との間にウエハを放置する中央室
が設置されているクラスト型製造装置を使用して、タン
グステン膜の不要な領域を取り除くための製造工程と、
ウエハの上に配線層を堆積するための製造工程を行って
いる。

【００７０】したがって、本発明の半導体装置の製造方
法によれば、異物の生成要素があっても、異物の発生を
極めて低減化することができることにより、配線層の性
能および信頼度を高くすることができるので、高性能で
しかも高信頼度の半導体装置を高い製造歩留りをもって
製造することができる。

【００７１】また、本発明の半導体装置の製造方法によ
れば、クラスト型製造装置における中央室は、真空状態
であり、クリーン化室でもあることにより、中央室に設
計仕様に応じて、ウエハを放置することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。

【図２】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。

【図３】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。

【図４】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。

【図５】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。

【図６】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。

【図７】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。

【図８】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。

【図９】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。

【図１０】本発明の実施の形態２である半導体装置の製
造工程に使用されている半導体製造装置を示す概略構成
図である。

【図１１】本発明の実施の形態３である半導体装置の製
造工程に使用されているクラスト型製造装置を示す概略
構成図である。

【符号の説明】

１半導体基板（ウエハ）２フィールド絶縁膜３ゲート絶縁膜４ゲート電極５サイドウォールスペーサ６半導体領域７絶縁膜８スルーホール９バリアメタル膜１０タングステン膜１１配線層１２レジスト膜１３絶縁膜１４スルーホール１５バリアメタル膜１６タングステン膜１７配線層１８半導体製造装置１９製造装置２０製造装置２１密閉トンネル２２クラスト型製造装置２３製造装置２４製造装置２５中央室

───────────────────────────────────────────────────── フロントページの続き (72)発明者荒川史子東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者清水善正東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者荻島淳史東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者鈴樹正恭東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者児島雅之東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者青柳隆茨城県ひたちなか市市毛882番地株式会社日立製作所計測器事業部内 (72)発明者野尻一男東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者三井 ▲泰▼裕東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者金子義之茨城県ひたちなか市堀口字長久保832番地２日立計測エンジニアリング株式会社内 (72)発明者松山浩治茨城県ひたちなか市堀口字長久保832番地２日立計測エンジニアリング株式会社内 (72)発明者森本浩臣茨城県ひたちなか市堀口字長久保832番地２日立計測エンジニアリング株式会社内Ｆターム(参考） 4M104 AA01 BB30 DD06 DD99 FF18 FF22 GG09 GG10 GG16 5F033 AA02 AA25 AA29 AA64 AA66 AA72 BA02 BA12 BA15 BA17 BA25 DA04 DA07 DA15 DA32 DA34 DA35

Claims

【特許請求の範囲】

【請求項１】半導体素子が形成されている基板からな
るウエハの上に、絶縁膜を形成した後、前記絶縁膜の選
択的な領域にスルーホールを形成する工程と、前記スルーホールおよび前記絶縁膜の表面に薄膜のバリ
アメタル膜を形成し、前記ウエハの上に、タングステン
膜を堆積した後、前記絶縁膜の上の前記タングステン膜
を取り除くと共に前記スルーホールに埋め込まれている
前記タングステン膜の表面の一部と前記バリアメタル膜
の表面とを同一の平面とし、前記スルーホールに埋め込
まれている前記タングステン膜からなるプラグを形成す
る工程と、前記バリアメタル膜などにおける異物の生成要素を水噴
射洗浄処理によって取り除く工程と、前記ウエハの上に、配線層を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記バリアメタル膜などにおける異物の生成要
素を水噴射洗浄処理によって取り除く工程の後に、前記
ウエハを熱処理する工程を有することを特徴とする半導
体装置の製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法であって、前記バリアメタル膜などにおける異物
の生成要素を水噴射洗浄処理によって取り除く工程の後
に、前記ウエハをクリーンルーム内に放置する工程を有
することを特徴とする半導体装置の製造方法。
【請求項４】半導体素子が形成されている基板からな
るウエハの上に、絶縁膜を形成した後、前記絶縁膜の選
択的な領域にスルーホールを形成する工程と、前記スルーホールおよび前記絶縁膜の表面に薄膜のバリ
アメタル膜を形成し、前記ウエハの上にタングステン膜
を堆積する工程と、前記タングステン膜の不要な領域を取り除くための製造
装置と前記ウエハの上に配線層を堆積するための製造装
置との間に前記ウエハを搬送する密閉トンネルが設置さ
れている半導体製造装置を使用して、前記絶縁膜の上の
前記タングステン膜を取り除くと共に前記スルーホール
に埋め込まれている前記タングステン膜の表面の一部と
前記バリアメタル膜の表面とを同一の平面とし、前記ス
ルーホールに埋め込まれている前記タングステン膜から
なるプラグを形成する工程と、前記タングステン膜の不要な領域を取り除くための製造
装置と前記ウエハの上に配線層を堆積するための製造装
置との間に前記ウエハを搬送する密閉トンネルが設置さ
れている半導体製造装置を使用して、前記ウエハの上に
配線層を堆積する工程とを有することを特徴とする半導
体装置の製造方法。
【請求項５】半導体素子が形成されている基板からな
るウエハの上に、絶縁膜を形成した後、前記絶縁膜の選
択的な領域にスルーホールを形成する工程と、前記スルーホールおよび前記絶縁膜の表面に薄膜のバリ
アメタル膜を形成し、前記ウエハの上に、タングステン
膜を堆積する工程と、前記タングステン膜の不要な領域を取り除くための製造
装置と前記ウエハの上に配線層を堆積するための製造装
置との間に前記ウエハを放置する中央室が設置されてい
るクラスト型製造装置を使用して、前記絶縁膜の上の前
記タングステン膜を取り除くと共に前記スルーホールに
埋め込まれている前記タングステン膜の表面の一部と前
記バリアメタル膜の表面とを同一の平面とし、前記スル
ーホールに埋め込まれている前記タングステン膜からな
るプラグを形成する工程と、前記タングステン膜の不要な領域を取り除くための製造
装置と前記ウエハの上に配線層を堆積するための製造装
置との間に前記ウエハを放置する中央室が設置されてい
るクラスト型製造装置を使用して、前記ウエハの上に配
線層を堆積する工程とを有することを特徴とする半導体
装置の製造方法。
【請求項６】請求項４または５記載の半導体装置の製
造方法であって、前記タングステン膜の不要な領域を取
り除くための製造装置は、エッチバック法を使用した製
造装置であり、前記ウエハの上に配線層を堆積するため
の製造装置は、スパッタリング法またはＣＶＤ法を使用
した製造装置であることを特徴とする半導体装置の製造
方法。
【請求項７】請求項１〜６のいずれか１項に記載の半
導体装置の製造方法であって、前記バリアメタル膜は、
窒化チタン膜またはチタン膜などのチタン系膜であるこ
とを特徴とする半導体装置の製造方法。
【請求項８】請求項１〜６のいずれか１項に記載の半
導体装置の製造方法であって、前記配線層は、アルミニ
ウム層からなる配線層であることを特徴とする半導体装
置の製造方法。