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JP2000048570A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JP2000048570A
JP2000048570A JP10212492A JP21249298A JP2000048570A JP 2000048570 A JP2000048570 A JP 2000048570A JP 10212492 A JP10212492 A JP 10212492A JP 21249298 A JP21249298 A JP 21249298A JP 2000048570 A JP2000048570 A JP 2000048570A
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read
signal
data bus
bus
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JP10212492A
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Takeshi Hamamoto
武史 濱本
Takuya Ariki
卓弥 有木
Mikio Asakura
幹雄 朝倉
Takayuki Nishiyama
崇之 西山
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US09/261,153 priority patent/US6166989A/en
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【課題】 高速で内部データを正確に転送する半導体記
憶装置を実現する。 【解決手段】 パッド（ＰＰＤ０，ＰＰＤ１）それぞれ
に１対１対応にデータバス（ＤＢ０，ＤＢ１）を配置
し、これらのデータバスを複数のメモリアレイ（２ａ〜
２ｄ）に共通に配置し、語構成に応じてリードデータド
ライバを選択的に活性化してメモリアレイとバスとの接
続を等価的に切換える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、クロック信号に同期して動作するクロッ
ク同期型半導体記憶装置に関する。より特定的には、語
構成を切換えることのできるクロック同期型半導体記憶
装置の内部データ転送系の構成に関する。
【０００２】
【従来の技術】図５８は、従来の同期型半導体記憶装置
の全体の構成を概略的に示す図である。図５８におい
て、同期型半導体記憶装置９００は、各々が行列状に配
列される複数のメモリセルを有するメモリアレイＭＡ
ａ、ＭＡｂ、ＭＡｃ、およびＭＡｄと、メモリアレイＭ
Ａａ〜ＭＡｄそれぞれに対応して設けられる多ビット内
部データバス９１０ａ〜９１０ｄと、アドレス信号ＣＡ
と選択信号φｓｅｌとに従って多ビット内部データバス
９１０ａ〜９１０ｄのバス線を選択するセレクタ／ドラ
イバ９１５と、このセレクタ／ドライバ９１５からのデ
ータを伝達する内部リードデータバス９２０と、内部リ
ードデータバス９２０から与えられたデータに従って外
部データを生成する出力回路ＯＢを含む。
【０００３】メモリアレイＭＡａ〜ＭＡｄは、それぞれ
バンク♯０〜バンク♯３を構成し、互いに独立に、選択
状態へ駆動される。ここで、「選択状態」は、メモリア
レイ内においてワード線が選択状態へ駆動されてその選
択ワード線に接続されるメモリセルデータが保持されて
いる状態を示す。
【０００４】選択信号φｓｅｌは、出力回路ＯＢからの
出力データＤＱのビット幅に応じて選択的かつ固定的に
設定される。たとえば×４、×８、×１６および×３２
ビットなどの複数の語構成に１つのチップで対応する。
【０００５】メモリアレイＭＡａ〜ＭＡｄそれぞれに対
応して多ビット内部データバス９１０ａ〜９１０ｄが設
けられているのは、以下の理由による。バンク♯０〜♯
３は互いに独立に選択状態へ駆動され、したがって、複
数のバンクを選択状態に保持することができる。しかし
ながら、メモリセルのデータの書込／読出を行なうアク
セス動作は、１つのバンクに対して行なわれる。このバ
ンクの数は、変更可能である。したがって、任意のバン
ク構成に容易に対応するために、メモリアレイＭＡａ〜
ＭＡｄそれぞれに対応して内部データバス９１０ａ〜９
１０ｄが設けられる。内部データバス９１０ａ〜９１０
ｄのビット幅は、内部リードデータバス９２０のビット
幅と同じである。セレクタ／ドライバ９１５が、選択さ
れたバンクに従って内部データバスを選択して、内部リ
ードデータバス９２０に結合する。このセレクタ／ドラ
イバ９１５は、また選択信号φｓｅｌとアドレス信号Ｃ
Ａとに従って、出力データビットＤＱのビット幅に応じ
て、バスの接続経路を切換える。
【０００６】図５９は、セレクタ／ドライバ９１５の構
成を概略的に示す図である。図５９においては、１つの
内部データバスに対する回路部分が代表的に示される。
内部データバス９１０（９１０ａ〜９１０ｄ）は、４ビ
ットのバス線９１０−０〜９１０−３を含む。これらの
データバス線９１０−０〜９１０−３それぞれに対して
は、メモリセルデータＩＯ０〜ＩＯ３を増幅するプリア
ンプ９２５−０〜９２５−３の出力データが伝達され
る。
【０００７】リードデータバス９２０も、４ビットのリ
ードデータバス線９２０−０〜９２０−３を含む。これ
らのリードデータバス線９２０−０〜９２０−３それぞ
れに、出力回路ＯＢ０〜ＯＢ３が設けられ、出力データ
ＤＱ０〜ＤＱ３がそれぞれ出力される。
【０００８】セレクタ／ドライバ９１５は、アドレス信
号ＣＡと選択信号φｓｅｌを受けるＯＲ回路９１５ａ
と、ＯＲ回路９１５ａの出力信号を反転するインバータ
９１５ｂと、リードデータバス線９２０−０〜９２０−
３それぞれに対応して設けられるドライブ回路ＤＶ０〜
ＤＶ３と、インバータ９１５ｂの出力信号に従って、デ
ータバス線９１０−０をドライブ回路ＤＶ１の入力部に
結合するトランスファーゲートＴＸ０と、ＯＲ回路９１
５ａの出力信号に従ってデータバス線９１０−１をドラ
イブ回路ＤＶ１の入力部に結合するトランスファーゲー
トＴＸ１と、インバータ９１５ｂの出力信号に従って、
データバス線９１０−２をドライブ回路ＤＶ３の入力部
に結合するトランスファーゲートＴＸ２と、ＯＲ回路９
１５ａの出力信号に従ってデータバス線９１０−３をド
ライブ回路ＤＶ３の入力部に結合するトランスファーゲ
ートＴＸ３を含む。ドライブ回路ＤＶ０およびＤＶ２
は、選択信号φｓｅｌがＨレベルのとき能動化され、デ
ータバス線９１０−０および９１０−２上に与えられた
読出データに従ってリードデータバス線９２０−０〜９
２０−２を駆動する。
【０００９】選択信号φｓｅｌは、Ｈレベルのとき、語
構成（出力データビット数）が×４ビット構成であるこ
とを示し、Ｌレベルのときには、語構成が２ビットであ
ることを示す。次に、この図５９に示すセレクタ／ドラ
イバ９１５の動作について簡単に説明する。
【００１０】語構成が×４ビット構成のとき、選択信号
φｓｅｌは、Ｈレベルに固定的に設定される。この状態
においては、ＯＲ回路９１５ａの出力信号はＨレベルで
あり、トランスファーゲートＴＸ１およびＴＸ３は導通
状態、トランスファーゲートＴＸ０およびＴＸ２が非導
通状態である。またドライブ回路ＤＶ０およびＤＶ２も
動作可能状態に設定される。したがって、この状態にお
いては、データバス線９１０−０〜９１０−３それぞれ
に伝達されたデータに従ってドライブ回路ＤＶ０〜ＤＶ
３によりリードデータバス線９２０−０〜９２０−３が
駆動され、出力回路ＯＢ０〜ＯＢ３を介して４ビットの
データＤＱ０〜ＤＱ３が出力される。
【００１１】選択信号φｓｅｌがＬレベルのときには、
ドライブ回路ＤＶ０およびＤＶ２は、動作不能状態に設
定される。この状態においては、アドレス信号ＣＡのＨ
レベル／Ｌレベルに従って、トランスファーゲートＴＸ
０〜ＴＸ３が選択的に導通状態となる。アドレス信号Ｃ
ＡがＨレベルのときには、ＯＲ回路９１５ａの出力信号
がＨレベルとなり、トランスファーゲートＴＸ１および
ＴＸ３が導通状態となり、データバス線９１０−１およ
び９１０−３が、それぞれドライブ回路ＤＶ１およびＤ
Ｖ３に結合される。したがって、この状態においては、
メモリセルデータＩＯ１およびＩＯ３が、それぞれ出力
回路ＯＢ１およびＯＢ３に伝達されて、データＤＱ１お
よびＤＱ３が生成される。一方、アドレス信号ＣＡがＨ
レベルのときには、トランスファーゲートＴＸ１および
ＴＸ３が非導通状態、トランスファーゲートＴＸ０およ
びＴＸ２が導通状態となる。データバス線９１０−０お
よび９１０−２が、それぞれ、ドライブ回路ＤＶ１およ
びＤＶ３に結合される。この場合においては、メモリセ
ルデータＩＯ０およびＩＯ２が出力回路ＯＢ１およびＯ
Ｂ３に伝達されてデータビットＤＱ１およびＤＱ３が生
成される。これにより、２ビット構成のデータが出力さ
れる。出力回路ＯＢ０およびＯＢ２は、語構成が×２ビ
ット構成のときには、非作動状態に設定される。
【００１２】この図５９に示すようにセレクタ／ドライ
バ９１５を用いることにより、内部回路構成を変更する
ことなく複数の語構成に対応することができる。
【００１３】
【発明が解決しようとする課題】図５８に示すように、
メモリアレイＭＡａ〜ＭＡｄそれぞれに対応してデータ
バスを配置する場合、データバスの占有面積が増加す
る。特に、語構成が×１６ビットまたは×３２ビットな
どと大きくなった場合、バスの占有面積が増大する。ま
た、セレクタ／ドライバ９１５により、語構成に応じて
バスの接続を切換える場合、この接続を切換えるための
トランスファーゲートにおいて信号伝播遅延が生じ、高
速で信号を伝達することができなくなるという問題が生
じる。特に、語構成が、×１６および×３２ビットの間
で切換える場合、このセレクタ／ドライバのトランスフ
ァーゲートの数が多くなり、占有面積が増大する。特
に、語構成が、×４、×８および×１６のいずれかに設
定されるという、選択可能な語構成の数が増加した場
合、このセレクタ／ドライバは、３２ビットから１６ビ
ットの選択、１６ビットから８ビットの選択、および８
ビットから×４ビットの選択という３段階の選択動作を
行なう必要があり、このセレクタ／ドライバの占有面積
が増加し、また応じて信号伝播遅延も増加し、高速でデ
ータの読出を行なうことができなくなる。
【００１４】このセレクタ／ドライバは、同様、データ
書込経路に対しても設けられており、高速でデータを選
択メモリセルへ伝達することができなくという問題が生
じる。
【００１５】また、クロック同期型半導体記憶装置にお
いては、いわゆるＣＡＳレイテンシと呼ばれる動作パラ
メータが存在する。これは、アクセスコマンド（データ
読出を指示するリードコマンドまたはデータ書込を指示
するライトコマンド）が与えられてから、実際にメモリ
セルにデータが書込まれるかまたは外部にデータが読出
されるまでに必要とされるクロック信号のサイクル数で
ある。内部では、このＣＡＳレイテンシに併せて、回路
が駆動される。したがって、この図５９に示す場合、セ
レクタ／ドライバに対するアドレス信号ＣＡは、このＣ
ＡＳレイテンシに応じて活性化タイミングを変更する必
要がある。したがって、このアドレス信号ＣＡの確定タ
イミングと、プリアンプ６２５−０〜９２５−３の出力
データの確定タイミングのずれが生じ、タイミングマー
ジンを考慮する必要があり、高速のデータ読出を行なう
ことができなくなる。これは、またデータ書込において
も同様である。
【００１６】それゆえ、この発明の目的は、簡易な回路
構成で、高速で書込／読出時内部データを転送すること
のできる半導体記憶装置を提供することである。
【００１７】この発明の他の目的は、語構成にかかわら
ず、高速で内部データの転送を行なうことのできる半導
体記憶装置を提供することである。
【００１８】この発明のさらに他の目的は、低占有面積
で高速でかつ安定に内部データを転送することのできる
クロック同期型半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のパッドと、各々が複数のメモリセルを
有する複数のメモリアレイと、複数のパッド各々に対応
して設けられかつ各々が複数のメモリアレイに共通に設
けられる複数のデータバスと、複数のメモリアレイ各々
において、複数のデータバスに対応して配置され、対応
のメモリアレイからのデータを対応のデータバスに伝達
するための複数のリードデータドライバとを備える。各
メモリアレイにおいて、同じデータバスをドライブする
リードデータドライバと、互いに異なるデータバスをド
ライブするリードデータドライバとが設けられる。
【００２０】請求項２に係る半導体記憶装置は、請求項
１の装置が、さらに、複数のパッドのうち使用されるパ
ッドの数を示す語構成情報に従って、複数のリードデー
タドライバのうちの使用されるリードデータドライバを
動作可能状態に設定する制御手段を備える。複数のデー
タバスには、動作可能状態に設定されたリードデータド
ライバからのデータが伝達される。
【００２１】請求項３に係る半導体記憶装置は、請求項
１の装置が、さらに、複数のパッド近傍に複数のデータ
バス各々に対応して配置され、対応のデータバスのデー
タを対応のパッドに伝達するための出力回路を含む。
【００２２】請求項４に係る半導体記憶装置は、請求項
１の装置が、複数のメモリアレイ各々においてリードデ
ータドライバそれぞれに対応して配置され、対応のデー
タバスのデータを対応のメモリアレイの選択メモリセル
へ伝達するための複数のライトデータドライバを含む。
【００２３】請求項５に係る半導体記憶装置は、請求項
４の装置が、さらに、複数のパッドのうちの使用される
パッドの数を指定する語構成情報に従って、複数のライ
トデータドライバを選択的に動作可能状態に設定する手
段を備える。
【００２４】請求項６に係る半導体記憶装置は、請求項
４の装置が、さらに、複数のパッド近傍にデータバスに
対応して配置され、各々が対応のパッドからのデータを
対応のデータバスに伝達するための複数の入力回路を含
む。
【００２５】請求項７に係る半導体記憶装置は、請求項
１の複数のメモリアレイが複数のバンクを構成する。
【００２６】請求項８に係る半導体記憶装置は、データ
バスと、複数のメモリセルを有するメモリアレイと、メ
モリアレイの選択メモリセルから読出されたデータを増
幅するためのプリアンプと、このプリアンプの出力デー
タに従ってデータバスをドライブするためのリードデー
タドライバと、クロック信号に同期して、マスク指示信
号を取込み、該マスク指示信号のデータ出力マスク指示
に応答してリードデータドライバを非活性化するマスク
制御手段を備える。
【００２７】請求項９に係る半導体記憶装置は、請求項
８の装置が、さらに、プリアンプの出力データをクロッ
ク信号の０以上の所定数のサイクル期間遅延してリード
データドライバへ与えるシフト回路を備える。
【００２８】請求項１０に係る半導体記憶装置は、請求
項８の装置が、さらに、データバスに対応して設けられ
るパッドと、データバスのデータに従って読出データを
生成してパッドへ伝達する出力回路を備える。
【００２９】請求項１１に係る半導体記憶装置は、請求
項８の装置が、さらに、データバスに結合され、データ
書込時、このデータバスのデータに従って書込データを
生成してメモリアレイの選択メモリセルへ伝達するライ
トデータドライバを備える。マスク制御手段が、マスク
指示信号に応答してライトデータドライバを非活性化す
る。
【００３０】請求項１２に係る半導体記憶装置は、請求
項１１のマスク制御手段が、クロック信号のマスク指示
が与えられたサイクルにおいてリードデータドライバま
たはライトデータドライバを非活性化する手段を含む。
【００３１】請求項１３に係る半導体記憶装置は、複数
のメモリセルを有しかつ複数のブロックに分割されるメ
モリセルアレイと、複数のブロック各々に対応して配置
され、活性化時、対応のブロックから読出されたデータ
を増幅するための複数のプリアンプを備える。これら複
数のプリアンプの各々は３値データを出力する。
【００３２】請求項１３に係る半導体記憶装置は、さら
に、複数のブロックに共通に設けられるデータバスと、
複数のプリアンプ各々に対応して設けられ、データ読出
時、クロック信号に同期して活性化され、各々が対応の
プリアンプの出力データに従ってデータバスを駆動する
複数のリードデータドライバと、メモリセルアレイのブ
ロックを指定するブロック指定信号とデータ読出時クロ
ック信号に同期して活性化されるプリアンプ活性化信号
とに応答して複数のプリアンプを選択的に活性化するプ
リアンプ活性化手段を備える。リードデータドライバの
各々は、対応のプリアンプが非活性状態のときに出力す
るデータに従って出力ハイインピーダンス状態となる。
【００３３】請求項１４に係る半導体記憶装置は、請求
項１３の装置が、さらに、複数のプリアンプ各々に対応
して設けられ、対応のプリアンプからの３値出力データ
をクロック信号の０以上の所定サイクル期間シフトして
対応のリードデータドライバへ与える複数のシフト回路
をさらに備える。
【００３４】請求項１５に係る半導体記憶装置は、請求
項１３の複数のプリアンプの各々が、活性化時メモリセ
ルデータを差動増幅して１対の出力ノードへ伝達する増
幅回路と、非活性化時、１対の出力ノードを第１の電位
にプリチャージするプリチャージ回路と、１対の出力ノ
ードに結合され、この１対の出力ノードのうち第１電位
に近いノードを第１の電圧レベルへ駆動する交差結合さ
れたトランジスタ対とを備える。
【００３５】請求項１６に係る半導体記憶装置は、請求
項１４の複数のシフト回路の各々が、プリアンプ活性化
信号に応答して対応のプリアンプの出力データを取込み
ラッチする第１のラッチ段と、リードデータドライバの
非活性化に応答してこの第１のラッチ段の出力データを
取込みラッチする第２のラッチ段とを含む。
【００３６】請求項１７に係る半導体記憶装置は、相補
データを伝達するための相補データバスと、データ読出
動作時、クロック信号に同期してこの相補データバスを
所定電位にイコライズするイコライズ回路と、活性化時
相補データバスのデータを増幅するリードアンプと、読
出指示に応答してクロック信号に同期して活性化される
リードディテクト信号とこのクロック信号に同期した読
出クロック信号に従ってリードアンプを活性化するリー
ド制御手段と、リードアンプの増幅データを読出クロッ
ク信号に従って取込んで出力する出力回路を備える。
【００３７】請求項１８に係る半導体記憶装置は、請求
項１７のリードアンプが、活性化時与えられたデータを
増幅するリードアンプ回路と、相補データバスのデータ
をリードアンプ回路へ伝達するための転送ゲートとを備
える。この転送ゲートは、リードディテクト信号と読出
クロック信号とに応答して選択的に導通する。
【００３８】請求項１９に係る半導体記憶装置は、請求
項１８の転送ゲートが、イコライズ回路の非活性化前に
導通状態へ駆動される。
【００３９】請求項２０に係る半導体記憶装置は、請求
項１７のリードアンプが、読出クロック信号の活性化と
リードディテクト信号の非活性化のうちの早い方のタイ
ミングに従って活性化される。
【００４０】請求項２１に係る半導体記憶装置は、請求
項１７の装置が、さらに、マスク指示に応答して、リー
ドアンプを非活性化しかつリードアンプの出力ノードを
所定電位にイコライズする手段を備える。
【００４１】請求項２２に係る半導体記憶装置は、クロ
ック信号に同期して、与えられたデータを取込み相補内
部データを生成してデータバスに伝達するデータ入力回
路と、活性化時データバスの差動データを増幅するライ
トアンプと、このライトアンプの出力データを選択メモ
リセルに伝達するライトドライバとを備える。
【００４２】請求項２３に係る半導体記憶装置は、請求
項２２の装置が、さらに、データ書込時、クロック信号
の各サイクルごとにデータバスを所定電位にイコライズ
するイコライズ回路をそなえる。
【００４３】請求項２４に係る半導体記憶装置は、請求
項２２のデータバスが、複数のパッド各々に対応して設
けられる複数のバス線対を含む。
【００４４】この請求項２４に係る半導体記憶装置は、
さらに、複数のパッドのうち使用されるパッドの数を示
す語構成情報に従って、複数のバス線対の１つをライト
アンプに接続するバス選択ゲートと、このバス選択ゲー
トとライトアンプとの間にバス選択ゲートと直列に接続
され、ライトアンプの増幅動作時、このライトアンプと
バス選択ゲートとを切離すセンスゲートを備える。
【００４５】請求項２５に係る半導体記憶装置は、請求
項２２の装置が、さらに、語構成情報に従って選択的に
動作可能状態に設定され、動作可能時、書込指示に応答
して活性化されデータ入力回路の出力データに従ってデ
ータバスを３値データのいずれかに駆動する３値ライト
データコントロールドライバを備える。
【００４６】請求項２６に係る半導体記憶装置は、請求
項２２の装置が、さらに、データマスク指示に応答して
ライトアンプを非活性化する手段を備える。
【００４７】請求項２７に係る半導体記憶装置は、請求
項２４の装置が、さらに、データ読出時、データバスへ
読出データを伝達するリードデータドライバと、データ
読出時、バス選択ゲートを非導通状態に設定する回路と
を含む。
【００４８】請求項２８に係る半導体記憶装置は、請求
項１８の装置が、マルチビットテストモード時、データ
バスのバス線のデータの論理が同じであるか否かを判別
し、該判定結果を示す相補信号を生成する判定回路と、
転送ゲートと並列に設けられ、マルチビットテストモー
ド時、この判定回路の相補信号をリードアンプへ伝達す
る第２の転送ゲートを備える。
【００４９】請求項２９に係る半導体記憶装置は、請求
項２８のデータバスには、複数のリードデータドライバ
が共通に結合され、これら複数のリードデータドライバ
の各々は、非活性化時、出力ハイインピーダンス状態と
なり、かつ活性化時読出されたデータに従ってこのデー
タバスを駆動し、かつさらに、マルチビットテストモー
ド時、読出されたデータに従ってデータバスのイコライ
ズ電圧と異なる電圧レベルへデータバスを駆動するドラ
イブ素子が動作可能状態とされ、かつイコライズ電圧と
同じ電圧レベルへドライブするドライブ素子が動作不能
状態に設定される。
【００５０】請求項３０に係る半導体記憶装置は、複数
のパッドと、各々が複数のメモリアレイに共通にかつこ
れら複数のパッドに対応して設けられ、かつ各々がバス
線対を有する複数のデータバスとを備える。複数のデー
タバスは、対応のパッドへのまたはからのデータを転送
する。これら複数のデータバスのバス線対は、間に別の
パッドに対応するデータバスのバス線が配置され、かつ
各バス線対のバス線の位置が交換されるツイスト構造を
有する。
【００５１】請求項３１に係る半導体記憶装置は、複数
のパッド、少なくとも、第１の複数のパッドが使用され
る第１の語構成と、第２の複数のパッドが使用される第
２の語構成のいずれかに従って使用される。複数のデー
タバスは、第１の語構成時に使用されるパッドに対応す
るデータバスと第１および第２の語構成において使用さ
れるパッドに対応するデータバスとが組をなして配設さ
れる。各組内において互いに異なるパッドに対応するデ
ータバスのバス線が交互に配置される。
【００５２】請求項３２に係る半導体記憶装置は、請求
項３０の装置が、さらに、第１の複数が、第２の複数よ
りも小さくされているとき、第２の語構成に用いられか
つ第１の語構成時非使用となるパッドに対応するデータ
バスを第１の語構成時所定電位に固定する手段を備え
る。
【００５３】請求項３３に係る半導体記憶装置は、請求
項３０の装置が、さらに、複数のメモリセルのテストを
同時に行なうマルチビットテストモード時、第１の語構
成時に使用されるパッドに対応するデータバスへマルチ
ビットテストモードデータが伝達され、かつこれらのデ
ータバスと異なるデータバスを所定電位に設定する手段
を含む。
【００５４】請求項３４に係る半導体記憶装置は、請求
項３０の各組が、互いに近接して配置されるパッドに対
応して配置されるデータバスを含む。
【００５５】請求項３５に係る半導体記憶装置は、複数
のメモリセルを有しかつ複数の行ブロックに分割される
メモリアレイを含む。複数の行ブロックはは、少なくと
も２つのグローバルブロックに分割される。
【００５６】この請求項３５に係る半導体記憶装置は、
さらに、各行ブロックに対応して配置され、対応の行ブ
ロックとデータの授受を行なう複数のローカルデータバ
スと、複数の行ブロックに共通に配設される複数のグロ
ーバルデータバスとを備える。これらグローバルブロッ
クの一方側端部に配設される行ブロックに対するローカ
ルデータバスとグローバルデータバスの接続態様が、該
グローバルバンクの他の行ブロックのローカルデータバ
スとグローバルデータバスとの接続態様とは異なりかつ
少なくとも２つのグローバルブロック各々において行ブ
ロックが同時に活性化される。
【００５７】この請求項３５に係る半導体記憶装置は、
さらに、複数のパッドと、これら複数のパッド各々に対
応して設けられる複数のデータバスと、複数のグローバ
ルデータバス各々に対して設けられる複数のリードデー
タドライバを含む。１つのグローバルデータバスに対し
ては、互いに異なるデータバスに対応して設けられる複
数のリードデータドライバが設けられる。
【００５８】請求項３５に係る半導体記憶装置はさら
に、複数のパッドのうち使用されるパッドの数を示す語
構成情報とメモリアレイの選択行ブロックを指定する行
ブロック指定信号とに従って複数のリードデータドライ
バを選択的に能動化して複数のグローバルデータバスと
複数のデータバスとの対応関係を決定する制御手段を備
える。
【００５９】請求項３６に係る半導体記憶装置は、請求
項３５の行ブロック指定信号は、選択行ブロックがグロ
ーバルブロックの一方側端部の行ブロックであるか否か
を特定する。
【００６０】請求項３７に係る半導体記憶装置は、請求
項３５の装置において、語構成情報が複数のパッドすべ
てを使用することを示すとき、行ブロック指定信号は無
視してリードデータドライバの能動／不能動を制御す
る。
【００６１】請求項３８に係る半導体記憶装置は、複数
のグローバルデータバス各々において、複数のデータバ
スのうち予め定められたデータバスに対してリードデー
タドライバが設けられる。
【００６２】それぞれが複数のパッド各々に対応する複
数のデータバスを設けかつこれら複数のデータバスを複
数のメモリアレイに共通に配設することにより、語構成
切換のためにバスの接続経路を切換えることが不要とな
り、バスセレクタを設ける必要がなく、バス占有面積を
低減することができ、かつ高速でデータ信号を伝達する
ことができる。
【００６３】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１は、各々が行列状に配列される複数のメモリセルを有
するメモリアレイ２ａ〜２ｄと、メモリアレイ２ａ〜２
ｄ各々に設けられる対応のメモリアレイのメモリセルの
データの書込／読出を行なうコラムローカル回路３ａ〜
３ｄを、データを入出力するためのパッドＰＰＤ０およ
びＰＰＤ１と、これらのパッドＰＰＤ０およびＰＰＤ１
に対し１対１の関係で対応して設けられるデータバスＤ
Ｂ０およびＤＢ１を含む。データバスＤＢ０およびＤＢ
１は、連続するたとえば低抵抗のアルミニウム配線で形
成され、メモリアレイ２ａ〜２ｄに共通に配設される。
データバスＤＢ０およびＤＢ１には、語構成に応じて接
続経路を切換えるためのバスセレクタ／ドライバは設け
られていない。パッドＰＰＤ０およびＰＰＤ１を介して
装置外部との間でデータビットの入出力が行なわれる。
この半導体記憶装置１は、×２ビット構成および×１ビ
ット構成の語構成のいずれかで動作可能である。この語
構成の設定は、たとえば特定のボンディングパッドを所
定の電圧レベルに設定することにより指定される。
【００６４】メモリアレイ２ａ〜２ｄの各々は、互いに
独立に選択状態へ駆動することができ、メモリアレイ２
ａ〜２ｄは、それぞれバンク♯０〜バンク♯３を構成す
る。メモリアレイ２ａ〜２ｄにおいては、それぞれ、パ
ッドＰＰＤ０およびＰＰＤ１に対応するアレイＩＯ線Ａ
ＩＯ０およびＡＩＯ１が配置される。×２ビット構成の
ときには、これらのアレイＩＯ線ＡＩＯ０およびＡＩＯ
１に、データがそれぞれ伝達される。×１ビット構成の
ときには、これらのアレイＩＯ線ＡＩＯ０およびＡＩＯ
１のうち一方に、読出されるべきデータが出力される。
この選択態様については後に詳細に説明する。単に、こ
こでは、メモリアレイ２ａ〜２ｄにおいては、語構成に
かかわらず、同時に複数個のメモリセルが選択されるこ
とのみを述べる。
【００６５】メモリアレイ２ａ〜２ｄそれぞれにおい
て、アレイＩＯ線ＡＩＯ０は、それぞれ、リードデータ
ドライバ４ａａ、４ｂａ、４ｃａおよび４ｄａを介して
データバスＤＢ０に結合される。一方、メモリアレイ２
ａ〜２ｄそれぞれにおいて、アレイＩＯ線ＡＩＯ１は、
コラムローカル回路内に設けられる２つのリードデータ
ドライバを介してデータバスＤＢ０およびＤＢ１に結合
される。すなわち、メモリアレイ２ａにおいては、アレ
イＩＯ線ＡＩＯ１は、リードデータドライバ４ａｂおよ
び４ａｃを介してデータバスＤＢ０およびＤＢ１にそれ
ぞれ結合される。メモリアレイ２ｂにおいては、アレイ
ＩＯ線ＡＩＯ１は、リードデータドライバ４ｂｂおよび
４ｂｃを介してデータバスＤＢ０およびＤＢ１にそれぞ
れ結合される。メモリアレイ２ｃにおいては、アレイＩ
Ｏ線ＡＩＯ１は、リードデータドライバ４ｃｂおよび４
ｃｃを介してデータバスＤＢ０およびＤＢ１に結合され
る。メモリアレイ２ｄにおいては、アレイＩＯ線ＡＩＯ
１は、リードデータドライバ４ｄｂおよび４ｄｃを介し
てデータバスＤＢ０およびＤＢ１にそれぞれ結合され
る。
【００６６】語構成に応じて、リードデータドライバ４
ａｂ、４ｂｂ、４ｃｂ、および４ｄｂの組とリードデー
タドライバ４ａｃ、４ｂｃ、４ｃｃ、４ｄｃの組の一方
が動作可能状態に設定される。×１ビット構成のときに
は、データバスＤＢ０を介して１ビットデータが転送さ
れる。この場合、パッドＰＰＤ０が用いられ、パッドＰ
ＰＤ１が使用されない。これらのパッドＰＰＤ０および
ＰＰＤ１に近接して、出力制御回路５ａおよび５ｂがそ
れぞれ配置される。これらの出力制御回路５ａおよび５
ｂは、データバスＤＢ０およびＤＢ１を介して転送され
るデータを増幅して対応のパッドＰＰＤ０およびＰＰＤ
１へ出力する。
【００６７】図２は、図１に示す半導体記憶装置の×１
ビット構成時におけるリードデータドライバの配置を示
す図である。図２において、×１ビット構成において
は、リードデータドライバ４ａｂ、４ｂｂ、４ｃｂおよ
び４ｄｂが動作可能状態に設定され、メモリアレイ２ａ
〜２ｄそれぞれのアレイＩＯ線ＡＩＯ０およびＡＩＯ１
が、データバスＤＢ０に結合される。メモリアレイ２ａ
〜２ｄそれぞれにおいて、２つのリードデータドライバ
のうちいずれが選択されるかは、コラムアドレス信号の
１ビットを用いて決定される。したがって、たとえばメ
モリ２ａがアクセスされるとき、リードデータドライバ
４ａａおよび４ａｂの一方が、アドレス信号に従って選
択されて、データバスＤＢ０にデータを出力する。この
場合、後に説明するが、アドレス信号が、リードデータ
ドライバ４ａａ〜４ｂｂに与えられず、前段のたとえば
プリアンプアドレス信号ビットに従った選択的な活性化
が行なわれ、その読出データに従ってリードデータドラ
イバが、出力ハイインピーダンス状態に設定されてもよ
い。これにより、パッドＰＰＤ０を介して１ビットのデ
ータの入出力を行なうことができる。
【００６８】図３は、この半導体記憶装置１の×２ビッ
ト構成時におけるリードデータドライバの配置を示す図
である。図３において、メモリアレイ２ａ〜２ｄにおい
ては、リードデータドライバ４ａｃ、４ｂｃ、４ｃｃ、
および４ｄｃが動作可能状態に設定される。したがって
この図３に示す配置においては、メモリアレイ２ａ〜２
ｄのアレイＩＯ線ＡＩＯ０およびＡＩＯ１がそれぞれ、
データバスＤＢ０およびＤＢ１に対応し、２ビットのデ
ータを読出すことができる。
【００６９】したがって、単にリードデータドライバを
語構成に応じて選択的に動作可能状態に設定し、アレイ
ＩＯ線とデータバスとの対応関係を変更しているため、
データバスの接続経路を変更するためのセレクタは不要
となり、高速のデータ転送を実現することができる。
【００７０】図４は、１つのメモリアレイに対する構成
をより具体的に示す図である。図４においては、アレイ
ＩＯ線ＡＩＯ１に対応する部分の構成を示す。メモリア
レイ２は、複数の列ブロックＣ♯０〜Ｃ♯ｎに分割され
る。これらの列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対
し、選択信号ＳＥＬ０の活性化時動作可能状態に設定さ
れるリードデータドライバ４ｘ０〜４ｘｎと選択信号Ｓ
ＥＬ１の活性化時動作可能状態に設定されるリードデー
タドライバ４ｙ０〜４ｙｎが設けられる。リードデータ
ドライバ４ｘ０〜４ｘｎは、それぞれの出力が共通にデ
ータバスＤＢ０に接続され、リードデータドライバ４ｙ
０〜４ｙｎは、それぞれの出力が共通にデータバスＤＢ
１に接続される。リードデータドライバ４ｘ０および４
ｙ０は、ブロック選択信号ＢＳ０の活性化時活性化され
て、列ブロックＣ♯０から読出されたデータを増幅す
る。リードデータドライバ４ｘ１および４ｙ１は、ブロ
ック選択信号ＢＳ１の活性化時活性化される。また、リ
ードデータドライバ４ｘｎおよび４ｙｎは、ブロック選
択信号ＢＳｎの活性化時作動状態とされる。これらのブ
ロック選択信号ＢＳ０〜ＢＳｎは、それぞれ列ブロック
Ｃ♯０〜Ｃ♯ｎが選択されたことを示す。これらのリー
ドデータドライバ４ｘ０〜４ｘｎおよび４ｙ０〜４ｙｎ
は、非活性化時出力ハイインピーダンス状態に設定され
る。選択信号ＳＥＬ（ＳＥＬ０，ＳＥＬ１）およびブロ
ック選択信号ＢＳ（ＢＳ０〜ＢＳｎ）がともに活性状態
のとき、対応のリードデータドライバが活性化されて、
対応の列ブロックから読出されたデータをデータバスＤ
Ｂ０またはＤＢ１へ伝達する。
【００７１】列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対し
リードデータドライバを設けることにより、各列ブロッ
クからデータバスＤＢ０またはＤＢ１までの信号伝達時
間が同じとなり、タイミングマージンを考慮する必要が
なく、高速でデータ読出を行なうことができる。
【００７２】ブロック選択信号ＢＳ０〜ＢＳｎは、列ア
ドレス信号の下位ビットをデコードすることにより生成
される。
【００７３】図５は、選択信号発生部の構成の一例を示
す図である。図５において、特定のパッドＰＡＤに接続
されるノードＮＤと接地ノードの間に接続される高抵抗
の抵抗素子Ｒｚと、ノードＮＤの信号を反転するインバ
ータＩＶ０と、インバータＩＶ０の出力信号を反転する
インバータＩＶ１が設けられる。インバータＩＶ０から
選択信号ＳＥＬ０が出力され、インバータＩＶ１から選
択信号ＳＥＬ１が出力される。パッドＰＡＤは、ボンデ
ィングワイヤＢＷを介して選択的に電源電圧Ｖｃｃを伝
達するフレームリードＦＬに接続される。ボンディング
ワイヤＢＷによりパッドＰＡＤとフレームリードＦＬと
が接続されるとき、ノードＮＤは、電源電圧Ｖｃｃレベ
ルとなり、選択信号ＳＥＬ０がＬレベル、選択信号ＳＥ
Ｌ１がＨレベルとなり、データバスＤＢ１の接続が指定
される。一方、パッドＰＡＤに対しボンディングワイヤ
ＢＷが設けられないかまたは、パッドＰＤが接地電圧レ
ベルに設定されるとき（近傍に接地パッドが存在する場
合）、ノードＮＤは、接地電圧レベルとなり、選択信号
ＳＥＬ０がＨレベル、選択信号ＳＥＬ１がＬレベルとな
り、データバスＤＢ０への接続が指定される。
【００７４】なお、ブロック選択信号ＢＳ０〜ＢＳｎ生
成時において、×２ビット構成と×１ビット構成で切換
える場合、ブロック選択用のアドレス信号の最下位ビッ
トが、×１ビット構成時活性化される選択信号ＳＥＬ０
に従って縮退状態（相補のビットがともに選択状態）に
設定される。これにより、×２ビット構成時、２つの列
ブロックからのデータが並列に出力され、×１ビット構
成時においては、１つの列ブロックからのデータが、デ
ータバスＤＢ０に出力される。
【００７５】なお、図４に示す構成においては、列ブロ
ックＣ♯０〜Ｃ♯ｎが、それぞれ隣接する列で構成され
るように示される。しかしながら、これらの列ブロック
Ｃ♯０〜Ｃ♯ｎは、メモリアレイ２内において、分散配
置される列構成されてもよい。すなわち、隣接する列が
異なる列ブロックに含まれる構成であってもよい。
【００７６】また、図４に示す構成においては、列ブロ
ックＣ♯０〜Ｃ♯ｎそれぞれに対してリードデータドラ
イバの組が配置されている。しかしながら、列ブロック
Ｃ♯０〜Ｃ♯ｎそれぞれに対しプリアンプを設け、これ
らの列ブロックＣ♯０〜Ｃ♯ｎのプリアンプの出力が共
通にリードデータドライバの組に結合される構成であっ
てもよい。プリアンプが非選択時出力インピーダンス状
態に設定される構成が用いられればよい。
【００７７】［変更例］図６は、この発明の実施の形態
１の変更例の構成を概略的に示す図である。図６におい
ても、×１ビット構成および×２ビット構成の間で語構
成を切換えることのできる半導体記憶装置が示される。
この図６に示す半導体記憶装置においては、リードデー
タドライバに代えて、データの書込および読出を行なう
ためのデータバスコントロール回路が配置される。すな
わちメモリアレイ２ａにおいては、データバスコントロ
ール回路６ａａがアレイＩＯ線ＡＩＯ０に対して配置さ
れ、またデータバスコントロール回路６ａｂおよび６ａ
ｃがアレイＩＯ線ＡＩＯ１に対して設けられる。メモリ
アレイ２ｂにおいては、アレイＩＯ線ＡＩＯ０に対し
て、データバスコントロール回路６ｂａが配置され、ア
レイＩＯ線ＡＩＯ１に対してデータバスコントロール回
路６ｂｂおよび６ｂｃが配置される。メモリアレイ２ｃ
においては、アレイＩＯ線ＡＩＯ０に対してデータバス
コントロール回路６ｃａが配置され、アレイＩＯ線ＡＩ
Ｏ１に対してデータバスコントロール回路６ｃｂおよび
６ｃｃが配置される。メモリアレイ２ｄにおいてはアレ
イＩＯ線ＡＩＯ０に対してデータバスコントロール回路
６ｄａが配置され、アレイＩＯ線ＡＩＯ１に対してデー
タバスコントロール回路６ｄｂおよび６ｄｃが配置され
る。
【００７８】またパッドＰＰＤ０およびＰＰＤ１に近接
して、データの入出力を行なうための入出力制御回路７
ａおよび７ｂが配置される。
【００７９】この図６に示す構成においては、データバ
スＤＢ０およびＤＢ１は、書込データおよび読出データ
両者を伝達する。他の構成は、図１に示す構成と同じで
ある。したがってこの図６に示す構成においては、書込
データおよび読出データをともに高速で伝達することが
でき、またデータバスＤＢ０およびＤＢ１がともに書込
データおよび読出データを伝達するために用いられてお
り、書込データを伝達するデータバスおよび読出データ
を伝達するデータバスそれぞれを別々に設ける構成に比
べてバス占有面積を大幅に低減することができる（各バ
スそれぞれに、経路切換のためのセレクタが不要となる
ため）。
【００８０】データバスコントロール回路６ａａ、６ｂ
ａ、６ｃａおよび６ｄａは、語構成にかかわらず、常
時、動作可能状態に設定される。選択バンク（メモリア
レイ）に対するデータバスコントロール回路が活性化さ
れる。一方、データバスコントロール回路６ａｂ、６ｂ
ｂ、６ｃｂ、および６ｄｂの組とデータバスコントロー
ル回路６ａｃ、６ｂｃ、６ｃｃ、および６ｄｃの組の一
方が選択信号に従って動作可能状態に設定される。
【００８１】図７は、図６に示す１つのメモリアレイ
（バンク）に対するデータバスコントロール回路の構成
を概略的に示す図である。図７において、アレイＩＯ線
ＡＩＯ０に対してデータバスコントロール回路６ｉａ
（ｉ＝ａ〜ｄ）が設けられ、アレイＩＯ線ＡＩＯ１に対
して、データバスコントロール回路６ｉｃおよび６ｉｂ
が設けられる。データバスコントロール回路６ｉａは、
電源電圧Ｖｃｃを選択信号として受けて、常時動作可能
状態に設定され、読出データＲＤ０をデータバスＤＢ０
に伝達しかつデータバスＤＢ０上のデータから書込デー
タＷＤ０を生成する。
【００８２】データバスコントロール回路６ｉｂは、選
択信号ＳＥＬ０の活性化時動作可能状態に設定され、デ
ータバスＤＢ０とアレイＩＯ線ＡＩＯ１の間で読出デー
タＲＤ１および書込データＷＤ１の授受を行なう。デー
タバスコントロール回路６ｉｃは、選択信号ＳＥＬ１の
活性化時動作可能状態に設定され、アレイＩＯ線ＡＩＯ
１とデータバスＤＢ１の間で読出データＲＤ１および書
込データＷＤ１の授受を行なう。したがって、この書込
／読出時において、アレイＩＯ線ＡＩＯ１が語構成に応
じてデータバスＤＢ０またはＤＢ１に選択的に結合され
る。
【００８３】このデータバスコントロール回路６ｉａ、
６ｉｂおよび６ｉｃは、先の図４に示すように、メモリ
アレイの列ブロックそれぞれに対応して配置される。
【００８４】図８は、図７に示すデータバスコントロー
ル回路の具体的構成の一例を示す図である。データバス
コントロール回路６ｉａ〜６ｉｂは、同じ構成を備える
ため、図８においては、１つのデータバスコントロール
回路６を代表的に示す。データバスコントロール回路６
は、相補読出データＲＤおよび／ＲＤに従ってデータバ
スＤＢを駆動するリードデータドライバ４と、データバ
スＤＢからのデータに従って内部書込データＷＤを生成
するライトデータドライバ８を含む。データバスＤＢ
は、相補なバス線ＤＢＢおよび／ＤＢＢを含む。
【００８５】リードデータドライバ４は、リードデータ
ドライバ活性化信号ＲＤＲＶｊと、選択信号ＳＥＬを受
けるＡＮＤ回路Ｇ１と、読出データＲＤとＡＮＤ回路Ｇ
１の出力信号を受けるＮＡＮＤ回路Ｇ２と、ＡＮＤ回路
Ｇ１の出力信号と補の読出データ／ＲＤを受けるＮＡＮ
Ｄ回路Ｇ３と、ＮＡＮＤ回路Ｇ３の出力信号を受けるイ
ンバータＧ４と、ＮＡＮＤ回路Ｇ２の出力信号を受ける
インバータＧ５と、ＮＡＮＤ回路Ｇ２の出力信号がＬレ
ベルのとき導通し、出力ノードＤＬを電源電圧Ｖｃｃレ
ベルに駆動するｐチャネルＭＯＳトランジスタＱＴ１
と、インバータＧ４の出力信号がＨレベルのとき導通
し、出力ノードＤＬを接地電圧レベルに駆動するｎチャ
ネルＭＯＳトランジスタＱＴ２と、ＮＡＮＤ回路Ｇ３の
出力信号がＬレベルのとき導通し、出力ノード／ＤＬを
電源電圧Ｖｃｃレベルに駆動するｐチャネルＭＯＳトラ
ンジスタＱＴ３と、インバータＧ５の出力信号がＨレベ
ルのとき導通し、出力ノード／ＤＬを接地電圧レベルに
駆動するｎチャネルＭＯＳトランジスタＱＴ４を含む。
【００８６】出力ノードＤＬおよび／ＤＬが、データバ
ス線ＤＢＢおよび／ＤＢＢにそれぞれ接続される。選択
信号ＳＥＬは、語構成に応じて選択的にＨレベルまたは
Ｌレベルに設定され、図７に示す選択信号ＳＥＬ１また
はＳＥＬ０または電源電圧Ｖｃｃに対応する。
【００８７】ライトデータドライバ８は、ライトデータ
ドライバ活性化信号ＷＤＥｊと選択信号ＳＥＬと出力ノ
ードＤＬの信号とを受けるＮＡＮＤ回路Ｇ６と、選択信
号ＳＥＬとライトデータドライバ活性化信号ＷＤＥｊと
ノード／ＤＬの信号とを受けるＮＡＮＤ回路Ｇ７と、Ｎ
ＡＮＤ回路Ｇ６の出力信号を受けるＮＡＮＤ回路Ｇ８
と、ＮＡＮＤ回路Ｇ７の出力信号を受けるＮＡＮＤ回路
Ｇ９を含む。ＮＡＮＤ回路Ｇ８の出力信号は、ＮＡＮＤ
回路Ｇ９の入力部へ与えられ、またＮＡＮＤ回路Ｇ９の
出力信号が、ＮＡＮＤ回路Ｇ８の入力部へ与えられる。
これらのＮＡＮＤ回路Ｇ８およびＧ９は、フリップフロ
ップを構成する。ＮＡＮＤ回路Ｇ８から書込データＷＤ
が生成される。書込データＷＤが、相補信号の形をとっ
ていないが、アレイＩＯ線が、共通に設けられている場
合、この書込データＷＤも、相補データとされる。また
これに代えて、メモリアレイ内に設けられるライトドラ
イバが、この書込データＷＤから相補データを生成して
選択メモリセルへ書込むように構成されてもよい。以
下、図８に示すデータバスコントロール回路８の動作に
ついて説明する。
【００８８】選択信号ＳＥＬがＬレベルのときには、Ａ
ＮＤ回路Ｇ１の出力信号はＬレベルであり、ＮＡＮＤ回
路Ｇ２およびＧ３の出力信号はＨレベルとなる。したが
ってノードＬＲＤおよび／ＬＲＤがＨレベルとなるた
め、ＭＯＳトランジスタＱＴ１〜ＱＴ４がすべて非導通
状態となり、このリードデータドライバ４は、出力ハイ
インピーダンス状態となる。
【００８９】また、ライトデータドライバ８において
も、ＮＡＮＤ回路Ｇ６およびＧ７の出力信号がＨレベル
に固定され、ノードＤＬおよび／ＤＬのデータの出力部
への書込データＷＤとしての伝達が禁止される。
【００９０】選択信号ＳＥＬがＨレベルに設定される
と、ＡＮＤ回路Ｇ１がバッファ回路として動作する。リ
ードデータドライバ４において、リードデータドライバ
活性化信号ＲＤＲＶｊがＨレベルの活性状態となると、
ＡＮＤ回路Ｇ１の出力信号がＨレベルとなり、ＮＡＮＤ
回路Ｇ２およびＧ３がインバータとして動作し、読出デ
ータＲＤおよび／ＲＤを反転する。読出データＲＤがＨ
レベルのときには、ノード／ＬＲＤがＬレベルとなり、
ＭＯＳトランジスタＱＴ１およびＱＴ４が導通し、ノー
ドＤＬがＨレベルおよびノード／ＤＬがＬレベルに駆動
される。逆に、読出データＲＤがＬレベルであり、読出
データ／ＲＤがＨレベルのときには、ノード／ＬＲＤが
Ｈレベルとなり、ノードＬＲＤがＬレベルとなり、ＭＯ
ＳトランジスタＱＴ２およびＱＴ３が導通し、ノードＤ
ＬがＬレベル、ノード／ＤＬがＨレベルとなる。これに
より、リードデータドライバ活性化信号ＲＤＲＶｊの活
性化時、読出データＲＤおよび／ＲＤに従って読出デー
タを生成してデータバス線ＤＢＢおよび／ＤＢＢに伝達
することができる。
【００９１】ライトデータドライバ８において、ライト
データドライバ活性化信号ＷＤＥｊがＨレベルとなる
と、ＮＡＮＤ回路Ｇ６およびＧ７が、インバータとして
動作し、ノードＤＬおよび／ＤＬへデータバスＤＢを介
して伝達されたデータがＮＡＮＤ回路Ｇ８およびＧ９へ
伝達され、かつラッチされる。ノードＤＬがＨレベルの
ときには、ＮＡＮＤ回路Ｇ６の出力信号がＬレベルとな
り、ＮＡＮＤ回路Ｇ８からの書込データＷＤがＨレベル
となる。逆に、ノードＤＬがＬレベルであり、ノード／
ＤＬがＨレベルのときには、ＮＡＮＤ回路Ｇ７の出力信
号がＬレベルとなり、ＮＡＮＤ回路Ｇ６の出力信号がＨ
レベルであるため、ＮＡＮＤ回路Ｇ８からの書込データ
ＷＤは、Ｌレベルとなる。
【００９２】この図８に示すデータバスコントロール回
路６においては、データ読出時、非選択状態時において
出力ハイインピーダンス状態に保持される。したがっ
て、たとえば図７においてデータバスＤＢ０にデータバ
スコントロール回路６ｉａおよび６ｉｂがともに結合さ
れる場合においても、選択されたデータバスコントロー
ル回路６ｉａまたは６ｉｂが正確に読出データをデータ
バスＤＢ０に伝達することができる。また、データ書込
時においては、ライトデータドライバは、非選択時、そ
のデータの受付けが禁止されるため、正確に、選択デー
タバスコントロール回路がデータバス上の書込データに
従って対応のメモリアレイ内のメモリブロックの選択メ
モリセルへデータを伝達することができる。
【００９３】この図８に示すデータバスコントロール回
路は、先の図４に示す構成と同様、対応のメモリアレイ
のメモリ列ブロックそれぞれに対応して配置される。活
性化信号ＲＤＲＶｊおよびＷＤＥｊは、それぞれ選択列
ブロックに対して設けられたデータバスコントロール回
路に対して活性化される。
【００９４】図９は、図８に示す活性化信号の発生部の
構成を概略的に示す図である。図９において、制御回路
は、外部からのクロック信号ｅｘｔＣＬＫを受けて内部
クロック信号ＣＬＫを生成するクロック発生回路２０
と、クロック発生回路２０からの内部クロック信号ＣＬ
Ｋに同期して外部からの制御信号、すなわち、チップセ
レクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、およびラ
イトイネーブル信号／ＷＥを取込み、指定された動作モ
ードを判定して該判定結果を示す信号を出力するコマン
ドデコード回路２１と、コマンドデコード回路２１から
の制御信号に応答して、外部からのアドレス信号ＡＤＤ
を取込み、内部行および列アドレス信号を生成するアド
レス発生回路２２を含む。これらのクロック発生回路２
０、コマンドデコード回路２１およびアドレス発生回路
２２は、バンク♯０〜♯３により共通に利用され、メイ
ン制御回路を構成する。コマンドデコード回路２１は、
内部クロック信号ＣＬＫの立上がりエッジにおける外部
制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥの状
態に従って指定された動作モードを判定する。内部クロ
ック信号ＣＬＫ立上がりエッジにおける外部制御信号／
ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態の組合せ
を、「コマンド」と称す。コマンドデコード回路２１
は、このコマンドをデコードし、そのデコード結果に従
って読出動作指示信号φｒ、書込動作指示信号φｗ等を
生成する。
【００９５】アドレス発生回路２２へ与えられるアドレ
スＡＤＤは、バンクを特定するバンクアドレス、１つの
メモリアレイに含まれる列ブロックを特定するブロック
アドレスを含む。
【００９６】制御回路は、さらに、コマンドデコード回
路２１からの読出動作指示信号φｒの活性化に従って、
読出活性化信号ＲＰを内部クロック信号ＣＬＫの所定サ
イクル期間活性状態に保持するリード制御回路２３と、
コマンドデコード回路２１からの書込動作指示信号φｗ
の活性化に応答して書込活性化信号ＷＰを内部クロック
信号ＣＬＫの所定サイクル期間活性状態に保持するライ
ト制御回路２４と、内部クロック信号ＣＬＫに動作し
て、アドレス発生回路２２から与えられた内部アドレス
のうちブロックアドレスをデコードしてメモリ列ブロッ
クを示す信号を生成するブロックデコーダ２５を含む。
【００９７】リード制御回路２３およびライト制御回路
２４は、それぞれ内部に内部クロック信号ＣＬＫをカウ
ントするカウンタを含み、バースト長期間、活性化信号
ＲＰおよびＷＰを活性化する。ここで、「バースト長」
は、１つのリードコマンドまたはライトコマンドが与え
られたときに、連続的に読出または書込を行なうことの
できるデータの数を示す。
【００９８】制御回路は、さらに、リード制御回路２３
からの読出活性化信号ＲＰを内部クロック信号ＣＬＫに
よりシフトして所定期間遅延するシフタ２６と、ライト
制御回路２４からの書込活性化信号ＷＰの活性化に応答
して内部クロック信号ＣＬＫに同期してライトデータド
ライバ活性化信号ＷＤＥを発生するＷＤＥ発生回路２７
と、ブロックデコーダ２０からのブロック選択信号を内
部クロック信号ＣＬＫに同期してシフトするシフタ２８
と、シフタ２６の出力信号に従ってリードデータドライ
バ活性化信号ＲＤＲＶを発生するＲＤＲＶ発生回路２９
と、ＲＤＲＶ発生回路２９からの活性化信号ＲＤＲＶと
シフタ２８からのブロック選択信号ＢＳｊとを受けてリ
ードデータドライバ活性化信号ＲＤＲＶｊを生成するＡ
ＮＤ回路３０と、シフタ２８からのブロック選択信号Ｂ
ＳｊとＷＤＥ発生回路２０からの活性化信号ＷＤＥとを
受けてライトデータドライバ活性化信号ＷＤＥｊを生成
するＡＮＤ回路３１を含む。
【００９９】リード制御回路２３、ライト制御回路２４
およびブロックデコーダ２５および後段の回路は、ロー
カル制御回路を構成し、アドレス発生回路２２から与え
られるバンクアドレス信号に従って活性化される。ロー
カル制御回路は、各バンクそれぞれに対応して設けられ
る。ＷＤＥ発生回路２７およびＲＤＲＶ発生回路２９
は、それぞれ内部クロック信号ＣＬＫの立上がり応答し
てワンショットのパルスを発生するワンショットパルス
発生回路で構成される。次に、この図９に示す制御回路
の動作を、図１０に示すタイミングチャート図を参照し
て説明する。
【０１００】まず、図１０（Ａ）を用いてデータ読出時
の動作について説明する。図１０（Ａ）においては、外
部からの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、および
／ＷＥは、まとめて、コマンドとして示す。クロックサ
イクル♯ａにおいて、データ読出を指示するリードコマ
ンドが与えられる。このリードコマンドに従ってコマン
ドデコード回路２１からの読出指示信号φｒが所定期間
Ｈレベルの活性状態となり、リード制御回路２３からの
読出活性化信号ＲＰがバースト長期間Ｈレベルの活性状
態に保持される。このリードコマンドに従ってアドレス
発生回路２２からのアドレスがブロックデコーダ２５へ
与えられる。ブロックデコーダ２５は、アドレス発生回
路２２から与えられたブロックアドレス信号をデコード
し、メモリ列ブロックを指定するブロック選択信号ＢＳ
を生成する。このブロックデコーダ２５からのブロック
選択信号は、内部クロック信号ＣＬＫの各クロックサイ
クルごとに変化する。これは、バースト長期間、アドレ
ス発生回路２２は、内部に含まれるカウンタを利用し
て、クロックサイクル♯ａに与えられたアドレス信号を
先頭アドレスとして、順次所定のシーケンスでアドレス
信号を生成するためである。シフタ２６が、このリード
制御回路２からの読出活性化信号ＲＰを内部クロック信
号ＣＬＫに従ってシフトする。このシフタ２６は、（Ｃ
ＡＳレイテンシ−２）クロックサイクル期間のシフト動
作を行なう。図１０（Ａ）において、ＣＡＳレイテンシ
が３の場合の動作が示される。したがってシフタ２６か
らは、クロックサイクル♯ｂにおいてその出力信号がＨ
レベルに立上がり、バースト長期間、すなわち４クロッ
クサイクル期間、シフタ２６の出力信号がＨレベルに駆
動される。ＲＤＲＶ発生回路２９は、このシフタ２６の
出力信号がＨレベルの活性状態のときに能動化され、内
部クロック信号ＣＬＫの立上がり同期して、ワンショッ
トのパルス信号を生成してリードデータドライバ活性化
信号ＲＤＲＶを生成する。
【０１０１】一方、シフタ２８も、ブロックデコーダ２
５からのブロック選択信号を（ＣＡＳレイテンシ−２）
クロックサイクル期間シフトして出力する。したがって
クロックサイクル♯ｂから、順次ブロック選択信号ＢＳ
ｊが確定状態となる。ＡＮＤ回路３０は、ＲＤＲＶ発生
回路２９の出力信号とシフタ２８からのブロック選択信
号とに従って各メモリ列ブロックに対して設けられたリ
ードデータドライバ活性化信号ＲＤＲＶｊを生成する。
したがってクロックサイクル♯ｂからクロックサイクル
♯ｅの期間、ブロック選択信号に従って、リードデータ
ドライバ活性化信号ＲＤＲＶｊが順次所定期間活性状態
へ駆動される。
【０１０２】このリードデータドライバ活性化信号ＲＤ
ＲＶｊを、１クロックサイクル期間リードコマンドが与
えられてから遅延しているのは、選択メモリセルからプ
リアンプを介してデータがリードデータドライバに転送
されるまでに１クロックサイクル期間必要とされるため
である。
【０１０３】次に、図１０（Ｂ）のタイミングチャート
図を参照して、データ書込時の動作について説明する。
クロックサイクル♯ａにおいてライトコマンドが与えら
れる。このライトコマンドに従ってコマンドデコード回
路２１から書込動作指示信号φｗが所定期間Ｈレベルの
活性状態となり、応じてライト制御回路２４からの書込
活性化信号ＷＰがバースト長クロックサイクル期間Ｈレ
ベルの活性状態に保持される。図１０（Ｂ）において
も、バースト長期間は、４クロックサイクル期間の場合
が示される。この書込活性化信号ＷＰの活性化に応答し
て、ＷＤＥ発生回路２７が、内部クロック信号ＣＬＫの
立上がりに応答してワンショットのパルス信号を生成し
てライトデータドライバ活性化信号ＷＤＥを生成する。
ブロックデコーダ２５から、クロックサイクル♯ａから
クロックサイクル♯ｄにおいてそれぞれブロック選択信
号ＢＳが出力される。このブロック選択信号ＢＳとライ
トデータドライバ活性化信号はＷＤＥとに従って、ＡＮ
Ｄ回路３１から、選択列ブロックに対して設けられたラ
イトデータドライバを活性化するためのライトデータド
ライバ活性化信号ＷＤＥｊが順次生成される。この図１
０（Ｂ）においても、ＣＡＳレイテンシが２の場合に
は、同じタイミングでライトデータドライバ活性化信号
ＷＤＥが生成される。ライトデータドライバからライト
ドライバを介して選択メモリセルへデータが書込まれる
までに、１クロックサイクル期間が必要とされるためで
ある（読出時に、選択メモリセルデータがリードデータ
ドライバに伝達されるまでに１クロックサイクル期間必
要とされ、同じクロックサイクル期間書込時にも必要と
される）。
【０１０４】したがって、この図９に示すように、ブロ
ック選択信号ＢＳをシフタ２８を用いてシフトすること
により、正確に、読出データの伝達タイミングに応じ
て、リードデータドライバ活性化信号を活性状態へ駆動
することができる。
【０１０５】以上のように、この発明の実施の形態１に
従えば、パッドそれぞれに対応してデータバスを設け、
メモリアレイのＩＯ線とデータバスとの接続を、リード
データドライバまたはライトデータドライバを選択的に
活性化することにより切換えているため、データバスに
おいてバスの接続を切換えるためのセレクタが不要とな
り、高速でデータの転送を行なうことができる。またセ
レクタが不要となり、回路占有面積を低減することがで
きる。
【０１０６】［実施の形態２］図１１は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１１においては、１つのメモリアレ
イ２に対するコラムローカル回路３の構成が代表的に示
される。残りのメモリアレイに対しても、同様の構成が
設けられる。
【０１０７】メモリセル２は、複数の列ブロックＣ♯０
〜Ｃ♯ｎに分割される。コラムローカル回路３内におい
て列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対応して、内部
書込／読出回路３０−０〜３０−ｎが設けられる。内部
書込／読出回路３０−０〜３０−ｎの構成は同じであ
り、図１１においては、内部書込／読出回路３０−０の
構成を代表的に示す。
【０１０８】内部書込／読出回路３０−０は、列ブロッ
クＣ♯０に対して設けられるアレイＩＯ線ＡＩＯ０上の
データをプリアンプ活性化信号ＰＥＡ０の活性化に応答
して増幅するプリアンプ３２と、プリアンプ３２の出力
信号を内部クロック信号ＣＬＫに同期してシフトするシ
フタ３４と、シフタ３４の出力データＲＤをデータバス
ＤＢ０に伝達するデータバスコントロール回路６０ｂ
と、シフタ３４からの内部読出データＲＤをデータバス
ＤＢ１に伝達するデータバスコントロール回路６０ｃを
含む。データバスコントロール回路６０ｂおよび６０ｃ
は、データ書込時それぞれ、データバスＤＢ０およびＤ
Ｂ１上のデータに従って内部書込データＷＤを、また、
生成する。データバスコントロール回路６０ｂおよび６
０ｃの動作可能／動作不能状態の設定は、選択信号ＳＥ
Ｌ０およびＳＥＬ１によりそれぞれ行なわれる。データ
バスコントロール回路６０ｂおよび６０ｃは、同じ構成
を備えるため、図１１においては、データバスコントロ
ール回路６０ｂの構成を代表的に示す。
【０１０９】データバスコントロール回路６０ｂは、選
択信号ＳＥＬ０とリードデータドライバ活性化信号ＲＤ
ＲＶ０の活性化に従って活性化されシフタ３５からの読
出データＲＤに従ってデータバスＤＢ０を駆動するリー
ドデータドライバ４と、選択信号ＳＥＬ０とライトデー
タドライバ活性化信号ＷＤＥ０の活性化に従って活性化
されデータバスＤＢ０上のデータから内部書込データＷ
Ｄを生成するライトデータドライバ８を含む。これらの
データバスコントロール回路６０ｂおよび６０ｃの具体
的構成は、先の図８に示す構成と同じである。ただし、
プリアンプ３２は、特に、相補データＲＤおよび／ＲＤ
を生成する必要はない。書込データＷＤと同様、１つの
データＲＤのみを生成するように構成されてもよい。し
たがって、この実施の形態２においては、プリアンプ３
２の構成は任意である。なお、アレイＩＯ線ＡＩＯ０
は、通常、相補バス線で構成されており、このデータバ
スコントロール回路６０ｂおよび６０ｃからの書込デー
タＷＤに従ってライトドライバが相補データを生成して
列ブロックＣ♯０の相補データバス線に伝達するが、図
１１においてはこれは示していない。
【０１１０】シフタ３４は、（ＣＡＳレイテンシ−２）
クロックサイクル期間シフト動作を行なう。すなわちプ
リアンプ３２の出力データを、（ＣＡＳレイテンシ−
２）クロックサイクル期間遅延して出力する。このコラ
ムローカル回路３において、さらにデータの書込／読出
のマスクを指示するマスク指示信号ＤＱＭｉが活性化さ
れると、このクロックサイクルにおいてデータバスコン
トロール回路が非活性化される。入出力制御回路７ａに
おいてデータマスクをかけるのではなく、内部書込／読
出回路において書込／読出にマスクをかける。これによ
り、後に説明するように、データ読出の途中でデータ書
込に切換えるインタラプト動作時においてもデータバス
ＤＢ０またはＤＢ１における書込データおよび読出デー
タの衝突を防止することができる。
【０１１１】図１２は、この発明の実施の形態２におけ
る半導体記憶装置の制御信号発生部の構成を概略的に示
す図である。図１２に示す制御信号発生部においては、
図９に示す制御信号発生部の構成に加えて、さらに、外
部からのマスク指示信号ＤＱＭを受けて内部マスク指示
信号ＤＱＭｉを生成するＤＱＭバッファ３５がさらに設
けられる。加えて、リード制御回路２３からの読出活性
化信号ＲＰの活性化時、内部クロック信号ＣＬＫに同期
してプリアンプ活性化信号ＰＡＥＦを生成するＰＡＥ発
生回路３７が設けられる。このＰＡＥ発生回路３７から
のプリアンプ活性化信号ＰＡＥＦが、ゲート回路Ｇ１２
において、ブロックデコーダ２５からのブロック選択信
号ＢＳｊと論理積がとられて、列ブロックＣ♯ｊに対す
るプリアンプ活性化信号ＰＡＥｊが生成される。
【０１１２】ＤＱＭバッファ３５は、内部クロック信号
ＣＬＫの立上がりに同期して外部からのマスク指示信号
ＤＱＭを取込み、そのクロックサイクル期間取込んだマ
スク指示信号ＤＱＭを保持して、内部マスク指示信号Ｄ
ＱＭｉを生成する。ＲＤＲＶ発生回路２９およびＷＤＥ
発生回路２７は、このＤＱＭバッファ３５からの内部マ
スク指示信号ＤＱＭｉの活性化時、不能動化され、活性
化信号ＷＤＥＦおよびＲＤＲＶＦを非活性状態に駆動す
る。したがって、内部においては、外部からマスク指示
が与えられると、そのクロックサイクルにおいて、デー
タバスコントロール回路が非活性状態とされ、そのクロ
ックサイクルにおける内部データの読出／書込が禁止さ
れる。なお、この図１２に示す制御部の構成は、ＣＡＳ
レイテンシＣＬが３の場合の回路構成である。シフタ２
６および２８は、１クロックサイクル期間シフト動作を
行なう。次に、この図１１および図１２に示す回路の動
作を図１３に示すタイミングチャート図を参照して説明
する。
【０１１３】クロック信号ＣＬＫのサイクル♯ａにおい
てリードコマンドが与えられ、リード制御回路２３から
の読出活性化信号ＲＰがバースト長期間（４クロックサ
イクル期間）活性状態に保持される。シフタ２６は、こ
のリード制御回路２３からの読出活性化信号ＲＰを１ク
ロックサイクル期間遅延して遅延読出活性化信号ＲＰ２
を生成してＲＤＲＶ発生回路２９へ与える。ＰＡＥ発生
回路３７は、リード制御回路２３からの読出活性化信号
ＲＰの活性化時能動化され、内部クロック信号ＣＬＫに
応答してワンショットのパルス信号を生成してプリアン
プ活性化信号ＰＡＥＦを生成する。したがって、ＰＡＥ
発生回路３７は、各クロックサイクル♯ａ、♯ｂ、♯ｃ
および♯ｄそれぞれにおいてプリアンプ活性化信号ＰＡ
ＥＦを活性状態へ駆動する。
【０１１４】一方、ＲＤＲＶ発生回路２９は、リードコ
マンドが与えられてから１クロックサイクル経過した
後、内部クロック信号ＣＬＫに同期して、ワンショット
のパルス信号を生成してリードデータドライバ活性化信
号ＲＤＲＶＦを生成する。このリードデータドライバ活
性化信号ＲＤＲＶＦの活性化タイミングは、各クロック
サイクルにおいてプリアンプ活性化信号ＰＡＥＦの活性
化よりも速いタイミングである。ＣＡＳレイテンシが２
の場合においても、正確に、データの衝突を伴うことな
くデータをデータバスＤＢ上に伝達するためである。
【０１１５】クロックサイクル♯ｃにおいて、外部から
のマスク指示信号ＤＱＭがＨレベルの活性状態へ駆動さ
れると、このクロックサイクル♯ｃにおいて、内部マス
ク指示信号ＤＱＭｉがＨレベルの活性状態へ駆動され、
応じてＲＤＲＶ発生回路２９が非活性状態とされる。し
たがってこのクロックサイクル♯ｃにおいて、リードデ
ータドライバは、すべて非活性状態となり、出力ハイイ
ンピーダンス状態となる。データバスＤＢ（ＤＢ０，Ｄ
Ｂ１）には、新たなデータは伝達されない。この状態に
おいては、データバスＤＢは、スタンバイ状態の所定電
圧レベルに保持される（この構成については後に詳細に
説明する）。
【０１１６】クロックサイクル♯ｂにおいては、リード
データドライバ活性化信号ＲＤＲＶＦに従ってリードデ
ータドライバが活性化されており、最初の読出データＲ
０がデータバスＤＢに伝達される。このデータバスＤＢ
上のデータＲ０は、データバスＤＢおよび入出力制御回
路７（７ａ，７ｂ）を介して外部データＤＱとして出力
される。
【０１１７】クロックサイクル♯ｃにおいては、リード
データドライバ活性化信号は非活性状態にあるため、ク
ロックサイクル♯ｄにおいては、外部データはマスク状
態となる。
【０１１８】クロックサイクル♯ｄにおいては、外部マ
スク指示信号ＤＱＭがＬレベルの非活性状態であり、応
じて内部マスク指示信号ＤＱＭｉもこのクロックサイク
ルにおいてはＬレベルとなる。したがって、リードデー
タドライバ活性化信号ＲＤＲＶＦが再び活性化され、新
たなデータがデータバスＤＢに伝達される。
【０１１９】一方、クロックサイクル♯ｅにおいて再び
外部データマスク指示信号ＤＱＭがＨレベルの活性状態
へ駆動され、このクロックサイクル♯ｅにおいて内部マ
スク指示信号ＤＱＭｉがＨレベルとなり、再びリードデ
ータドライバ活性化信号ＲＤＲＶＦは、非活性状態とな
り、リードデータドライバ６０ｂ，６０ｃは、すべて出
力ハイインピーダンス状態に設定される。
【０１２０】次のクロックサイクル♯ｆにおいてライト
コマンドが与えられる。このライトコマンドと同時に、
外部から書込データＷ０が与えられる。このライトコマ
ンドに従って、ライト制御回路２４からの書込活性化信
号ＷＰが活性状態へ駆動され、応じてＷＤＥ発生回路２
７からのライトデータドライバ活性化信号ＷＤＥＦが活
性状態へ駆動される。これにより、入出力制御回路７
（７ａ，７ｂ）から、データバスＤＢ（ＤＢ０，ＤＢ
１）に伝達されたデータが、ライトデータドライバ８に
より増幅されて選択メモリセルへ書込まれる。次いで、
クロックサイクル♯ｇにおいて再び外部マスク指示信号
ＤＱＭがＨレベルの活性状態へ駆動されると、このクロ
ックサイクル♯ｇにおいて内部マスク指示信号ＤＱＭｉ
がＨレベルとなり、ライトデータドライバ活性化信号Ｗ
ＤＥＦが、非活性状態に保持され、データバスＤＢに伝
達される書込データＷ１の選択メモリセルへの書込が禁
止される。
【０１２１】この図１３に示すように、ＤＱＭレイテン
シ（外部からのマスク指示が与えられてから実際にデー
タがマスクされるまでに要するクロックサイクル期間）
は、読出モード時において、２であり、内部でその１ク
ロックサイクル前に読出データにマスクをかける。これ
により、リード動作からライト動作への移行時におい
て、データバスＤＢにおいて読出データＲ３と書込デー
タＷ０が衝突するのを防止することができる。これによ
り、データバスＤＢを、データ書込およびデータ読出両
者に用いても、何らデータの衝突を伴うことなく正確に
書込および読出を行なうことができる。
【０１２２】なお、読出データＲ２については、ライト
コマンドが与えられると、読出活性化信号ＲＰが非活性
化されて、読出動作が完了し、また、入出力制御回路
は、データ入力回路が活性化され、データ出力回路は非
活性化される構成とすることにより、外部データ入出力
端子ＤＱにおける内部からの読出データおよび外部の装
置から与えられる書込データの衝突は防止することがで
きる。
【０１２３】図１４は、ＤＱＭバッファの構成の一例を
示す図である。図１４において、ＤＱＭバッファ３５
は、この内部クロック信号／ＣＬＫに応答して選択的に
導通するトランスファゲート３５ａと、トランスファゲ
ート３５ａから与えられたデータを反転しかつラッチす
るインバータラッチ３５ｂと、内部クロック信号ＣＬＫ
に同期して導通しインバータラッチ３５ｂのラッチ信号
を伝達するトランスファゲート３５ｃと、トランスファ
ゲート３５ｃから与えられた信号をラッチしかつ反転し
て内部マスク指示信号ＤＱＭｉを生成するインバータラ
ッチ３５ｄを含む。
【０１２４】この図１４に示すＤＱＭバッファ３５の構
成において、内部クロック信号ＣＬＫがＨレベルのとき
には、トランスファゲート３５ａが非導通状態、トラン
スファゲート３５ｃが導通状態となり、インバータラッ
チ３５ｂのラッチ信号がインバータラッチ３５ｄに伝達
される。内部クロック信号ＣＬＫがＬレベルのときは、
トランスファゲート３５ａが導通状態、トランスファゲ
ート３５ｃが非導通状態となり、外部マスク指示信号Ｄ
ＱＭが新たにインバータラッチ３５ｂによりラッチされ
る。インバータラッチ３５ｄは、内部クロック信号ＣＬ
ＫがＨレベルのときに伝達された信号に従って内部マス
ク指示信号ＤＱＭｉを生成する。これにより、内部クロ
ック信号ＣＬＫの立上がりに同期して外部マスク指示信
号ＤＱＭを取込み、そのクロックサイクル期間取込んだ
外部マスク指示信号に従って内部マスク指示信号ＤＱＭ
ｉを生成することができる。
【０１２５】ＲＤＲＶ発生回路２９およびＰＡＥ発生回
路３７には、それぞれ読出活性化信号ＲＰ２またはＲＰ
の活性化時に能動化され、内部クロック信号ＣＬＫの立
上がりに応答してワンショットのパルス信号を発生する
構成が用いられればよい。このワンショットパルス発生
動作を、内部マスク指示信号ＤＱＭｉがＨレベルのとき
に禁止する。これは、ワンショットパルス発生回路の出
力信号と内部マスク指示信号ＤＱＭｉの反転信号の論理
積をとることにより容易に実現される。
【０１２６】なお、ＷＤＥ発生回路２７からのライトデ
ータドライバ活性化信号ＷＤＥＦをマスク指示信号ＤＱ
Ｍｉに従って非活性状態とすることにより、以下に示す
ように、データ書込動作からデータ読出動作への移行時
においてもデータバスおよびアレイＩＯ線上での書込デ
ータの衝突を防止することができる。
【０１２７】図１５は、ライト動作をリード動作で中断
させる場合の動作を示すタイミングチャート図である。
図１５において、クロックサイクル♯ａにおいてライト
コマンドが与えられ、書込活性化信号ＷＰが活性状態へ
駆動される。この書込活性化信号ＷＰに従って、ＷＤＥ
発生回路２７が、内部クロック信号ＣＬＫに同期してラ
イトデータドライバ活性化信号ＷＤＥＦを活性状態へ駆
動し、外部から与えられる書込データに従って生成され
てデータバスＤＢに伝達された書込データＷ０およびＷ
１を選択メモリセルに書込む。
【０１２８】クロックサイクル♯ｃにおいて、外部から
のマスク指示信号ＤＱＭをＨレベルへ駆動すると、この
クロックサイクル♯ｃにおいて内部マスク指示信号ＤＱ
ＭｉがＨレベルの活性状態へ駆動される。この場合、Ｗ
ＤＥ発生回路２７は非活性化され、ライトデータドライ
バ活性化信号ＷＤＥＦは、Ｌレベルの非活性状態とな
る。したがってこの場合、データバスＤＢに伝達された
書込データＷＤ２は、選択メモリセルアレイには伝達さ
れない。
【０１２９】クロックサイクル♯ｄにおいてリードコマ
ンドが与えられると、リード制御回路２３からの読出活
性化信号ＲＰが活性状態へ駆動される。これにより、プ
リアンプ活性化信号ＰＡＥＦが、クロックサイクル♯ｄ
から、各クロックサイクルにおいて内部クロック信号Ｃ
ＬＫに同期して活性状態へ駆動される。書込活性化信号
ＷＰは、このリードコマンドに従って、非活性状態へ駆
動される。したがって、ライトデータドライバ活性化信
号ＷＤＥＦは、非活性状態を保持する。データバスＤＢ
は、クロックサイクル♯ｄの間スタンバイ状態となり、
このクロックサイクル♯ｄにおいて、メモリアレイにお
いてメモリセルが選択されて選択メモリセルのデータが
アレイＩＯ線を介してプリアンプへ伝達される。このク
ロックサイクル♯ｄにおいて、書込データは伝達されて
いない（内部マスク指示信号ＤＱＭｉによる）。したが
って、アレイＩＯ線での書込データと読出データの衝突
を防止することができ、クロックサイクル♯ｅ以降、リ
ードデータドライバ活性化信号ＲＤＲＶＦに従って、デ
ータバスＤＢに読出データＲ０、Ｒ１、Ｒ２を順次出力
することができる。したがって、このＷＤＥ発生回路２
７を、内部マスク指示信号ＤＱＭｉにより制御すること
により、この書込動作から読出動作への変化時において
も、書込データと読出データの衝突を防止することがで
きる。
【０１３０】図１６は、ＣＡＳレイテンシが２の場合の
制御回路の構成を概略的に示す図である。ＣＡＳレイテ
ンシが２の場合にはリード制御回路２３からの読出活性
化信号ＲＰがＲＤＲＶ発生回路２９へ与えられる。ま
た、ＰＡＥ発生回路３７からのプリアンプ活性化信号Ｐ
ＡＥＦＦがＲＤＲＶ発生回路２９へ与えられる。他の構
成は、図１２に示す構成と同じである。プリアンプ活性
化信号ＰＡＥＦＦは、プリアンプ活性化信号ＰＡＥＦよ
りも速いタイミングで活性状態へ駆動される。ＲＤＲＶ
発生回路２９は、読出活性化信号ＲＰの活性化時、この
プリアンプ活性化信号ＰＡＥＦＦの活性化に応答してリ
ードデータドライバ活性化信号ＲＤＲＶＦを活性状態へ
駆動する。次に、この図１６に示す制御部の動作を、図
１７に示すタイミングチャート図を参照して説明する。
【０１３１】クロックサイクル♯ａにおいてリードコマ
ンドが与えられると、リード制御回路２３からの読出活
性化信号ＲＰが活性状態へ駆動される。このクロックサ
イクル♯ａから、ＰＡＥ発生回路３７が、内部クロック
信号ＣＬＫに従ってプリアンプ活性化信号ＰＡＥＦおよ
びＰＡＥＦＦを生成する。プリアンプ活性化信号ＰＡＥ
ＦＦに従って、ＲＤＲＶ発生回路２９が、リードデータ
ドライバ活性化信号ＲＤＲＶＦを活性状態へ駆動する。
これにより、リードデータドライバが、選択メモリセル
から読出されたデータを、増幅してデータバスＤＢ上に
伝達する。したがってクロックサイクル♯ａおよび♯ｂ
において、データバスＤＢに読出データＲ０およびＲ１
がそれぞれ伝達される。クロックサイクル♯ｂにおい
て、このデータバスＤＢ上に伝達されたデータＲ０が外
部へ出力され、クロックサイクル♯ｃのクロック信号Ｃ
ＬＫの立上がりで外部装置によりサンプリングされる。
【０１３２】クロックサイクル♯ｃにおいて、外部から
のマスク指示信号ＤＱＭをＨレベルに設定すると、この
クロックサイクル♯ｃにおいて内部マスク指示信号ＤＱ
ＭｉがＨレベルの活性状態となり、ＲＤＲＶ発生回路２
９が、非活性状態とされる。したがって、このクロック
サイクル♯ｃにおいて、リードデータドライバ活性化信
号ＲＤＲＶＦは非活性状態を維持し、データバスＤＢ
が、スタンバイ状態を維持する。
【０１３３】クロックサイクル♯ｄにおいてライトコマ
ンドが与えられると、読出活性化信号ＲＰが非活性状態
となり、ライト制御回路２４からの書込活性化信号ＷＰ
が活性状態へ駆動される。ＷＤＥ発生回路２７が、この
クロックサイクル♯ｄから、ライトデータドライバ活性
化信号ＷＤＥＦを活性状態へ駆動する。したがって外部
から与えられた書込データＷ０およびＷ１に従って、デ
ータバスＤＢには、書込データＷ０およびＷ１が伝達さ
れ、これらのデータバスＤＢ上の書込データＷ０および
Ｗ１が、ライトデータドライバにより選択メモリセルへ
伝達される。
【０１３４】このＣＡＳレイテンシが２の場合において
も、読出動作を中断するサイクルより１クロックサイク
ル前のサイクルにおいて外部マスク指示信号ＤＱＭを活
性化することにより、データバスＤＢにおいて、読出デ
ータと書込データとが衝突するのを防止することができ
る。
【０１３５】図１６に示す構成において、ＣＡＳレイテ
ンシが２の場合、シフタ２６は用いられないように示さ
れる。しかしながら、単にＣＡＳレイテンシＣＬを示す
情報に従って、シフタ２６におけるシフト段数が変更さ
れればよい。すなわちシフト段数が０段に設定されれば
よい。また、ＲＤＲＶ発生回路２９においては、ＣＡＳ
レイテンシ情報ＣＬに従って、内部クロック信号ＣＬＫ
およびプリアンプ活性化信号ＰＡＥＦＦの一方を選択す
る構成が用いられればよい。したがって、同一回路構成
を用いて、ＣＡＳレイテンシが２の場合および３の場合
いずれにも対応することができ、専用の回路構成を特に
設ける必要はない。
【０１３６】以上のように、この発明の実施の形態２に
従えば、外部マスク指示信号に従って、そのクロックサ
イクルにおいてリードデータドライバおよびライトデー
タドライバを非活性状態に保持しているため、読出動作
を中断して書込動作に移行する場合および逆の場合にお
いても、読出データと書込データとの衝突を確実に防止
することができ、データバスを書込データおよび読出デ
ータ両者を伝達するために用いることができる。
【０１３７】［実施の形態３］図１８は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１８においては、メモリアレイ２ａ
に対するコラムローカル回路３ａの構成が示されるが、
残りのメモリアレイ２ｂ〜２ｃにおいても同様の構成の
コラムローカル回路３ｂ−３ｄが設けられる。メモリア
レイ２ａは、複数の列ブロックＣ♯０、Ｃ♯１、…、Ｃ
♯ｍ、Ｃ♯ｎに分割される。これらの列ブロックＣ♯０
〜Ｃ♯ｎそれぞれに対応して、相補データ信号を伝達す
るアレイＩＯ線対ＡＩＯ０〜ＡＩＯｎが配設される。
【０１３８】コラムローカル回路３ａは、これらのアレ
イＩＯ線対ＡＩＯ０〜ＡＩＯｎそれぞれに対応して設け
られる内部読出回路３０♯０ａ〜３０♯ｎａを含む。内
部読出回路３０♯０ａ〜３０♯ｎａは、対応のアレイＩ
Ｏ線対ＡＩＯ０〜ＡＩＯｎの相補信号を増幅するプリア
ンプ３２♯０〜３２♯ｎと、対応のプリアンプ３２♯０
〜３２♯ｎの出力信号をシフトするＣＬシフタ３４♯０
〜３４♯ｎと、対応のＣＬシフタ３４♯０〜３４♯ｎの
出力信号に従ってデータバスＤＢ０またはＤＢ１を駆動
するリードデータドライブ回路４♯０〜４♯ｎを含む。
【０１３９】プリアンプ３２♯０〜３２♯ｎは、プリア
ンプ活性化信号ＰＡＦ（ＰＡＥＦまたはＰＡＥＦＦ）と
ブロック選択信号ＢＳとにより選択的に活性化される。
これらのプリアンプ３２♯０〜３２♯ｎは、３値データ
を出力することができ、スタンバイ状態時においては、
その相補出力信号をともに“Ｌ”に設定する。
【０１４０】ＣＬシフタ３４♯０〜３４♯ｎは、プリア
ンプ活性化信号ＰＡＦ（ＰＡＥＦ）およびリードデータ
ドライバ活性化信号ＲＤＲＶに従って対応のプリアンプ
３２♯０〜３２♯ｎの出力信号を転送する。これらのＣ
Ｌシフタ３４♯０〜３４♯ｎも、それぞれ、相補データ
信号（３値データ）を伝達することができる。プリアン
プ活性化信号ＰＡＥＦをバッファ処理して信号ＰＡＦが
生成される。
【０１４１】リードデータドライブ回路４♯０〜４♯ｎ
の各々は、選択信号ＳＥＬ０およびＳＥＬ１により動作
可能状態に設定される２つのリードデータドライバを含
み、選択信号ＳＥＬ０およびＳＥＬ１に従ってデータバ
スＤＢ０またはＤＢ１を駆動する。これらのリードデー
タドライブ回路４♯０〜４♯ｎへは、共通に、リードデ
ータドライバ活性化信号ＲＤＲＶが与えられる。リード
データドライブ回路４♯０〜４♯ｎは、出力３状態をと
ることができ、対応のプリアンプ３２♯０〜３２♯ｎが
非活性状態のとき、ＣＬシフタ３４♯０〜３４♯ｎを介
して与えられる信号がスタンバイ状態のときには、出力
ハイインピーダンス状態に設定される。
【０１４２】プリアンプ活性化信号ＰＡＦおよびリード
データドライバ活性化信号ＲＤＲＶは、ブロック選択信
号は含んでおらず、これらのＣＬシフタ３４♯０〜３４
♯ｎおよびリードデータドライブ回路４♯０〜４♯ｎ
は、これらの制御信号ＰＡＦおよびＲＤＲＶに従って共
通に動作する。したがって、これらのＣＬシフタ３４♯
０〜３４♯ｎおよびリードデータドライブ回路４♯０〜
４♯ｎに対するブロック選択信号を与える必要がなく、
ブロック選択信号とこれらの活性化信号とのタイミング
マージンを考慮する必要がなく、正確なデータ転送動作
およびデータ読出動作を行なうことができる。また、ブ
ロック選択信号をそれらのＣＬシフタ３４♯０〜３４♯
ｎおよびリードデータドライブ回路４♯０〜４♯ｎの動
作タイミングに応じて、シフトする必要がなく、回路構
成が簡略化される。
【０１４３】バンク♯１に対して設けられるコラムロー
カル回路３ｂにおいても、同様、メモリアレイが列ブロ
ックに分割されており、各列ブロックに対応シテ内部読
出回路が設けられる。図１８において、このコラムロー
カル回路３ｂにおいて、リードデータドライブ回路３０
♯０ｂ〜３０♯ｎｂを示す。リードデータドライブ回路
３０♯０ｂ〜３０♯ｎｂへは、選択信号ＳＥＬ０および
ＳＥＬ１ならびにリードデータドライバ活性化信号ＲＤ
ＲＶが与えられる。次に、この図１８に示すコラムロー
カル回路の動作について説明する。
【０１４４】今、図１９に示すように列ブロックＣ♯１
が選択され、データ“１”が読出された場合の動作につ
いて説明する。この場合、コラムローカル回路３ａにお
いては、プリアンプ３２♯１がプリアンプ活性化信号
（ＰＡＥＦ・ＢＳ）に従って活性化され、残りのプリア
ンプ３２♯０、３２♯２、…、３２♯ｍおよび３２♯ｎ
は非活性状態となり、これらの相補出力ノードからは、
ともにＬレベルの信号が出力される。プリアンプ３２♯
１は、このプリアンプ活性化信号（ＰＡＥＦ・ＢＳ）に
従って活性化され、列ブロックＣ♯１からアレイＩＯ線
対ＡＩＯ１に読出されたデータに従ってＨレベルおよび
Ｌレベルの相補データ信号を生成する。
【０１４５】ＣＬシフタ３４♯０〜３４♯ｎは、プリア
ンプ活性化信号ＰＡＦに従って、対応のプリアンプ３２
♯０〜３２♯ｎから与えられたデータを取込み、リード
データドライバ活性化信号ＲＤＲＶの非活性化に従って
この取込んだデータ信号を出力する。したがって、ＣＬ
シフタ３４♯１からは、ＨレベルおよびＬレベルの相補
データ信号が出力されて残りのＣＬシフタ３４♯０、３
４♯２、…、３４♯ｍおよび３４♯ｎからは、ともにＬ
レベルの信号が伝達される。今、リードデータドライブ
回路３０♯０ａ〜３０♯ｎａは、選択信号ＳＥＬ０に従
って、データバスＤＢ０に結合されている状態を考え
る。この場合、コラムローカル回路３ｂにおいても、リ
ードデータドライブ回路３０♯０ｂ〜３０♯ｎｂは、デ
ータバスＤＢ０に結合される。リードデータドライブ回
路４♯１が、対応のＣＬシフタ３４♯１からのＨレベル
およびＬレベルのデータ信号に従ってデータバスＤＢ０
上に“１”の信号を伝達する。一方、リードデータドラ
イブ回路３０♯０ａ、３０♯１２ａ、…、３０♯ｍａ、
および３０♯ｎａは、ＣＬシフタからのともにＬレベル
の信号に従って、出力ハイインピーダンス状態（ＨｉＺ
状態）となる。バンク♯１におけるコラムローカル回路
３ｂにおいても、リードデータドライブ回路３０♯０ｂ
〜３０♯ｎｂは、対応のプリアンプが非活性状態である
ため、リードデータドライバ活性化信号ＲＤＲＶが活性
状態へ駆動されても、出力ハイインピーダンス状態（Ｈ
ｉＺ）を維持する。
【０１４６】したがって、このデータバスＤＢ０には、
コラムローカル回路３ａに含まれるリードデータドライ
ブ回路４♯１から、リードデータドライバ活性化信号Ｒ
ＤＲＶに従って、“１”のデータ信号が伝達される。
【０１４７】図１９に示すように、各列ブロックに対
し、内部読出回路を設け、プリアンプのみを列ブロック
指定信号に従って選択的に活性化し、ＣＬシフタおよび
リードデータドライブ回路は、共通にプリアンプ活性化
信号およびリードデータドライバ活性化信号に従って駆
動することにより、ブロック選択信号をシフトする必要
がなく、配線占有面積が低減される。また、このブロッ
ク選択信号をシフトするための回路が不要となり、回路
占有面積が低減される。さらに、このプリアンプ活性化
信号ＰＡＦおよびリードデータドライバ活性化信号ＲＤ
ＲＶとブロック選択信号とのタイミングスキューを考慮
したマージンを考慮する必要がなく、高速動作が実現さ
れる。
【０１４８】図２０（Ａ）は、図１９に示す内部読出回
路３０♯０ａ〜３０♯ｎａの構成を示す図である。図２
０（Ａ）においては、１つの内部読出回路の構成を示
す。図２０（Ａ）において、プリアンプ３２は、対応の
列ブロックからのアレイＩＯ線対ＩＯおよび／ＩＯ上の
相補信号をプリアンプ活性化信号ＰＡＥに応答して増幅
して出力ノードＰＤおよび／ＰＤに伝達する。このプリ
アンプ活性化信号ＰＡＥは、ブロック選択信号ＢＳとプ
リアンプ活性化信号ＰＡＥＦを受けるＡＮＤ回路５１か
ら出力される。ブロック選択信号ＢＳは、列ブロックＣ
♯０〜Ｃ♯ｎの１つを特定する。したがって、選択列ブ
ロックに対応して設けられるプリアンプのみが活性状態
へ駆動される。
【０１４９】ＣＬシフタ３４は、活性化信号ＰＡＦの活
性化に応答してプリアンプ３２の出力ノードＰＤの信号
を増幅するトライステートインバータバッファ３４ａ
と、活性化信号ＰＡＦの活性化に応答してプリアンプ３
２の出力ノード／ＰＤからの信号を増幅するトライステ
ートインバータバッファ３４ｂと、トライステートイン
バータバッファ３４ａの出力信号をラッチするインバー
タラッチ３４ｃと、トライステートインバータバッファ
３４ｂの出力信号をラッチするインバータラッチ３４ｄ
と、リードデータドライブ信号ＲＤＲＶの非活性化時活
性化され、インバータラッチ３４ｃによりラッチされた
データを増幅するトライステートインバータバッファ３
４ｅと、リードデータドライバ活性化信号ＲＤＲＶの非
活性化時活性化され、インバータラッチ３４ｄによりラ
ッチされた信号を増幅するトライステートインバータバ
ッファ３４ｆと、トライステートインバータバッファ３
４ｅの出力信号をラッチするインバータラッチ３４ｇ
と、トライステートインバータバッファ３４ｆの出力信
号をラッチするインバータラッチ３４ｈを含む。活性化
信号ＰＡＦは、プリアンプ活性化信号ＰＡＥＦを受ける
バッファ５２から出力される。この活性化信号ＰＡＦ
は、ブロック選択信号と独立の信号であり、したがっ
て、コラムローカル回路において、ＣＬシフタ３４♯０
〜３４♯ｎは、同時に、対応のプリアンプの出力ノード
からの信号を取込む。
【０１５０】また、リードデータドライバ活性化信号Ｒ
ＤＲＶも、ブロック選択信号は含んでいない。したがっ
て、ＣＬシフタ３４♯０〜３４♯ｎにおいて、トライス
テートインバータバッファ３４ｅおよび３４ｆが同時に
動作し、取込んだ相補信号をその出力ノードＲＤおよび
／ＲＤに伝達する。
【０１５１】リードデータドライブ回路４♯（４♯０〜
４♯ｎ）は、ＣＬシフタ３４からの出力信号ＲＤおよび
／ＲＤを、データバス線ＤＢＢ０および／ＤＢＢ０へ伝
達するリードデータドライバ４♯ａと、ＣＬシフタ３４
の出力信号ＲＤおよび／ＲＤをデータバス線ＤＢＢ１お
よび／ＤＢＢ１へ伝達するリードデータドライバ４♯ｂ
を含む。リードデータドライバ４♯ａは、選択信号ＳＥ
Ｌ０とリードデータドライバ活性化信号ＲＤＲＶの活性
化時に活性化される。リードデータドライバ４♯ｂは、
選択信号ＳＥＬ１およびリードデータドライバ活性化信
号ＲＤＲＶの活性化時に活性化される。リードデータド
ライバ活性化信号ＲＤＲＶは、先の実施の形態２におい
て示したリードデータドライバ活性化信号ＲＤＲＶＦと
同じ信号であり、ブロック選択信号は含んでいない。し
たがって、コラムローカル回路において、リードデータ
ドライブ回路が同時に動作する。次に、この図２０
（Ａ）に示す内部読出回路の動作を図２０（Ｂ）に示す
タイミングチャート図を参照して説明する。
【０１５２】クロックサイクル♯ａにおいてリードコマ
ンドが与えられると、読出活性化信号ＲＰが所定期間Ｈ
レベルの活性状態へ駆動される。図２０（Ｂ）におい
て、バースト長が４の場合の動作が一例として示され
る。クロックサイクル♯ａから、順次、この読出活性化
信号ＲＰの活性化に応答してクロック信号ＣＬＫの立上
がり応答してプリアンプ活性化信号ＰＡＥＦが、所定期
間活性状態へ駆動される。一方、リードデータドライバ
活性化信号ＲＤＲＶは、先の実施の形態２において示し
たように、ＣＡＳレイテンシが３の場合、１クロックサ
イクル遅れて活性化される（シフタ回路により読出活性
化信号ＲＰが１クロックサイクル期間シフトされてい
る）。したがってクロックサイクル♯ｂから、各クロッ
クサイクルにおいてリードデータドライバ活性化信号Ｒ
ＤＲＶが所定期間活性状態へ駆動される。
【０１５３】クロックサイクル♯ａにおいてプリアンプ
活性化信号ＰＡＥＦが活性化され、プリアンプ３２から
その出力ノードＰＤ／ＰＤにデータが読出されると、こ
のプリアンプ活性化信号ＰＡＥＦの活性化に応答して、
ＣＬシフタ３４においてトライステートインバータバッ
ファ３４ａおよび３４ｂが動作し、プリアンプ３２の出
力データを取込みラッチする。このとき、クロックサイ
クル♯ａにおいて、リードデータドライバ活性化信号Ｒ
ＤＲＶは非活性状態にあり、トライステートインバータ
バッファ３４ｃおよび３４ｆが活性状態にあり、トライ
ステートインバータバッファ３４ａおよび３４ｂから与
えられたデータを反転して、リードデータドライバ４♯
ａおよび４♯ｂへ伝達する。しかしながら、リードデー
タドライバ４♯ａおよび４♯ｂは、ともに非活性状態に
ある（リードデータドライバ活性化信号ＲＤＲＶは非活
性状態にある）。したがって、これらのリードデータド
ライバ４♯ａおよび４♯ｂは、出力ハイインピーダンス
状態にある。
【０１５４】クロックサイクル♯ｂにおいて、リードデ
ータドライバ活性化信号ＲＤＲＶ（ＲＤＲＶＦ）が活性
状態へ駆動されると、トライステートインバータバッフ
ァ３４ｅおよび３４ｆが非活性状態となり、出力ハイイ
ンピーダンス状態となる。一方、リードデータドライバ
４♯ａおよび４♯ｂの一方が活性化され、このＣＬシフ
タ３４からシフトアウトされた信号ＲＤおよび／ＲＤを
増幅してデータバス線ＤＢＢ０および／ＤＢＢ０または
ＤＢＢ１および／ＤＢＢ１へ伝達する。
【０１５５】クロックサイクル♯ｂにおいて、プリアン
プ活性化信号ＰＡＥＦの活性化に応答して、トライステ
ートインバータバッファ３４ａおよび３４ｂが、活性化
され、プリアンプ３２からの新たなデータを取込み、ラ
ッチする。次いで、リードデータドライバ活性化信号Ｒ
ＤＲＶが非活性状態となると、トライステートインバー
タバッファ３４ｅおよび３４ｆが活性化され、この新た
に取込まれたデータを取込み、リードデータドライバ４
♯ａおよび４♯ｂに伝達する。したがって以降、各クロ
ックサイクル♯ｂ、♯ｃ、♯ｄおよび♯ｅにおいて、リ
ードデータドライバ４♯ａまたは４♯ｂにより、対応の
データバスＤＢ上に読出データが伝達される。
【０１５６】したがって、この図２０（Ａ）に示すよう
に、ＣＬシフタにおいて、プリアンプ活性化信号の活性
化に応答してプリアンプの出力信号を取込み、リードデ
ータドライバ活性化信号ＲＤＲＶの非活性化時この取込
んだ信号を伝達することにより、内部クロック信号を用
いることなく、プリアンプおよびリードデータドライバ
の動作に合わせて内部データの転送を行なうことがで
き、タイミングマージンを考慮することなく正確な信号
の取込および転送を行うことができる。ＣＬシフタ３２
において、プリアンプ３２の活性化時、その出力信号を
取込み、リードデータドライバの非活性時取込んだ信号
をリードデータドライバへ転送する動作が繰返し行なわ
れる。なお、この図２０（Ａ）に示す制御信号は、先の
実施の形態２における図９および図１２に示す制御回路
を用いることに発生することができる。
【０１５７】また、この図２０（Ａ）に示す構成は、Ｃ
ＡＳレイテンシが３の場合の動作である。ＣＡＳレイテ
ンシが２の場合には、単にＣＬシフタ３４が、トランス
ペアレント状態、すなわち素通り状態に設定されればよ
い。これは、ＣＡＳレイテンシ情報ＣＬに従って、プリ
アンプ３２の出力ノードＰＤおよび／ＰＤの接続経路を
切換えるか、または単にＣＬシフタ３４におけるインバ
ータバッファ３４ａ、３４ｂ、３４ｅ、３４ｆを、ＣＡ
Ｓレイテンシが２のとき常時作動状態とする構成を利用
することにより実現できる。ＣＡＳレイテンシが２の場
合、たとえば、トライステートインバータバッファ３４
ａおよび３４ｂには、プリアンプ活性化信号ＰＡＥＦと
ＣＡＳレイテンシ情報ＣＬ＝２（ＣＡＳレイテンシが２
であることを示す）のＯＲ回路を通した信号を活性化信
号ＰＡＦとして与えればよい。また、トライステートイ
ンバータバッファ３４ｅおよび３４ｆにおいて、ＣＡＳ
レイテンシ情報ＣＬ＝２の反転信号とリードデータドラ
イバ活性化信号ＲＤＲＶのＡＮＤ回路を通した信号を与
えればよい。
【０１５８】このＣＡＳレイテンシが２の場合において
も、プリアンプ３２の出力信号がスタンバイ状態のとき
にリードデータドライバ４♯ａおよび４♯ｂは活性化さ
れる。しかしながら、プリアンプ３２は、非活性時、こ
の両出力ノードＰＤおよび／ＰＤにＬレベルり信号を出
力しており、リードデータドライバ４♯ａおよび４♯ｂ
は、そのときには、出力ハイインピーダンス状態に設定
される。リードデータドライバ４♯ａおよび４♯ｂの構
成は、先の図８に示す構成と同じである。
【０１５９】図２１は、図２０（Ａ）に示すプリアンプ
３２の具体的構成の一例を示す図である。図２１おい
て、プリアンプ３２は、電源ノードとノードＰＤｉの間
に接続され、かつそのゲートがノード／ＰＤｉに接続さ
れるｐチャネルＭＯＳトランジスタ３２ａと、ノードＰ
ＤｉとノードＮＤｘの間に直列に接続されるｎチャネル
ＭＯＳトランジスタ３２ｂおよび３２ｅと、電源ノード
とノード／ＰＤｉの間に接続されかつそのゲートがノー
ドＰＤｉに接続されるｐチャネルＭＯＳトランジスタ３
２ｃとノード／ＰＤｉとノードＮＤｘの間に直列に接続
されるｎチャネルＭＯＳトランジスタ３２ｄおよび３２
ｆと、ノードＮＤｘと接地ノードとの間に接続されかつ
そのゲートにプリアンプ活性化信号ＰＡＥを受けるｎチ
ャネルＭＯＳトランジスタ３２ｇを含む。
【０１６０】ｎチャネルＭＯＳトランジスタ３２ｂは、
そのゲートがノード／ＰＤｉに接続され、ｎチャネルＭ
ＯＳトランジスタ３２ｅは、そのゲートがアレイＩＯ線
／ＩＯに接続される。ｎチャネルＭＯＳトランジスタ３
２ｄは、そのゲートがノードＰＤｉに接続され、ｎチャ
ネルＭＯＳトランジスタ３２ｆは、そのゲートがアレイ
ＩＯ線ＩＯに接続される。
【０１６１】プリアンプ３２は、さらに、プリアンプ活
性化信号ＰＡＥの非活性化時導通し、ノードＰＤｉおよ
び／ＰＤｉをそれぞれ、電源電圧Ｖｃｃレベルにプリチ
ャージするｐチャネルＭＯＳトランジスタ３２ｈおよび
３２ｉと、ノード／ＰＤｉ上の信号を反転して出力ノー
ドＰＤに伝達するインバータ３２ａと、ノードＰＤｉ上
の信号を反転して出力ノード／ＰＤに信号を伝達するイ
ンバータ３２ｋと、出力ノードＰＤおよび／ＰＤに交差
結合されるｎチャネルＭＯＳトランジスタ３２ｌおよび
３２ｍとを含む。ｎチャネルＭＯＳトランジスタ３２ｌ
は、そのゲートがインバータ３２ｊの出力に接続され、
その一方導通ノードがインバータ３２ｋの出力ノードに
接続され、その他方導通ノードが、接地ノードに接続さ
れる。ｎチャネルＭＯＳトランジスタ３２ｍは、そのゲ
ートがインバータ３２ｋの出力ノードに接続され、その
一方導通ノードがインバータ３２ｊの出力（出力ノード
ＰＤ）に接続され、かつ他方の導通ノードが接地ノード
に接続される。これらのｎチャネルＭＯＳトランジスタ
３２ｌおよび３２ｍは、出力ノードＰＤおよび／ＰＤが
ともにＨレベルに駆動されるのを防止する。次に、この
図２１に示すプリアンプ３２の動作について簡単に説明
する。
【０１６２】プリアンプ活性化信号ＰＡＥの非活性化
時、ＭＯＳトランジスタ３２ｇが非導通状態にあり、ア
レイＩＯ線ＩＯおよび／ＩＯ上の信号の増幅動作は停止
される。一方、ｐチャネルＭＯＳトランジスタ３２ｈお
よび３２ｉが導通し、ノードＰＤｉおよび／ＰＤｉを電
源電圧Ｖｃｃレベルにプリチャージする。したがって、
出力ノードＰＤおよび／ＰＤは、インバータ３２ｊおよ
び３２ｋにより、接地電圧レベルのＬレベルに保持され
る。すなわち、非活性状態のプリアンプ３２は、その出
力ノードＰＤおよび／ＰＤがともにＬレベルに設定され
る。この状態においては、ＭＯＳトランジスタ３２ｌお
よび３２ｍはともに非導通状態にある。
【０１６３】プリアンプ活性化信号ＰＡＥが活性化され
ると、ＭＯＳトランジスタ３２ｈおよび３２ｉが非導通
状態となる。一方、ＭＯＳトランジスタ３２ｇがオン状
態となり、アレイＩＯ線ＩＯおよび／ＩＯの信号の増幅
動作が行なわれる。
【０１６４】今、アレイＩＯ線ＩＯ上の信号が、アレイ
ＩＯ線／ＩＯの信号よりも電位が高い場合を考える。こ
の状態においては、ｎチャネルＭＯＳトランジスタ３２
ｆのコンダクタンスがｎチャネルＭＯＳトランジスタ３
２ｅのコンダクタンスよりも大きくなり、電源電圧Ｖｃ
ｃレベルにプリチャージされていたノード／ＰＤｉの電
圧レベルが低下する。ここで、ノードＰＤｉおよび／Ｐ
Ｄｉは、電源電圧Ｖｃｃレベルにプリチャージされてお
り、ｎチャネルＭＯＳトランジスタ３２ｂおよび３２ｄ
はともに導通状態にある。ノード／ＰＤｉの電圧レベル
が低下すると、ＭＯＳトランジスタ３２ａが導通し始
め、ノードＰＤｉの電圧レベル低下を補償し、ノードＰ
Ｄｉを電源電圧Ｖｃｃレベルへ駆動する。一方、ｐチャ
ネルＭＯＳトランジスタ３２ｃは非導通状態を維持し、
ノード／ＰＤｉは、ＭＯＳトランジスタ３２ｄ、３２ｆ
および３２ｇを介して放電され、その電圧レベルが低下
する。このノード／ＰＤｉの電圧レベルの低下により、
ｎチャネルＭＯＳトランジスタ３２ｂのコンダクタンス
が低下し、ノードＰＤｉおよび／ＰＤｉの電圧差が増大
する。インバータ３２ｊおよび３２ｋは、このノードＰ
Ｄｉおよび／ＰＤｉ上の信号を反転して出力ノードＰＤ
および／ＰＤへ伝達する。したがって、ノードＰＤおよ
び／ＰＤは、それぞれ、ＬレベルおよびＨレベルとな
る。このとき、ｎチャネルＭＯＳトランジスタ３２ｍが
導通し、出力ノードＰＤを接地電圧レベルへ駆動する。
【０１６５】ｎチャネルＭＯＳトランジスタ３２ｌおよ
び３２ｍは、この出力ノードＰＤおよび／ＰＤがともに
Ｈレベルへ駆動されるのを防止する。これは、ノードＰ
Ｄｉおよび／ＰＤｉが、ともにＬレベルへ駆動される状
態に対応する。たとえば、急激にプリアンプ３２が活性
化されて、アレイＩＯ線ＩＯおよび／ＩＯの電圧レベル
が高く、内部ノードＰＤｉおよび／ＰＤｉが急激にその
電圧レベルが低下しても、正確に、出力ノードＰＤおよ
び／ＰＤのいずれか一方が、Ｌレベルに駆動される。こ
のＭＯＳトランジスタ３２ｌおよび３２ｍを設けること
により、リードデータドライバが誤動作するのを防止す
る。すなわち、リードデータドライバは、図８にその構
成を示すように、出力段が、ｐチャネルＭＯＳトランジ
スタおよびｎチャネルＭＯＳトランジスタの対により相
補データバス線を駆動する。読出データＲＤおよび／Ｒ
ＤがＨレベルのとき（すなわち出力ノードＰＤおよび／
ＰＤがともにＨレベルのとき）、リードデータドライバ
（図８参照）のノード／ＬＲＤおよびＬＲＤがＬレベル
となり、このリードデータドライバのＭＯＳトランジス
タＱＴ１〜ＱＴ４がすべて導通状態となり、正確なデー
タを読出すことができず、また、データバス線ＤＤＢお
よび／ＤＤＢに、大きな電流が流れる。このような不安
定な状態を防止し、読出データに応じた３状態のいずれ
かの状態に後に設定するために、この交差結合されたｎ
チャネルＭＯＳトランジスタ３２ｌおよび３２ｍが設け
られる。
【０１６６】これにより、“１”、“０”、およびハイ
インピーダンス（ＨｉＺ）の３状態データをデータバス
線上に出力する内部読出回路を実現することができる。
なお、プリアンプの出力する３値データは“Ｈ，Ｌ”，
“Ｌ，Ｈ”，“Ｌ，Ｌ”であり、ＨｉＺ状態はとらな
い。
【０１６７】なお、上述の説明においては、リードデー
タドライバ活性化信号ＲＤＲＶは、ブロック選択信号と
独立な信号であり、すべてのリードデータドライブ回路
が活性化されるとして説明している。しかしながら、こ
のリードデータドライバ活性化信号ＲＤＲＶに、バンク
アドレス信号を組合せて、選択バンクに対してのみ、リ
ードデータドライバ活性化信号ＲＤＲＶが活性化されて
もよい。この場合においては、ＣＬシフタおよびリード
データドライバを、選択バンクにおいてのみ動作させる
ことができ、消費電流を低減することができる。
【０１６８】以上のように、この発明の実施の形態３に
従えば、プリアンプが３値データを出力し、このプリア
ンプの３値データをＣＬシフタを介してリードデータド
ライバに伝達するとともに、リードデータドライバがデ
ータバスを３状態駆動するように構成しているため、各
列ブロックに対して同一構成の内部読出回路を設けて、
データの読出を行なうことができ、回路レイアウトが簡
略化される。また、プリアンプのみをブロック選択信号
に基づいて活性化し、ＣＬシフタおよびリードデータド
ライバは、ブロック選択信号と独立に動作させているた
め、このクロック選択信号をシフトするための回路およ
び配線が不要となり、配線占有面積が低減され、またシ
フト動作は不要となり、消費電流が低減される。
【０１６９】図２２は、図２０に示すリードデータドラ
イバの構成を示す図である。この図２２に示すリードデ
ータドライバは、図８に示す構成に加えて、さらに、プ
リアンプ３２からの出力データＰＤとＣＡＳレイテンシ
情報ＣＬ２を受けるＡＮＤ回路Ｇ２０と、ＣＬシフタ３
４からの出力信号ＲＤとＣＡＳレイテンシ情報ＣＬ３を
受けるＡＮＤ回路Ｇ２１と、ＡＮＤ回路Ｇ２０およびＧ
２１の出力信号を受けるＯＲ回路Ｇ２２と、プリアンプ
３２からの出力データ信号／ＲＤとＣＡＳレイテンシ情
報ＣＬ２を受けるＡＮＤ回路Ｇ２３と、ＣＬシフタ３４
からの出力データ信号／ＲＤとＣＡＳレイテンシ情報Ｃ
Ｌ３を受けるＡＮＤ回路Ｇ２４と、ＡＮＤ回路Ｇ２３お
よびＧ２４の出力信号を受けるＯＲ回路Ｇ２５を含む。
ＯＲ回路Ｇ２２の出力信号が、ＮＡＮＤ回路Ｇ２の第１
の入力へ与えられ、ＯＲ回路Ｇ２５の出力信号は、ＮＡ
ＮＤ回路Ｇ３の第１の入力へ与えられる。ＮＡＮＤ回路
Ｇ２およびＧ３それぞれの第２の入力へは、リードデー
タドライバ活性化信号ＲＤＲＶと選択信号ＳＥＬを受け
るＡＮＤ回路Ｇ１の出力信号が与えられる。他の構成
は、図８に示す構成と同じであり、対応する部分には同
一参照番号を付し、その詳細説明は省略する。ただし、
ノードとその上の信号を同じ符号で参照している。
【０１７０】ＣＡＳレイテンシ情報ＣＬ２は、ＣＡＳレ
イテンシが２であることを示し、ＣＡＳレイテンシ情報
ＣＬ３は、ＣＡＳレイテンシが３であることを示す。こ
れらのＣＡＳレイテンシ情報ＣＬ２およびＣＬ３は、活
性化時、Ｈレベルに設定される。
【０１７１】この図２２に示す構成において、ＣＡＳレ
イテンシが２のときには、ＡＮＤ回路Ｇ２０およびＧ２
３がバッファとして動作し、一方、ＡＮＤ回路Ｇ２１お
よびＧ２４は、その出力信号は、Ｌレベルに固定され
る。したがって、ＣＡＳレイテンシが２のときには、プ
リアンプ３２からの出力データ信号ＰＤおよび／ＰＤが
ともにＡＮＤ回路Ｇ２０およびＧ２３ならびにＯＲ回路
Ｇ２２およびＧ２５を介してリードデータドライバへ与
えられる。この状態においては、ＣＬシフタ３４の出力
データ信号ＲＤおよび／ＲＤは無視される。一方、ＣＡ
Ｓレイテンシが３のときには、ＣＡＳレイテンシ情報Ｃ
Ｌ３がＨレベルに駆動され、ＡＮＤ回路Ｇ２１およびＧ
２４がバッファとして動作し、一方、ＡＮＤ回路Ｇ２０
およびＧ２３は、その出力信号がＬレベルに固定され
る。したがって、ＣＡＳレイテンシが３のときには、Ｃ
Ｌシフタからの出力データ信号ＲＤおよび／ＲＤがＡＮ
Ｄ回路Ｇ２１およびＧ２４ならびにＯＲ回路Ｇ２２およ
びＧ２５を介してリードデータドライバへ伝達されて増
幅される。これらのＡＮＤ回路Ｇ２０、Ｇ２１、Ｇ２
３、Ｇ２４ならびにＯＲ回路Ｇ２２およびＧ２５を利用
することにより、ＣＡＳレイテンシ情報に従って、プリ
アンプおよびＣＬシフタの出力データ信号を選択するこ
とができる。これは、図８に示すリードデータドライバ
においても同様の構成（選択ゲート）を設けることによ
り、ＣＡＳレイテンシに従ってデータ読出を行なうこと
ができる。これにより、内部クロック信号を用いずに、
活性化制御信号ＰＡＦおよびＲＤＲＶを用いてプリアン
プの出力データをシフトする構成においても、正確に、
ＣＡＳレイテンシ情報に従ってプリアンプおよびＣＬシ
フタの出力信号を選択することができる（内部クロック
信号を用いてシフト動作を行なう場合には、単にシフト
段数を変更することにより、ＣＡＳレイテンシに対応す
ることができる）。
【０１７２】［実施の形態４］図２３は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を示す図
である。図２３においては、パッドＰＰＤ近傍に配置さ
れた出力制御回路５の構成が示される。データバス線Ｄ
ＢＢおよび／ＤＢＢには、複数の内部読出／書込回路が
並列に結合されるが、図２３においては、１つの内部読
出回路を構成するプリアンプ３２、ＣＬシフタ３４およ
びリードデータドライバ４♯を代表的に示す。このプリ
アンプ３２、ＣＬシフタ３４およびリードデータドライ
バ４♯の構成は、それぞれ、図２１、図２０（Ａ）およ
び図２２に示す構成と同じである。
【０１７３】図２３において、データバス線ＤＢＢおよ
び／ＤＢＢに対し、データバスイコライズ指示信号／Ｄ
ＢＥＱを受けるインバータ６１の出力信号ＤＢＥＱに従
ってデータバス線ＤＢＢおよび／ＤＢＢを接地電圧レベ
ルにイコライズするデータバスイコライズ回路５５が設
けられる。このデータバスイコライズ回路５５は、デー
タバスイコライズ指示信号ＤＢＥＱの活性化（Ｈレベ
ル）に応答して導通し、データバス線ＤＢＢおよび／Ｄ
ＢＢそれぞれに接地電圧を伝達するトランスファゲート
ＴＧ１およびＴＧ２を含む。
【０１７４】出力制御回路５は、分離指示信号／ＳＡＩ
の活性化（Ｌレベル）に応答して非導通となるリードア
ンプ分離ゲート５６と、リードアンプ分離ゲート５６を
介してデータバスＤＢに結合され、リードアンプ活性化
信号／ＳＡＥの活性化に応答して与えられたデータの増
幅を行なうリードアンプ５７と、リードアンプ５７の相
補出力データＲＡＤおよび／ＲＡＤを読出クロック信号
ＣＬＫＱに従って伝達する転送回路５８と、転送回路５
８からのデータをラッチする出力ラッチ５９と、出力ラ
ッチ５９のラッチデータＯＤおよび／ＯＤに従ってパッ
ドＰＰＤに出力データを伝達する出力バッファ６０を含
む。
【０１７５】リードアンプ分離ゲート５６は、リードア
ンプ分離指示信号／ＳＡＩの活性化時非導通状態とな
り、データバス線ＤＢＢおよび／ＤＢＢをリードアンプ
５７から切り離すトランスファゲートＴＧ３およびＴＧ
４を含む。
【０１７６】リードアンプ５７は、リードアンプ活性化
信号／ＳＡＥの活性化（Ｌレベル）に応答して導通し、
電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジス
タＰＱ１と、このｐチャネルＭＯＳトランジスタＰＱ１
とノードＲＡＤの間に接続されかつそのゲートがノード
／ＲＡＤに接続されるｐチャネルＭＯＳトランジスタＰ
Ｑ２と、ＭＯＳトランジスタＰＱ１とノード／ＲＡＤの
間に接続されかつそのゲートがノードＲＡＤに接続され
るｐチャネルＭＯＳトランジスタＰＱ３と、ノードＲＡ
Ｄと接地ノードの間に接続されかつそのゲートがノード
／ＲＡＤに接続されるｎチャネルＭＯＳトランジスタＮ
Ｑ１と、ノード／ＲＡＤと接地ノードの間に接続されか
つそのゲートがノードＲＡＤに接続されるｎチャネルＭ
ＯＳトランジスタＮＱ２を含む。
【０１７７】このリードアンプ５７は、交差結合型セン
スアンプの構成を備え、交差結合されたｐチャネルＭＯ
ＳトランジスタＰＱ２およびＰＱ３で構成される増幅部
が活性化される。ノードＲＡＤおよび／ＲＡＤがリード
アンプ分離ゲート５６を介してデータバス線ＤＢＢおよ
び／ＤＢＢに接続され、スタンバイ状態時においては、
ノードＲＡＤおよび／ＲＡＤは接地電圧レベルにイコラ
イズされる。したがってリードアンプ５７の活性化時、
ノードＲＡＤおよび／ＲＡＤのうち高電位のノードの電
圧レベルを上昇させる。低電位のデータバス線は、接地
電圧レベルを保持する。
【０１７８】リードアンプ分離指示信号／ＳＡＩは、Ｄ
Ｑコントロール回路６５の出力信号ＲＤＬＩと読出クロ
ック信号ＣＬＫＱを受けるＮＯＲ回路６２から出力さ
れ、リードアンプ活性化信号／ＳＡＥは、ＤＱコントロ
ール回路６５の出力信号ＲＤＬＡＴと読出クロック信号
ＣＬＫＱを受けるゲート回路６３から生成される。
【０１７９】転送回路５８は、読出クロック信号ＣＬＫ
Ｑを受けるインバータ６４の出力信号の非活性化（Ｌレ
ベル）時作動状態となり、ノードＲＡＤおよび／ＲＡＤ
の信号を増幅するトライステートインバータバッファ５
８ａおよび５８ｂを含む。この転送回路５８は、読出ク
ロック信号ＣＬＫＱがＨレベルの期間、リードアンプ５
７により増幅されたデータをさらに増幅して出力ラッチ
５９に伝達し、読出クロック信号ＣＬＫＱがＬレベルの
ときには、出力ハイインピーダンス状態となる。次に、
この図２３に示す出力制御回路および内部読出回路の動
作を図２４および図２５に示すタイムチャート図を参照
して説明する。
【０１８０】まず、図２４を参照して、ＣＡＳレイテン
シが２のときのデータ読出動作について説明する。
【０１８１】クロックサイクル♯ａにおいて、リードコ
マンドが与えられると、内部クロック信号ＣＬＫの立上
がりに応答して、リードデータドライバ活性化信号ＲＤ
ＲＶが所定期間活性状態となり、次いでプリアンプ活性
化信号ＰＡＥが活性化される。これにより、選択された
プリアンプ３２が、アレイＩＯ線ＩＯおよび／ＩＯ上に
読出されたデータを増幅して、リードデータドライバ４
♯へ与える。ＣＡＳレイテンシが２のときには、ＣＬシ
フタ３４はバイパスされ、プリアンプ３２からの出力信
号ＰＤおよび／ＰＤがリードデータドライバ４♯へ直接
与えられる。リードデータドライバ活性化信号ＲＤＲＶ
の活性化に応答してリードデータドライバ４♯が増幅動
作を行ない、プリアンプ３２から伝達された信号ＰＤお
よび／ＰＤに従って、その内部ノードＬＲＤおよび／Ｌ
ＲＤ（図２２参照）の電圧レベルが変化し、次いでデー
タバス線ＤＢＢおよび／ＤＢＢは、このリードデータド
ライバ４♯の増幅動作により、その電圧レベルがプリチ
ャージレベルのＬレベルから変化する。
【０１８２】一方、内部クロック信号ＣＬＫの立上がり
に応答して、リードディテクト信号ＲＤＥＴが活性状態
となり、ＤＱコントロール回路６５の制御の下に、分離
指示信号／ＳＡＩが、ＮＯＲ回路６２を介してＨレベル
に立上がる（この間読出クロック信号ＣＬＫＱはＬレベ
ルにある）。これにより、リードアンプ分離ゲート５６
が導通状態となり、データバス線ＤＢＢおよび／ＤＢＢ
上の信号電位をリードアンプ５７へ伝達する。このリー
ドアンプ分離ゲート５６が導通状態となってから、次い
でデータバスイコライズ指示信号／ＤＢＥＱが内部クロ
ック信号ＣＬＫの立上がりに応答してＨレベルとなり、
応じて、インバータ６１からのデータバスイコライズ指
示信号ＤＢＥＱがＬレベルとなり、データバスイコライ
ズ回路５５が非活性化される。これにより、データバス
線ＤＢＢおよび／ＤＢＢを介して、リードデータドライ
バ４♯からのデータが、リードアンプ５７へ伝達され
る。このリードアンプ分離ゲート５６が導通状態となっ
たとき、依然データバス線ＤＢＢおよび／ＤＢＢをイコ
ライズ状態としておくことにより、リードアンプ５７の
内部ノードを、確実に初期状態のＬレベルにリセットす
る。
【０１８３】次いで、このリードディテクト信号ＲＤＥ
Ｔの非活性化と内部読出クロック信号ＣＬＫＱの活性化
（立上がり）のいずれか早い方のタイミングで、リード
アンプ活性化信号／ＳＡＥがＬレベルの活性状態へ駆動
される。これは、ゲート回路６３が、読出クロック信号
ＣＬＫＱとＤＱコントロール回路６５からのリードデー
タラッチ指示信号ＲＤＬＡＴとを受けており、一方が、
接地レベルに立上がると、リードアンプ活性化信号／Ｓ
ＡＥが活性状態のＬレベルへ駆動される。このリードア
ンプ活性化信号／ＳＡＥが活性化されると、次いで、リ
ードアンプ分離指示信号／ＳＡＩがＬレベルとなり、リ
ードアンプ分離ゲート５６が非導通状態となる。これに
より、リードアンプ５７は、そのデータバス線ＤＢＢお
よび／ＤＢＢから切り離され、センスノード（ノードＲ
ＡＤおよび／ＲＡＤ）の負荷が軽減され、高速で、増幅
動作を行ない、読出データに応じて、ノードＲＡＤおよ
び／ＲＡＤの一方を、接地電圧レベルから電源電圧Ｖｃ
ｃレベルに上昇させる。
【０１８４】リードアンプ活性化信号／ＳＡＥにより、
リードアンプ５７が増幅動作を行ないかつ増幅データを
ラッチすると、読出クロック信号ＣＬＫＱの立上がりに
応答してインバータ６４の出力信号がＬレベルとなり、
転送回路５８が活性化され、このリードアンプ５７によ
り増幅されたデータを、出力ラッチ５９へ伝達し、出力
ラッチ５９の出力ノードＯＤおよび／ＯＤに読出データ
が伝達される。次いで、出力バッファ６０により、この
出力ラッチ５９によりラッチされたデータがパッドＰＰ
Ｄへ伝達される。したがって、クロックサイクル♯ａに
リードコマンドが与えられると、クロックサイクル♯ｃ
における内部クロック信号ＣＬＫの立上がりエッジで、
確定データが外部装置でサンプリングされる。これによ
り、ＣＡＳレイテンシが２（ＣＬ＝２）でのデータ読出
が実現される。
【０１８５】一方、このリードアンプ分離指示信号／Ｓ
ＡＩがＬレベルとなり、データバス線ＤＢＢおよび／Ｄ
ＢＢがリードアンプ５７から分離されると、データバス
イコライズ指示信号／ＤＢＥＱがＬレベルとなり、応じ
てデータバスイコライズ回路５５が活性化され、データ
バス線ＤＢＢおよび／ＤＢＢを接地電圧レベルにイコラ
イズする。次いでリードアンプ活性化信号／ＳＡＥがＨ
レベルの非活性状態へ駆動され、リードアンプ５７が非
活性化され、次いでリードアンプ分離指示信号／ＳＡＩ
がＨレベルとなり、リードアンプ５７が、リードアンプ
分離ゲート５６を介してデータバス線ＤＢＢおよび／Ｄ
ＢＢに接続される。これにより、ノードＲＡＤおよび／
ＲＡＤが接地電圧レベルにリセットされる。
【０１８６】クロックサイクル♯ｂにおいて、再び、プ
リアンプ活性化信号ＰＡＥおよびリードデータドライバ
活性化信号ＲＤＲＶが活性化され、次のデータがデータ
バス線ＤＢＢおよび／ＤＢＢに伝達される。データバス
イコライズ指示信号／ＤＢＥＱが再びＨレベルの非活性
状態となり、データバスイコライズ回路５５が非活性化
され、データバス線ＤＢＢおよび／ＤＢＢに、リードデ
ータドライバ４♯からのデータが伝達される。このデー
タバス線ＤＢＢおよび／ＤＢＢにデータが読出されたと
きに、リードアンプ分離指示信号／ＳＡＩはＨレベルに
あり、リードアンプ分離ゲート５６が導通状態にあり、
リードアンプ５７に、このデータバス線ＤＢＢおよび／
ＤＢＢ上のデータが伝達される。次いで、リードアンプ
活性化信号／ＳＡＥが活性化されて、リードアンプ５７
が増幅動作を行なって、読出クロック信号ＣＬＫＱの立
上がりに応答して、転送回路５８が、このリードアンプ
５７からのデータを増幅して出力ラッチ５９へ与える。
以後この動作が、バースト長サイクル数が経過するかま
たは読出動作停止（インタラプトまたはプリチャージコ
マンド）が与えられるまで繰返される。
【０１８７】リードアンプ５７を、リードアンプ分離ゲ
ート５６によりデータバスＤＢと分離して、リードアン
プ５７に増幅動作を行なわせることにより、このリード
アンプ５７におけるノードＲＡＤおよび／ＲＡＤの電圧
差が、センス動作可能な範囲となると、リードアンプ５
７に増幅動作を行なわせることができる。したがって、
データバス線ＤＢＢおよび／ＤＢＢに、ＣＭＯＳレベル
の信号が伝達される前にリードアンプ５７が増幅動作を
行なうことができる。すなわち、データバス線ＤＢＢお
よび／ＤＢＢに、小振幅データ信号を伝達することがで
き、高速読出が実現される。
【０１８８】次に、図２５を参照して、ＣＡＳレイテン
シが３の場合のデータ読出動作について説明する。クロ
ックサイクル♯ａにおいてリードコマンドが与えられる
と、まずプリアンプ活性化信号ＰＡＥが活性化される。
プリアンプ３２が、アレイＩＯ線ＩＯおよび／ＩＯ上の
信号を増幅して、ＣＬシフタ３４へ伝達する。ＣＡＳレ
イテンシが３の場合（ＣＬ＝３）、ＣＬシフタ３４がシ
フト動作を行ない、プリアンプ活性化信号ＰＡＥの活性
化に応答してプリアンプ３２の出力データ信号を取込
み、リードデータドライバ活性化信号ＲＤＲＶの非活性
化に応答してリードデータドライバ４♯へ取込んだデー
タ信号を伝達する。このクロックサイクル♯ａにおいて
は、リードデータドライバ活性化信号ＲＤＲＶは非活性
状態にあるため、ＣＬシフタ３４からの信号は、リード
データドライバ４♯へ与えられる。一方、リードディテ
クト信号ＲＤＥＴも、ＣＡＳレイテンシが３の場合に
は、１クロックサイクル遅れて活性化されるため、クロ
ックサイクル♯ａにおいては、非活性状態を保持し、リ
ードアンプ活性化信号／ＳＡＥがＨレベルの非活性状態
にあり、またリードアンプ分離指示信号／ＳＡＩがＬレ
ベルにあり、データバスＤＢとリードアンプ５７を分離
する。また、データバスイコライズ指示信号／ＤＢＥＱ
が、Ｌレベルにあり、データバスイコライズ回路５５が
活性化され、データバス線ＤＢＢおよび／ＤＢＢは、接
地電圧レベルにイコライズされる。
【０１８９】クロックサイクル♯ｂにおいて、内部クロ
ック信号ＣＬＫの立上がりに応答して、リードデータド
ライバ活性化信号ＲＤＲＶが活性状態へ駆動され、リー
ドデータドライバ４♯が増幅動作を行ない、ＣＬシフタ
３４から伝達されたデータを増幅する。応じて、リード
データドライバ４♯の内部ノードＬＲＤおよび／ＬＲＤ
の電圧レベルが、リードデータドライバ活性化信号ＲＤ
ＲＶの活性化に応答して変化する。
【０１９０】また、クロックサイクル♯ｂにおいて、内
部クロック信号ＣＬＫの立上がりに応答して、リードデ
ィテクト信号ＲＤＥＴが活性化され、読出クロック信号
ＣＬＫＱがＬレベルに立下がると、リードアンプ分離指
示信号／ＳＡＩがＨレベルに立上がり、データバス線Ｄ
ＢＢおよび／ＤＢＢがリードアンプ５７に結合される。
また、データバスイコライズ指示信号／ＤＢＥＱが、内
部クロック信号ＣＬＫの立上がりに応答してＨレベルと
なり、データバスイコライズ回路５５が非活性化され、
データバス線ＤＢＢおよび／ＤＢＢの電圧レベルが、こ
のリードデータドライバ４♯の出力データ信号に従って
変化する。また、リードアンプ５７のノードＲＡＤおよ
び／ＲＡＤの電圧レベルが、このデータバス線ＤＢＢお
よび／ＤＢＢを介してリードデータドライバ４♯から与
えられる信号に従って変化する。
【０１９１】リードデータドライバ活性化信号ＲＤＲＶ
がＬレベルの非活性状態となると、リードデータドライ
バ４♯が出力ハイインピーダンス状態となる。このとき
には、まだ、データバスイコライズ指示信号／ＤＢＥＱ
はＨレベルを維持し、データバスイコライズ回路５５は
非活性状態にある。次いで、リードディテクト信号ＲＤ
ＥＴがＬレベルに立下がるとリードアンプ活性化信号／
ＳＡＥが活性化され、次いで、リードアンプ分離指示信
号／ＳＡＩがＬレベルとなる。これにより、リードアン
プ５７が、データバス線ＤＢＢおよび／ＤＢＢと切り離
された状態で増幅動作を行ない、ノードＲＡＤおよび／
ＲＡＤの電圧レベルを、伝達された信号レベルに応じた
電圧レベルに設定する。
【０１９２】データバス線分離指示信号／ＳＡＩは活性
状態（Ｌレベル）にあり、リードアンプ５７が増幅動作
を行なっている間に、データバスイコライズ指示信号／
ＤＢＥＱがＬレベルとなり、再び、データバス線ＤＢＢ
および／ＤＢＢがデータバスイコライズ回路５５により
接地電圧レベルにイコライズされる。
【０１９３】このクロックサイクル♯ｂにおいて、また
プリアンプ活性化信号ＰＡＥが活性化され、プリアンプ
３２が増幅動作を行ない、次のデータを、ＣＬシフタ３
４に伝達し、ラッチさせる。このクロックサイクル♯ｂ
においてプリアンプ３２により増幅されたデータは、ク
ロックサイクル♯ｃにおいて、リードデータドライバ活
性化信号ＲＤＲＶの活性化に従って、リードデータドラ
イバ４♯により取込まれて増幅され、データバス線ＤＢ
Ｂおよび／ＤＢＢ上に伝達される。以降、先のクロック
サイクル♯ｂと同じ動作が実行される。
【０１９４】出力ラッチ５９にラッチされたデータは、
そのクロックサイクルにおいて、出力バッファ６０を介
してパッドＰＰＤへ伝達される。
【０１９５】クロックサイクル♯ｃにおいてパッドＰＰ
Ｄに有効データが出力され、図示しない次のクロックサ
イクル♯ｄの内部クロック信号ＣＬＫの立上がりエッジ
で、外部装置でサンプリングされる。これにより、ＣＡ
Ｓレイテンシが３でのデータ読出が行なわれる。
【０１９６】図２６は、図２３に示す制御信号を発生す
る部分の構成を概略的に示す図である。図２６におい
て、制御信号発生回路は、外部からのクロック信号ｅｘ
ｔＣＬＫを受けて内部クロック信号ＣＬＫおよび読出ク
ロック信号ＣＬＫＱを生成するクロック発生回路２０
と、クロック発生回路２０からの内部クロック信号ＣＬ
Ｋに同期して外部からの制御信号（コマンド）／ＣＳ、
／ＲＡＳ、／ＣＡＳおよび／ＷＥを取込み指定された動
作モードを指示する信号を生成するコマンドデコード回
路２１と、コマンドデコード回路２１の出力信号に従っ
て外部からのアドレス信号ＡＤを取込み内部アドレス信
号を発生するアドレス発生回路２２と、コマンドデコー
ド回路２１からの読出動作指示信号φｒの活性化に応答
してバースト長期間読出活性化信号ＲＰを活性状態に駆
動するリード制御回路２３と、リード制御回路２３から
の読出活性化信号ＲＰを（ＣＡＳレイテンシ−２）クロ
ックサイクルシフトする（ＣＬ−２）シフタ２６と、リ
ード制御回路２３からの読出活性化信号ＲＰの活性化時
能動化され、内部クロック信号ＣＬＫに同期してプリア
ンプ活性化信号ＰＡＥを生成するＰＡＥ発生回路２７を
含む。
【０１９７】これらの回路の構成は、先の図１６に示す
制御信号発生回路と同様である。（ＣＬ−２）シフタ２
６は、ＣＡＳレイテンシが２の場合には、リード制御回
路２３から与えられた読出活性化信号ＲＰをそのまま伝
達して読出動作活性化信号ＲＰＰを生成する。ＣＡＳレ
イテンシが３のときには、（ＣＬ−２）シフタ２６は、
リード制御回路２３からの読出活性化信号ＲＰを内部ク
ロック信号ＣＬＫの１クロックサイクル期間シフトして
読出動作活性化信号ＲＰＰを生成する。
【０１９８】この制御信号発生回路は、さらに、アドレ
ス発生回路２２からの内部アドレス信号をデコードし
て、メモリ列ブロックを指定するブロック選択信号を生
成するブロックデコーダ２５と、ＰＡＥ発生回路２７か
らのプリアンプ活性化信号ＰＡＥＦとブロックデコーダ
２５からのブロック選択信号とを受けて、プリアンプ活
性化信号ＰＡＥ（ＰＡＥｊ）を生成するゲート回路Ｇ１
２を含む。選択された列ブロックに対応して設けられる
プリアンプのみが、このプリアンプ活性化信号ＰＡＥ
（ＰＡＥｊ）に従って活性化される。残りのプリアンプ
は、非活性状態を維持する。
【０１９９】制御信号発生回路は、さらに、（ＣＬ−
２）シフタ２６からの読出動作活性化信号ＲＰＰの活性
化時、内部クロック信号ＣＬＫに同期してリードデータ
ドライバ活性化信号ＲＤＲＶ（ＲＤＲＶＦ）を生成する
ＲＤＲＶ発生回路２９と、読出動作活性化信号ＲＰＰの
活性化時、内部クロック信号ＣＬＫに応答してリードデ
ータディテクト信号ＲＤＥＴを生成するＲＤＥＴ発生回
路６６と、読出動作活性化信号ＲＰＰの活性化時、内部
クロック信号ＣＬＫに同期してデータバスイコライズ指
示信号／ＤＢＥＱを駆動するＤＢＥＱ発生回路６７を含
む。読出動作活性化信号ＲＰＰが非活性状態のときに
は、ＲＤＲＶ発生回路２９およびＲＤＥＴ発生回路６６
は、それぞれ、信号ＲＤＲＶおよびＲＤＥＴをそれぞ
れ、Ｌレベルの非活性状態に保持する。ＤＢＥＱ発生回
路６７は、読出動作活性化信号ＲＰＰの非活性化時、デ
ータバスイコライズ指示信号／ＤＢＥＱを、活性状態の
Ｌレベルに保持する。
【０２００】図２７（Ａ）は、図２６に示すＲＤＲＶ発
生回路２９、ＲＤＥＴ発生回路６６、およびＤＢＥＱ発
生回路６７の構成を概略的に示す図である。これらのＲ
ＤＲＶ発生回路２９、ＲＤＥＴ発生回路６６およびＤＢ
ＥＱ発生回路６７は、実質的に同じ回路構成を備えてい
るため、図２７（Ａ）においては１つの回路の構成を代
表的に示す。図２７（Ａ）において、発生回路２９、６
６および６７の各々は、内部クロック信号ＣＬＫを所定
時間遅延する遅延回路６９ａと、遅延回路６９ａの出力
信号と読出動作活性化信号ＲＰＰを受けるＡＮＤ回路６
９ｂと、ＡＮＤ回路６９ｂの出力信号の立上がりに応答
して所定の時間幅を有するワンショットのパルス信号φ
ＰＵＬを発生するワンショットパルス発生回路６９ｃを
含む。遅延回路６９ａの有する遅延時間は、ＣＡＳレイ
テンシ情報ＣＬに従って変更可能である。これにより、
図２４および図２５に示すように、各指示信号の発生タ
イミングを異ならせることができる。次に、この図２７
（Ａ）に示す信号発生回路の動作を図２７（Ｂ）および
（Ｃ）に示すタイミングチャート図を参照して説明す
る。
【０２０１】まず、図２７（Ｂ）を参照して、ＣＡＳレ
イテンシが３（ＣＬ＝３）の場合の動作について説明す
る。リードコマンドがクロックサイクル♯ａにおいて与
えられると、読出活性化信号ＲＰが所定期間（バースト
長時間）活性状態へ駆動される。ＣＡＳレイテンシが３
の場合、（ＣＬ−２）シフタ２６により、次のクロック
サイクル♯ｂにおいて読出動作活性化信号ＲＰＰが活性
状態へ駆動される。ＡＮＤ回路６９ｂが、読出動作活性
化信号ＲＰＰと遅延回路６９ａからの遅延内部クロック
信号とに従って出力信号を生成する。したがって、この
ＡＮＤ回路６９ｂからは、内部クロック信号ＣＬＫが立
上がってから所定時間経過後にＨレベルに立上がる信号
が順次出力される。ワンショットパルス発生回路６９ｃ
が、このＡＮＤ回路６９ｂの出力信号の立上がりに応答
してワンショットのパルス信号φＰＵＬを発生する。し
たがって、クロックサイクル♯ｂ、♯ｃ、♯ｄおよび♯
ｅにおいて、読出動作活性化信号ＲＰＰが活性状態にあ
る期間、ワンショットパルス信号φＰＵＬが活性化され
る。読出動作活性化信号ＲＰＰがＬレベルの間、ＡＮＤ
回路７１の出力信号はＬレベルに固定され、ワンショッ
トパルス信号φＰＵＬはＬレベルに固定される。
【０２０２】次に、図２７（Ｃ）を参照して、ＣＡＳレ
イテンシが２の場合の動作について説明する。クロック
サイクル♯ａにおいてリードコマンドが与えられると、
クロックサイクル♯ａにおいて読出活性化信号ＲＰおよ
び読出動作活性化信号ＲＰＰがともにＨレベルに駆動さ
れる。ＣＡＳレイテンシが２の場合には、（ＣＬ−２）
シフタ２６は、シフト動作を行なっていない。したがっ
て、このクロックサイクル♯ａから、ＡＮＤ回路６９ｂ
の出力信号が内部クロック信号ＣＬＫに従ってＨレベル
に立上がり、ワンショットパルス発生回路６９ｃが、ワ
ンショットパルス信号φＰＵＬをそれぞれ生成する。
【０２０３】したがって、この遅延回路６９ａを用いて
内部クロック信号ＣＬＫを遅延することにより、リード
コマンドが与えられたクロックサイクル♯ａにおいて
も、読出活性化信号ＲＰが活性状態に駆動されたとき
に、内部クロック信号ＣＬＫに従ってワンショットパル
ス信号を生成することができ、正確に、所定の時間幅を
有するワンショットパルス信号を生成することができ
る。
【０２０４】遅延回路６９ａは、単に、インバータの段
数が、ＣＡＳレイテンシ情報ＣＬに応じて変更されれ
ば、容易に、その遅延時間を変更することができる。
【０２０５】図２８は、図２３に示すＤＱコントロール
回路６５の構成を概略的に示す図である。図２８におい
て、ＤＱコントロール回路６５は、リードディテクト信
号ＲＤＥＴを所定時間遅延しかつ反転して信号ＲＤＬＩ
を生成する反転遅延回路６５ａと、リードディテクト信
号ＲＤＥＴを所定時間遅延してリードデータラッチ指示
信号ＲＤＬＡＴを出力する遅延回路６５ｂを含む。信号
ＲＤＬＩが、図２３に示すＮＯＲ回路６２へ与えられ、
リードデータラッチ指示信号ＲＤＬＡＴが図２３に示す
ゲート回路６３へ与えられる。
【０２０６】次に、図２８および図２３および図２９を
参照して、まず、リードアンプ分離指示信号／ＳＡＩの
発生態様について説明する。
【０２０７】図２９（Ａ）において、読出クロック信号
ＣＬＫＱが立上がってからリードディテクト信号ＲＤＥ
Ｔが所定時間Ｈレベルに駆動される。反転遅延回路６５
ａからは、このリードディテクト信号ＲＤＥＴを遅延し
かつ反転した信号ＲＤＬＩが出力される。したがって、
リードアンプ分離指示信号／ＳＡＩが、読出クロック信
号ＣＬＫＱの立下がりに同期してＨレベルに立上がり、
かつ信号ＲＤＬＩの立上がりに同期してＬレベルに立下
がる。信号／ＳＡＩがＨレベルのときには、リードアン
プ分離ゲート５６が非導通状態にあり、データバスＤＢ
とリードアンプ５７とを分離する。
【０２０８】一方、図２９（Ｂ）に示すように、読出ク
ロック信号ＣＬＫＱが立下がってからリードディテクト
信号ＲＤＥＴが立上がり、かつ次の読出クロック信号Ｃ
ＬＫＱの立上がりよりも先にリードディテクト信号ＲＤ
ＥＴがＬレベルに立上がる場合、リードアンプ分離指示
信号／ＳＡＩは、信号ＲＤＬＩの立下がりおよび立上が
りに同期して立上がりかつ立下がる。この場合には、し
たがって、リードディテクト信号ＲＤＥＴに従って、リ
ードアンプ５７とデータバスＤＢとの分離が制御され
る。
【０２０９】このＮＯＲ回路６２を用いることにより、
読出クロック信号ＣＬＫＱとリードディテクト信号ＲＤ
ＥＴのタイミングがずれる場合においても、図２３に示
す転送回路５８が出力ハイインピーダンス状態となった
後に、分離指示信号／ＳＡＩをＨレベルとして、データ
バスＤＢとリードアンプ５７とを接続することができ、
次の新たなデータが、出力ラッチ５９を介して出力バッ
ファ６０へ伝達されるのを防止することができる。
【０２１０】図３０は、図２３に示すゲート回路６３の
構成の一例を示す図である。図３０において、ゲート回
路６３は、リードデータラッチ指示信号ＲＤＬＡＴを受
けるインバータ６３ａと、インバータ６３ａの出力信号
と読出クロック信号ＣＬＫＱを受けるＯＲ回路６３ｂ
と、ＯＲ回路６３ｂの出力信号の立上がりに応答して所
定の時間幅を有するワンショットのパルス信号を発生す
るワンショットパルス発生回路６３ｃを含む。このワン
ショットパルス発生回路６３ｃは、ＨレベルからＬレベ
ルに立下がるワンショットのパルス信号を発生する。こ
のワンショットパルス発生回路６３ｃからリードアンプ
活性化信号／ＳＡＥが出力される。次に、この図３０に
示すゲート回路６３の動作を図３１および図３２に示す
信号波形図を参照して説明する。
【０２１１】まず、図３１に示すように、リードディテ
クト信号ＲＤＥＴの立上がりが読出クロック信号ＣＬＫ
Ｑの立上がりよりも遅い場合、リードデータラッチ指示
信号ＲＤＬＡＴも同様、読出クロック信号ＣＬＫＱより
も遅れてＨレベルに立上がる。ワンショットパルス発生
回路６３ｃは、リードアンプ活性化信号／ＳＡＥをＨレ
ベルに保持している。今、読出クロック信号ＣＬＫＱが
Ｌレベルになり、リードディテクト信号ＲＤＥＴがＬレ
ベルに立下がり、次いでリードデータラッチ指示信号Ｒ
ＤＬＡＴがＬレベルに立下がると、インバータ６３ａの
出力信号がＨレベルとなり、ＯＲ回路６３ｂの出力信号
がＨレベルに立上がる。応じて、ワンショットパルス発
生回路６３ｃがＬレベルのワンショットのパルス信号を
発生し、リードアンプ活性化信号／ＳＡＥが所定期間Ｌ
レベルの活性状態となる。
【０２１２】また、図３２に示すように、リードディテ
クト信号ＲＤＥＴが読出クロック信号ＣＬＫＱよりも早
く立上がる場合、ＯＲ回路６３ｂの出力信号は、この読
出クロック信号ＣＬＫＱの立上がり（活性化）に応答し
てＨレベルに立上がる。したがって、ワンショットパル
ス発生回路６３ｃからのこのリードアンプ活性化信号／
ＳＡＥが、読出クロック信号ＣＬＫＱに活性化（立上が
り）に応答して活性化される。このとき、リードデータ
ラッチ指示信号ＲＤＬＡＴがＬレベルに立下がっても、
ワンショットパルス発生回路６３ｃからのリードアンプ
活性化信号／ＳＡＥはＬレベルに既に駆動されており、
その状態は変化しない。このような、ワンショットパル
スを発生する回路構成としては、セット／リセットフリ
ップフロップを設け、該フリップフロップの出力信号を
所定時間遅延してリセットする構成とすることにより、
ワンショットパルスが二重に発生されるのを防止するこ
とができる。
【０２１３】このリードアンプの活性化を、読出クロッ
ク信号ＣＬＫＱの活性化（立上がり）とリードディテク
ト信号ＲＤＥＴの非活性化（Ｌレベル）のいずれか早い
方のタイミングで行なうことにより、ＣＡＳレイテンシ
が異なり、クロック周波数が変化する場合においても、
高速のクロック信号に同期して正確にセンス動作を行な
うことができる。
【０２１４】［変更例］図３３は、この発明の実施の形
態４の変更例の構成を概略的に示す図である。図３３に
おいては、ＤＱコントロール回路６５の構成を示す。
【０２１５】図３３において、ＤＱコントロール回路６
５は、ＤＱＭバッファ３５からのマスク指示信号ＤＱＭ
ｉを所定時間遅延する遅延回路６５ａと、遅延回路６５
ａの出力信号の活性化時セットされかつクロック信号Ｃ
ＬＫの活性化（立上がり）時リセットされるセット／リ
セットフリップフロップ６５ｂと、セット／リセットフ
リップフロップ６５ｂの出力／Ｑからの出力信号／ＯＥ
とリードデータラッチ指示信号ＲＤＬＡＴを受けるＡＮ
Ｄ回路６５ｃと、セット／リセットフリップフロップ６
５ｂの出力信号／ＯＥとリードアンプ分離指示信号ＲＤ
ＬＩを受けるＡＮＤ回路６５ｄを含む。信号ＲＤＬＡＴ
およびＲＤＬＩは、図２８に示すように、リードディテ
クト信号ＲＤＥＴに従って生成される。マスク指示信号
ＤＱＭｉは、また、ＲＤＲＶ発生回路（図１２参照）へ
与えられ、マスク指示が与えられるとそのクロックサイ
クルにおいてリードデータドライバ活性化信号ＲＤＲＶ
を非活性状態に保持する。
【０２１６】リードアンプ活性化信号／ＳＡＥを発生す
るゲート回路６３は、図３０に示す構成と同様の構成を
備えるが、ワンショットパルス発生回路６３ｃとして、
ＯＲ回路６３ｂの出力信号に応答してセットされ、かつ
その出力信号の活性化時所定時間経過後にリセットされ
るセット／リセットフリップフロップが用いられる。た
だし、図３３においては、このワンショットパルス発生
回路６３ｃとしてのフリップフロップのリセット入力Ｒ
へリセット信号を与える遅延回路は示していない。次
に、この図３３に示すＤＱコントロール回路６５の動作
を、図３４および図３５に示すタイミングチャート図を
参照して説明する。
【０２１７】まず、図３４を参照して、ＣＡＳレイテン
シが２の場合の動作について説明する。
【０２１８】なお、図３４においては、図２３に示す各
制御信号を併せて示す。まず、クロックサイクル♯ａに
おいてリードコマンドが与えられると、プリアンプ活性
化信号ＰＡＥが活性化され、プリアンプ３２の出力ノー
ドＰＤおよび／ＰＤに選択メモリのデータが伝達され
る。また、リードデータドライバ活性化信号ＲＤＲＶが
活性化され、このプリアンプ３２により増幅されたデー
タを取込んでデータバスＤＢ上に伝達する。このリード
データドライバ４♯のデータ読出時においては、データ
バスイコライズ指示信号／ＤＢＥＱがＨレベルとなり、
データバスＤＢが、プリチャージ電圧（Ｌレベル）から
リードデータドライバ４♯により読出されたデータに対
応する電圧レベルに変化する。
【０２１９】また、リードディテクト信号ＲＤＥＴが活
性化され、信号ＲＤＬＡＴおよびＲＤＬＩがそれぞれ活
性状態へ駆動される。このクロックサイクル♯ａにおい
ては、マスク指示信号ＤＱＭはＬレベルの非活性状態に
あるため、このリードディテクト信号ＲＤＥＴに従って
リードアンプ分離指示信号／ＳＡＩがＨレベルとなり、
データバスＤＢとリードアンプ５７を接続し、次いでリ
ードアンプ活性化信号／ＳＡＥが活性化されてリードア
ンプ５７が増幅動作を行なう。したがって、このクロッ
クサイクル♯ａにおいては、リードアンプ５７の内部ノ
ードＲＡＤおよび／ＲＡＤには、データが伝達され、次
いで、このデータが読出クロック信号ＣＬＫＱに従っ
て、転送回路５８を介して出力ラッチ５９へ伝達され
る。したがって、クロックサイクル♯ｂにおいて、出力
バッファ６０を介してデータが出力される。
【０２２０】クロックサイクル♯ｂにおいても、同様、
次のデータの内部読出が行なわれる。
【０２２１】クロックサイクル♯ｃにおいて外部マスク
指示信号ＤＱＭをＨレベルに設定する。この状態におい
ては、クロックサイクル♯ｃの間、内部マスク指示信号
ＤＱＭｉがＨレベルとなり、所定時間経過後、信号／Ｏ
ＥがＬレベルの活性状態となる。プリアンプ活性化信号
ＰＡＥは、この内部マスク指示信号ＤＱＭｉと独立に活
性化されており、クロックサイクル♯ｃにおいてもデー
タが読出される。しかしながら、リードデータドライバ
活性化信号ＲＤＲＶは、この内部マスク指示信号ＤＱＭ
ｉに従って、非活性状態に保持され、リードデータドラ
イバ４♯の内部ノードは、スタンバイ状態のＨレベルに
保持される。
【０２２２】データバスイコライズ指示信号／ＤＢＥＱ
が、また、このクロック信号ＣＬＫに従って活性化さ
れ、データバスＤＢのイコライズを行ない、クロックサ
イクル♯ｃにおいては、したがってデータバスＤＢは、
Ｌレベルのハイインピーダンス状態に保持される。
【０２２３】一方、読出クロック信号ＣＬＫＱおよびリ
ードディテクト信号ＲＤＥＴは、それぞれ活性化され
る。信号／ＯＥがＬレベルとなるため、ＡＮＤ回路６５
ｃの出力信号はＬレベルに保持され、リードアンプ活性
化信号／ＳＡＥはＨレベルの非活性状態を維持し、また
リードアンプ分離指示信号／ＳＡＩも、ＮＡＮＤ回路６
５ｄの出力信号がＨレベルとなるため、Ｌレベルに保持
される。したがって、このクロックサイクル♯ｃにおい
ては、リードアンプ５７は非活性状態を維持し、またデ
ータバスＤＢとリードアンプ５７は分離状態に保持され
る。リードアンプ５７において、内部ノードＲＡＤおよ
び／ＲＡＤは、後に説明するが、イコライズ回路によ
り、スタンバイ状態のＬレベルに保持される。したがっ
て、このクロックサイクル♯ｃにおいては、データの読
出は行なわれず、出力バッファ６０は、出力ハイインピ
ーダンス状態を維持する。
【０２２４】クロックサイクル♯ｄにおいては、外部マ
スク指示信号ＤＱＭが、Ｌレベルに設定され、内部マス
ク指示信号ＤＱＭｉもＬレベルに設定される。したがっ
て、クロックサイクル♯ｄにおいては、プリアンプ３２
およびリードデータドライバ４♯により読出されるデー
タがリードアンプ５７へ伝達されて、増幅され、転送回
路５８、出力ラッチ５９および出力バッファ６０を介し
て外部に読出される。
【０２２５】このＣＡＳレイテンシが２の場合、マスク
指示信号ＤＱＭが活性化されると、そのクロックサイク
ルにおいて、内部のデータ読出が禁止され、さらにその
次のクロックサイクルにおける外部読出データに対しマ
スクがかけられる。したがって、この状態において、マ
スク指示が与えられてから２クロックサイクル後の外部
読出データに対しマスクがかけられる。図３４において
は、クロックサイクル♯ｅにおけるデータに対しマスク
がかけられている。
【０２２６】次に、ＣＡＳレイテンシが３の場合の動作
について図３５を参照して説明する。
【０２２７】クロックサイクル♯ａにおいてリードコマ
ンドが与えられる。マスク指示信号ＤＱＭはＬレベルの
非活性状態にあり、信号／ＯＥは、Ｈレベルを維持す
る。ＣＡＳレイテンシが３の場合、次のクロックサイク
ル♯ｂから、プリアンプ以降の回路が順次活性化され
る。したがって、クロックサイクル♯ｂにおいてプリア
ンプ活性化信号ＰＡＥが活性化され、データが、ＣＬシ
フタおよびリードデータドライバ４♯を介してデータバ
スＤＢに伝達される。次いで、リードアンプ活性化信号
／ＳＡＥが活性化され、このデータバスＤＢ上に伝達さ
れたデータの増幅動作を行ない、次のクロックサイクル
♯ｃにおいて、読出クロック信号ＣＬＫＱの活性化（立
上がり）に従って転送回路５８を介して出力ラッチ５９
にデータが伝達され、次いでデータのパッドＰＰＤへの
伝達が行なわれる。
【０２２８】クロックサイクル♯ｃにおいて、マスク指
示信号ＤＱＭをＨレベルに設定すると、クロックサイク
ル♯ｃにおいて内部マスク指示信号ＤＱＭｉがＨレベル
の活性状態となる。したがって、このサイクル♯ｃにお
いては、プリアンプ活性化信号ＰＡＥが活性化されるも
のの、リードデータドライバ活性化信号ＲＤＲＶは非活
性状態を維持し、データバスＤＢは、Ｌレベルのスタン
バイ状態を維持する。一方、リードディテクト信号ＲＤ
ＥＴが、このクロックサイクル♯ｃにおいても、活性化
されるが、信号／ＯＥがＬレベルの活性状態となるた
め、図３３に示すＡＮＤ回路６５ｃの出力信号はＬレベ
ルに固定され、リードアンプ活性化信号／ＳＡＥはＨレ
ベルの非活性状態を維持する。一方、ＮＡＮＤ回路６５
ｄは、その出力信号がＨレベルとなり、リードアンプ分
離指示信号／ＳＡＩも、Ｌレベルを維持し、データバス
ＤＢとリードアンプ５７とは分離された状態を維持す
る。したがって、リードアンプ５７は増幅動作を行なわ
ず、その内部ノードは、スタンバイ状態のＬレベルに保
持され、出力ラッチも、スタンバイ状態を維持する。し
たがって、この状態において出力バッファは出力ハイイ
ンピーダンス状態となり、データの出力は行なわれな
い。
【０２２９】クロックサイクル♯ｄにおいて、マスク指
示信号ＤＱＭをＬレベルに設定すると、内部マスク指示
信号ＤＱＭｉがＬレベルに駆動され、また信号／ＯＥも
Ｈレベルに保持される。したがって、クロックサイクル
♯ｄにおいては、プリアンプ活性化信号ＰＡＥおよびリ
ードデータドライバ活性化信号ＲＤＲＶに従って、メモ
リセルデータがデータバスＤＢに伝達される。次いで、
このデータバスＤＢ上に伝達されたデータが、リードア
ンプ分離ゲート５６を介してリードアンプ５７に伝達さ
れる。信号／ＯＥはＨレベルであるため、信号ＲＤＬＡ
ＴおよびＲＤＬＩに従ってリードアンプ活性化信号／Ｓ
ＡＥおよびリードアンプ分離指示信号／ＳＡＩが活性／
非活性化され、リードアンプ５７が増幅動作を行なう。
このクロックサイクル♯ｄにおいてリードアンプ５７に
より増幅されたデータは、転送回路５８、出力ラッチ５
９および出力バッファ６０を介してパッドＰＰＤに伝達
される。クロックサイクル♯ｅにおいても同様、データ
の読出が行なわれる。
【０２３０】このＣＡＳレイテンシが３の場合において
も、マスク指示が与えられると２クロックサイクル経過
後の出力データに対しマスクがかけられる。すなわち、
ＣＡＳレイテンシが変化した場合においても、ＤＱＭレ
イテンシ（マスク指示が与えられてから外部読出データ
に対しマスクがかけられるまでに要するクロックサイク
ル数）は、２であり、ＣＡＳレイテンシにかかわらず、
一定のＤＱＭレイテンシで出力データに対しマスクをか
けることができる。
【０２３１】また、リードアンプ活性化信号を、このマ
スク指示信号ＤＱＭに従って非活性状態へ駆動すること
により、このリードアンプをスタンバイ状態に設定する
ことができる。リードアンプの保持データは読出クロッ
ク信号ＣＬＫＱの活性化に応答して転送回路５８を介し
て出力ラッチへ伝達される。したがって、この出力バッ
ファは、このリードアンプの保持データに従って出力ハ
イインピーダンス状態に設定することができる。出力バ
ッファ自体を、このマスク指示信号に従って出力ハイイ
ンピーダンス状態に設定する場合と異なり、リードアン
プからの読出クロック信号ＣＬＫＱに従ったデータ転送
と出力バッファの出力ハイインピーダンス状態設定時に
おけるタイミングのずれを考慮する必要がなく、マスク
指示を印加時における内部マスク指示信号と読出クロッ
ク信号ＣＬＫＱのタイミングのずれを考慮する必要がな
く、正確に、外部読出データに対しマスクをかけること
ができ、マスク時において、誤ったデータが出力される
のを確実に防止することができる。
【０２３２】図３６は、この発明の実施の形態４の変更
例のデータ出力部の構成をより具体的に示す図である。
図３６において、リードアンプ５７のノードＲＡＤおよ
び／ＲＡＤを、信号／ＯＥを受けるインバータ７０ｃの
出力信号に従って接地電圧レベルにプリチャージするイ
コライズ回路７０が設けられる。このイコライズ回路７
０は、ノードＲＡＤおよび／ＲＡＤを、インバータ７０
ｃの出力信号がＨレベルのときに接地電圧レベルに駆動
するｎチャネルＭＯＳトランジスタ７０ａおよび７０ｂ
を含む。
【０２３３】出力ラッチ５９は、転送回路５８の出力信
号をラッチするＮＯＲ型フリップフロップで構成され
る。この出力ラッチ５９は、トライステートインバータ
バッファ５８ａおよび５８ｂの出力信号をそれぞれ受け
るＮＯＲ回路５９ａおよび５９ｂを含む。これらのＮＯ
Ｒ回路５９ａおよび５９ｂの出力が交差結合される。
【０２３４】出力バッファ６０は、出力許可信号ＯＥＭ
とＮＯＲ回路５９ａの出力信号を受けるＡＮＤ回路６０
ａと、出力許可信号ＯＥＭとＮＯＲ回路５９ｂの出力信
号を受けるＡＮＤ回路６０ｂと、ＡＮＤ回路６０ａの出
力信号がＨレベルのとき導通し、電源電圧Ｖｃｃレベル
の読出データを生成するｎチャネルＭＯＳトランジスタ
６０ｃと、ＡＮＤ回路６０ｂの出力信号がＨレベルのと
きに導通し、接地電圧レベルの読出データを生成するｎ
チャネルＭＯＳトランジスタ６０ｄを含む。出力許可信
号ＯＥＭは、読出指示が与えられたとき、（ＣＬ−２）
クロックサイクル経過後バースト長期間活性化される信
号である。この出力許可信号ＯＥＭは、マスク指示信号
と独立な信号である。次に、この図３６に示す出力部の
動作を、図３７に示すタイミングチャート図を参照して
説明する。
【０２３５】図３７においては、ＣＡＳレイテンシが２
または３の場合の動作を示す。クロックサイクル♯ｂに
おいて、リードアンプ活性化信号／ＳＡＥが活性状態と
なり、リードアンプ５７が増幅動作を行なう。このクロ
ックサイクル♯ｂにおいて、読出クロック信号ＣＬＫＱ
がリードアンプ活性化信号／ＳＡＥの活性化のときにＨ
レベルにあれば、転送回路５８のトライステートインバ
ータバッファ５８ａおよび５８ｂが動作し、このリード
アンプ５７により増幅されたデータを出力ラッチ５９へ
転送する。このクロックサイクル♯ｂにおいて、出力許
可信号ＯＥＭがまた活性状態となり、出力ラッチ５９に
転送されたデータが出力バッファ６０へ伝達される。出
力バッファ６０においては、出力許可信号ＯＥＭがＨレ
ベルにあるため、この出力ラッチ５９から転送されたデ
ータを外部へパッドを介して出力する。
【０２３６】クロックサイクル♯ｃにおいて、再びリー
ドアンプ活性化信号／ＳＡＥが活性状態へ駆動され、リ
ードアンプ分離ゲート５６を介して伝達されたデータの
増幅を行ない、転送回路５８および出力ラッチ５９を介
して出力バッファ６０へ増幅データを転送する。
【０２３７】クロックサイクル♯ｄにおいて、信号／Ｏ
Ｅがマスク指示信号に従ってＬレベルに駆動されると、
このクロックサイクル♯ｄにおいては、リードアンプ活
性化信号／ＳＡＥは、Ｈレベルの非活性状態を維持す
る。イコライズ回路７０が活性化され、ノードＲＡＤお
よび／ＲＡＤをＬレベルに固定する。この間、先に説明
したように、リードアンプ分離ゲート５６も、分離指示
信号／ＳＡＩがＬレベルであるため、データバスとリー
ドアンプ５７とは切り離されている。したがって、ノー
ドＲＡＤおよび／ＲＡＤは、このイコライズ回路７０に
より、接地電圧レベルにイコライズされる。読出クロッ
ク信号ＣＬＫＱがＨレベルに立上がると、このＬレベル
の信号が、転送回路５８を介して出力ラッチ５９へ伝達
される。転送回路５８に含まれるトライステートインバ
ータバッファ５８ａおよび５８ｂは、ともにＨレベルの
信号を出力し、ＮＯＲ回路５９ａおよび５９ｂの出力信
号がともにＬレベルとなる。したがって、出力許可信号
ＯＥＭがＨレベルであっても、ＡＮＤ回路６０ａおよび
６０ｂの出力信号がＬレベルとなり、出力バッファ６０
は、ＭＯＳトランジスタ６０ｃおよび６０ｄがともに非
導通状態にあるため、出力ハイインピーダンス状態とな
り、出力データに対しマスクがかけられる。
【０２３８】クロックサイクル♯ｅにおいて、マスクが
解除されると、再びリードアンプ活性化信号／ＳＡＥが
活性化され、リードアンプ５７、転送回路５８、出力ラ
ッチ５９および出力バッファ６０を介してデータの出力
が行なわれる。バースト長のデータが読出されると、ク
ロックサイクル♯ｆにおいて、出力許可信号ＯＥＭがＬ
レベルの非活性状態へ駆動され、出力バッファ６０は出
力ハイインピーダンス状態となる。
【０２３９】この図３６に示すように、イコライズ回路
５８を設け、マスクがかけられるときに、リードアンプ
５７のノードＲＡＤおよび／ＲＡＤをスタンバイ状態と
同じ接地電圧レベルに駆動することにより、出力バッフ
ァ６０を、確実に、出力ハイインピーダンス状態に設定
することができる。信号／ＯＥと読出クロック信号ＣＬ
ＫＱのタイミングが異なっても、マスクすべきデータが
出力されるのは確実に防止される。すなわち、読出クロ
ック信号ＣＬＫＱがＨレベルのときに、信号／ＯＥがＬ
レベルの活性状態となれば、ノードＲＡＤおよび／ＲＡ
ＤがＬレベルに駆動され、転送回路５８の出力信号がと
もにＨレベルとなり、出力バッファ６０は、出力ハイイ
ンピーダンス状態へ駆動される。
【０２４０】また、読出クロック信号ＣＬＫＱがＬレベ
ルとなってから、信号／ＯＥがＬレベルとなる場合にお
いては、転送回路５８を介して読出データを転送した後
に、転送回路５８が出力ハイインピーダンス状態となっ
てからイコライズ回路７０が活性化される。次の読出ク
ロック信号ＣＬＫＱの立下がりに従ってこのノードＲＡ
Ｄおよび／ＲＡＤのＬレベルの信号が転送回路５８を介
して転送される。したがって、いずれの場合において
も、正確に、マスクをかけるべきデータが転送回路５８
を介して転送されるのを防止することができる。
【０２４１】したがって、ＣＡＳレイテンシが異なり、
読出クロック信号ＣＬＫＱとリードアンプ活性化信号／
ＳＡＥのタイミング関係が異なる場合においても、信号
／ＯＥに従って、ノードＲＡＤおよび／ＲＡＤをイコラ
イズすることにより、容易に、出力データに正確にマス
クをかけることができる。
【０２４２】以上のように、この発明の実施の形態４に
従えば、リードアンプを設け、データバスを、各サイク
ルごとに接地電圧レベルにイコライズし、読出クロック
信号ＣＬＫＱとリードディテクト信号ＲＤＥＴとに基づ
いて、センス動作を開始しているため、クロック周波数
にかかわらず正確に読出データのセンス動作（増幅動
作）を行なうことができる。また、このデータバスのイ
コライズ期間中に、リードアンプ分離ゲートを導通状態
としているため、このデータバスイコライズ回路によ
り、リードアンプのノードをＬレベルにリセットするこ
とができ、正確な増幅動作が可能となる。また、リード
アンプ外部に、データバスイコライズ回路を設けている
ため、このイコライズ回路は、パッド近傍に配置する必
要がなく、出力制御回路部のパッド周辺における回路占
有面積を低減することができ、レイアウトが容易とな
る。また、単に、データバスのイコライズに従ってリー
ドアンプのノード電位をイコライズしているため、リー
ドアンプのノードイコライズ用の新たな制御信号を生成
する必要がなく、タイミング制御が容易となる。
【０２４３】また、データ出力マスク時において、リー
ドアンプ分離指示信号およびリードアンプ活性化信号が
ともに非活性状態となり、ＤＱＭレイテンシを制御する
ことなく正確に出力データにマスクをかけることができ
る。また、マスク時において、マスクすべきデータが瞬
間的に出力されるのを確実に防止することができ、誤動
作を防止することができる。
【０２４４】また、差動増幅型のリードアンプを用い
て、Ｌレベルにイコライズされたデータバスの増幅動作
を行なっているため、データバス振幅が小さい場合にお
いても、リードアンプの活性化により、センス増幅動作
を行なうことができ、小振幅信号をリードデータバスに
伝達することができ、高速の信号伝達を行なうことがで
き、正確な読出データの増幅動作を実現することがで
き、またデータバスの信号伝搬に要する時間も短縮する
ことができ、高速の読出を行なうことができる。
【０２４５】なお、上述の説明において、データバスお
よびリードアンプノードは、接地電圧レベルのＬレベル
にイコライズされている。しかしながら、このイコライ
ズ電圧レベルは、電源電圧Ｖｃｃレベルであってもよ
く、また中間電圧レベルであってもよい。
【０２４６】［実施の形態５］図３８は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図３８においては、１つのメモリアレ
イ２に対するデータ書込部の構成を示す。図３８におい
て、メモリアレイ２は、複数の列ブロックＣ♯０〜Ｃ♯
ｎに分割される。これらの列ブロックＣ♯０〜Ｃ♯ｎそ
れぞれに対応して、内部書込回路３０♯０〜３０♯ｎが
設けられる。内部書込回路３０♯０〜３０♯ｎは、先の
図１１に示す内部書込／読出回路３０−０〜３０−ｎに
それぞれ含まれる。列ブロックＣ♯０〜Ｃ♯ｎに共通
に、相補データ信号を伝達するデータバスＤＢ０および
ＤＢ１が配設される。これらのデータバスＤＢ０および
ＤＢ１は、図示しない他のバンクのメモリアレイに対し
ても共通に配設される。データバスＤＢ０およびＤＢ１
それぞれに対応して入力制御回路７♯０および７♯１が
配置される。入力制御回路７♯０および７♯１は、それ
ぞれ近傍に配置されたパッドＰＰＤ０およびＰＰＤ１か
らの書込データを対応のデータバスＤＢ０およびＤＢ１
上に伝達する。データバスＤＢ０およびＤＢ１には、先
の実施の形態４と同様、データバスイコライズ回路５５
♯０および５５♯が設けられる。
【０２４７】内部書込回路３０♯０〜３０♯ｎの各々
は、データバスＤＢ０およびＤＢ１の一方を選択信号に
従って選択するデータバスセレクタ（ＤＢＭＵＸ）７１
♯０〜７１♯ｎと、対応のデータバスセレクタの出力信
号を増幅するライトアンプ７２♯０〜７２♯ｎと、対応
のライトアンプ７２♯０〜７２ｎから与えられたデータ
をさらに増幅して選択メモリセルへ書込むライトドライ
バ７４♯０〜７４♯ｎを含む。この図３８に示すライト
書込回路３０♯０〜３０♯ｎの構成においては、ライト
データドライバが選択信号に応答して選択的に活性化さ
れるのではなく、選択信号に従ってバスを選択するデー
タバスセレクタ７１♯０〜７１♯ｎが設けられる。これ
により、データ読出時におけるデータバスの負荷の軽減
の実現を図る。
【０２４８】図３９は、図３８に示す入力制御回路７♯
０〜７♯１の構成を示す図である。図３９においては、
これらの入力制御回路７♯および７♯１は、同一構成を
有するため、１つの入力制御回路７♯を、代表的に示
す。
【０２４９】図３９において、入力制御回路７♯は、書
込クロック信号ＣＬＫＤに同期してパッドＰＰＤに与え
られたデータを取込み相補内部書込データＤＩＮおよび
／ＤＩＮを生成するデータ入力回路７５と、活性化時こ
のデータ入力回路７５からの相補書込データＤＩＮおよ
び／ＤＩＮに従ってデータバス線ＤＢＢおよび／ＤＢＢ
を駆動するライトデータドライバ７６を含む。データ入
力回路７５は、図１４に示すＤＱＭバッファと同様の構
成を備え、書込用クロック信号ＣＬＫＤに同期してパッ
ドＰＰＤに与えられた書込データを取込んで相補の内部
書込データＤＩＮおよび／ＤＩＮを生成する。書込用ク
ロック信号ＣＬＫＤは、外部クロック信号ｅｘｔ．ＣＬ
Ｋに従って、図９にたとえば示すクロック発生回路から
生成される。
【０２５０】ライトデータドライバ７６は、ライトデー
タドライバ活性化信号ＷＤＲＶＦと選択信号ＳＥＬ受け
るＡＮＤ回路７６ａと、ＡＮＤ回路７６ａの出力信号Ｗ
ＤＲＶとデータ入力回路７５からのデータ信号ＤＩＮを
受けるＮＡＮＤ回路７６ｂと、ＡＮＤ回路７６ａの出力
信号ＷＤＲＶとデータ入力回路７５からの補のデータ信
号／ＤＩＮを受けるＮＡＮＤ回路７６ｃと、ＮＡＮＤ回
路７６ｂの出力信号を受けるインバータ７６ｅと、ＮＡ
ＮＤ回路７６ｃの出力信号を受けるインバータ７６ｄ
と、電源ノードとデータバス線ＤＢＢの間に接続されか
つそのゲートにＮＡＮＤ回路７６ｂの出力信号を受ける
ｐチャネルＭＯＳトランジスタ７６ｆと、データバス線
ＤＢＢと接地ノードの間に接続されかつそのゲートにイ
ンバータ７６ｄの出力信号を受けるｎチャネルＭＯＳト
ランジスタ７６ｇと、データバス線／ＤＢＢと接地ノー
ドの間に接続されかつそのゲートにインバータ７６ｅの
出力信号を受けるｎチャネルＭＯＳトランジスタ７６ｉ
と、電源ノードとデータバス線／ＤＢＢの間に接続され
かつそのゲートにＮＡＮＤ回路７６ｃの出力信号を受け
るｐチャネルＭＯＳトランジスタ７６ｈを含む。
【０２５１】このライトデータドライバ７６は、リード
データドライバと同様の構成を有し、選択信号ＳＥＬに
従って動作可能状態に選択的に設定される。非選択のラ
イトデータドライバにおいては、ＮＡＮＤ回路７６ｂお
よび７６ｃの出力信号がＨレベルとなり、インバータ７
６ｄおよび７６ｅの出力信号がＬレベルとなり、ライト
データドライバ７６は、出力ハイインピーダンス状態と
なる。
【０２５２】データバスイコライズ回路５５は、インバ
ータ６１ａを介して与えられるデータバスイコライズ指
示信号／ＤＢＥＱに応答して活性化され、データバス線
ＤＢＢおよび／ＤＢＢを接地電圧レベルにイコライズす
る。
【０２５３】図４０は、図３８に示す内部書込回路の構
成を示す図である。列ブロックＣ♯０〜Ｃ♯ｎそれぞれ
に対応して設けられる内部書込回路は同じ構成を備える
ため、図４０においては、１つの内部書込回路の構成を
代表的に示す。図３８に示すように、内部書込回路は、
データバスセレクタ７１♯、ライトアンプ７２♯および
ライトドライバ７４♯を含む。データバスセレクタ７１
♯は、選択信号ＳＥＬ０に従ってパッドＰＰＤ０に対し
て設けられたデータバス線ＤＢＢ０および／ＤＢＢ０を
選択する選択回路７１ａと、選択信号ＳＥＬ１に従って
パッドＰＰＤ１に対して設けられたデータバス線ＤＢＢ
１および／ＤＢＢ１を選択する選択回路７１ｂを含む。
図４０においては、これらの選択回路７１ａおよび７１
ｂは、それぞれトランスファゲートで構成されるように
示される。
【０２５４】ライトアンプ７２♯は、ライトドライバ活
性化信号／ＷＤＥの活性化（Ｌレベル）に応答して活性
化されてセンス増幅動作を行なうライトアンプ回路７３
ａと、ライトドライバ活性化信号／ＷＤＥの活性化に応
答して非導通となり、ライトアンプ回路７３ａとデータ
バス線とを切り離すライトアンプ分離ゲート７３ｂを含
む。ライトアンプ７３ａは、リードアンプと同様、交差
結合されたｐチャネルＭＯＳトランジスタおよび交差結
合されたｎチャネルＭＯＳトランジスタと、ライトドラ
イバ活性化信号／ＷＤＥの活性化に応答してこの交差結
合されたｐチャネルＭＯＳトランジスタへ電源電圧を伝
達するセンス活性化トランジスタ（ｐチャネルＭＯＳト
ランジスタ）を含む。
【０２５５】ライトドライバ７４♯は、ライトドライバ
活性化信号ＷＤＥの活性化に応答して能動化され、ライ
トアンプのノードＷＡＤ上の信号を増幅して内部書込デ
ータＷＤを生成して選択メモリセルへアレイＩＯ線（図
示せず）を介して伝達するＡＮＤ回路７５ａと、ライト
ドライバ活性化信号ＷＤＥの活性化に応答して能動化さ
れ、ノード／ＷＡＤ上の信号を増幅して内部書込データ
／ＷＤを生成してアレイＩＯ線上に伝達するＡＮＤ回路
７５ｂを含む。このライトドライバ７４♯は、ＡＮＤ回
路７５ａおよび７５ｂで構成され、スタンバイ時（ライ
トドライバ活性化信号ＷＤの非活性化時）、内部書込デ
ータＷＤおよび／ＷＤをともに接地電圧レベルに保持す
る。しかしながら、このライトドライバ７４♯はＮＡＮ
Ｄ回路で構成されるドライブ回路であってもよい。次
に、この図３９および図４０に示すデータ書込部の動作
を、図４１に示すタイミングチャート図を参照して説明
する。
【０２５６】まず、図４１（Ａ）を参照して、データ書
込時のＣＡＳレイテンシが２の場合の書込動作について
説明する。
【０２５７】内部クロック信号ＣＬＫに同期して、書込
用のクロック信号ＣＬＫＤが各クロックサイクルにおい
て生成される。ライトコマンドがクロックサイクル♯ａ
において与えられると、同時に、書込データもパッドＰ
ＰＤに与えられる。書込クロック信号ＣＬＫＤに従って
データ入力回路７５がこのパッドＰＰＤに与えられたデ
ータを取込み、内部書込データＤＩＮおよび／ＤＩＮを
生成する。今、バースト長が４であり、４つのデータが
連続して与えられる場合を考える。ライトコマンドが与
えられると、ライトデータドライバ活性化信号ＷＤＲＶ
が活性状態へ駆動され、このデータ入力回路７５からの
内部書込データ信号ＤＩＮおよび／ＤＩＮを増幅してデ
ータバスＤＢ上に伝達する。これまで、データバスイコ
ライズ指示信号／ＤＢＥＱに従ってデータバスイコライ
ズ回路５５により接地電圧レベルにイコライズされてい
たデータバス線ＤＢＢおよび／ＤＢＢが、このライトデ
ータドライバ７６からの出力信号に従ってその電圧レベ
ルが変化する。ライトデータドライバ７６からデータバ
スＤＢに伝達された信号は、データバスセレクタ７１♯
を介し、ライトアンプ７２♯へ伝達される。このクロッ
クサイクル♯ａにおいてライトドライバ活性化信号ＷＤ
ＥＦがＨレベルに立上がり、またブロック選択信号ＢＳ
が活性化され、ライトドライバ活性化信号ＷＤＥが、Ｈ
レベルに立上がる。このライトドライバ活性化信号ＷＤ
Ｅの立上がり時においては、ライトドライバ活性化信号
／ＷＤＥがＬレベルであり、ライトアンプ分離ゲート７
３ｂが非導通状態となり、同時に、または遅れてライト
アンプ７３ａが活性化される。これにより、データバス
ＤＢを介して伝達されたデータがライトアンプ７３ａに
より高速で増幅され、ライトドライバ７４♯を介して内
部書込データＷＤおよび／ＷＤが生成される。
【０２５８】このデータ書込時においてもライトアンプ
に対し、ライトアンプ分離ゲート７３ｂを設けることに
より、ライトアンプ７３ａは、そのノードＷＡＤおよび
／ＷＡＤに伝達された小振幅信号の高速増幅を行なうこ
とができる（ノードＷＡＤおよび／ＷＡＤの負荷は小さ
い）。これにより、データバスＤＢには、小振幅信号を
伝達することができ、高速のデータ転送が可能となる。
また、単にトランスファゲートを直列に接続してデータ
バスＤＢとライトアンプ７３ａを接続しているため、こ
のデータバス選択およびライトアンプ分離のための回路
構成が簡略化され、その占有面積を低減することができ
る。
【０２５９】次に、図４１（Ｂ）を参照して、書込時の
ＣＡＳレイテンシが、３の場合の動作について説明す
る。クロックサイクル♯ａにおいてライトコマンドが与
えられると、このクロックサイクル♯ａにおいて、デー
タ入力回路７５が書込クロック信号ＣＬＫＤに同期して
内部書込データ信号ＤＩＮおよび／ＤＩＮを生成し、ま
たライトデータドライブ活性化信号ＷＤＲＶが活性化さ
れ、データバスＤＢ上に、書込データが伝達される。Ｃ
ＡＳレイテンシが３の場合、このデータバスＤＢを介し
てライトアンプ７２♯にまでデータ信号を伝達するのに
１クロックサイクル期間がほぼ必要とされ、クロックサ
イクル♯ｂにおいて、ライトアンプ回路７３ａのノード
ＷＡＤおよび／ＷＡＤへの信号電位が、この書込データ
に応じて変化する。次いで、ライトドライバ活性化信号
ＷＤＥＦが、このクロックサイクル♯ｂにおいて活性化
され、ノードＷＡＤおよび／ＷＡＤ上に伝達された小振
幅信号を増幅し、ライトドライバ７４♯により、書込デ
ータＷＤおよび／ＷＤが生成される。このライトアンプ
７２♯による増幅動作が完了すると、ライトアンプ分離
ゲート７３ｂが導通し、データバスＤＢとノードＷＡＤ
および／ＷＤを接続し、データバスイコライズ回路５５
により、ノードＷＡＤおよび／ＷＡＤを接地電圧レベル
にイコライズする。クロックサイクル♯ａ、♯ｂ、♯
ｃ、および♯ｄにおいてそれぞれ与えられた書込データ
が、クロックサイクル♯ｂ、♯ｃ、♯ｄおよび♯ｅにお
いて内部書込データＷＤおよび／ＷＤとして生成され、
ほぼ１クロックサイクル期間かけて、選択メモリセルへ
このデータが書込まれる。
【０２６０】なお上述の説明においては、データバスＤ
Ｂが、接地電圧レベルにイコライズされている。しかし
ながら、データバスＤＢは、中間電圧または電源電圧レ
ベルにイコライズされてもよい。電源電圧レベルにイコ
ライズされる場合には、このデータバスセレクタ７１♯
に含まれるデータバス選択回路７１ａおよび７１ｂなら
びにライトアンプ分離ゲート７３ｂは、ｐチャネルＭＯ
Ｓトランジスタで置換えられる。
【０２６１】また、制御信号ＷＤＲＶＦおよびＷＤＥＦ
は、先の実施の形態１から３において説明した制御回路
を用いて、ライトコマンドが印加され、書込活性化信号
φｗの活性化時、ライト制御回路から生成される。ま
た、ブロック選択信号ＢＳも、このデータ書込時のＣＡ
Ｓレイテンシに従って所定期間シフトされる。これは、
図１２に示すシフタを利用することにおいて容易に実現
される。データバスイコライズ指示信号／ＤＢＥＱは信
号ＷＤＲＦに従って生成される。
【０２６２】［変更例］図４２は、この発明の実施の形
態５の変更例の構成を示す図である。図４２において、
データバスＤＢ０およびＤＢ１に、内部読出／書込回路
３０が設けられる。データバスＤＢ０およびＤＢ１に
は、先の実施の形態２において説明したように、複数の
内部読出／書込回路が並列に結合されるが、図４２にお
いては、１つの内部読出／書込回路３０を代表的に示
す。
【０２６３】内部読出／書込回路３０は、データの読出
を行なうための内部読出回路３０Ｒ（３０♯ｉａ）と、
データの書込を行なうための内部書込回路３０Ｗ（３０
♯ｉ）を含む。内部読出回路３０Ｒは、プリアンプ活性
化信号ＰＡＥ（ブロック選択信号を含む）に応答して活
性化され、読出されたメモリセルデータの増幅を行なう
プリアンプ３２と、プリアンプ３２の出力信号を所定期
間（ＣＡＳレイテンシ−２クロックサイクル）シフトす
るＣＬシフタ３４と、選択信号ＳＥＬおよびリードデー
タドライブ活性化信号ＲＤＲＶの活性化に応答して活性
化され、ＣＬシフタ３４からのデータを増幅してデータ
バスＤＢ０またはＤＢ１へ伝達するリードデータドライ
ブ回路４を含む。
【０２６４】内部書込回路３０Ｗは、選択信号ＳＥＬと
リードデータドライブ活性化信号／ＲＤＲＶの論理積信
号（／ＲＤＲＶ・ＳＥＬ）に応答して選択的に能動化さ
れ、データバスＤＢ０またはＤＢ１を選択するデータバ
スセレクタ（ＤＢＭＵＸ）７１と、ライトドライブ活性
化信号／ＷＤＥの活性化に応答して活性化され、データ
バスセレクタ７１からのデータを増幅するライトアンプ
７２と、ライトドライバ活性化信号ＷＤＥの活性化に応
答して活性化され、ライトアンプ７２により増幅された
データを増幅してアレイＩＯ線（図示せず）へ伝達する
ライトドライバ７４を含む。
【０２６５】このリードデータドライブ回路４は、図２
２に示すように、選択信号ＳＥＬに従ってリードデータ
ドライブ活性化信号ＲＤＲＶの活性化時、データバスＤ
Ｂ０またはＤＢ１にデータを伝達する。このリードデー
タドライブ活性化信号ＲＤＲＶはブロック選択信号は含
んでいない。リードデータドライブ回路４が活性化され
るとき、データバスセレクタ７１を、非導通状態とす
る。すなわち、データバスＤＢ０およびＤＢ１に結合さ
れるすべてのデータバスセレクタをリードデータドライ
ブ活性化信号ＲＤＲＶの活性化時非導通状態に設定す
る。これにより、内部書込回路３０ＷがデータバスＤＢ
０およびＤＢ１から分離され、リードデータドライブ回
路４の負荷が軽減される。これにより、高速で、データ
バスＤＢ０および／またはＤＢ１を介して、入出力制御
回路７ａおよび７ｂにデータを伝達することができる。
【０２６６】図４３は、図４２に示すデータバスセレク
タの構成を概略的に示す図である。図４３において、デ
ータバスセレクタ７１は、データバス線ＤＢＢ０および
／ＤＢＢ０に対して設けられ、選択信号ＳＥＬ０および
リードデータドライバ活性化信号／ＲＤＲＶを受けるＡ
ＮＤ回路８１により導通／非導通が制御されるバス選択
回路７１ａと、データバス線ＤＢＢ１および／ＤＢＢ１
に対して設けられ、選択信号ＳＥＬ１とリードデータド
ライバ活性化信号／ＲＤＲＶを受けるＡＮＤ回路８２か
らの信号に従って選択的に導通／非導通状態に設定され
る選択回路７１ｂを含む。
【０２６７】リードデータドライバ活性化信号ＲＤＲＶ
の活性化時、信号／ＲＤＲＶはＬレベルとなり、選択回
路７１ａおよび７１ｂはともに非導通状態となる。これ
らの選択回路７０は、ライトアンプ７２に結合されてい
る。したがって、このリードデータドライブ回路４の動
作時、データバスセレクタ７０を非導通状態することに
より、データバス線ＤＢＢ０、ＤＢＢ１および／ＤＢＢ
１を、ライトアンプ７２から分離することができ、これ
らのバス線ＤＢＢ０、／ＤＢＢ０、ＤＢＢ１および／Ｄ
ＢＢ１の負荷を軽減することができ、高速で読出データ
を転送することができる。
【０２６８】なお、この図４２に示す構成においても、
リードデータドライバ活性化信号ＲＤＲＶは、バンクア
ドレス信号との論理がとられ、選択バンクにおいての
み、リードデータドライブ活性化信号ＲＤＲＶが活性化
される構成が用いられてもよい。
【０２６９】以上のように、この発明の実施の形態５に
従えば、データ書込時においても、相補データ信号を伝
達し、ライトアンプとデータバスとを分離してライトア
ンプを活性化しているため、小振幅信号をデータバスを
介して伝達してデータの書込を行なうことができる。ま
た、データバスとライトアンプの接続は、トランスファ
ゲートを用いて行なうようにしているため回路構成が簡
略化され、回路占有面積が低減される。
【０２７０】また、リードデータドライブ活性化信号の
活性化時、データバスセレクタをすべて非導通状態に設
定しているため、データバスの負荷が軽減され、高速で
読出データを伝達することができる。
【０２７１】［実施の形態６］図４４は、この発明の実
施の形態６に従う半導体記憶装置の要部の構成を概略的
に示す図である。図４４においては、データバスＤＢ１
およびＤＢ０に共通に、内部読出／書込回路３０−０〜
３０−ｎが接続される。これらの内部読出／書込回路３
０−０〜３０−ｎは、マルチビットテストモード指示信
号ＭＢＴに従ってその接続経路が強制的にデータバスＤ
Ｂ１に設定される。したがって、×２ビット構成におい
て、これらの内部読出／書込回路３０−０〜３０−ｎが
データバスＤＢ０に結合されている場合においても、マ
ルチビットテストモード時においては、これらの内部読
出／書込回路３０−０〜３０−ｎがデータバスＤＢ１に
結合される。したがって、この内部読出／書込回路３０
−０〜３０−ｎに対応するメモリアレイにおいて、各列
ブロックから２ビットのデータが読出されても、これら
は、すべてデータバスＤＢ１上にマルチビットテストモ
ード時伝達される。×１ビット構成時においては、デー
タバスＤＢ１のみが用いられる。これらのデータバスＤ
Ｂ０およびＤＢ１は、それぞれ入出力制御回路７ａおよ
び７ｂを介してパッドＰＰＤ０およびＰＰＤ１に結合さ
れる。データバスＤＢ１には、マルチビットテストモー
ド時、データバスＤＢ１上に伝達された相補データ信号
の論理が同じであるか否かを判定するための判定回路８
５が設けられる。判定回路８５の出力信号は、入出力制
御回路７ｂに含まれるリードアンプを介してパッドＰＰ
Ｄ１に出力される。これらの構成については後に詳細に
説明する。
【０２７２】図４５は、マルチビットテストモード時に
おける選択信号およびブロック選択信号を発生する部分
の構成を概略的に示す図である。図４５において、制御
信号発生部は、マルチビットテストモード指示信号ＭＢ
Ｔとブロック選択信号ＢＳを受けるＯＲ回路８６ａと、
マルチビットテストモード指示信号ＭＢＴとバス選択信
号ＳＥＬ＜１＞を受けるＯＲ回路８６ｂと、マルチビッ
トテストモード指示信号ＭＢＴを受けるインバータ８６
ｃと、インバータ８６ｃの出力信号とバス選択信号ＳＥ
Ｌ＜０＞を受けるＡＮＤ回路８６ｄを含む。ＯＲ回路８
６ａから、内部読出／書込回路３０−０〜３０−ｎに与
えられるブロック選択信号ＢＳが出力され、ＯＲ回路８
６ｂから選択信号ＳＥＬ１が出力され、ＡＮＤ回路８６
ｄから、選択信号ＳＥＬ０が出力される。したがって、
マルチビットテストモード時においては、ブロック選択
信号ＢＳは、すべてが、選択状態となり、メモリアレイ
に含まれるすべての列ブロックに対するブロック選択信
号が選択状態とされ、図４４に示す内部読出／書込回路
３０−０〜３０−ｎがすべて並列に動作する。選択信号
ＳＥＬ１は、マルチビットテストモード時強制的にＨレ
ベルの活性状態に設定され、内部読出／書込回路３０−
０〜３０−ｎは、語構成にかかわらず、すべてデータバ
スＤＢ１に結合される。一方、選択信号ＳＥＬ０は、マ
ルチビットテストモード時強制的にＬレベルの非活性状
態に設定され、内部書込／読出回路３０−０〜３０−ｎ
はデータバスＤＢ０から切り離される。
【０２７３】この構成を利用することにより、マルチビ
ットテストモード時においても相補データバスを利用し
て、データの書込および読出を、行なうことができる。
【０２７４】図４６は、図４４に示す内部読出／書込回
路３０−０〜３０−ｎに含まれるリードデータドライバ
の構成を示す図である。この図４６に示すリードデータ
ドライバは、図８に示すリードデータドライバと、イン
バータＧ４およびＧ５に代えて、マルチビットテストモ
ード指示信号ＭＢＴとノードＬＲＤの信号とを受けるＮ
ＯＲ回路Ｇ８０と、マルチビットテストモード指示信号
ＭＢＴとノード／ＬＲＤ上の信号を受けるＮＯＲゲート
回路Ｇ８１が用いられている点が異なっている。他の構
成は、図８に示す構成と同じであり、対応する部分には
同一参照番号を付す。
【０２７５】通常動作モード時においては、マルチビッ
トテストモード指示信号ＭＢＴはＬレベルであり、ＮＯ
Ｒ回路Ｇ８０およびＧ８１は、インバータとして機能す
る。選択信号ＳＥＬも、語構成に応じて決定されてお
り、リードデータドライバ活性化信号ＲＤＲＶの活性化
に応答して、このリードデータドライバが、ノードＰＤ
および／ＰＤ（プリアンプ出力ノード）またはノードＲ
Ｄおよび／ＲＤ（ＣＬシフタ出力ノード）からの信号に
従ってデータバス線ＤＢＢおよび／ＤＢＢを駆動する。
【０２７６】マルチビットテストモード時においては、
語構成にかかわらず、この選択信号ＳＥＬが強制的にＨ
レベルまたはＬレベルに設定される。このリードデータ
ドライバが設けられているデータバスに接続されるとき
には、選択信号ＳＥＬがＨレベルとなり、リードデータ
ドライバ活性化信号ＲＤＲＶの活性化に従って、リード
データドライバが動作する。一方、このリードデータド
ライバが対応のバスから切り離されるときには、選択信
号ＳＥＬは、Ｌレベルであり、リードデータドライバ活
性化信号ＲＤＲＶが活性化されても、このリードデータ
ドライバは、出力ハイインピーダンス状態を維持する。
ＮＯＲ回路Ｇ８０およびＧ８１は、マルチビットテスト
モード時、その出力信号がＬレベルに固定され、ＭＯＳ
トランジスタＱＴ２およびＱＴ４が非導通状態となる。
データバス線ＤＢＢおよび／ＤＢＢは、先の実施の形態
３および４において説明したように、接地電圧レベルの
Ｌレベルにプリチャージされる。データ読出時において
は、ＮＡＮＤ回路Ｇ２およびＧ３の一方の出力信号がＨ
レベル、他方がＬレベルとなる。したがって、ＭＯＳト
ランジスタＱＴ１およびＱＴ３の一方が導通し、データ
バス線ＤＢＢおよび／ＤＢＢの一方がＨレベルへ駆動さ
れる。データバス線ＤＢＢおよび／ＤＢＢには、複数の
リードデータドライバが並列にワイヤード接続されてい
る。
【０２７７】マルチビットテストモード時におけるデー
タの書込時においては、先の実施の形態６において説明
したデータバスセレクタにより、バス接続が行なわれ、
また、メモリアレイの列ブロックが同時に選択され、図
４４に示すパッドＰＰＤ１および入出力制御回路７ｂに
含まれるライトデータドライバおよびデータバスＤＢ１
を介して並列に同じビットのデータが書込まれる。読出
時においては、これらの同時にデータが書込まれたメモ
リセルから並列にデータが読出されて、内部書込／読出
回路３０−０〜３０ｎにより並列に読出動作が行なわれ
る。
【０２７８】今、図４７に示すように、２つのリードデ
ータドライバ４−０および４−１の動作を考える。リー
ドデータドライバ４−０には、データ“１”が読出さ
れ、リードデータドライバ４−１には、データ“０”が
読出された場合を想定する。この場合、ノードＰＤ０お
よび／ＰＤ０がそれぞれＨレベルおよびＬレベルとな
り、一方、ノードＰＤ１および／ＰＤ１が、それぞれＬ
レベルおよびＨレベルとなる。マルチビットテストモー
ド時においては、データバス線ＤＢＢおよび／ＤＢＢを
接地電圧レベルへ放電するｎチャネルＭＯＳトランジス
タが、そのゲートにＬレベルの信号を受けて非導通状態
にある。したがって、リードデータドライバ４−１から
データバス線ＤＢＢには、対応のｐチャネルＭＯＳトラ
ンジスタからＨレベルの信号が出力され、また、データ
バス線／ＤＢＢを、このリードデータドライバ４−０
は、ハイインピーダンス状態に保持する。一方、リード
データドライバ４−１においては、データバス線ＤＢＢ
がハイインピーダンス状態に設定され、一方データバス
線／ＤＢＢにＨレベルの信号が出力される。したがっ
て、データバス線ＤＢＢおよび／ＤＢＢはともに、リー
ドデータドライバ４−０および４−１により、Ｈレベル
に駆動される。したがって、これらのデータバス線ＤＢ
Ｂおよび／ＤＢＢの電圧レベルがともにＨレベルのとき
には、異なる論理のデータが読出されたことが識別さ
れ、これらの同時に選択されたメモリセル内に不良メモ
リセルが存在することを識別することができる。データ
バス線ＤＢおよび／ＤＢＢの一方がＬレベルのときに
は、正確なデータの読出が行なわれたと判定される。
【０２７９】図４８は、図４４に示す判定回路８５の構
成を概略的に示す図である。図４８において、判定回路
８５は、データバス線ＤＢＢ１および／ＤＢＢ１上の信
号とマルチビットテストモード指示信号ＭＢＴを受ける
ＮＡＮＤ回路Ｇ８５と、ＮＡＮＤＧ８５の出力信号とマ
ルチビットテストモード指示信号ＭＢＴを受けるＮＡＮ
Ｄ回路Ｇ８６と、分離指示信号／ＭＡＩの非活性化時選
択的に導通し、ＮＡＮＤ回路Ｇ８５およびＧ８６の出力
信号をリードアンプ５７のノードＲＡＤおよび／ＲＡＤ
に結合するテスト分離ゲート８６を含む。このテスト分
離ゲート８６は、リードアンプ５７に対して設けられて
リードアンプ分離指示信号／ＳＡＩＴの活性化時非導通
状態となるリードアンプ分離ゲート５６と並列に設けら
れる。出力制御回路は、先の実施の形態４と同様、リー
ドアンプ５７のノードＲＡＤおよび／ＲＡＤの信号を転
送する転送回路５８、転送回路５８の出力信号をラッチ
する出力ラッチ５９および図示しない出力バッファを含
む。
【０２８０】マルチビットテストモード指示信号ＭＢＴ
の非活性化時、ＮＡＮＤ回路Ｇ８５およびＧ８６の出力
信号はＨレベルに固定される。この状態においては、テ
スト分離ゲート８６は非導通状態にあり、何ら、このＮ
ＡＮＤ回路Ｇ８５およびＧ８６の出力信号は、リードア
ンプ５７の増幅動作に悪影響を及ぼさない。通常動作モ
ード時においては、リードアンプ分離指示信号／ＳＡＩ
Ｔに従ってリードアンプ分離ゲート５６が選択的に導通
／非導通状態となり、データバス線ＤＢＢ１および／Ｄ
ＢＢ１をリードアンプ５７に結合する。
【０２８１】マルチビットテストモード時においては、
マルチビットテストモード指示信号ＭＢＴがＨレベルと
なる。データバス線ＤＢＢ１および／ＤＢＢ１の一方が
Ｌレベルのときには、ＮＡＮＤ回路Ｇ８５の出力信号が
Ｈレベルとなり、一方、ＮＡＮＤ回路Ｇ８６の出力信号
がＬレベルとなり、ノードＲＡＤおよび／ＲＡＤに、そ
れぞれＨレベルおよびＬレベルの信号が伝達されてリー
ドアンプ５７により増幅される。次いで、転送回路５８
および出力ラッチ５９を介してデータの読出が行なわ
れ、“１”のデータが出力される。一方、データバス線
ＤＢＢ１および／ＤＢＢ１がともにＨレベルとなると、
ＮＡＮＤ回路Ｇ８５の出力信号がＬレベルとなり、一
方、ＮＡＮＤ回路Ｇ８６の出力信号がＬレベルとなる。
したがってリードアンプ５７により増幅されて、転送回
路５８および出力ラッチ５９を介して外部へ読出される
データは、“０”となる。これらの読出データの論理を
見ることにより、選択メモリセルの正常／異常を判定す
ることができる。
【０２８２】マルチビットテストモード時におけるデー
タ読出時においては、ＮＡＮＤ回路Ｇ８５およびＧ８６
を用いており、データバス線ＤＢＢ１および／ＤＢＢ１
は、ＣＭＯＳレベルの振幅となる。しかしながら、マル
チビットテストモード時においては、単に正確にメモリ
セルデータの書込／読出が行なわれたか否かの判定が行
なわれるだけであり、動作タイミングマージンなどを測
定することは行なわれない。したがって、マルチビット
テストモード時においては、動作周波数が遅いため、十
分に、このデータバス線ＤＢＢ１および／ＤＢＢ１をＣ
ＭＯＳレベルで駆動することができる。
【０２８３】また、リードデータドライバをすべて共通
にデータバスに結合し、データバス線を、イコライズ電
圧（スタンバイ状態時の電圧）から一方方向に変化させ
るように構成しているため、これらのリードデータドラ
イバを、ワイヤード接続して、正確に読出データをデー
タバス線上に伝達することができる。
【０２８４】図４９は、分離指示信号／ＳＡＩＴおよび
／ＭＡＩを発生する部分の構成を概略的に示す図であ
る。
【０２８５】図４９において、分離指示信号発生部は、
マルチビットテストモード指示信号ＭＢＴを受けるイン
バータＧ８７と、リードアンプ分離指示信号／ＳＡＩと
インバータＧ８６の出力信号を受けるＡＮＤ回路Ｇ８８
と、リードアンプ分離指示信号／ＳＡＩとマルチビット
テストモード指示信号ＭＢＴを受けるＡＮＤ回路Ｇ８９
を含む。ＡＮＤ回路Ｇ８８から、分離指示信号／ＳＡＩ
Ｔが出力されて、図４８に示すリードアンプ分離ゲート
５６へ与えられる。ＡＮＤ回路Ｇ８９から分離制御信号
／ＭＡＩが出力されて、図４８に示すテスト分離ゲート
８６へ与えられる。
【０２８６】この図４９に示す構成の場合、マルチビッ
トテストモード時においては、ＡＮＤ回路Ｇ８８からの
分離指示信号／ＳＡＩＴは常時Ｌレベルであり、図４８
に示すリードアンプ分離ゲート５６は非導通状態を維持
する。一方、ＡＮＤ回路Ｇ８９の出力信号が、リードア
ンプ分離指示信号／ＳＡＩに従って変化し、テスト分離
ゲート８６を導通／非導通状態へ駆動する。したがっ
て、通常動作モード時と同じタイミングで、リードアン
プ５７へ、判定回路８５の出力信号を伝達することがで
きる。
【０２８７】通常動作モード時においては、マルチビッ
トテストモード指示信号ＭＢＴがＬレベルであり、ＡＮ
Ｄ回路Ｇ８８の出力信号が、リードアンプ分離指示信号
／ＳＡＩに従って変化し、ＡＮＤ回路Ｇ８９の出力信号
が、Ｌレベルに固定される。したがって、テスト分離ゲ
ート８６は、通常の動作モード時においては非導通状態
とされ、何ら読出動作に悪影響を及ぼすことはない。
【０２８８】以上のように、この発明の実施の形態６に
従えば、マルチビットテストモード時においては、共通
に、複数のリードデータドライバをデータバス線に結合
し、このデータバス線の信号の論理の一致／不一致を判
定するように構成しているため、何ら新たにテスト専用
のためのバス線を設ける必要がなく、通常動作モード時
およびマルチビットテストモード時に同じデータバスを
利用することができ、配線占有面積を低減することがで
きる。
【０２８９】なお、上述の説明において、データバス線
がともにＬレベルにイコライズされているが、これは中
間電圧レベルまた電源電圧レベルにイコライズされるよ
うに構成されてもよい。各データバス線のイコライズ電
圧に応じて、リードデータドライバの構成が適宜修正さ
れる。
【０２９０】［実施の形態７］図５０は、この発明に従
う半導体記憶装置のパッド配置の構成を概略的に示す図
である。図５０においては、８個のパッドＰＰＤ０〜Ｐ
ＰＤ７が整列して配置される。このパッド配置は、ＬＯ
Ｃ（リード・オン・チップ）構造のパッド配置である。
パッドＰＰＤ０、ＰＰＤ１、ＰＰＤ２およびＰＰＤ３
が、一方側に延在するリードフレームを介してデータＤ
Ｑ０、ＤＱ１、ＤＱ２およびＤＱ３を入出力する。これ
らのパッドＰＰＤ０〜ＰＰＤ３の間に配設されるパッド
ＰＰ４〜ＰＰＤ７は、他方側に延在するリードフレーム
を介してデータＤＱ４〜ＤＱ７を入出力する。これらの
パッドＰＰＤ０〜ＰＰＤ７それぞれに近接して入出力回
路が配置される。
【０２９１】この発明に従う半導体記憶装置において
は、今、入出力データのビット数、すなわち語構成が、
×８ビット構成および×４ビット構成の間で切換えられ
る場合を考える。×８ビット構成の場合には、パッドＰ
ＰＤ０〜ＰＰＤ７がすべて使用される。×４ビット構成
の場合には、パッドＰＰＤ０、ＰＰＤ２、ＰＰ４、およ
びＰＰＤ６のパッドが使用される。マルチビットテスト
モード時においては、これらの８個のパッドＰＰＤ０〜
ＰＰＤ７のうち、×４ビット構成時において用いられる
パッドＰＰＤ２、ＰＰＤ４、ＰＰＤ５、およびＰＰＤ６
が利用される。データバスは、これらのパッドＰＰＤ０
〜ＰＰＤ７それぞれに１対１対応に配置される。
【０２９２】図５１は、この発明の実施の形態７に従う
データバスの配置を概略的に示す図である。図５１にお
いては、×４ビット構成、×８ビット構成およびマルチ
ビットテストモード時において用いられるデータバスの
バス線と×８ビット構成時にのみ用いられるデータバス
のバス線とが交互に配置されかつ所定の領域において交
差部を介してその位置が交換される。４本のデータバス
線が組をなして配置される。各データバス線の組におい
ては、×８ビット構成においてのみ用いられるバス線と
×８ビット構成、×４ビット構成およびマルチビットテ
ストモード時に用いられるバス線とが交互に配置され
る。対をなすバス線の間に別のパッドに対応するバス線
が配置される。したがって、図５１に示すように、×８
ビット構成に対応するため、１６本のバス線ＤＢＢ０，
／ＤＢＢ０〜ＤＢＢ７，／ＤＢＢ７が配置される。デー
タバス線ＤＢＢ０，／ＤＢＢ０およびＤＢＢ１，／ＤＢ
Ｂ１が１つの組をなして配設され、データバス線ＤＢＢ
７，ＤＢＢ６，／ＤＢＢ７および／ＤＢＢ６が組をなし
て配置され、データバス線ＤＢＢ５，／ＤＢＢ５，ＤＢ
Ｂ４，／ＤＢＢ４が１つの組をなし、データバス線ＤＢ
Ｂ２、ＤＢＢ３、／ＤＢＢ２および／ＤＢＢ３が組をな
して配置される。
【０２９３】各組においては、隣接データバス線は、常
に、別の対をなすバス線である（異なるパッドに対応す
るバス線である）。交差部を有していても、各区分領域
においては、対をなすバス線の間に、別の対をなすバス
線が配置される。
【０２９４】×８ビット構成においては、これらのバス
線がすべて利用される。交差部を各データバス線が有し
ているため、各データバス線においては、容量結合が少
なくなるため、隣接バス間で容量結合によるノイズが低
減される。対をなすデータバス線がツイスト構造（交差
部を有する構造）であるため、ノイズが、その対をなす
バス線において同相に生じるため、ノイズが相殺され、
安定にデータ信号を伝達することができる。これによ
り、小振幅信号を高速かつ安定に伝達することができ
る。特に、×８ビット、×４ビットおよびマルチビット
テストモード時において利用されるバス線の対の間に、
×８ビット構成時においてのみ用いられるバス線が配置
されるため、×４ビット構成時においては、未使用のデ
ータバスを固定電位に設定することにより、完全にこれ
らの未使用のデータバス線をシールド線として利用する
ことができ、ノイズをほぼ完全に相殺することができ
る。
【０２９５】また各組においてはできるだけ近接するパ
ッドの対に対応するデータバスを選択する。これは、デ
ータバスがパッドＰＰＤ０〜ＰＰＤ７に１対１に対応し
て配置されており、データバスＤＢ０〜ＤＢ７が、これ
らのパッドから一方方向に延在しており（図１参照）、
できるだけ近接するパッドの対を選択することにより、
対をなすデータバスの長さをほぼ等しくすることがで
き、各配線の寄生容量をほぼ等しくすることができ、正
確に、容量結合の影響を相殺することができる（図５２
参照）。
【０２９６】×４ビット構成、×８ビット構成は、選択
信号ＳＥＬおよびＳＥＬ１を用いて実現することができ
る。マルチビットテストモード時においては、マルチビ
ットテストモード指示信号ＭＢＴ（マルチビットテスト
と同じ符号で示す）により、×４ビット構成時に使用さ
れるデータバスを利用する。これは、先の実施の形態６
における選択信号をマルチビットテストモード指示信号
ＭＢＴで強制的に設定することにより実現される。
【０２９７】図５２は、データバス線の構成の一例を示
す図である。図５２において、１つの組のデータバス線
として、データバス線ＤＢＢａ、ＤＢＢｂ、／ＤＢＢａ
および／ＤＢＢｂを示す。データバス線ＤＢＢａおよび
／ＤＢＢａは、×８ビット構成時においてのみ用いられ
る。データバス線ＤＢＢｂおよび／ＤＢＢｂは、×８ビ
ット構成、×４ビット構成およびマルチビットテストモ
ード時に用いられる。これらのデータバス線ＤＢＢａ、
ＤＢＢｂ、／ＤＢＢａおよび／ＤＢＢｂが、順次配設さ
れる。データバス線ＤＢＢａおよび／ＤＢＢａに、ＯＲ
回路Ｇ９９からの出力信号を受けてデータバス線ＤＢＢ
ａおよび／ＤＢＢａを所定電位（接地電圧または電源電
圧）レベルに固定するｎチャネルＭＯＳトランジスタＴ
ＲａおよびＴＲｂがそれぞれ設けられる。
【０２９８】ＯＲ回路Ｇ９９は、マルチビットテストモ
ード指示信号ＭＢＴと、語構成が×４ビット構成である
ことを示す列選択信号φｓｅｌ４を受ける。したがっ
て、×４ビット構成のときには、バス線ＤＢＢａおよび
／ＤＢＢａは使用されないため、ＭＯＳトランジスタＴ
ＲａおよびＴＲｂが導通状態となり、バス線ＤＢＢａお
よび／ＤＢＢａは、所定電圧レベルに固定される。ま
た、マルチビットテストモード時においても、ＯＲ回路
Ｇ９９の出力信号がＨレベルとなり、データバス線ＤＢ
ａおよび／ＤＢａが、所定電圧レベルに固定される。
【０２９９】このデータバス線ＤＢＢａおよび／ＤＢＢ
ａを電源電圧レベルに固定するときには、ＭＯＳトラン
ジスタＴＲａおよびＴＲｂとして、ｐチャネルＭＯＳト
ランジスタが用いられる。これにより、×４ビット構成
時およびマルチビットテストモード時、使用されるデー
タバスＤＢＢｂおよび／ＤＢＢｂを、固定電位レベルに
設定されたデータバス線ＤＢＢａおよび／ＤＢＢａでシ
ールドすることができ、ノイズを完全に相殺することが
できる。
【０３００】図５３は、データバス電位制御部の構成を
概略的に示す図である。図５３においては、マルチビッ
トテストモード指示信号ＭＢＴと、バス選択信号φｓｅ
ｌ４と、データバスイコライズ指示信号／ＤＢＥＱを受
けるＯＲ回路Ｇ１００が設けられる。ＯＲ回路Ｇ１００
からの信号／ＤＢＥＱがデータバスイコライズ回路へ与
えられる。通常の×８ビット構成時においては、信号φ
ｓｅｌ４が、Ｌレベルであり、またマルチビットテスト
モード指示信号ＭＢＴもＬレベルである。したがって、
データバスイコライズ指示信号／ＤＢＥＱに従って対応
のデータバスのイコライズを制御することができる。
【０３０１】×４ビット構成時においては、バス選択信
号φｓｅｌ４がＨレベルとなり、データバスイコライズ
指示信号／ＤＢＥＱがＨレベルとなり、対応のデータバ
スイコライズ回路が常時オン状態となり、対応のデータ
バス線が接地電圧レベルに固定される。マルチビットテ
ストモード時においても、同様、マルチビットテストモ
ード指示信号ＭＢＴにより、ＯＲ回路Ｇ１００からのデ
ータバスイコライズ指示信号／ＤＢＥＱがＨレベルとな
り、対応のデータバスイコライズ回路が常時導通状態と
なり、未使用のデータバス線が接地電圧レベルに固定さ
れる。
【０３０２】この図５３に示す制御回路を用いた場合、
データバス線の電位を固定するために、既に設けられて
いるデータバスイコライズ回路を利用することができ、
回路占有面積を低減することができる。
【０３０３】また、マルチビットテストモード時におい
て×４ビットモード時に使用されるデータバスの４ビッ
トのバス線を選択する構成は、先の実施の形態６におけ
るデータバスセレクタを、マルチビットテストモード指
示信号ＭＢＴおよび×４選択信号の論理和に従って経路
設定することにより実現される。
【０３０４】また、図５２に示すように、組をなすバス
線は、隣接パッドに対応して設けられるデータバス対で
あり、長さをほぼ等しくすることができ、これらの寄生
容量が等しく、また交差部を設けても、各交差部間領域
における寄生容量分布を等しくすることができ、正確な
ノイズキャンセル動作が実現される。
【０３０５】なお、上述の説明においては、×４ビット
構成と×８ビット構成の切換えについて説明している。
しかしながら、×３２ビット構成、×１６ビット構成、
×８ビット構成などの多ビット構成の相互切換において
も同様に、この実施の形態７に示す構成を拡張すること
ができる。また、交差部は異層配線により容易に実現さ
れる。
【０３０６】以上のように、この発明の実施の形態７に
従えば、１つの語構成時に使用されるデータバス線と使
用されないデータバス線とを組をなすように配設し、か
つ交互に配設しかつさらに、交差部を設けるように構成
しているため、正確に、これらのデータバス線間の容量
結合ノイズを低減することができ、高速かつ安定に信号
を伝達することができる。また、マルチビットテストモ
ード時においても、リードデータドライバが、データバ
ス線にワイヤードＯＲ接続されるものの、これらの隣接
バス線は、一定電位に固定されたバス線によりシールド
されるため、安定にテスト結果を示す信号を生成するこ
とができる。
【０３０７】さらに、多ビット構成で消費電流が多く電
源ノイズが発生する可能性の高い半導体記憶装置におい
ても、正確に、データバス線を容量結合の影響を受ける
ことなく高速で伝達することができる。
【０３０８】［実施の形態８］図５４は、この発明の実
施の形態８に従う半導体記憶装置の要部の構成を示す図
である。図５４においては、１つの列ブロックＣ♯の構
成が代表的に示される。列ブロックＣ♯は、列方向に沿
って、各々が複数のワード線を含む複数の行ブロックＵ
Ｒ♯０〜ＵＲ♯７およびＬＲ♯０〜ＬＲ♯７に分割され
る。行ブロックＵＲ♯０〜ＵＲ♯７は上側行ブロック
（グローバルブロック）ＵＲＢを構成し、行ブロックＬ
Ｒ♯０〜ＬＲ♯７は、下側行ブロック（グローバルブロ
ック）ＬＲＢを構成する。選択時においては、上側行ブ
ロックＵＲＢから１つの行ブロックが選択され、また下
側行ブロックＬＲＢから、１つの行ブロックが選択され
る。これらの行ブロックＵＲ♯０〜ＵＲ♯７およびＬＲ
♯０〜ＬＲ♯７上にわたって列方向に延在してグローバ
ルＩＯバスＧＩＯ０〜ＧＩＯ７が配置される。グローバ
ルＩＯバスＧＩＯ０，ＧＩＯ２，ＧＩＯ４およびＧＩＯ
６は、下側行ブロックＬＲＢに対して設けられ、一方、
グローバルＩＯバスＧＩＯ１，ＧＩＯ３，ＧＩＯ５およ
びＧＩＯ７は、上側行ブロックＵＲＢに対して設けられ
る。
【０３０９】行ブロックＵＲ♯０〜ＵＲ♯７およびＬＲ
♯０〜ＬＲ♯７各々に対し、ローカルＩＯバスＬＩＯ０
〜ＬＩＯ３３が配置される。これらのローカルＩＯバス
ＬＩＯ０〜ＬＩＯ３３は、１つの行ブロックに対し４本
の割合で設けられ、かつ隣接行ブロックにおいて２本の
ローカルＩＯバスが共有される。たとえば、行ブロック
ＵＲ♯０は、ローカルＩＯバスＬＩＯ０〜ＬＩＯ３とデ
ータの授受を行なう。またローカルＩＯバスＬＩＯ２お
よびＬＩＯ３は、行ブロックＵＲ♯０およびＵＲ♯１に
より共有される。これらのローカルＩＯバスＬＩＯ０〜
ＬＩＯ３３は、対応の行ブロックとのみデータの授受を
行なう。
【０３１０】ローカルＩＯバスＬＩＯ０〜ＬＩＯ３３
は、それぞれブロック選択ゲートＢＧを介してグローバ
ルＩＯバスＧＩＯ０〜ＧＩＯ７に接続される。選択行ブ
ロック（選択ワード線を含む行ブロック）に対して設け
られたローカルＩＯバスがブロック選択ゲートＢＧを介
してグローバルＩＯバスに結合される。
【０３１１】この図５４に示すグローバル／ローカルＩ
Ｏバスの配置において、グローバルＩＯバスＧＩＯ０、
ＧＩＯ２、ＧＩＯ４、およびＧＩＯ６は、下側行ブロッ
クＬＲＢの行ブロックに対して設けられ、一方、グロー
バルＩＯバスＧＩＯ１、ＧＩＯ３、ＧＩＯ５およびＧＩ
Ｏ７は、上側行ブロックＵＲＢに対して設けられる。し
かしながら、下側行ブロックＬＲＢに含まれる行ブロッ
クＬＲ♯０に対して設けられたローカルＩＯバスＬＩＯ
１６およびＬＩＯ１７は、ブロック選択ゲートＢＧを介
して上側行ブロックに対して設けられるグローバルＩＯ
バスＧＩＯ５およびＧＩＯ７にそれぞれ結合される。
【０３１２】一方、行ブロックＵＲ♯０に対して設けら
れたローカルＩＯバスＬＩＯ０およびＬＩＯ１は、ブロ
ック選択ゲートＢＧを介して、グローバルＩＯバスＧＩ
Ｏ４およびＧＩＯ６に結合される。行ブロックＵＲ♯０
およびＬＲ♯０においてローカルＩＯバスとローカルＩ
Ｏバスの接続が変更されているのは以下の理由による。
動作時、上側行ブロックＵＲＢおよび下側行ブロックＵ
ＲＢそれぞれにおいて１つの行ブロックが選択される。
行ブロックＵＲ♯７が選択された場合、また行ブロック
ＬＲ♯７が選択される。これは、上側行ブロックＵＲＢ
および下側行ブロックＬＲＢそれぞれにおいて同じ位置
の行ブロックが選択されるためである。
【０３１３】行ブロックＵＲ♯７が選択された場合、ロ
ーカルＩＯバスＬＩＯ１６およびＬＩＯ１７が、グロー
バルＩＯバスＧＩＯ４およびＧＩＯ６に結合されている
場合、行ブロックＬＲ♯７とローカルＩＯバスＬＩＯ３
２およびＬＩＯ３３も同様グローバルＩＯバスＧＩＯお
よびＧＩＯ６に結合される。したがって、この場合、グ
ローバルＩＯバスＧＩＯ４およびＧＩＯ６においてデー
タの衝突が生じる。これのデータの衝突を防止するため
に、ローカルＩＯバスＬＩＯ１６およびＬＩＯ１７は、
グローバルＩＯバスＧＩＯ５およびＧＩＯ７に結合され
る。
【０３１４】一方、行ブロックＬＲ♯０が選択され、ま
た行ブロックＵＲ♯０が選択されたとき、ローカルＩＯ
バスＬＩＯ１６およびＬＩＯ１７に、行ブロックＬＲ♯
０のデータが伝達される。ローカルＩＯバスＬＩＯ０お
よびＬＩＯ１が、グローバルＩＯバスＧＩＯ５およびＧ
ＩＯ７に結合されている場合、この行ブロックＵＲ♯０
からのデータと行ブロックＬＲ♯０のデータとの衝突が
生じる。したがって、これを防止するために、ローカル
ＩＯバスＬＩＯ０およびＬＩＯ１は、それぞれ、グロー
バルＩＯバスＧＩＯ４およびＧＩＯ６に結合される。
【０３１５】上側行ブロックＵＲＢおよび下側行ブロッ
クＬＲＢそれぞれに一方側の端部に位置する行ブロック
（端ブロックと以下称す）ＵＲ♯０およびＬＲ♯０が選
択されたとき、上側行ブロックおよび下側行ブロックに
おいては他の行ブロック選択時と、ローカルＩＯバスと
グローバルＩＯバスの接続態様が異なる。すなわち端ブ
ロックＵＲ♯０においては、ローカルＩＯバスＬＩＯ０
およびＬＩＯ１が、グローバルＩＯバスＧＩＯ４および
ＧＩＯ６に結合され、一方、残りの行ブロックＵＲ♯１
〜ＵＲ♯７においては、グローバルＩＯバスＧＩＯ５お
よびＧＩＯ７に選択メモリセルデータが伝達される。ま
た、端ブロックＬＲ♯０においては、ローカルＩＯバス
ＬＩＯ１６およびＬＩＯ１７が、グローバルＩＯバスＧ
ＩＯ５およびＧＩＯ７に結合され、残りの行ブロックＬ
Ｒ♯１〜ＬＲ♯７においては、グローバルＩＯバスＧＩ
Ｏ４およびＧＩＯ６を介してメモリセルデータが伝達さ
れる。グローバルＩＯバスＧＩＯ０〜ＧＩＯ３に対して
は、上側行ブロックＵＲＢおよび下側行ブロックＬＲＢ
それぞれの行ブロックに対して、ローカルＩＯバスとグ
ローバルＩＯバスの接続が同じである。
【０３１６】本発明においては、各データバスは、パッ
ドに１対１に対応して設けられている。マルチビットテ
ストモード時においては、パッドからのデータが、複数
のメモリセルに伝達される。このマルチビットテストモ
ード時において、不良メモリセル列の判定、すなわちス
ペア判定を行なうことができるように、データバスとグ
ローバルＩＯバスの結合を、端ブロックが選択されたか
否かに応じて変更する。
【０３１７】図５５は、グローバルＩＯバスとデータバ
スの対応関係を示す図である。図５５において、グロー
バルＩＯバスＧＩＯ０は、×８ビット構成および×４ビ
ット構成時においてはデータバスＤＢ０に結合され、×
２ビット構成時においては、データバスＤＢ２に結合さ
れる。グローバルＩＯバスＧＩＯ１は、×８ビット構成
および×４ビット構成のときには、データバスＤＢ４に
結合され、×２ビット構成時においては、データバスＤ
Ｂ６に結合される。グローバルＩＯバスＧＩＯ２は、×
８ビット構成時においては、データバスＤＢ１に結合さ
れ、×４ビット構成時には、データバスＤＢ０に結合さ
れ、×２ビット構成時においては、データバスＤＢ２に
結合される。
【０３１８】グローバルＩＯバスＧＩＯ３は、×８ビッ
ト構成時においては、データバスＤＢ５に結合され、×
４ビット構成時においては、データバスＤＢ４に結合さ
れ、×２ビット構成時においては、データバスＤＢ６に
結合される。これらのグローバルデータバスＧＩＯ０〜
ＧＩＯ３は、端ブロックの選択／非選択にかかわらず、
各語構成において、そのグローバルＩＯバスとデータバ
スとの接続関係は一意的に定められる。これは、図５４
に示すように、グローバルＩＯバスＧＩＯ０〜ＧＩＯ３
に対しては、ローカルＩＯバスとグローバルＩＯバスの
接続関係は、上側行ブロックＵＲＢおよび下側行ブロッ
クＬＲＢそれぞれにおいて同じであり、変更する必要は
ないためである。
【０３１９】グローバルＩＯバスＧＩＯ４は、×８ビッ
ト構成時には、データバスＤＢ２に結合され、×４ビッ
ト構成または×２ビット構成においては端ブロック以外
の行ブロックが選択されたときには、データバスＤＢ２
に結合される。×４ビット構成および×２ビット構成に
おいて端ブロックが選択された場合には、グローバルＩ
ＯバスＧＩＯ４はデータバスＤＢ６に結合される。ここ
で、図５５において、符号ＺＸ４は、×４ビット構成に
おいて端ブロック以外の行ブロックが選択された状態を
示し、符号ＺＸ２は、×２ビット構成において端ブロッ
ク以外の行ブロックが選択された場合を示す。符号ＳＸ
４は、×４ビット構成において端ブロックが選択された
ことを示し、符号ＳＸ２は、×２ビット構成において端
ブロックが選択されたことを示す。
【０３２０】グローバルＩＯバスＧＩＯ５は、×８ビッ
ト構成時、および×４ビット構成または×２ビット構成
において端ブロック以外の行ブロックが選択されたとき
には、データバスＤＢ６に結合され、×４ビット構成ま
たは×２ビット構成において端ブロックが選択された場
合にはデータバスＤＢ２に結合される。
【０３２１】グローバルＩＯバスＧＩＯ６は、×８ビッ
ト構成時においては、データバスＤＢ３に結合され、×
４ビット構成または×２ビット構成において端ブロック
以外の行ブロックが選択されたときには、データバスＤ
Ｂ２に結合され、×４ビット構成または×２ビット構成
において端ブロックが選択されたときには、データバス
ＤＢ６に結合される。
【０３２２】グローバルＩＯバスＧＩＯ７は、×８ビッ
ト構成時においてデータバスＤＢ７に結合され、×４ビ
ット構成または×２ビット構成において端ブロック以外
の行ブロックが選択されたときには、データバスＤＢ６
に結合され、×４ビット構成または×２ビット構成にお
いて端ブロックが選択されたときには、データバスＤＢ
２に結合される。
【０３２３】図５５においては、機械的スイッチで各グ
ローバルＩＯバスがデータバスに結合されるように示さ
れるが、先の実施の形態において説明した内部読出／書
込回路におけるリードデータドライバに対する選択信号
の切換またはバスセレクタに対する選択信号の発生によ
りそのグローバルＩＯバスとデータバスとの接続が切換
えられる。
【０３２４】×８ビット構成時においては、グローバル
ＩＯバスＧＩＯ０〜ＧＩＯ７は、それぞれデータバスＤ
Ｂ０〜ＤＢ７に結合される。端ブロックの選択／非選択
にかかる、この接続関係は固定される。マルチビットテ
ストモード時においては、×８ビット構成ではテストは
行なわれないためである（強制的に×４または×２ビッ
ト構成に設定される）。
【０３２５】図５６は、図５４に示す上側行ブロックに
おける行ブロックＵＲ♯０〜ＵＲ♯７とグローバルデー
タバスＧＩＯ４〜ＧＩＯ７の接続関係を示す図である。
行ブロックＵＲ♯０は、ローカルＩＯバスを介してグロ
ーバルＩＯバスＧＩＯ４およびＧＩＯ６に結合される。
行ブロックＵＲ♯１〜ＵＲ♯７は、それぞれ対応のロー
カルＩＯバスを介してグローバルＩＯバスＧＩＯ５およ
びＧＩＯ７に結合される。これらの行ブロックＵＲ♯０
〜ＵＲ♯７に対して共通に、コラム選択線ＣＳＬａおよ
びＣＳＬｂが配設される。これらは、図示しないコラム
デコーダからの列選択信号を伝達し、２ビットのメモリ
セルの選択が行なわれる。
【０３２６】×４ビット構成および×２ビット構成にお
いて端ブロック以外のブロックが選択された場合には、
グローバルＩＯバスＧＩＯ４およびＧＩＯ７がデータバ
スＤＢ２に結合され、グローバルＩＯバスＧＩＯ５およ
びＧＩＯ６が、データバスＤＢ６に結合される。端ブロ
ック、すなわち行ブロックＵＲ♯０が選択されたときに
は、グローバルＩＯバスＧＩＯ４が、データバスＤＢ６
に結合され、グローバルＩＯバスＧＩＯ６が、データバ
スＤＢ２に結合される。したがって、この列選択線ＣＳ
Ｌａ上のメモリセルには、データバスＤＢ６、すなわち
パッドＰＰＤ６からのデータ（６）が格納され、列選択
線ＣＳＬｂ上のメモリセルには、データバスＤＢ２、す
なわちパッドＰＰＤ２からのデータ（２）が格納され
る。したがって、マルチビットテストモード時におい
て、列方向に沿ってメモリセルの不良が存在するか否か
を容易に識別することができる。
【０３２７】マルチビットテストモード時、行ブロック
ＵＲ♯０〜ＵＲ♯７のいずれが選択されても、パッドＰ
ＰＤ６から書込まれたデータはデータバスＤＢ６に伝達
され、またパッドＰＰＤ２から書込まれたデータがデー
タバスＤＢ２に伝達されて、論理の一致／不一致を判定
することができる。複数の列ブロックが並列に設けられ
ており、各列ブロックにおいて、同様、同じパッドから
書込まれたデータが同じデータバスに読出される。した
がって、各列ブロックにおいて、同じ列上のメモリセル
の良／不良を判定することにより、各列ブロックにおい
て列方向についての不良メモリセルの分布を識別するこ
とができ、冗長コラムを用いた置換による不良メモリセ
ルの救済を行なうことができる。行方向についての不良
メモリセルの分布は、各行ブロック単位で容易に識別す
ることができる。これにより、データバスとパッドとが
１対１対応で設けられており、データバスとメモリアレ
イ行ブロックの結合関係が、行ブロックの位置に応じて
異なる場合においても、マルチビットテストモードを用
いて不良列の救済を行なうことができるか否かを判定す
ることができる。
【０３２８】図５７は、バス接続切換制御信号発生部の
構成を概略的に示す図である。図５７において、バス切
換制御信号発生部は、行アドレス信号ビットＲＡ０〜Ｒ
Ａ２（ＲＡ０−２）を受け、指定された行ブロックが端
ブロックであるか否かを示す信号φｈａを出力するＡＮ
Ｄ型デコード回路Ｇ１０１と、デコード回路Ｇ１０１の
出力信号を反転するインバータＧ１０２と、端ブロック
指示信号φｈａと×４ビット構成指示信号ＳＥＬ＜４＞
とを受けて信号ＳＸ４を出力するＡＮＤ回路Ｇ１０３
と、端ブロック指定信号φｈａと×２ビット構成指示信
号ＳＥＬ＜２＞とを受けて信号ＳＸ２を出力するＡＮＤ
回路Ｇ１０４と、インバータＧ１０２の出力信号と×４
ビット構成指示信号ＳＥＬ＜４＞とを受けて信号ＺＸ４
を出力するＡＮＤ回路Ｇ１０５と、×２ビット構成指示
信号ＳＥＬ＜２＞とインバータＧ１０２の出力信号を受
けて信号ＺＸ２を出力するＡＮＤ回路Ｇ１０６と、ＡＮ
Ｄ回路Ｇ１０３およびＧ１０４の出力信号ＳＸ４および
ＳＸ２を受けて選択信号ＳＥＬａを出力するＯＲ回路Ｇ
１０７と、ＡＮＤ回路Ｇ１０５およびＧ１０６からの信
号ＺＸ４およびＺＸ２を受けて選択信号ＳＥＬｂを出力
するＯＲ回路Ｇ１０８を含む。選択信号ＳＥＬａおよび
ＳＥＬｂは、各列ブロックのグローバルＩＯバスそれぞ
れに対応して設けられる内部読出／書込回路へ与えられ
る。
【０３２９】×８ビット構成においては、端ブロック指
示信号φｈａは用いられない。×８ビット構成指示信号
ＳＥＬ＜８＞から信号×８が生成される。この図５７に
示す構成を利用することにより、端ブロックの選択／非
選択に応じて、容易にデータバスとグローバルＩＯバス
との結合関係を切換えることができ、図５５に示す接続
を実現することができる。
【０３３０】以上のように、この発明の実施の形態８に
従えば、パッドと１対１対応で設けられるデータバスと
グローバルＩＯバスの対応関係を、端ブロックが選択さ
れた否かに応じて切換えているため、マルチビットテス
トを用いて、冗長置換可能か否かを容易に判定すること
ができる。
【０３３１】なお、マルチビットテストモード時におい
て、データバスは、×４のデータバスが用いられるか、
×２ビットのデータバスが用いられるかは任意である。
【０３３２】また、×２ビット構成および×４ビット構
成において、グローバルＩＯバスのいずれを選択してデ
ータアクセスするかは、列ブロック選択信号のビット数
を語構成に応じて変更することにより容易に決定するこ
とができる。
【０３３３】語構成は、×３２ビット構成、×１６ビッ
ト構成であっても、同様の構成を利用することにより、
容易に実現することができる。
【０３３４】また、この×８ビット構成時においては、
図５５に示すように、各グローバルＩＯバスに対し、選
択信号を受ける回路の部分（リードデータドライバおよ
びバスセレクタ）が２個および３個と交互に配設される
ため、レイアウトが容易となる。
【０３３５】
【発明の効果】請求項１に係る発明に従えば、パッドに
対し１対１にデータバスを設け、これらのデータバスを
複数のメモリアレイに共通に設けているため、語構成に
応じてバス切換用のセレクタを介することなく直接デー
タを伝達することができ、高速でデータを伝達すること
ができる。また、バス切換のためのセレクタが不要とな
り、回路占有面積を低減することができる。
【０３３６】請求項２に係る発明に従えば、語構成情報
に従ってリードデータドライバを選択的に動作可能状態
に設定しているため、単に各バスに対応してリードデー
タドライバを設けるだけで、バスの切換を行なうことな
く語構成に応じたデータバスを用いてデータの転送を行
なうことができる。
【０３３７】請求項３に係る発明に従えば、パッド近傍
に、出力回路が設けられており、リードデータドライバ
からの信号を高速で、対応のパッドへ伝達することがで
きる。
【０３３８】請求項４に係る発明に従えば、データバス
は、読出データおよび書込データ両者を伝達するように
構成しているため、データバスの占有面積を低減するこ
とができる。
【０３３９】請求項５に係る発明に従えば、語構成情報
に従ってデータ書込を行なうためのライトデータドライ
バを選択的に動作可能状態に設定しているため、容易
に、語構成に応じて、選択メモリセルへデータを書込む
ことができる。
【０３４０】請求項６に係る発明に従えば、複数の入力
回路が、パッド近傍に配置されており、パッドからのデ
ータを、高速で、データバスに伝達することができる。
【０３４１】請求項７に係る発明に従えば、メモリアレ
イが複数のバンクを構成しているため、各バンクからの
データを、高速で共通のデータバスを介して転送するこ
とができる。また、バンクそれぞれのデータバスを設け
る必要がなく、バス占有面積が低減される。
【０３４２】請求項８に係る発明に従えば、プリアンプ
出力に従ってデータバスを駆動するリードデータドライ
バを、クロック信号に同期して与えられるマスク指示信
号に従って非活性状態へ駆動しているため、読出動作を
中断してデータ書込動作を行なう場合においても、共通
データバスにおいてデータの衝突が生じるのを防止する
ことができ、正確なデータの書込を実現することができ
る。
【０３４３】請求項９に係る発明に従えば、プリアンプ
とリードデータドライバの間には、シフト回路を設けて
いるため、容易にＣＡＳレイテンシに応じて正確なタイ
ミングでデータバスを駆動することができるとともに、
ＣＡＳレイテンシにかかわらず、同じタイミングで、リ
ードデータドライバをマスクすることができる。
【０３４４】請求項１０に係る発明に従えば、データバ
ス上の信号を、出力回路介してパッドへ伝達しており、
外部で、この出力回路にマスクをかけることなく正確に
外部データに対しマスクをかけることができる。
【０３４５】請求項１１に係る発明に従えば、マスク指
示印加時、データバス上の信号に従って書込データを生
成してメモリセルアレイの選択メモリセルへ伝達するラ
イトデータドライバを、非活性状態に駆動しているた
め、正確に、書込データに対してマスクをかけることが
できる。
【０３４６】請求項１２に係る発明に従えば、マスク指
示が与えられたクロックサイクルでリードアンプ／ライ
トアンプを非活性化しているので、レイテンシを考慮す
ることなく、正確に読出／書込データにマスクをかける
ことができる。
【０３４７】請求項１３に係る発明に従えば、プリアン
プが３値データを出力し、このプリアンプからの３値デ
ータに従ってデータバスをリードデータドライバで駆動
するように構成しており、非選択プリアンプに対して設
けられたリードデータドライバを、出力ハイインピーダ
ンス状態に容易に設定することができ、共通データバス
に複数のリードデータドライバがワイアードに結合され
る場合においても正確にデータの読出を行なうことがで
きる。
【０３４８】請求項１４に係る発明に従えば、プリアン
プとリードデータドライバの間に、ＣＡＳレイテンシに
応じたシフト動作を行なうシフト回路を設け、このシフ
ト回路も３値データを転送するように構成しているた
め、ＣＡＳレイテンシ変更時においても、容易にリード
データドライバを、出力ハイインピーダンス状態または
データバス駆動状態に設定することができる。
【０３４９】請求項１５に係る発明に従えば、プリアン
プそれぞれに、出力ノードに交差結合されたＭＯＳトラ
ンジスタを設けており、このプリアンプの出力値が、禁
止された値を取るのを防止することができ、正確に非活
性状態のプリアンプ出力をスタンバイ状態に設定するこ
とができる。
【０３５０】請求項１６に係る発明に従えば、シフト回
路それぞれを、プリアンプ活性化信号およびリードデー
タドライバ活性化信号の活性化および非活性化に応答し
てそれぞれデータをラッチする回路で構成しており、内
部クロック信号を用いることなく、容易に必要なデータ
の転送を行なうことができ、タイミング制御が容易とな
る。
【０３５１】請求項１７に係る発明に従えば、データバ
スを、相補データ信号を伝達するように構成し、かつ相
補データバスを所定電圧レベルにイコライズしているた
め、小振幅信号のデータバスを伝達することができ、高
速データ転送が可能となる。
【０３５２】請求項１８に係る発明に従えば、リードア
ンプは、データバスと切離して増幅動作を行なうように
構成しているため、高速で増幅動作を行なうことができ
る。
【０３５３】請求項１９に係る発明に従えば、リードア
ンプの検知ノードは、データバスのイコライズ中にデー
タバスに結合されるように構成しているため、容易にリ
ードアンプの検知ノードを初期設定することができる。
また、リードアンプ外部に、データバスイコライズ回路
を設けることができ、パッド近傍に配置されるリードア
ンプの占有面積を低減することができ、パッド近傍のレ
イアウト面積を低減することができる。
【０３５４】請求項２０に係る発明に従えば、クロック
信号の活性化およびディテクト信号の非活性化の早い方
のタイミングでリードアンプを活性化しており、クロッ
ク周波数が変化しても活性化タイミングを調整して正確
にデータの読出しを行なえる。
【０３５５】請求項２１に係る発明に従えば、マスク指
示に従ってリードアンプを非活性化しかつリードアンプ
の出力ノードを所定電位にイコライズするように構成し
ているため、容易にＣＡＳレイテンシにかかわらず、同
じタイミングでデータ出力にマスクをかけることができ
る。また、リードアンプを非活性化しているため、出力
回路に与えられる内部クロック信号とこのマスク指示と
のタイミングマージンを考慮する必要がなく、正確なデ
ータのマスクを実現することができる。
【０３５６】請求項２２に係る発明に従えば、クロック
信号に同期して相補内部データを生成してデータバスへ
差動データを伝達するように構成しており、小振幅信号
の書込データを転送することができ、高速書込が実現さ
れる。
【０３５７】請求項２３に係る発明に従えば、データ書
込時各サイクルごとにデータバスを所定電位にイコライ
ズしており、正確な書込を実現することができる。ま
た、内部書込信号は所定電位から変化するため、常に、
書込データの論理にかかわらず、信号の変化時間を同じ
とすることができ、高速データ転送を実現することがで
きる。
【０３５８】請求項２４に係る発明に従えば、語構成に
応じて、複数のバス線対の１つをバス選択ゲートで選択
し、このバス選択ゲートおよび分離ゲートを介してライ
トデータドライバとライトアンプとを接続するように構
成しているため、バス選択のための回路構成が簡略化さ
れ、回路占有面積が低減される。また、ライトアンプの
動作時、データバスとライトアンプとが切離されるた
め、高速の書込データの増幅を行なうことができる。
【０３５９】請求項２５に係る発明に従えば、語構成情
報において選択的にライトデータコントロールドライバ
を用いて、データ入力回路の出力データに従ってデータ
バスへ３値データを伝達するように構成しているため、
常に、ライトアンプを正確に動作させることができる。
【０３６０】請求項２６に係る発明に従えば、データマ
スク時、ライトアンプを非活性化しているため、外部か
らの書込データに対し正確なタイミングでマスクをかけ
ることができる。
【０３６１】請求項２７に係る発明に従えば、リードデ
ータドライバの活性化時、データバスとライトアンプを
切離すように構成しているため、リードデータドライバ
の負荷が軽減され、高速でデータの読出を行なうことが
できる。
【０３６２】請求項２８に係る発明に従えば、マルチビ
ットテストモード時、相補データバスのデータの論理が
同じであるか否かを判定する判定回路の出力信号を、リ
ードアンプ分離ゲートと並列に設けられる転送ゲートを
介してリードアンプへ伝達しているため、データバスを
用いてマルチビットテストを行なうことができ、テスト
占有バスを設ける必要がなく、テスト回路占有面積を低
減することができる。
【０３６３】請求項２９に係る発明に従えば、データバ
スに複数のリードデータドライバを並列に接続し、マル
チビットテストモード時、イコライズされたバスを、こ
のイコライズ電圧と異なる電圧レベルへ駆動するように
しているため、このリードデータドライバをマルチビッ
トテストモード時ワイヤードＯＲ接続することができ、
マルチビットテスト判定結果出力を、通常データ読出に
用いられるリードデータドライバを用いて行なうことが
できる。
【０３６４】請求項３０に係る発明に従えば、複数のデ
ータバスを交差部を有するように配設しかつバス線の間
には、他のバスのバス線を配設しているため、対をなす
バスのノイズがキャンセルされかつ他のバス線によりシ
ールドされ、容量結合によるノイズが生じることがな
く、高速かつ安定に小振幅データ信号を伝達することが
できる。
【０３６５】請求項３１に係る発明に従えば、ある語構
成において使用されるバスと未使用となるバスとを組と
し、これらのバス線を交互に配置しているため、未使用
バスをシールドとして利用することができ、確実に、対
をなすバス線間の容量結合ノイズを防止することができ
る。
【０３６６】請求項３２に係る発明に従えば、未使用バ
ス線を、所定電位に固定するように構成しているため、
より確実に、ノイズ抑制のためのシールドとして未使用
バス線を使用することができる。
【０３６７】請求項３３に係る発明に従えば、マルチビ
ットテストモード時に、未使用とされるデータバスを、
所定電位に設定しているため、マルチビットテストモー
ド時ワイヤードＯＲ接続されるリードデータバスの出力
信号を、容量結合ノイズの影響を受けることなく正確に
伝達することができる。
【０３６８】請求項３４に係る発明に従えば、互いに近
接するパッド対応のデータバスを組としているので、デ
ータバスの長さが等しく、各組においてデータバスの寄
生容量を等しくでき、正確にノイズを相殺できる。
【０３６９】請求項３５に係る発明に従えば、グローバ
ルデータバスとメモリブロックの接続が行ブロック位置
において異なるメモリアレイにおいて、行ブロック指定
信号と語構成情報とに従ってリードデータドライバを選
択的に活性化しているため、正確に、行ブロックとデー
タバスの接続関係を、１対１対応に保持することがで
き、マルチビットテストを正確に実現することができ
る。
【０３７０】請求項３６に係る発明に従えば、行ブロッ
ク指定信号を、端ブロックであるか否かに従って、デー
タバスと行ブロックとの接続関係を設定しているため、
通常動作モード時において、選択メモリセルデータの衝
突が生じず、またパッドと行ブロックとの対応関係を１
対１に設定することができる。
【０３７１】請求項３７に係る発明に従えば、語構成情
報に従って複数のパッドすべてが利用されるときには、
この行ブロック指定信号は無視しているため、データバ
ス切換のための回路構成が簡略化される。
【０３７２】請求項３８に係る発明に従えば、グローバ
ルデータバスそれぞれに対して、所定のデータバスに対
してリードデータドライバが配置されるため、必要最小
限のリードドライバを配置するだけで、複数の語構成に
対応することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置の×１ビット構成
時のバス配置を概略的に示す図である。
【図３】 図１に示す半導体記憶装置の×２ビット構成
時のバス配置を概略的に示す図である。
【図４】 図１に示す半導体記憶装置が１つのメモリア
レイに対するコラムローカル回路の構成を概略的に示す
図である。
【図５】 選択信号発生部の構成の一例を示す図であ
る。
【図６】 この発明の実施の形態１の変更例の構成を概
略的に示す図である。
【図７】 図６に示す半導体記憶装置の要部の構成をよ
り具体的に示す図である。
【図８】 図７に示すデータバスコントロール回路の構
成例を示す図である。
【図９】 図６に示す半導体記憶装置の制御信号発生部
の構成を概略的に示す図である。
【図１０】 図９に示す制御信号発生部の動作を示すタ
イミングチャート図である。
【図１１】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図１２】 図１１に示す半導体記憶装置の制御信号発
生部の構成を概略的に示す図である。
【図１３】 図１２に示す制御信号発生回路の動作を示
すタイミングチャート図である。
【図１４】 図１２に示すＤＱＭバッファの構成の一例
を示す図である。
【図１５】 図１２に示す制御信号発生回路のデータ書
込時の動作を示すタイミングチャート図である。
【図１６】 図１２に示す制御信号発生回路の変更例を
示す図である。
【図１７】 図１６に示す回路の動作を示すタイミング
チャート図である。
【図１８】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図１９】 図１８に示す半導体記憶装置の動作時の出
力信号の一例を示す図である。
【図２０】 （Ａ）は、図１９に示す内部読出回路の構
成を示し、（Ｂ）は、その動作を示すタイミングチャー
ト図である。
【図２１】 図２０に示すプリアンプの構成を示す図で
ある。
【図２２】 図２０（Ａ）に示すリードデータドライバ
の構成を示す図である。
【図２３】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図２４】 図２３に示す半導体記憶装置の動作を示す
タイミングチャート図である。
【図２５】 図２３に示す半導体記憶装置の動作を示す
タイミングチャート図である。
【図２６】 図２３に示す制御信号を発生する回路の構
成を概略的に示す図である。
【図２７】 （Ａ）は、図２６に示す信号発生回路の構
成を示し、（Ｂ）は、その動作を示し、（Ｃ）は、
（Ａ）に示す回路の動作を示すタイミングチャート図で
ある。
【図２８】 図２３に示すＤＱコントロール回路の構成
を概略的に示す図である。
【図２９】 図２８に示すＤＱコントロール回路の動作
を示す信号波形図である。
【図３０】 図２３に示すゲート回路の構成を概略的に
示す図である。
【図３１】 図３０に示すゲート回路の動作を示す信号
波形図である。
【図３２】 図３０に示すゲート回路の動作を示す信号
波形図である。
【図３３】 図２３に示すＤＱコントロール回路の他の
構成を概略的に示す図である。
【図３４】 図３３に示す回路の動作を示すタイミング
チャート図である。
【図３５】 図３３に示す回路の動作を示すタイミング
チャート図である。
【図３６】 図２３に示す半導体記憶装置の変更例を示
す図である。
【図３７】 図３６に示す出力回路の動作を示すタイミ
ングチャート図である。
【図３８】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図３９】 図３８に示す入力制御回路の構成を示す図
である。
【図４０】 図３８に示す内部書込回路の構成を示す図
である。
【図４１】 図３８から図４０に示す回路の動作を示す
タイミングチャート図である。
【図４２】 この発明の実施の形態５の変更例の構成を
概略的に示す図である。
【図４３】 図４２に示すデータバスセレクタの構成を
概略的に示す図である。
【図４４】 この発明の実施の形態６の半導体記憶装置
の要部の構成を概略的に示す図である。
【図４５】 この発明の実施の形態５における選択信号
発生部の構成を概略的に示す図である。
【図４６】 図４４に示す内部読出／書込回路に含まれ
るリードデータドライバの構成を概略的に示す図であ
る。
【図４７】 この発明の実施の形態５におけるマルチビ
ットテスト時の出力データの一例を示す図である。
【図４８】 図４４に示す判定回路の構成を示す図であ
る。
【図４９】 図４８に示す制御信号発生部の構成を示す
図である。
【図５０】 この発明の実施の形態７に従う半導体記憶
装置のパッド配置を示す図である。
【図５１】 この発明の実施の形態７におけるデータバ
スの配置を示す図である。
【図５２】 この発明の実施の形態７の変更例の構成を
概略的に示す図である。
【図５３】 図５２に示す制御信号発生部の変更例を示
す図である。
【図５４】 この発明の実施の形態８の半導体記憶装置
のアレイ部の構成を概略的に示す図である。
【図５５】 この発明の実施の形態８のグローバルデー
タバスとデータバスの対応関係を概略的に示す図であ
る。
【図５６】 この発明の実施の形態８の半導体記憶装置
の動作を模式的に示す図である。
【図５７】 この発明の実施の形態８における選択信号
発生部の構成を概略的に示す図である。
【図５８】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
【図５９】 図５８に示すセレクタ／ドライバの構成を
概略的に示す図であ。
【符号の説明】
１ 半導体記憶装置、２，２ａ〜２ｄ メモリアレイ、
３，３ａ〜３ｄ コラムローカル回路、５ａ，５ｂ 出
力制御回路、ＰＰＤ０，ＰＰＤ１ パッド、ＤＢ０，Ｄ
Ｂ１ データバス、４ａａ〜４ｄｃ リードデータドラ
イバ、４ｘ０〜４ｘｎ，４ｙ０〜４ｙｎ リードデータ
ドライバ、６ａａ〜６ｄｃ データバスコントロール回
路、７ａ，７ｂ 入出力制御回路、ＱＴ１〜ＱＴ４ Ｍ
ＯＳトランジスタ、６ データバスコントロール回路、
ＤＢＢ，／ＤＢＢ データバス線、７ リードデータド
ライバ、８ ライトデータドライバ、６０ａ，６０ｃ
データバスコントロール回路、３５ ＤＱＭバッファ、
３０♯０ａ〜３０♯ｎａ，３０♯０ｂ，３０♯ｎｂ リ
ードデータドライブ回路、３２♯０〜３２♯ｎ プリア
ンプ、３４♯０〜３４♯ｎ ＣＬシフタ、４♯０〜４♯
ｎ リードデータドライブ回路、３２ プリアンプ、３
４ ＣＬシフタ、４♯ａ，４♯ｂ リードデータドライ
バ、５５ データバスイコライズ回路、５６ リードア
ンプ分離ゲート、５７ リードアンプ、５８ 転送回
路、５９ 出力ラッチ、６０ 出力バッファ、６５ Ｄ
Ｑコントロール回路、７０ イコライズ回路、７１♯０
〜７１♯ｎ データバスセレクタ、７２♯０〜７２♯ｎ
ライトアンプ、７４♯０〜７４♯ｎ ライトドライ
バ、７♯１，７♯０ 入力制御回路、５５♯０，５５♯
１データバスイコライズ回路、７１ａ，７１ｂ 選択回
路、７３ａ 増幅回路、７３ｂ ライトアンプ分離ゲー
ト、３０Ｗ 内部書込回路、３０Ｒ 内部読出回路、８
５ 判定回路、８６ 転送ゲート、ＰＰＤ０〜ＰＰＤ７
パッド、ＤＢＢ０，／ＤＢＢ０〜ＤＢＢ７，／ＤＢＢ
７ データバス線、ＵＲ♯０〜ＵＲ♯７，ＬＲ♯０〜Ｌ
Ｒ♯７ 行ブロック、ＧＩＯ０〜ＧＩＯ７ グローバル
ＩＯバス、ＬＩＯ０〜ＬＩＯ３３ ローカルＩＯバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 西山 崇之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 JJ00 JJ21 JJ32 KB09 KB32 KB33 NN03 PP01 PP02 5B024 AA07 AA11 AA15 BA29 CA16 CA21

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 複数のパッド、 各々が複数のメモリセルを有する複数のメモリアレイ、 前記複数のパッド各々に対応して設けられかつ各々が前
    記複数のメモリアレイに共通に設けられる複数のデータ
    バス、および前記複数のメモリアレイ各々において、前
    記複数のデータバスに対応して配置され、かつ対応のメ
    モリアレイから読出されたデータを対応のデータバスに
    伝達するための複数のリードデータドライバを備え、前
    記複数のリードデータドライバは、各前記メモリアレイ
    において、同じデータバスをドライブするリードデータ
    ドライバと、互いに異なるデータバスをドライブするリ
    ードデータドライバとを含む、半導体記憶装置。
  2. 【請求項２】 前記複数のパッドのうち使用されるパッ
    ドの数を示す語構成情報に従って、前記複数のリードデ
    ータドライバのうち使用されるリードデータドライバを
    動作可能状態に設定する制御手段をさらに備え、前記複
    数のデータバスには、前記動作可能状態のリードデータ
    ドライバからのデータが伝達される、請求項１記載の半
    導体記憶装置。
  3. 【請求項３】 前記複数のパッド近傍に、前記複数のデ
    ータバス各々に対応して配置され、対応のデータバスを
    介して与えられるデータを対応のパッドに伝達するため
    の出力回路をさらに含む、請求項１記載の半導体記憶装
    置。
  4. 【請求項４】 前記複数のデータバスは、前記複数のメ
    モリアレイの選択メモリセルから読出された読出データ
    および該選択メモリセルへ書込む書込データをともに伝
    送し、 前記複数のメモリアレイ各々において、前記複数のリー
    ドデータドライバ各々に対応して配置され、対応のデー
    タバスのデータを対応のメモリアレイへ伝達するための
    複数のライトデータドライバをさらに含む、請求項１記
    載の半導体記憶装置。
  5. 【請求項５】 前記複数のパッドのうちの使用されるパ
    ッドの数を指定する語構成情報に従って、前記複数のラ
    イトデータドライバを選択的に動作可能状態に設定する
    手段をさらに備える、請求項４記載の半導体記憶装置。
  6. 【請求項６】 前記複数のパッド近傍に前記複数のデー
    タバスそれぞれに対応して配置され、対応のパッドから
    のデータを対応のデータバスへ伝達するための複数の入
    力回路をさらに含む、請求項４記載の半導体記憶装置。
  7. 【請求項７】 前記複数のメモリアレイは、各々が互い
    に独立に選択状態へ駆動される複数のバンクを構成す
    る、請求項１記載の半導体記憶装置。
  8. 【請求項８】 データバス、 複数のメモリセルを有するメモリアレイ、 前記メモリアレイの選択メモリセルからのデータを増幅
    するためのプリアンプ、 前記プリアンプの出力データに従って前記データバスを
    ドライブするためのリードデータドライバ、およびクロ
    ック信号に同期してマスク指示信号を取込み、該マスク
    指示信号のデータ出力マスク指示に応答して前記リード
    データドライバを非活性化するマスク制御手段を備え
    る、半導体記憶装置。
  9. 【請求項９】 前記プリアンプの出力データを前記クロ
    ック信号の０以上の所定数のサイクル期間遅延して前記
    リードデータドライバへ与えるシフト回路をさらに備え
    る、請求項８記載の半導体記憶装置。
  10. 【請求項１０】 前記データバスに対応して設けられる
    パッド、 前記データバスのデータに従って読出データを生成して
    前記パッドへ伝達する出力回路をさらに備える、請求項
    ８記載の半導体記憶装置。
  11. 【請求項１１】 前記データバスに結合され、データ書
    込時、前記データバスのデータに従って書込データを生
    成して前記メモリアレイの選択メモリセルへ伝達するラ
    イトデータドライバをさらに備え、 前記マスク制御手段は、データ書込時前記マスク指示に
    応答して前記ライトデータドライバを非活性化する手段
    を備える、請求項８記載の半導体記憶装置。
  12. 【請求項１２】 前記マスク制御手段は、前記クロック
    信号の前記マスク指示が与えられたサイクルにおいて前
    記リードデータドライバまたは前記ライトデータドライ
    バを非活性化する手段を含む、請求項１１記載の半導体
    記憶装置。
  13. 【請求項１３】 複数のメモリセルを有しかつ複数のブ
    ロックに分割されるメモリセルアレイ、 前記複数のブロック各々に対応して配置され、各々が３
    値データ出力可能であり、活性化時対応のブロックから
    読出されたデータを増幅するための複数のプリアンプ、 前記複数のブロックに共通に設けられるデータバス、 前記複数のプリアンプ各々に対応して設けられ、各々が
    対応のプリアンプの出力データに従って前記データバス
    を駆動する複数のリードデータドライバ、および前記メ
    モリアレイのブロックを指定するブロック指定信号とデ
    ータ読出時前記クロック信号に同期して活性化されるプ
    リアンプ活性化信号とに応答して前記複数のプリアンプ
    を選択的に活性化するプリアンプ活性化手段を備え、 前記リードデータドライバは、対応のプリアンプが非活
    性状態のときに出力されるデータに従って出力ハイイン
    ピーダンス状態となる、半導体記憶装置。
  14. 【請求項１４】 前記複数のプリアンプ各々に対応して
    設けられ、対応のプリアンプからの３値出力データを前
    記クロック信号の０以上の所定数のサイクル期間シフト
    して対応のリードデータドライバへ与える複数のシフト
    回路をさらに備える、請求項１３記載の半導体記憶装
    置。
  15. 【請求項１５】 前記複数のプリアンプの各々は、 活性化時メモリセルデータを増幅して１対の出力ノード
    へ該増幅データを出力する増幅回路と、 非活性化時前記１対の出力ノードを第１の電位にプリチ
    ャージするプリチャージ回路と、 前記１対の出力ノードに結合され、前記１対の出力ノー
    ドのうち前記第１の電位に近いノードを前記第１の電位
    レベルへ駆動する交差結合されたトランジスタ対とを備
    える、請求項１３記載の半導体記憶装置。
  16. 【請求項１６】 前記複数のシフト回路の各々は、 プリアンプ活性化信号に応答して対応のプリアンプの出
    力データを取込みラッチする第１のラッチ段と、 前記リードデータドライバの非活性化に応答して前記第
    １のラッチ段の出力データを取込みラッチする第２のラ
    ッチ段とを含む、請求項１４記載の半導体記憶装置。
  17. 【請求項１７】 相補データを伝達するための相補デー
    タバスと、 データ読出動作時、クロック信号に同期して前記相補デ
    ータバスの電位をイコライズするイコライズ回路、 活性化時、前記相補データバスのデータを増幅するリー
    ドアンプ、 データ読出指示に応答して、前記クロック信号に同期し
    て活性化されるリードディテクト信号と前記クロック信
    号に同期した読出クロック信号とに従って前記リードア
    ンプを活性化するリード制御手段、および前記リードア
    ンプの増幅データを前記読出クロック信号に従って取込
    んで出力する出力回路を備える、半導体記憶装置。
  18. 【請求項１８】 前記リードアンプは、 活性化時、与えられたデータを増幅するリードアンプ回
    路、 前記相補データバスのデータを前記リードアンプ回路へ
    伝達する転送ゲートとを備え、 前記転送ゲートは、前記リードディテクト信号と前記リ
    ードクロック信号とに応答して選択的に導通する、請求
    項１７記載の半導体記憶装置。
  19. 【請求項１９】 前記転送ゲートは、前記イコライズ回
    路の非活性化前に導通状態へ駆動される、請求項１８記
    載の半導体記憶装置。
  20. 【請求項２０】 前記リードアンプは、前記読出クロッ
    ク信号の活性化と前記読出デテクト信号の非活性化のう
    ち早い方のタイミングで活性化される、請求項１７記載
    の半導体記憶装置。
  21. 【請求項２１】 マスク指示に応答して、前記リードア
    ンプを非活性化しかつ前記リードアンプの出力ノードを
    所定電位にイコライズする手段をさらに備える、請求項
    １７記載の半導体記憶装置。
  22. 【請求項２２】 与えられたデータをクロック信号に同
    期して取込み、相補内部データを生成してデータバスに
    伝達するデータ入力回路、 活性化時前記データバスの相補データを増幅するライト
    アンプ、 前記ライトアンプの出力データを選択メモリセルに伝達
    するライトドライバと備える、半導体記憶装置。
  23. 【請求項２３】 前記書込時、前記クロック信号の各サ
    イクルごとに前記データバスを所定電位にイコライズす
    るイコライズ回路をさらに備える、請求項２２記載の半
    導体記憶装置。
  24. 【請求項２４】 前記データバスは、複数のパッド各々
    に対応して設けられる複数のバス線対を含み、 前記複数のパッドのうち使用されるパッドの数を示す語
    構成情報に従って、前記複数のバス線対の１つを前記ラ
    イトアンプに接続するバス選択ゲートと、 前記バス選択ゲートと前記ライトアンプとの間に前記バ
    ス選択ゲートと直列に接続され、前記ライトアンプの増
    幅動作時、前記ライトアンプと前記バス選択ゲートとを
    切離すセンスゲートをさらに備える、請求項２２記載の
    半導体記憶装置。
  25. 【請求項２５】 前記語構成情報に従って選択的に動作
    可能状態とされ、動作可能時、書込指示に応答して活性
    化され、前記データ入力回路の出力データに従って前記
    データバスを３値データのいずれかにドライブする３値
    ライトデータコントロールドライバをさらに備える、請
    求項２２記載の半導体記憶装置。
  26. 【請求項２６】 データマスク指示に応答して、前記ラ
    イトアンプを非活性化する手段をさらに備える、請求項
    ２２記載の半導体記憶装置。
  27. 【請求項２７】 データ読出時、前記データバスへ読出
    データを伝達するリードデータドライバと、 前記データ読出時、前記バス選択ゲートを非導通状態に
    設定する回路とをさらに含む、請求項２４記載の半導体
    記憶装置。
  28. 【請求項２８】 マルチビットテストモード時、前記デ
    ータバスの相補バス線のデータの論理が同じか否かを判
    定し、該判定結果を示す相補信号を生成する判定回路
    と、 前記転送ゲートと並列に設けられ、前記マルチビットテ
    ストモード時、前記判定回路の相補信号を前記リードア
    ンプへ伝達する第２の転送ゲートをさらに備える、請求
    項１８記載の半導体記憶装置。
  29. 【請求項２９】 前記データバスには、複数のリードデ
    ータドライバが共通に結合され、前記リードデータドラ
    イバの各々は、非活性化時、出力ハイインピーダンス状
    態となり、かつ活性化時読出されたデータに従って前記
    データバスを駆動し、かつさらに、前記マルチビットテ
    ストモード時、読出されたデータに従って前記データバ
    スのイコライズ電圧と異なる電圧レベルへ前記データバ
    スを駆動するドライブ素子が能動化され前記イコライズ
    電圧と同じ電圧レベルへ前記データバスを駆動するドラ
    イブ素子は不能動化される、請求項２８記載の半導体記
    憶装置。
  30. 【請求項３０】 複数のパッド、および各々が複数のメ
    モリアレイに共通にかつ前記複数のパッドに対応して設
    けられかつ各々がバス線対を有する複数のデータバスを
    備え、前記複数のデータバスは対応のパッドのためのデ
    ータを転送し、 前記複数のデータバスのバス線対は、間に別のパッドに
    対応するデータバスのバス線が配置され、かつ各バス線
    対のバス線の位置が交換されるツイスト構造を有する、
    半導体記憶装置。
  31. 【請求項３１】 前記複数のパッドは、少なくとも第１
    の複数のパッドが使用される第１の語構成と第２の複数
    のパッドが使用される第２の語構成のいずれかに従って
    使用され、 前記複数のデータバスは、前記第１の語構成時に使用さ
    れるパッドに対応するデータバスと前記第１および第２
    の語構成において使用されるパッドに対応するデータバ
    スとが組をなして配設され、各組内において互いに異な
    るパッドに対応するデータバスのバス線が交互に配置さ
    れる、請求項３０記載の半導体記憶装置。
  32. 【請求項３２】 前記第１の複数は前記第２の複数より
    も小さく、前記第２の語構成に使用されかつ前記第１の
    語構成時非使用とされるパッドに対応するデータバスを
    前記第１の語構成時所定電位に固定するための手段をさ
    らに備える、請求項３０記載の半導体記憶装置。
  33. 【請求項３３】 複数のメモリセルのテストを同時に行
    なうマルチビットテストモード時、前記第１の語構成時
    に使用されるパッドに対応するデータバスに前記マルチ
    ビットテストモードデータが伝達され、前記マルチビッ
    トテストモード時、前記第１の語構成に対応するパッド
    に対応するデータバスと異なるデータバスを所定電位に
    設定する手段をさらに含む、請求項３０記載の半導体記
    憶装置。
  34. 【請求項３４】 各前記組は、互いに近接して配置され
    るパッドに対応して配置されるデータバスを含む、請求
    項３０記載の半導体記憶装置。
  35. 【請求項３５】 複数の行ブロックに分割されかつ前記
    複数の行ブロックが少なくとも２つのグローバルブロッ
    クに分割されるメモリアレイ、 前記複数の行ブロックに対応して配置され、対応の行ブ
    ロックとデータの授受を行なうための複数のローカルデ
    ータバス、および前記複数の行ブロックに共通に配設さ
    れる複数のグローバルデータバスを備え、前記グローバ
    ルブロックの一方側端部の行ブロックに対するローカル
    データバスと前記グローバルデータバスの接続態様が、
    該グローバルブロックの他の行ブロックのローカルデー
    タバスと前記グローバルデータバスとの接続態様とは異
    なり、かつ前記少なくとも２つのグローバルブロック各
    々において行ブロックが同時に活性化され、 複数のパッド、 前記複数のパッド各々に対応して設けられる複数のデー
    タバス、および前記複数のグローバルデータバス各々に
    対して設けられる複数のリードデータドライバを備え、
    前記複数のリードデータドライバは、１つのグローバル
    データバスに対しては、互いに異なるデータバスに対応
    して複数のリードデータドライバが設けられるように配
    置され、 前記複数のパッドのうち使用されるパッドの数を示す語
    構成情報と前記メモリアレイの選択行ブロックを指定す
    る行ブロック指定信号とに従って、前記複数のリードデ
    ータドライバを選択的に活性化して前記複数のグローバ
    ルデータバスと前記複数のデータバスとの対応関係を決
    定する制御手段とを備える、半導体記憶装置。
  36. 【請求項３６】 前記行ブロック指定信号は、選択行ブ
    ロックが前記一方側端部の行ブロックであるか否かを特
    定する、請求項３５記載の半導体記憶装置。
  37. 【請求項３７】 前記語構成情報が前記複数のパッドす
    べてを使用することを示すとき、前記行ブロック指定信
    号は無視して前記複数のリードデータドライバの活性／
    非活性が制御される、請求項３５記載の半導体記憶装
    置。
  38. 【請求項３８】 前記複数のグローバルデータバス各々
    において、前記複数のデータバスのうち予め定められた
    データバスに対してリードデータドライバが設けられ
    る、請求項３５記載の半導体記憶装置。
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