JP2000040677A

JP2000040677A - 半導体素子の製造方法

Info

Publication number: JP2000040677A
Application number: JP10207669A
Authority: JP
Inventors: Hideyuki Unno; 秀之海野; Manabu Henmi; 学逸見; Shinichi Ofuji; 晋一大藤; Shigeo Ogawa; 重男小川; Masahiko Maeda; 正彦前田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1998-07-23
Filing date: 1998-07-23
Publication date: 2000-02-08

Abstract

(57)【要約】【課題】製造工程において発生する傷を縮小または消
滅させることにより、傷による半導体素子の故障、破損
等を未然に防止することができ、信頼性の高い半導体素
子を製造する。【解決手段】シリコンウエハ１０の回路面に多数のＩ
Ｃ回路１１を形成する（ａ）。次に、シリコンウエハ１
０の回路面に支持基板１３を接着剤１２によって接着し
てＩＣ回路１１を覆う（ｂ）。次に、シリコンウエハ１
０の裏面側からシリコンウエハ１０を所定の厚さまで薄
膜化する（ｃ）。次に、シリコンウエハ１０を裏面側か
ら各ＩＣ回路１１毎に分割して半導体素子１５を形成す
る（ｄ）。次に、各半導体素子１５を構成する半導体基
板１７をエッチングする（ｅ）。これによって、半導体
基板１７の裏面がエッチングされ、さらに薄膜化する。
同時に側面もエッチングされ、分割時に生じた傷を減少
または消滅させる。次いで、支持基板１３から各半導体
素子１５を剥離する（ｆ）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特にＩＣカード用半導体素子の製造方法に
関するものである。

【０００２】

【従来の技術】ＩＣカードは、シリコン等の半導体基板
の回路面にメモリ回路、演算回路等のＩＣ回路が形成さ
れた半導体素子を搭載している。このようなＩＣカード
を製造するには、先ずシリコンウエハの回路面にＩＣ回
路を形成し、このシリコンウエハを各ＩＣ回路毎に分割
して半導体素子とし、この半導体素子をパッケージに実
装することによりＩＣカードが完成する。

【０００３】従来の半導体素子の形成方法を図２に示
す。同図（ａ）において、先ずシリコンウエハ１０の回
路面に多数のＩＣ回路１１を形成する。次に同図（ｂ）
に示すようにシリコンウエハ１０の回路面側に保護テー
プ１６を貼着してＩＣ回路１１を覆う。次に、同図
（ｃ）に示すようにシリコンウエハ１０を反転させて、
その裏面を研削装置によって研削して所定の厚さまで薄
膜化する。次に、保護テープ１６を剥離した後、同図
（ｄ）に示すようにシリコンウエハ１０の裏面にダイシ
ングテープ１４を貼着し、ダイシングソーによりシリコ
ンウエハ１０を各ＩＣ回路１１毎に分割して半導体素子
１５を形成する。この半導体素子１５は、ＩＣ回路１１
とシリコンウエハ１０の分割片である半導体基板１７と
で構成される。そして、各半導体素子１５をダイシング
テープ１４から剥離することにより、半導体素子１５の
製造を完了する。

【０００４】ＩＣカード用の半導体素子１５は、ＩＣカ
ード自体を薄くするために従来の厚さ（４００μｍ程
度）に較べて薄い素子厚が要求される。例えば、ＩＣカ
ード全体の厚さを磁気カード並みの０．２５ｍｍ程度に
しようとすると、半導体素子１５を５０μｍ程度にまで
薄くする必要がある。

【０００５】しかしながら、上記した従来の製造方法で
は、ＩＣカードで要求される厚さにまで仕上げること
は、量産性、工程の安定性等の点で困難である。そこ
で、図３に示すように工程にいくつかの修正を加えて製
造するようにしている。すなわち、先ず前記従来例と同
様に、図３（ａ）に示すようにシリコンウエハ１０の回
路面に多数のＩＣ回路１１を形成する。次に、同図
（ｂ）に示すようにシリコンウエハ１０の回路面に接着
剤１２または低融点ワックスを用いて前記従来例で用い
た保護テープ１６よりも剛性の大きい支持基板１３を接
着してＩＣ回路１１を覆う。この支持基板１３は、シリ
コンウエハ１０を薄膜化したとき、ハンドリング時の破
損を防止するために設けられるもので、シリコンウエハ
１０を支持するうえで十分な剛性を有するテープ、ガラ
ス板等が用いられる。

【０００６】次に、同図（ｃ）に示すようにシリコンウ
エハ１０を所定の厚さまで薄膜化する。この薄膜化工程
は、従来裏面側を研削装置によって研削することにより
薄膜化していたのに対し、研削処理だけでなく研削処理
の後に研磨処理かエッチング処理を行って薄膜化する場
合もある。

【０００７】次に、薄膜化したシリコンウエハ１０から
支持基板１３および接着剤１２を剥離し、しかる後、同
図（ｄ）に示すようにシリコンウエハ１０の裏面にダイ
シングテープ１４を貼着する。そして、同図（ｅ）に示
すようにダイシングソーを用いてシリコンウエハ１０を
ＩＣ回路１１毎に分割して半導体素子１５を形成する。
そして、ダイシングテープ１４から半導体素子１５を剥
離することにより半導体素子１５の製造を完了する。

【０００８】

【発明が解決しようとする課題】このようにＩＣカード
用の半導体素子１５は、図３に示した製造方法によって
製造することができる。しかしながら、このような製造
方法によれば、従来の素子に較べてきわめて薄い半導体
素子１５を製造することができるが、その後の実装工程
およびＩＣカードの使用中に破損し易いという問題があ
った。

【０００９】破損し易い要因の１つに、半導体素子１５
の傷を挙げることができる。この傷は、製造工程におい
てダイシングソーでシリコンウエハ１０を各ＩＣ回路１
１毎に分割したとき、半導体基板１７の側面に生じるも
のである。この傷はシリコンウエハ１０の結晶が削り取
られてできる貝殻状の傷であったり、側面から基板内部
に向かって伸びる線状のクラックであったりする。この
ような傷は、基板側面から数１０μｍにまで達すること
がある。半導体素子１５が厚い場合は、この程度の傷は
半導体基板１７の厚さも厚いため大きな問題とならない
が、半導体素子１５自体の厚みが薄くなるにしたがっ
て、半導体基板１７も薄くしなければならないので、ダ
イシング後のハンドリング時にこのような傷があると、
この傷を核として半導体素子の割れが拡大したり、極端
な場合には半導体素子が破損するなどの問題が発生す
る。傷の発生防止対策としては、ダイシングソーによる
分割速度を下げることにより傷を小さくすることが可能
である。しかし、傷自体の発生を防止することは不可能
であるため、ＩＣカードの製作において歩留りが低く、
また半導体素子の信頼性を低下させるという問題があっ
た。

【００１０】本発明は上記した従来の問題を解決するた
めになされたもので、その目的とするところは、製造工
程において発生する傷を縮小または消滅させることによ
り、傷による半導体素子の故障、破損等を未然に防止す
ることができ、信頼性の高い半導体素子を製造し得るよ
うにした半導体素子の製造方法を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に第１の発明は、シリコンウエハ上に多数のＩＣ回路を
形成する工程と、前記シリコンウエハの回路面に支持基
板を接着剤によって接着する工程と、前記支持基板が接
着されたシリコンウエハの裏面側からシリコンウエハを
薄膜化する工程と、前記シリコンウエハを裏面側から各
ＩＣ回路毎に分割して半導体素子を形成する工程と、前
記半導体素子の半導体基板をエッチングする工程と、前
記支持基板から各半導体素子を剥離する工程とを備えた
ことを特徴とする。このような製造方法においては、シ
リコンウエハを半導体素子毎に分割した後に半導体素子
の半導体基板をエッチング処理しているので、分割時に
半導体基板の側面に生じた傷を縮小または消滅させるこ
とができる。また、半導体基板の裏面もエッチングされ
るので薄膜化することができる。

【００１２】第２の発明は、シリコンウエハ上に多数の
ＩＣ回路を形成する工程と、前記シリコンウエハの回路
面に支持基板を接着剤によって接着する工程と、前記支
持基板が接着されたシリコンウエハの裏面側からシリコ
ンウエハを薄膜化する工程と、前記シリコンウエハの裏
面に各ＩＣ回路毎に分割するための溝を形成する工程
と、前記シリコンウエハをエッチングにより各ＩＣ回路
毎に分割して半導体素子を形成する工程と、前記支持基
板から各半導体素子を剥離する工程とを備えたことを特
徴とする。このような製造方法においては、エッチング
処理によってシリコンウエハを各ＩＣ回路毎に分割する
ことで半導体素子を形成することができる。また、溝の
形成によってできた傷を縮小または消滅させるととも
に、素子を薄型化することができる。

【００１３】第３の発明は、上記第１または第２の発明
において、エッチング液が等方性エッチング液であるこ
とを特徴とする。このような製造方法においては、半導
体基板に生じた傷を丸みを帯びた形状にすることがで
き、応力の集中を緩和することができる。

【００１４】

【発明の実施の形態】以下、本発明を図面に示す実施の
形態に基づいて詳細に説明する。図１（ａ）〜（ｆ）は
本発明に係る半導体素子の製造方法を説明するための図
である。なお、従来技術の欄で示した構成部材または同
等のものについては、同一符号をもって示す。図１
（ａ）に示すようにシリコンウエハ１０の回路面に多数
のＩＣ回路１１を周知の薄膜技術によって形成する。

【００１５】次に、同図（ｂ）に示すようにシリコンウ
エハ１０の回路面に接着剤１２または低融点ワックスを
用いて支持基板１３を接着する。支持基板１３の材質
は、石英、ガラス、セラミック材料、金属などで、シリ
コンウエハ１０を薄膜化したとき、ウエハ自体が自重で
破損したりしないようにシリコンウエハ１０を支持し、
補強するうえで十分な強度を有するものであればよい。
また、本実施の形態においては、シリコンウエハ１０と
支持基板１３を接着する接着剤１２として、熱発泡性接
着シートを用いている。

【００１６】次に、図１（ｃ）に示すようにシリコンウ
エハ１０の裏面側を研削装置によって所定の厚さまで研
削して薄膜化する。シリコンウエハ１０の厚さは、ＩＣ
回路１１の形成時に６インチウエハであれば６００μｍ
程度、８インチウエハであれば７００μｍ程度である
が、このシリコンウエハ１０を研削装置で１００〜１５
０ｍ程度まで薄膜化する。本実施の形態では、薄膜化に
研削装置を用いたが、薄膜処理は研磨処理でもエッチン
グ処理であってもよい。また、シリコンウエハ１０の厚
さは、半導体素子の最終仕上げ厚さよりも少なくとも２
０〜３０μｍ以上は厚いことが望ましい。

【００１７】次に、図１（ｄ）に示すように支持基板１
３の表面にダイシングテープ１４を貼着し、シリコンウ
エハ１０を裏面側から各ＩＣ回路１１毎に分割して半導
体素子１５を形成する。このチップ状への分割はダイシ
ングソーで行う。そのため、各半導体素子１５を形成す
る半導体基板１７の分割側の側面には、ダイシングソー
による切断跡が傷として残る。

【００１８】ここで、本実施の形態においては、シリコ
ンウエハ１０を各ＩＣ回路１５毎に完全に分割して半導
体基板１７としたが、完全に分割せずに厚さの途中まで
分割しておき、後のエッチング工程で残りの部分をエッ
チングにより除去して完全に分割するようにしてもよ
い。

【００１９】ダイシングソーによる通常の分割工程で
は、シリコンウエハ１０の裏面側にダイシングテープ１
４を貼着し、回路面を上にしてその回路パターンを可視
光で観察しながら分割位置を決定する。本実施の形態で
は、シリコンウエハ１０の裏面側から分割するために、
可視光では回路パターンを観察することができないが、
赤外光ならばシリコンウエハ１０の裏面側から表面側回
路パターンを観察することができる。特に、図１（ｃ）
に示す薄膜化工程でシリコンウエハ１０を薄膜化してい
るので、裏面側からでも位置合わせは可能である。

【００２０】次に、図１（ｅ）に示すようにダイシング
テープ１４を支持基板１３から剥離した後、半導体素子
１５を支持基板１３とともにふっ酸、硝酸混合液からな
るエッチング液に浸漬してエッチングする。このエッチ
ング処理によって各半導体基板１７の裏面および側面が
エッチングされる。ダイシングソーによってシリコンウ
エハ１０を分割したとき、隣り合う半導体素子間にはダ
イシングによる少なくとも２０μｍ程度以上の切り溝が
形成されているので、半導体基板１５の側面のエッチン
グは十分に可能である。

【００２１】このエッチング処理により、半導体基板１
５の裏面がエッチングされることにより半導体素子１５
はさらに薄膜化される。また、半導体基板１７の側面も
同時にエッチングされるため、ダイシングソーによる分
割時に生じた傷もエッチングされる。したがって、傷は
縮小または消滅する。この場合、エッチング量は、傷を
縮小または消滅させるためにに、少なくとも半導体基板
１７の内部に入り込んでいる傷の量（傷の深さ）以上で
あることが望ましい。また、先の分割工程で、シリコン
ウエハ１０を各ＩＣ回路１１毎に完全に分割しなかった
場合は、少なくともシリコンウエハ１０の分割されてい
ない残りの厚さ分以上をエッチングにより完全に分割す
る必要がある。これによって、シリコンウエハ１０が各
半導体素子１５毎に分割され、半導体基板１７とするこ
とができる。

【００２２】このエッチング処理工程において、半導体
基板１７と支持基板１３を接着している接着剤１２もエ
ッチング液に晒されるので、接着剤１２としては半導体
素子１５への影響を少なくするためにエッチング液によ
って大きな変質を起こさない材質のものを用いることが
望ましい。

【００２３】また、エッチングに用いるエッチング液と
しては、等方性エッチング液であることが望ましい。そ
の理由は、等方性エッチング液を用いることにより、鋭
角な傷の部分も丸みを帯びた形状となり、応力の集中を
緩和することができるからである。逆に、水酸化カリウ
ムのように面方位によってエッチング速度が変わるよう
な選択性エッチング液を用いると、半導体基板１７の側
面に新たな凹み等が形成されたり、傷の形状によっては
さらに急峻な形状になり、外力が加わったときこの部分
に応力が集中するため好ましくない。

【００２４】次に、図１（ｆ）に示すように支持基板１
３から半導体素子１５を剥離する。接着剤１２として熱
発泡性シートを用いているので、ホットプレート上に半
導体素子１５が接着されている支持基板１３を載置して
約１２０°Ｃに加熱すると、熱発泡性シート１２の接着
力が低下するため、半導体素子１５を支持基板１３から
容易に剥離することができる。また、低融点ワックスの
場合も、同様にホットプレート上に支持基板１３を載置
して加熱すると、ワックスが溶け出すので、半導体素子
１５を容易に剥離することができる。

【００２５】

【発明の効果】以上説明したように、本発明に係る半導
体素子の製造方法によれば、シリコンウエハを各ＩＣ回
路毎に分割することにより各半導体素子の半導体基板の
側面に生じた傷を、その後のエッチング処理工程によっ
て縮小または消滅させることができるので、その後の半
導体素子の実装作業中あるいは使用中に破損したりする
ことが少なく、特にＩＣカード用半導体素子の製造に好
適である。

【００２６】また、従来の製造方法に較べて処理工程が
複雑になることもなく、簡便で歩留および信頼性の高い
半導体素子を製造することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｆ）は本発明に係る半導体素子の
製造工程を説明するための図である。

【図２】（ａ）〜（ｄ）は従来の半導体素子の製造工
程を説明するための図である。

【図３】（ａ）〜（ｅ）は従来の他の半導体素子の製
造工程を説明するための図である。

【符号の説明】

１０…シリコンウエハ、１１…ＩＣ回路、１２…接着
剤、１３…支持基板、１４…ダイシングテープ、１５…
半導体素子、１６…保護テープ、１７…半導体基板。

───────────────────────────────────────────────────── フロントページの続き (72)発明者大藤晋一東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内 (72)発明者小川重男東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内 (72)発明者前田正彦東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】シリコンウエハ上に多数のＩＣ回路を形
成する工程と、前記シリコンウエハの回路面に支持基板
を接着剤によって接着する工程と、前記支持基板が接着
されたシリコンウエハの裏面側からシリコンウエハを薄
膜化する工程と、前記シリコンウエハを裏面側から各Ｉ
Ｃ回路毎に分割して半導体素子を形成する工程と、前記
半導体素子の半導体基板をエッチングする工程と、前記
支持基板から各半導体素子を剥離する工程とを備えたこ
とを特徴とする半導体素子の製造方法。
【請求項２】シリコンウエハ上に多数のＩＣ回路を形
成する工程と、前記シリコンウエハの回路面に支持基板
を接着剤によって接着する工程と、前記支持基板が接着
されたシリコンウエハの裏面側からシリコンウエハを薄
膜化する工程と、前記シリコンウエハの裏面に各ＩＣ回
路毎に分割するための溝を形成する工程と、前記シリコ
ンウエハをエッチングにより各ＩＣ回路毎に分割して半
導体素子を形成する工程と、前記支持基板から各半導体
素子を剥離する工程とを備えたことを特徴とする半導体
素子の製造方法。
【請求項３】請求項１または２記載の半導体素子の製
造方法において、エッチング液が等方性エッチング液であることを特徴と
する半導体素子の製造方法。