JP2000040358A

JP2000040358A - 半導体記憶装置

Info

Publication number: JP2000040358A
Application number: JP10205052A
Authority: JP
Inventors: Shigeki Tomishima; 茂樹冨嶋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-07-21
Filing date: 1998-07-21
Publication date: 2000-02-08
Also published as: US6160751A

Abstract

(57)【要約】【課題】半導体記憶装置におけるメインコラム選択線
ＭＣＳＬとサブコラム選択線ＳＣＳＬとによる階層構造
方式の列選択動作を、信号配線の増大を避けて効率的に
行なう。【解決手段】本発明の半導体記憶装置のメモリマット
には、列アドレスｎ個ごとにＭＣＳＬが設けられ、ＭＣ
ＳＬ１本ごとにｎ本のＳＣＳＬが配置される。列アドレ
ス信号に対応して、ＭＣＳＬが選択されるとともに、バ
ースト回路９０およびサブデコーダ５７によって対応す
るサブデコード信号が活性化される。サブコラムデコー
ダ５５は、ＭＣＳＬとサブデコード信号の状態に応じ
て、ＳＣＳＬを選択状態に駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に列選択動作を効率的に行なうことができる半
導体記憶装置の構成に関する。

【０００２】

【従来の技術】近年の半導体記憶装置の大容量化に伴
い、半導体記憶装置に備えられるメモリセルアレイは、
チップ上に大きなメモリセルの集合（以下メモリマット
という）に分割されて配置され、メモリマットはさらに
その中で複数のサブブロックに分割される構成が一般的
になっている。

【０００３】［従来の技術１］図１３は、従来の技術の
６４ＭビットＤＲＡＭ２０００のメモリセルアレイの全
体構成を示す図である。

【０００４】図１３を参照して、ＤＲＡＭ２０００は、
１６Ｍビットずつに分割されたメモリマット５００を４
個備える。

【０００５】図１４は、メモリマット５００の構成を示
す図である。図１４を参照して、メモリマット５００
は、センスアンプ帯５０１とワード線のシャント領域５
０２とによって、さらにサブブロック５０４に分割され
る。サブブロック５０４は、３２Ｋ個のメモリセルと２
５６本のワード線（ＷＬ）と１２８個のセンスアンプと
で形成される。つまり、１６Ｍビットのメモリマット５
００は、センスアンプ帯５０１によって３２分割され、
ワード線のシャント領域５０２によって１６分割されて
いる。

【０００６】メモリマット５００におけるコラム選択線
ＣＳＬは、メモリマット５００の端に設けられたコラム
デコーダ５３０によって選択される。コラム選択線ＣＳ
Ｌは、メモリマット５００に含まれる同一の列アドレス
を有するメモリセルに共通の信号線として、列方向に延
在して複数のサブブロックに対して共通に設けられる。

【０００７】メモリセルに保持されたデータを増幅する
センスアンプとローカルＩＯ線との間にはＩＯゲートが
設けられる。ＩＯゲートを構成するトランジスタのゲー
トノードをコラム選択線ＣＳＬによって制御することに
より、選択されたメモリセルとローカルＩＯ線との間で
データが伝達される。

【０００８】この場合、コラム選択線ＣＳＬは、メモリ
マット５００内に共通の単一の信号線として設けられて
いるため、その配線長は６４ＭビットＤＲＡＭクラスで
７ｍｍを超え、配線の負荷抵抗は約１ＫΩとなり、負荷
容量も約３ｐＦに達する。

【０００９】図１５は、複数のメモリマットを有する２
５６ＭビットＤＲＡＭ３０００のメモリマットの全体配
置を示す図である。図１５を参照して、２５６Ｍビット
ＤＲＡＭは、３２Ｍビットずつに分割されたメモリマッ
ト５００を備える。

【００１０】トランジスタの微細化によりメモリセルの
デザインルールは小さくなっているものの、１つのメモ
リマットの規模（ビット数）は３２Ｍビットと大きくな
っている。

【００１１】この２５６ＭビットＤＲＡＭ３０００にお
けるコラム選択線の配線長は、ＤＲＡＭ２０００よりや
や短くなってはいるものの、配線の負荷抵抗は約１Ｋ
Ω、負荷容量は２ＰＦに達する。

【００１２】このように、大記憶容量のＤＲＡＭにおい
て、コラム選択線の配線長の増大に伴い、その負荷抵抗
および負荷容量が増大する。これにより、コラム選択線
の立上がり、立下がり速度の低下が引起こされ、コラム
の読み書き動作が連続的に行なわれる場合等において
は、半導体記憶装置全体の動作速度に大きな影響を与え
る。また、ビット幅の大きいＤＲＡＭを設計する場合に
おいては、複数本のコラム選択線を同時に活性化させる
必要が生じるため、配線負荷抵抗が大きいと、消費電流
がさらに増大するという悪影響を及ぼす。

【００１３】［従来の技術２］図１６は、上述の２５６
ＭビットＤＲＡＭ３０００の構成を改良した２５６Ｍビ
ットＤＲＡＭ４０００のメモリマットの全体配置を示す
図である。

【００１４】図１６を参照して、２５６ＭビットＤＲＡ
Ｍ４０００は、１６Ｍビットずつに分割されたメモリマ
ット５００と、メモリマット５００同士の間に設けられ
たコラムデコーダ５３０を備える。２５６ＭビットＤＲ
ＡＭ４０００においては、コラムデコーダ５３０が、メ
モリマットとメモリマットとの間に配置されているた
め、コラム選択線の配線長および配線負荷は、従来の技
術１における２５６ＭビットＤＲＡＭ３０００と比較し
て半分に抑えられる。これにより、コラム選択線の立上
がり立下がり速度は改善され、動作の高速化が期待でき
る。

【００１５】しかし、コラムアドレス信号を周辺回路５
０５の領域からコラムデコーダ５３０までアドレス信号
線によって伝達する必要が新たに生じるため、結局アド
レス信号線の延長分の遅れが生ずる。また、延長された
アドレス信号線は、周辺回路５０５とコラムデコーダ５
３０との間に設けられたメモリマット５０５の上を通過
して設けられるため、アドレス信号線のデータ変化が、
メモリセルに格納されたデータに悪影響を与える可能性
も否定できない。

【００１６】［従来の技術３］以上述べたコラム選択線
の配線長の増大に伴う悪影響への対策として、いわゆる
階層コラム線方式が提案されている。

【００１７】たとえば、Yoo et al.“A 32-Bank 1 Gb S
elf-Storobing Synchronous DRAM with 1 GByte/s Band
width ”, IEEE Journal of Solid-State Circuits, VO
L.31, No.11, p.p.1635 〜1642 Nov. 1996）にマルチバ
ンク構成のＤＲＡＭに階層コラム線選択方式を採用した
半導体記憶装置の構成が開示されている。（以下、従来
の技術３という）図１７は、従来の技術３によるマルチ
バンク構成ＤＲＡＭ５０００のメモリセルアレイ部の構
成を概略的に示す図である。図１７を参照して、メモリ
セルアレイ部はメモリセルアレイ５００とロウデコーダ
５２０とコラムデコーダ５３０とを備える。メモリセル
アレイ５００は、列方向に垂直な方向に沿って８個のバ
ンクに分割されており、各々のバンクはサブアレイ５１
０を含む。また、各々のサブアレイにはデータ保持を行
なうメモリセルが含まれる。

【００１８】マルチバンク構成ＤＲＡＭ５０００は、ア
ドレス信号を受けて選択されたメモリセルを含むバンク
を活性化し、ロウデコーダ５２０およびコラムデコーダ
５３０によって選択されたメモリセルのデータ読出ある
いは書込動作を行なう。

【００１９】図１８は、サブアレイ５１０の構成をより
詳細に示す図である。図１８においては、図１７におけ
る網かけ部がより詳細に示されている。

【００２０】図１８を参照して、サブアレイ５１０は、
両側にセンスアンプ５４０を備える。サブアレイ５１０
に含まれるアドレス信号に応答して選択されたメモリセ
ルは、ロウデコーダ５２０によって活性化されるワード
線および、コラムデコーダによって活性化されるコラム
線によって選択される。ここで、同一の行アドレスを有
するメモリセルはすべて同一バンクに含まれる構成であ
るため、ワード線は各行アドレスに対して１本ずつ配置
されている。しかし、列アドレスについては、同一の列
アドレスを有するメモリセルが各々のバンクに分かれて
存在することになる。

【００２１】このため、列選択動作においては、いわゆ
る階層構造方式が採られ、メインコラム選択線ＭＣＳＬ
およびサブコラム選択線ＳＣＳＬの両方が各々の列アド
レスに対して設けられている。サブコラムデコーダ５５
０は、各サブアレイに対応して設けられ、サブコラム選
択線ＳＣＳＬを選択状態へ駆動する。

【００２２】選択状態に駆動されたワード線に接続され
たメモリセルのデータは、センスアンプ５０４に接続さ
れた後、サブコラム選択線ＳＣＳＬの活性化に伴って、
ローカルＩＯ線５８０に読出される。ローカルＩＯ線５
８０は、ＩＯ選択回路６００を介してグローバルＩＯ線
５９０に接続される。ＩＯ選択回路６００は、活性化さ
れているバンクのローカルＩＯ線５８０のデータをグロ
ーバルＩＯ線５９０に伝達する。

【００２３】図１９は、サブコラムデコーダ５５０の構
成を説明するための図である。図１９を参照して、メイ
ンコラム選択線ＭＣＳＬは全バンクに共通して設けられ
た信号線であり、指定されたメモリセルが含まれる列に
おいて活性化される。一方、サブコラム選択線ＳＣＳＬ
は、各々のバンク内でのみ有効な列選択線である。

【００２４】サブコラム選択線ＳＣＳＬは、バンクの選
択状態を示す信号（ＢＳ信号）をゲートに受けるトラン
ジスタ６１０によって、メインコラム選択線ＭＣＳＬに
接続されている。さらに、サブコラム選択線ＳＣＳＬ
は、ＢＳ信号の反転信号であるＢＢＳ信号をゲートに受
けるトランジスタ６２０によって接地配線と接続されて
いる。

【００２５】サブコラムデコーダ５５０は、メインコラ
ム選択線ＭＣＳＬとＢＳ信号の両方が活性化（“Ｈ”レ
ベル）された場合において、サブコラム選択線ＳＣＳＬ
を選択状態（“Ｈ”レベル）に駆動する。

【００２６】すなわち、マルチバンク構成ＤＲＡＭ５０
００においては、メインコラム選択線ＭＣＳＬとサブコ
ラム選択線ＳＣＳＬとの階層化構造とすることにより、
直接メモリセル選択に関係するサブコラム選択線ＳＣＳ
Ｌの配線長を低く抑えることができる。

【００２７】

【発明が解決しようとする課題】しかしながら、階層コ
ラム選択線方式を採用する従来の技術３のＤＲＡＭ５０
００においては、各列アドレスに対して、メインコラム
選択線ＭＣＳＬとサブコラム選択線ＳＣＳＬとが１対１
に対応付けられて設置されるため、列選択に関わる信号
配線が倍増するという欠点を有する。信号本数の増大
は、信号配線の間隔の低下を招くとともに、配線容量の
増加に伴う信号遅延やショートといった不良が発生する
可能性を新たに生じさせる。

【００２８】また、ＤＲＡＭ５０００においては、サブ
コラムデコーダ５５０の構成が図１９に示すものである
ため、サブコラム選択線ＳＣＳＬの選択状態（“Ｈ”レ
ベル）対応する電位は、メインコラム選択線ＭＣＳＬの
選択状態（“Ｈ”レベル）に対応する電位から、両者の
間に接続されたトランジスタ６１０のしきい値電圧を差
引いた値となる。さらに、指定されたメモリセルのデー
タが読出されたビット線は、ローカルコラム選択線をゲ
ートに受けるトランジスタ（図示せず）を介してローカ
ルＩＯ線５８０に接続されるため、最終的にローカルＩ
Ｏ線に得られる電位は、当初の電位よりも低下したもの
となってしまう。このため、データの“Ｈ”レベルに対
応する電位が不十分なものとなってしまうおそれがあ
る。この問題を解消するために、ＢＳ信号の活性状態
（“Ｈ”レベル）の電位をＮ型トランジスタ６１０のし
きい値電圧分だけ上昇すれば、新たな消費電力の増大を
招いてしまう。

【００２９】この発明の目的は、上記のような問題点を
解決し、列選択に関係する信号配線の本数の低減と低消
費電力化および動作の安定化を両立して実現することが
可能な階層コラム線選択をすることができる半導体記憶
装置の構成を提供することである。

【００３０】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行列状に配置された複数のメモリセルを含む
メモリマットを備え、メモリマットは、行方向に沿って
分割された第１複数個のサブブロックグループを含み、
アドレス信号に応答する選択メモリセルを選択する、行
選択手段と列選択手段とをさらに備え、列選択手段は、
メモリセルの第２複数個の列ごとに第１複数個のサブブ
ロックグループに対して共通に設けられるメインコラム
選択線と、第１複数個のサブブロックグループごとにメ
モリセルの各列に対応して設けられるサブコラム選択線
と、アドレス信号に応じてメインコラム選択線を選択す
るメインコラムデコード手段と、アドレス信号に応じて
サブデコード信号を活性化するサブデコード手段と、サ
ブデコード信号を伝達するために第１複数個のサブブロ
ックグループごとに設けられたサブデコード信号線と、
サブデコード信号線とメインコラム選択線との状態に
応じてサブコラム選択線を選択状態へ駆動するサブコラ
ムデコード手段とを含む。

【００３１】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、列選択手段は、アド
レス信号の一部に対応するサブコラムアドレスを保持
し、サブコラムアドレスを初期値としてカウントし、第
２複数個以下である第３複数個のバーストアドレスを順
に生成するバースト手段をさらに含み、サブデコード手
段は、バーストアドレスに応じてサブデコード信号を活
性化する、請求項３記載の半導体記憶装置は、請求項２
記載の半導体記憶装置であって、バースト手段は、メイ
ンコラム選択線の活性化によってバーストアドレスの生
成を開始し、メインコラム選択手段は、バースト手段が
第３複数個のバーストアドレスの生成を終了するまで、
メインコラム選択線の活性状態を維持する。

【００３２】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置であって、メモリマットは、隣
接するサブブロックグループの間にサブコラムデコード
手段が配置されるサブコラムデコーダ帯をさらに備え、
サブデコード信号線は、サブコラムデコーダ帯に行方向
に延在して設けられる。

【００３３】請求項５記載の半導体記憶装置は、請求項
３記載の半導体記憶装置であって、サブデコード手段
は、サブコラムデコーダ帯に隣接して第１複数個のサブ
ブロックグループごとに設けられる。

【００３４】請求項６記載の半導体記憶装置は、請求項
３記載の半導体記憶装置であって、バースト手段は、サ
ブコラムデコーダ帯に隣接して少なくとも１つずつ設け
られる。

【００３５】請求項７記載の半導体記憶装置は、請求項
３記載の半導体記憶装置であって、サブデコード手段
は、選択メモリセルが含まれるサブブロックグループに
対応するサブデコード信号線を活性化する。

【００３６】請求項８記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、バースト手段は、選
択メモリセルが含まれるサブブロックグループに対応す
るサブデコード手段に対してバーストアドレスを伝達
する。

【００３７】請求項９記載の半導体記憶装置は、行列状
に配置された複数のメモリセルを含むメモリマットを備
え、メモリマットは、行方向に沿って、互いに独立して
読出および書込動作が行われる第１複数個のバンクに分
割され、第１複数個のバンクの各々は、行方向に沿って
複数のサブブロックにさらに分割されており、アドレス
信号に応答する選択メモリセルを選択する行選択手段お
よび列選択手段をさらに備え、列選択手段は、メモリセ
ルの第２複数個の列ごとに第１複数個のバンクに対して
共通に設けられるメインコラム選択線と、第１複数個の
バンクごとにメモリセルの各列に対応して設けられるサ
ブコラム選択線と、アドレス信号に応じてメインコラム
選択線を選択するメインコラムデコード手段と、アドレ
ス信号に応じてサブデコード信号を活性化するサブデコ
ード手段と、サブデコード信号を伝達するために第１複
数個のバンクごとに設けられたサブデコード信号線と、
サブデコード信号線とメインコラム選択線との状態に応
じてサブコラム選択線を選択状態へ駆動するサブコラム
デコード手段とを含む。

【００３８】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置であって、列選択手段は、ア
ドレス信号の一部に対応するサブコラムアドレスを保持
し、サブコラムアドレスを初期値としてカウントし、第
２複数個以下である第３複数個のバーストアドレスを順
に生成するバースト手段をさらに含み、サブデコード手
段は、バーストアドレスに応じてサブデコード信号を活
性化する。

【００３９】請求項１１記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置であって、バースト手段
は、メインコラム選択線の活性化によってバーストアド
レスの生成を開始し、メインコラム選択手段は、バース
ト手段が第３複数個のバーストアドレスの生成を終了す
るまで、メインコラム選択線の活性状態を維持する。

【００４０】請求項１２記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置であって、メモリマット
は、隣接するバンクの間に、サブコラムデコード手段が
設置されるサブコラムデコーダ帯をさらに備え、サブデ
コード信号線は、サブコラムデコーダ帯に行方向に延在
して設けられる。

【００４１】請求項１３記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置であって、サブデコード手
段は、サブコラムデコーダ帯に隣接して、第１複数個の
バンクごとに設けられる。

【００４２】請求項１４記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置であって、バースト手段
は、サブコラムデコーダ帯に隣接して少なくとも１つず
つ設けられる。

【００４３】請求項１５記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置であって、サブデコード手
段は、選択メモリセルが含まれるバンクに対応するサブ
デコード信号線を活性化する。

【００４４】請求項１６記載の半導体記憶装置は、請求
項１４記載の半導体記憶装置であって、バースト手段
は、選択メモリセルが含まれるバンクに対応するサブデ
コード手段に対してバーストアドレスを伝達する。

【００４５】請求項１７記載の半導体記憶装置は、請求
項３または１１に記載の半導体記憶装置であって、サブ
コラムデコード手段は、メインコラム選択線とサブデコ
ード信号線とが活性状態である場合に、サブコラム選択
線を選択状態へ駆動する論理ゲート回路を有する。

【００４６】請求項１８記載の半導体記憶装置は、請求
項３または１１に記載の半導体記憶装置であって、サブ
コラムデコード手段は、メインコラム選択線と接続され
たソースもしくはドレインの一方と、導通状態に対応す
る電位レベルを有する電源配線と接続されたゲートとを
有する第１導電型の第１のトランジスタと、サブデコー
ド信号線と接続されたドレインと、サブコラム選択線と
接続されたソースと、第１のトランジスタのソースもし
くはドレインの他方と接続されたゲートとを有する第１
導電型の第２のトランジスタと、サブコラム選択線と接
続されたドレインと、サブコラム選択線の非選択状態に
対応する電位レベルを有する電源配線と接続されたソー
スと、メインコラム選択線の電位レベルの反転信号を受
けるゲートとを有する第１導電型の第３のトランジスタ
とを含む。

【００４７】請求項１９記載の半導体記憶装置は、行列
状に配置された複数のメモリセルを含むメモリマットを
備え、メモリマットは、行方向に沿って互いに独立して
読出および書込動作が行われる第１複数個のバンクに分
割され、第１複数個のバンクの各々は、行方向に沿って
複数のサブブロックにさらに分割されており、アドレス
信号に応答する選択メモリセルを選択する行選択手段お
よび列選択手段をさらに備え、行選択手段は、選択メモ
リセルが属するバンクを活性化するバンク選択信号線を
含み、列選択手段は、第１複数個のバンクに対して共通
にメモリマットの各列に対応して設けられるメインコラ
ム選択線と、第１複数個のバンクごとにメモリセルの各
列に対応して設けられるサブコラム選択線と、アドレス
信号に応じてメインコラム選択線を選択するメインコラ
ムデコード手段と、バンク選択信号線とメインコラム選
択線との状態に応じてサブコラム選択線を選択状態へ駆
動するサブコラムデコード手段とを含み、サブコラムデ
コード手段は、バンク選択信号線と接続されたソースも
しくはドレインの一方と、導通状態に対応する電位を有
する電源配線と接続されたゲートとを有する第１導電型
の第１のトランジスタと、サブデコード信号線と接続さ
れたドレインと、サブコラム選択線と接続されたソース
と、第１のトランジスタのソースもしくはドレインの他
方と接続されたゲートとを有する第１導電型の第２のト
ランジスタと、サブコラム選択線と接続されたドレイン
と、サブコラム選択線の非活性状態に対応する電位を有
する電源配線と接続されたソースと、バンク選択信号線
の状態の反転信号を受けるゲートとを有する第１導電型
の第３のトランジスタとを有する。

【００４８】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体記憶装置１０００の全体構成を
示す図である。

【００４９】図１を参照して、半導体記憶装置１０００
は、制御信号入力端子２〜６と、アドレス信号入力端子
８と、データを入力する入力端子１４と、データ信号を
出力する出力端子１６と、接地端子１０と、電源端子１
２とを備える。

【００５０】半導体記憶装置１０００は、コントロール
回路２０とロウおよびコラムアドレスバッファ３０、ロ
ウデコーダ４０、コラムデコーダ５０、サブコラムデコ
ーダ５５、バースト回路９０、およびメモリマット６０
をさらに備える。

【００５１】コントロール回路２０は、制御端子２〜６
を介して外部から与えられる行アドレスストローブ信号
Ｅｘｔ．／ＲＡＳ、列アドレスストローブ信号Ｅｘｔ．
／ＣＡＳ、チップセレクト信号ＣＳ、ライトイネーブル
信号Ｅｘｔ．／ＷＥ、外部クロック信号Ｅｘｔ．ＣＬＫ
に同期した所定の動作モードに相当する制御クロックを
発生し、半導体記憶装置１０００全体の動作を制御す
る。

【００５２】ただし、以下の説明で明らかになるよう
に、本願発明の構成は、いわゆる同期型半導体記憶装置
の構成に限定されるものではない。

【００５３】ロウおよびコラムアドレスバッファ３０
は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは
自然数）に基づいて生成されたアドレス信号をロウデコ
ーダ４０およびコラムデコーダ５０、サブコラムデコー
ダ５５、およびバースト回路９０に与える。メモリマッ
ト６０は、複数のサブブロック６５に分割されている。
各々のサブブロック６５には、データ保持を行なうメモ
リセルが含まれる。

【００５４】アドレス信号に基づいて、ロウデコーダ４
０によって行選択がなされ、コラムデコーダ５０とサブ
コラムデコーダ５５とによって列選択が行なわれる。選
択されたメモリマット６０中のメモリセルは、ＩＯ線
（図示せず）を介してデータ入力バッファ７０もしくは
データ出力バッファ８０を通じて入力端子１４もしくは
出力端子１６によって外部とデータのやり取りを行な
う。

【００５５】図２は、半導体記憶装置１０００のメモリ
マット６０およびその周辺の構成を概略的に示す図であ
る。図２においては、メモリマット６０は、一例として
行方向に１６分割（ＳＢ０〜ＳＢ１５）される。したが
って、同一の列アドレスを有するメモリセルは、ＳＢ０
〜ＳＢ１５のそれぞれに含まれる。

【００５６】サブブロックＳＢ０〜ＳＢ１５のすべてに
渡るようにグローバルＩＯ線ＧＩＯが列方向に延在して
設けられる。グローバルＩＯ線ＧＩＯは、各サブブロッ
クごとに設けられたローカルＩＯ線ＬＩＯとトランスミ
ッションゲート（図示せず）を介して接続される。アド
レス信号に応答して選択されたメモリセル（以下、選択
メモリセルという）を含むサブブロックは活性化され、
トランスミッションゲートの選択によって活性化された
サブブロックのローカルＩＯ線ＬＩＯのデータがグロー
バルＩＯ線ＧＩＯに伝達される。

【００５７】また、行アドレス信号に従って対応する行
を選択状態とするために、ロウデコーダ３０とワード線
ドライバ３１とワード線ＷＬとが配置される。ロウデコ
ーダ３０は、与えられる行アドレス信号をデコードし
て、選択された行アドレスを指定する行選択信号（ワー
ド線選択信号）を出力する。ワード線ドライバ３１は、
ワード線選択信号に従って対応するワード線ＷＬを選択
状態とする。

【００５８】一方、列アドレスに信号に従って対応する
列を選択状態とするために、コラムプリデコーダ５１と
メインコラムデコーダ５２とサブコラムデコーダ５５と
サブデコーダ５７とバースト回路９０とが配置される。

【００５９】上述のサブブロックＳＢ０〜ＳＢ１５は、
４つのグループ（Ｇ０〜Ｇ３）に分割されており、サブ
コラム選択線ＳＣＳＬを直接駆動するサブコラムデコー
ダ５５は、各グループごとに対応して設けられたサブコ
ラムデコーダ帯６７に設置される。サブコラムデコーダ
帯６７は、レイアウトを効率的なものとするために、異
なるグループに属するサブブロック同士の間、すなわち
図２においてはＳＢ３とＳＢ４との間およびＳＢ１１と
ＳＢ１２との間に設けられる。

【００６０】列選択動作は、階層構造方式のコラム選択
線によって行なわれるが、従来の技術３とは異なり、列
アドレスｎ個ごとにメインコラム選択線ＭＣＳＬが設け
られる。１本のメインコラム選択線ＭＣＳＬに対応して
ｎ本のサブコラム選択線ＳＣＳＬが設けられる。サブコ
ラム選択線ＳＣＳＬは各グループに属するサブブロック
に共通の信号線として、各グループごとに独立して各列
ごとに設けられる。

【００６１】コラムプリデコーダ５１およびメインコラ
ムデコーダ５２は、与えられたコラムアドレス信号の上
位ビットに対応して指定されたメインコラム選択線ＭＣ
ＳＬを選択する。一方、サブコラム選択線ＳＣＳＬは、
コラムアドレス信号の下位ビットに対応して、バースト
回路９０とサブデコーダ５７とによって選択状態に駆動
されるサブデコード信号線５８とメインコラム選択線Ｍ
ＣＳＬとの活性化に応じて、サブコラムデコーダ５５に
よって選択状態に駆動される。バースト回路９０および
サブデコーダ５７は、サブコラムデコーダ帯６７の横に
近接して設けられる。サブコラム選択線ＳＣＳＬの選択
方法の詳細については後ほど詳しく説明する。

【００６２】各サブブロックにおいて、ローカルＩＯ線
ＬＩＯが設けられる。選択メモリセルは、上記ワード線
ＷＬおよびサブコラム選択線ＳＣＳＬによって選択さ
れ、ローカルＩＯ線ＬＩＯと接続される。グローバルＩ
Ｏ線ＧＩＯの各々は、サブブロックＳＢ０〜ＳＢ１５の
すべてとの間でデータの授受が可能なように配置され
る。以上の構成により、アドレス信号によって選択され
たメモリセルとグローバルＩＯ線ＧＩＯとの間でデータ
の伝達が行われる。

【００６３】図３は、半導体記憶装置１０００におけ
る、サブコラムデコーダ５５の動作、すなわちサブコラ
ム選択線ＳＣＳＬの選択方法を説明するための図であ
る。半導体記憶装置１０００においては、一例として、
列アドレス８個ごとにメインコラム選択線ＭＣＳＬが設
置されている。

【００６４】図３を参照して、上述したバースト動作に
関係するコラムアドレス信号の下位ビットがバースト回
路９０に与えられる。

【００６５】バースト回路９０は、上記下位ビットで表
わされるアドレス信号をラッチするとともに、逐次カウ
ントアップされたバーストアドレスを生成する。

【００６６】また、バースト回路９０は、選択メモリセ
ルが含まれるサブブロックが属するグループを活性化す
るためのグループ選択信号を伝達するグループ信号伝達
線９２を受けて、対応するサブデコーダ５７を活性化
し、バーストアドレスを伝達する。

【００６７】バースト回路９０によって活性化されたサ
ブデコーダ５７は、バーストアドレスを受けてサブデコ
ード信号を生成する。サブデコード信号は、サブデコー
ド信号線５８によってサブコラムデコーダ５５に伝達さ
れる。サブデコード信号線５８は、メインコラム選択線
ＭＣＳＬと直交して、サブコラムデコーダ帯６７中を行
方向に延在して設けられる。

【００６８】サブデコーダ５７は、各グループＧ０〜Ｇ
３に対応して設けられ、選択メモリセルを含むサブブロ
ックが属するグループに対応するサブデコーダ５７のみ
が活性化される。たとえば、サブブロックＳＢ４が選択
されている場合には、グループＧ１に対応するラッチ動
作およびカウント動作をバースト回路９０が行ない、サ
ブデコーダ５７に伝達してサブデコード信号を発生すれ
ばよい。これにより、選択されたサブブロックが含まれ
るグループに対応するサブデコード信号線５８が活性化
される。

【００６９】次に、バースト回路９０によるラッチおよ
びカウンタ動作とサブデコード信号の生成の関係につい
て説明する。

【００７０】図４は、サブデコーダ５７の動作を説明す
るためのタイミングチャートである。図４において、一
例として読み書き動作のバースト長が８の場合におい
て、グループＧ１に属するサブブロックが選択されたと
きの動作について示す。まず、コラムアドレス信号の上
位ビットによって、メインコラム選択線ＭＣＳＬ１が選
択状態に駆動される。一方、コラムアドレス信号の下位
ビットによって指定されるバースト動作に関係するアド
レスもバースト回路９０によってデコードされた後ラッ
チされ、グループＧ１内のサブデコード信号ＳＤ０Ｇ１
のみが選択状態に駆動される。

【００７１】メインコラム選択線ＭＣＳＬ１とサブデコ
ード信号信号ＳＤ０Ｇ１との活性化に伴い、対応するサ
ブコラム選択線ＳＣＳＬが活性化される。続いて、バー
スト回路９０によってバーストアドレスがカウントアッ
プされ、バースト長８に対応してサブデコード信号ＳＤ
０Ｇ１〜ＳＤ７Ｇ１が順に、ＣＬＫ信号の１クロックご
とに立上がる。サブデコード信号の各々のパルス幅は、
クロック信号の１周期に相当している。このとき、メイ
ンコラム選択線ＭＣＳＬ１の活性状態は、バースト動作
が完了するまで維持されるため、サブデコード信号ＳＤ
０Ｇ１〜ＳＤ７Ｇ１の変化に応じて、サブコラムデコー
ダ５５は、対応するサブコラム選択線ＳＣＳＬを順次活
性化する。

【００７２】このように、コラム選択線を階層構造とす
るとともに、バースト動作を行なうことにより、メイン
コラム選択線ＭＣＳＬの選択を１回行なうごとに複数の
列選択動作を行なうことができ、メモリセルへのアクセ
ス効率が向上する。

【００７３】半導体記憶装置１０００においては、バー
スト長とサブコラムデコーダ５７の各々が制御するサブ
コラム選択線ＳＣＳＬの本数（以下、ＳＣＳＬ本数／サ
ブコラムデコーダという）とを同一の値（＝８）とした
が、両者は必ずしも同一の値である必要はない。但し、
バースト動作をスムーズに行なうためには、ＳＣＳＬ本
数／サブコラムデコーダは、設定されるバースト長以上
であることが必要である。さらに、サブコラム選択線Ｓ
ＣＳＬの有効利用の面からは、ＳＣＳＬ本数／サブコラ
ムデコーダは、設定可能なバースト長の最大値（最大バ
ースト長）と同一の値に設計されることが望ましい。

【００７４】再び図３を参照して、サブブロック６５
は、行および列のマトリックス状に配置される複数のメ
モリセルＭＣを含む。メモリセルＭＣは、キャパシタＣ
とアクティブトランジスタＴを含む。ビット線対ＢＬ，
／ＢＬは、列アドレスに対応してサブブロック内に延在
して設けられる。また、行アドレスに対応して行方向に
延在するワード線ＷＬが配置され、このワード線ＷＬと
ビット線対ＢＬ，／ＢＬとの交差部にメモリセルＭＣが
配置される。サブブロック６５に隣接して設けられるセ
ンスＩＯ回路帯６８には、サブブロック６５の各列に対
応して配置されたビット線対ＢＬ，／ＢＬに対してセン
スＩＯ回路９８が設けられる。センスＩＯ回路９８は、
対応するビット線対ＢＬ，／ＢＬ上の電位を差動的に増
幅するセンスアンプＳＡと、サブコラム選択線ＳＣＳＬ
によって与えられるコラム選択信号に応答して対応のビ
ット線対ＢＬ，／ＢＬ（センスアンプＳＡのセンスノー
ド）を対応のローカルＩＯ線ＬＩＯを接続するトランス
ミッションゲート９５および９６を含む。

【００７５】センスＩＯ回路帯６８において、ローカル
ＩＯ線ＬＩＯは、各サブブロックごとに設けられる。サ
ブブロックの活性化に応じて、ローカルＩＯ線ＬＩＯと
グローバルＩＯ線ＧＩＯとの間でデータが伝達される。

【００７６】図５は、センスアンプＳＡと各サブブロッ
クにおけるビット線対ＢＬ，／ＢＬの接続関係を示す図
である。図５を参照して、センスＩＯ回路帯６８は、サ
ブブロック６５同士の間に設けられる。センスアンプＳ
Ａの各々は、隣り合う２つのサブブロック６５のうちの
いずれかに含まれるメモリセルと、ビット線対ＢＬ，／
ＢＬを介して接続される。

【００７７】センスＩＯ帯６８は、サブブロック６５の
選択に応じて活性化される。センスＩＯ回路帯６８は、
いわゆるシェアードセンス構成に配置されており、同一
の領域に設けられたセンスアンプを隣接するサブブロッ
クに共通して使用することによって面積を削減でき、レ
イアウト設計を効率的に行なうことができる。但し、本
発明におけるセンスアンプの配置は、上述のシェアード
センスアンプ構造に限定されるものではない。

【００７８】以上の構成とすることにより、半導体記憶
装置１０００においては、サブコラム選択線ＳＣＳＬを
グループごとに独立して設けることによって、コラム選
択線の長さを短く抑えることができる。これにより、コ
ラム選択線の配線容量および配線負荷を抑制することが
できるため、信号の立上がり、立ち下がり時間の短縮に
よるコラム選択動作の高速化および消費電流の低減が可
能である。

【００７９】また、従来の技術３の階層コラム選択方式
ＤＲＡＭ５０００が、メインコラム選択線ＭＣＳＬとサ
ブコラム選択線ＳＣＳＬとを１対１に対応付けているの
に対し、本発明の構成の半導体記憶装置１０００におい
ては、メインコラム選択線ＭＣＳＬ１本に対してサブコ
ラム選択線ＳＣＳＬ８本が対応付けられているため、信
号配線の数を大幅に削減することができる。

【００８０】これにより、メインコラム選択線とサブコ
ラム選択線を同一層にレイアウトする場合においても、
その配線ピッチは従来の技術３に比べ十分小さく従来の
技術４で新たに生じた信号配線間隔の減少に伴う不具合
を解消することができる。

【００８１】また、メインコラム選択線とサブコラム選
択線を異なる配線層にレイアウトする場合においても、
メインコラム選択線の配線同士の間隔は従来の技術３に
比べかなり広く取ることができ、配線容量を低くするこ
とができる。これによりコラム選択動作の高速化および
それに伴う低消費電力化が期待される。

【００８２】［サブコラムデコーダの具体的な構成］上
述したように、サブコラムデコーダ５５は、メインコラ
ム選択線ＭＣＳＬの選択状態とサブデコード信号線５８
の選択状態とに応じてサブコラム選択線ＳＣＳＬを選択
状態へ駆動する。

【００８３】図６は、サブコラムデコーダ５５の構成の
一例を示す図である。図６には、サブデコード信号ＳＤ
０に対するサブコラムデコーダの構成が示される。図６
を参照して、サブコラムデコーダ５５は、メインコラム
選択線ＭＣＳＬとサブデコード信号ＳＤ０とを２入力と
するＮＡＮＤゲート１０１とＮＡＮＤゲート１０１の出
力を受けて反転出力するインバータ１０２とを備える。
ＮＡＮＤゲート１０１およびインバータ１０２によっ
て、ＭＣＳＬおよびＳＤ０の両方が活性状態（“Ｈ”レ
ベル）である場合にサブコラム選択線ＳＣＳＬ０は活性
化（“Ｈ”レベル）される。

【００８４】図７は、レイアウト上有利なサブコラムデ
コーダ５５の構成例を示す図である。

【００８５】図７においては、サブデコード信号ＳＤは
相補信号として出力され、サブデコード信号ＳＤとその
反転信号ＢＳＤがサブコラムデコーダ５５に与えられ
る。図７を参照して、サブコラムデコーダ５５は、サブ
デコード信号ＳＤをゲートに受けてメインコラム選択線
ＭＣＳＬとサブコラム選択線ＳＣＳＬとを接続するＮ型
トランジスタ１０３と信号ＢＳＤをゲートに受けサブコ
ラム選択線ＳＣＳＬと接地配線とを接続するＮ型トラン
ジスタ１０４とを備える。

【００８６】図７の回路においては、サブデコード信号
ＳＤが非活性状態（“Ｌ”レベル）の場合には、信号Ｂ
ＳＤが“Ｈ”レベルとなり、Ｎ型トランジスタ１０４の
導通によってサブコラム選択線ＳＣＳＬは非活性状態
（“Ｌ”レベル）とされる。

【００８７】一方、サブデコード信号ＳＤの活性化
（“Ｈ”レベル）に伴い、Ｎ型トランジスタ１０４は遮
断され、Ｎ型トランジスタ１０３が導通する。これによ
り、メインコラム選択線ＭＣＳＬとサブコラム選択線Ｓ
ＣＳＬとは接続され、ＭＣＳＬの活性化（“Ｈ”レベ
ル）に伴いサブコラム選択線ＳＣＳＬは活性化（“Ｈ”
レベル）される。

【００８８】図７の構成のサブコラムデコーダ５５はＮ
型トランジスタのみで構成されるため、レイアウト面積
を低減できるというメリットがある。しかし、サブコラ
ム選択線ＳＣＳＬの選択状態に対応する電位は、メイン
コラム選択線ＭＣＳＬの活性状態（“Ｈ”レベル）に対
応する電位からＮ型トランジスタ１０３のしきい値電圧
を差し引いた値にとどまる。すなわち、従来の技術３で
言及した問題点を解消することができない。

【００８９】図８は、選択状態（”Ｈ”レベル）におい
て十分な電位レベルを有するサブコラム選択線ＳＣＳＬ
を得るためのサブコラムデコーダ５５の構成を示す回路
図である。

【００９０】図８においては、メインコラム選択線ＭＣ
ＳＬとその反転信号ＢＭＣＳＬとがサブコラムデコーダ
５５に与えられる。

【００９１】図８を参照して、サブコラムデコーダ５５
は、メインコラム選択線ＭＣＳＬをドレインに受け、電
源配線をゲートに受けるＮ型トランジスタ１０５と、Ｎ
型トランジスタ１０５によってメインコラム選択線ＭＣ
ＳＬと接続されたゲートを有しサブデコード信号線５８
とサブコラム選択線ＳＣＳＬとを接続するＮ型トランジ
スタ１０６と、信号ＢＭＣＳＬをゲートに受けサブコラ
ム選択線ＳＣＳＬと接地配線とを接続するＮ型トランジ
スタ１０７とを備える。

【００９２】図８を参照して、Ｎ型トランジスタ１０５
は、電源配線により導通状態とされる。ここで、メイン
コラム選択線ＭＣＳＬが活性状態（“Ｈ”レベル）とさ
れると、Ｎ型トランジスタ１０６のゲート電位が“Ｈ”
レベルとなり、Ｎ型トランジスタ１０６が導通するとと
もに、Ｎ型トランジスタ１０６のゲート・ソース間寄生
容量に電荷が蓄えられる。この状態で、サブデコード信
号ＳＤが活性状態（“Ｈ”レベル）に移行すると、Ｎ型
トランジスタ１０６の導通によりサブコラム選択線ＳＣ
ＳＬの電位は、“Ｈ”レベルに対応したものとなる。

【００９３】このとき、Ｎ型トランジスタ１０６のゲー
トには、サブコラム選択線ＳＣＳＬの電位に、Ｎ型トラ
ンジスタ１０６のゲート・ソース間寄生容量に蓄えられ
た電位が上乗せされた電位が印加される。これにより、
従来の技術３および図７の構成によるサブコラムデコー
ダ５５において発生していた、サブコラム選択線ＳＣＳ
Ｌの“Ｈ”レベルに対応する電位が低くなる問題点が解
消される。

【００９４】また、実施の形態１においては、回路素子
およびレイアウト面積削減のため、バースト回路９０を
２つのグループ（Ｇ０，Ｇ１およびＧ２，Ｇ３）に対し
て共通のものとし、サブデコーダ５７によって各グルー
プに対応するサブデコード信号を生成したが、バースト
回路９０を各グループに対して１つずつ設ける構成とす
ることも可能である。

【００９５】［実施の形態１の変形例］図９は、本発明
の実施の形態１の変形例の半導体記憶装置１１００のメ
モリマット６０の周辺の構成を示す概略図である。

【００９６】半導体記憶装置１１００においては、バー
スト回路９０が各グループに共通な回路として集中配置
されることが特徴である。

【００９７】図９と図２とを比較して、図９に示される
半導体記憶装置１１００は、各グループに共通な回路と
して単一のバースト回路９０を備える。バースト回路９
０は、アドレス信号線９１とグループ選択信号線９２と
を受ける。バースト回路９０は、アドレス信号線９１に
よってサブコラム選択線ＳＣＳＬの選択に関わるコラム
アドレス信号の下位ビット信号を受け、当該下位ビット
で表わされるアドレス信号をラッチするとともに、逐次
カウントアップを行ってバーストアドレスを生成する。
バースト回路９０は、グループ選択信号線９２に応じ
て、選択されたサブブロックが属するグループに対応す
るサブデコーダ５７を活性化し、バーストアドレスを供
給する。

【００９８】活性化されたサブデコーダ５７は、バース
トアドレスに基づいてサブデコード信号線５８を活性化
する。サブコラム選択線ＳＣＳＬは、サブデコード信号
線５８とメインコラム選択線ＭＣＳＬとの活性化に応じ
てサブコラムデコーダ５５によって選択状態へ駆動され
る。その他の構成および動作については図２に示した半
導体記憶装置１０００と同様であるので説明は繰り返さ
ない。

【００９９】半導体記憶装置１１００は、バースト回路
９０の回路数を削減することができるため、半導体記憶
装置１０００の効果に加えて、部品点数の削減およびレ
イアウト効率の向上を図ることができる。しかしなが
ら、半導体記憶装置１１００においては、半導体記憶装
置１０００と比較して、バーストアドレスを各グループ
ごとに配置されたサブデコーダ５７へ伝達することが必
要となるため、信号配線の増大およびバーストアドレス
の伝送遅延時間の発生という問題が新たに生じる。

【０１００】言い換えれば、半導体記憶装置１０００の
ようにバースト回路９０を分散配置とする構成とするこ
とによって、バーストアドレスの伝送時間を短縮し、バ
ースト動作の所要時間をより短いものとすることができ
る。

【０１０１】［実施の形態２］図１０は、本発明の実施
の形態２の半導体記憶装置１２００のメモリマット６０
およびその周辺の構成を示すための概略図である。半導
体記憶装置１２００においても、一例として実施の形態
１と同様に列アドレス８個ごとにメインコラム選択線Ｍ
ＣＳＬが設置されている。

【０１０２】図１０を参照して、半導体記憶装置１２０
０においては、メモリマット６０は１６個のサブブロッ
ク６５（ＳＢ０〜ＳＢ１５）に分割されており、４個の
サブブロックは１つのバンクを構成している。すなわ
ち、メモリマット６０は、４つのバンクＢ０〜Ｂ３に分
割されており、それぞれのバンクは４個のサブブロック
を含む。

【０１０３】バンクＢ０〜Ｂ３のそれぞれにおいて、当
該バンクに属するサブブロックのローカルＩＯ線ＬＩＯ
とデータの授受が可能となるように、グローバルＩＯ線
ＧＩＯが列方向に延在して設けられる。グローバルＩＯ
線ＧＩＯは、各サブブロックごとに設けられたローカル
ＩＯ線ＬＩＯとトランスミッションゲート（図示せず）
を介して接続される。

【０１０４】バンクごとに活性化が選択され、選択メモ
リセルとローカルＩＯ線ＬＩＯとの間でデータが伝達さ
れるとともに、トランスミッションゲートの選択によっ
て活ローカルＩＯ線ＬＩＯとグローバルＩＯ線ＧＩＯと
の間でデータが伝達され、バンクごとに独立したデータ
の読出・書込動作が可能となる。

【０１０５】半導体記憶装置１２００は、マルチバンク
構成に対応した階層構造のコラム選択線の構成を示すも
のである。

【０１０６】図２の場合と同様に、サブデコーダ５７お
よびサブデコード信号線５８は各バンクに対応して設け
られる。また、バースト回路９０は、２つのバンクに共
通して設けられている。サブコラムデコーダ５５は、バ
ンクＢ０とバンクＢ１との間およびバンクＢ２とバンク
Ｂ３との間に設けられたサブコラムデコーダ帯６７に各
メインコラム選択線ＭＣＳＬに対応して設けられる。

【０１０７】バンクＢ０〜Ｂ３の選択についてはバンク
選択信号線９３によって活性化が指定される。バースト
回路９０は、バンク選択信号線９３を受けて、活性化が
指定されたバンクに対応するサブデコーダ５７を活性化
しサブデコード信号を生成する。サブデコード信号は、
図２の場合と同様に、活性化が指定されたバンク内にお
いてのみ生成される。

【０１０８】図１１は、半導体記憶装置１２００におけ
る、サブデコーダ５５の動作を説明するためのタイミン
グチャートである。

【０１０９】図１１において、一例として読み書き動作
のバースト長が８の場合において、バンクＢ１に属する
サブブロックが選択されたときの動作について示す。ま
ず、コラムアドレス信号の上位ビットによって、メイン
コラム選択線ＭＣＳＬ１が選択状態に駆動される。一
方、コラムアドレス信号の下位ビットによって指定され
るバースト動作に関係するアドレスもバースト回路９０
によってデコードされた後ラッチされ、バンクＢ１のサ
ブデコード信号ＳＤ０Ｂ１のみが選択状態に駆動され
る。

【０１１０】メインコラム選択線ＭＣＳＬ１とサブデコ
ード信号信号ＳＤ０Ｂ１との活性化に伴い、対応するサ
ブコラム選択線ＳＣＳＬが活性化される。続いて、バー
スト回路９０によってバーストアドレスがカウントアッ
プされ、バースト長８に対応してサブデコード信号ＳＤ
１Ｂ０〜ＳＤ７Ｂ１が順に、ＣＬＫ信号の１クロックご
とに立上がる。サブデコード信号の各々のパルス幅は、
クロック信号の１周期に相当している。このとき、メイ
ンコラム選択線ＭＣＳＬ１は、バースト動作が完了する
まで活性状態を維持するため、サブデコード信号ＳＤ０
Ｂ１〜ＳＤ７Ｂ１の変化によって、対応するサブコラム
選択線ＳＣＳＬが順次活性化される。

【０１１１】サブデコード５５の具体的な回路構成およ
びＳＣＳＬ本数／サブコラムデコーダについては、半導
体記憶装置１０００と同様に考えればよい。

【０１１２】以上のような構成とすることにより、階層
構造のコラム選択を行なう半導体記憶装置１０００が奏
する効果を、マルチバンク構成の半導体記憶装置１２０
０においても享受することができる。

【０１１３】［実施の形態３］実施の形態３において
は、従来の技術３で示したマルチバンク構成ＤＲＡＭ５
０００において、サブコラム選択線ＳＣＳＬの“Ｈ”レ
ベル電位が十分なものとならない問題点を解消すること
を考える。

【０１１４】マルチバンク構成ＤＲＡＭ５０００におい
てはサブコラムデコーダ５５０を、図１９に示す構成と
したため上記のような問題が生じていた。そこで、本発
明の実施の形態３においては、図１８中に示されるサブ
コラムデコーダを図１２の回路構成とする。

【０１１５】図１２は、サブコラム選択線ＳＣＳＬの
“Ｈ”レベル電位を上昇させるサブコラムデコーダの構
成を示す回路図である。

【０１１６】図１２を参照して、サブコラムデコーダ５
５０は、電源配線をゲートに受けバンク選択信号ＢＳを
ドレインに受けるＮ型トランジスタ１０８と、Ｎ型トラ
ンジスタ１０８によってバンク選択信号ＢＳと接続され
たゲートを有しメインコラム選択線ＭＣＳＬとサブコラ
ム選択線ＳＣＳＬとを接続するＮ型トランジスタ１０９
と、バンク選択信号ＢＳの反転信号であるＢＢＳ信号を
ゲートに受けサブコラム選択線ＳＣＳＬと接地配線とを
接続するＮ型トランジスタ１１０とを備える。メモリセ
ルの選択にあたって、当該メモリセルが含まれるバンク
を活性化するためにバンク選択信号ＢＳが活性化され
る。これにより、Ｎ型トランジスタ１１０は導通状態か
ら遮断状態へ移行し、電源配線をゲートに受けるＮ型ト
ランジスタ１０８によってＮ型トランジスタ１０９のゲ
ートは活性状態（“Ｈ”レベル）となったバンク選択信
号ＢＳと接続される。このとき、Ｎ型トランジスタ１０
９のゲート・ソース間寄生容量は、バンク選択信号ＢＳ
の“Ｈ”レベル電位により充電される。その後、メイン
コラム選択線ＭＣＳＬが活性化（“Ｈ”レベル）された
場合には、バンク選択信号ＢＳによって導通状態とされ
たＮ型トランジスタ１０９によってサブコラム選択線Ｓ
ＣＳＬはメインコラム選択線ＭＣＳＬと接続され活性状
態（“Ｈ”レベル）に移行する。これに伴い、Ｎ型トラ
ンジスタ１０９のゲート電位はサブコラム選択線ＳＣＳ
Ｌの電位にゲート．ソース間寄生容量に充電された電位
を加えた電位となる。このように、Ｎ型トランジスタ１
０９のゲート電位が昇圧されることにより、サブコラム
選択線ＳＣＳＬの“Ｈ”レベルに対応する電位が低下す
るという問題点は解消される。

【０１１７】サブコラムデコーダ５５０を図１２に示す
回路構成とすることにより、メインコラム選択線とサブ
コラム選択線とを１：１に配置する階層コラム選択方式
を採用するマルチバンク構成の半導体記憶装置において
も、データの“Ｈ”レベルに対応する十分な電位を新た
な消費電力の増大を招くことなく、安定して得ることが
できる。

【０１１８】

【発明の効果】請求項１記載の半導体記憶装置は、コラ
ム選択線への階層構造に伴う信号配線の増大を回避する
ことができ、コラム選択動作の高速化および低消費電力
化を図ることができる。

【０１１９】請求項２、３記載の半導体記憶装置は、請
求項１記載の半導体記憶装置が奏する効果に加えて、よ
り効率的にメモリアクセス動作を行なうことができる。

【０１２０】請求項４、５、６、７、８記載の半導体記
憶装置は、請求項３記載の半導体記憶装置が奏する効果
を、より効率的なレイアウトの下で実現することができ
る。

【０１２１】請求項９記載の半導体記憶装置は、請求項
１記載の半導体記憶装置が奏する効果を、メモリマット
が複数のバンクに分割され独立に動作する、いわゆるマ
ルチバンク構成の下においても享受することができる。

【０１２２】請求項１０、１１記載の半導体記憶装置
は、請求項９記載の半導体記憶装置が奏する効果に加え
て、より効率的にメモリアクセス動作を行なうことがで
きる。

【０１２３】請求項１２、１３、１４、１５、１６記載
の半導体記憶装置は、請求項１１記載の半導体記憶装置
が奏する効果を、より効率的なレイアウトの下で実現す
ることができる。

【０１２４】請求項１７記載の半導体記憶装置は、請求
項３、１１記載の半導体記憶装置が奏する効果を簡易な
構成のサブデコーダによって実現することができる。

【０１２５】請求項１８記載の半導体記憶装置は、請求
項１７記載の半導体記憶装置が奏する効果に加えて、サ
ブコラム選択線の選択状態（”Ｈ”レベル）に対応する
電位を十分なレベルに保つことにより、動作を安定化を
図ることができる。

【０１２６】請求項１９記載の半導体記憶装置は、サブ
コラム選択線の選択状態（”Ｈ”レベル）に対応する電
位を十分なレベルに保つことにより、動作を安定化を図
ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置１０
００の全体構成を示す図である。

【図２】半導体記憶装置１０００のメモリマット６０
およびその周辺の構成を示すための概略図である。

【図３】半導体記憶装置１０００におけるサブコラム
デコーダ５５の動作を説明するための図である。

【図４】半導体記憶装置１０００におけるサブデコー
ダ５７の動作を説明するためのタイミングチャートであ
る。

【図５】半導体記憶装置１０００におけるセンスアン
プとビット線との接続形態を示す図である。

【図６】サブコラムデコーダ５５の構成の一例を示す
回路図である。

【図７】レイアウト的に有利なサブコラムデコーダ５
５の構成を示す回路図である。

【図８】選択状態（”Ｈ”レベル）においてサブコラ
ム選択線ＳＣＳＬの電位レベルを得ることができるサブ
コラムデコーダ５５の構成を示す回路図である。

【図９】本発明の実施の形態１の変形例である半導体
記憶装置１１００のメモリマット６０およびその周辺の
構成を示す図である。

【図１０】本発明の実施の形態２のマルチバンク構成
の半導体記憶装置１２００の構成を示す図である。

【図１１】半導体記憶装置１２００におけるサブデコ
ーダ５７の動作を説明するためのタイミングチャートで
ある。

【図１２】実施の形態３におけるサブコラムデコーダ
５５の回路構成を示す図である。

【図１３】従来の技術の半導体記憶装置２０００の全
体構成を示す図である。

【図１４】従来の技術の半導体記憶装置２０００に含
まれるメモリマットの構成の詳細を示すための図であ
る。

【図１５】従来の技術の半導体記憶装置３０００の全
体構成を示す図である。

【図１６】従来の技術の半導体記憶装置４０００の全
体構成を示す図である。

【図１７】従来の技術のマルチバンク構成ＤＲＡＭ５
０００のメモリセルアレイ５００の構成を示す図であ
る。

【図１８】従来の技術のマルチバンク構成ＤＲＡＭ５
０００のサブアレイ５１０周辺の構成を示す回路図であ
る。

【図１９】従来の技術のマルチバンク構成ＤＲＡＭ５
０００のサブコラムデコーダ５５０の構成を示す回路図
である。

【符号の説明】

２〜６制御信号入力端子、８アドレス信号入力端
子、１０電源端子、１２接地端子、１４データ入
力端子、１６データ出力端子、２０コントロール回
路、３０アドレスバッファ、４０ロウデコーダ、４
１ワード線ドライバ、５０コラムデコーダ、５１
コラムプリデコーダ、５２メインコラムデコーダ、５
５サブコラムデコーダ、５７サブデコーダ、５８
サブデコード信号線、６０メモリマット、６５サブ
ブロック、６７サブコラムデコーダ帯、６８センス
ＩＯ帯、７０入力バッファ回路、８０出力バッファ
回路、９０バースト回路、９１コラムアドレス信号
線、９２グループ選択信号線、９３バンク選択信号
線、９５，９６トランスミッションゲート、９８セン
スＩＯ回路。

Claims

【特許請求の範囲】

【請求項１】半導体記憶装置であって、行列状に配置された複数のメモリセルを含むメモリマッ
トを備え、前記メモリマットは、行方向に沿って分割された第１複数個のサブブロックグ
ループを含み、アドレス信号に応答する選択メモリセルを選択する、行
選択手段と列選択手段とをさらに備え、前記列選択手段は、前記メモリセルの第２複数個の列ごとに、前記第１複数
個のサブブロックグループに対して共通に設けられるメ
インコラム選択線と、前記第１複数個のサブブロックグループごとに、前記メ
モリセルの各列に対応して設けられるサブコラム選択線
と、前記アドレス信号に応じて前記メインコラム選択線を選
択するメインコラムデコード手段と、前記アドレス信号に応じてサブデコード信号を活性化す
るサブデコード手段と、前記サブデコード信号を伝達するために前記第１複数個
のサブブロックグループごとに設けられたサブデコード
信号線と、前記サブデコード信号線と前記メインコラム選択線との
状態に応じてサブコラム選択線を選択状態へ駆動するサ
ブコラムデコード手段とを含む、半導体記憶装置。
【請求項２】前記列選択手段は、前記アドレス信号の一部に対応するサブコラムアドレス
を保持し、前記サブコラムアドレスを初期値としてカウ
ントし、前記第２複数個以下である第３複数個のバース
トアドレスを順に生成するバースト手段をさらに含み、前記サブデコード手段は、前記バーストアドレスに応じ
て前記サブデコード信号を活性化する、請求項１記載の
半導体記憶装置。
【請求項３】前記バースト手段は、前記メインコラム選択線の活性化によって前記バースト
アドレスの生成を開始し、前記メインコラム選択手段は、前記バースト手段が前記
第３複数個のバーストアドレスの生成を終了するまで、
前記メインコラム選択線の活性状態を維持する、請求項
２記載の半導体記憶装置。
【請求項４】前記メモリマットは、隣接する前記サブブロックグループの間に、前記サブコ
ラムデコード手段が配置されるサブコラムデコーダ帯を
さらに備え、前記サブデコード信号線は、前記サブコラムデコーダ帯
に行方向に延在して設けられる、請求項３記載の半導体
記憶装置。
【請求項５】前記サブデコード手段は、前記サブコラムデコーダ帯に隣接して、前記第１複数個
のサブブロックグループごとに設けられる、請求項３記
載の半導体記憶装置。
【請求項６】前記バースト手段は、前記サブコラムデコーダ帯に隣接して少なくとも１つず
つ設けられる、請求項３記載の半導体記憶装置。
【請求項７】前記サブデコード手段は、前記選択メモリセルが含まれる前記サブブロックグルー
プに対応する前記サブデコード信号線を活性化する、請
求項３記載の半導体記憶装置。
【請求項８】前記バースト手段は、前記選択メモリセルが含まれる前記サブブロックグルー
プに対応する前記サブデコード手段に対して前記バース
トアドレスを伝達する、請求項６記載の半導体記憶装
置。
【請求項９】半導体記憶装置であって、行列状に配置された複数のメモリセルを含むメモリマッ
トを備え、前記メモリマットは、行方向に沿って、互いに独立して読出および書込動作が
行われる第１複数個のバンクに分割され、前記第１複数個のバンクの各々は、行方向に沿って複数
のサブブロックにさらに分割されており、アドレス信号に応答する選択メモリセルを選択する行選
択手段および列選択手段をさらに備え、前記列選択手段は、前記メモリセルの第２複数個の列ごとに、前記第１複数
個のバンクに対して共通に設けられるメインコラム選択
線と、前記第１複数個のバンクごとに、前記メモリセルの各列
に対応して設けられるサブコラム選択線と、前記アドレス信号に応じて前記メインコラム選択線を選
択するメインコラムデコード手段と、前記アドレス信号に応じてサブデコード信号を活性化す
るサブデコード手段と、前記サブデコード信号を伝達するために、前記第１複数
個のバンクごとに設けられたサブデコード信号線と、前記サブデコード信号線と前記メインコラム選択線との
状態に応じてサブコラム選択線を選択状態へ駆動するサ
ブコラムデコード手段とを含む、半導体記憶装置。
【請求項１０】前記列選択手段は、前記アドレス信号の一部に対応するサブコラムアドレス
を保持し、前記サブコラムアドレスを初期値としてカウ
ントし、前記第２複数個以下である第３複数個のバース
トアドレスを順に生成するバースト手段をさらに含み、前記サブデコード手段は、前記バーストアドレスに応じ
て前記サブデコード信号を活性化する、請求項９記載の
半導体記憶装置。
【請求項１１】前記バースト手段は、前記メインコラム選択線の活性化によって前記バースト
アドレスの生成を開始し、前記メインコラム選択手段は、前記バースト手段が前記
第３複数個のバーストアドレスの生成を終了するまで、
前記メインコラム選択線の活性状態を維持する、請求項
１０記載の半導体記憶装置。
【請求項１２】前記メモリマットは、隣接する前記バンクの間に、前記サブコラムデコード手
段が設置されるサブコラムデコーダ帯をさらに備え、前記サブデコード信号線は、前記サブコラムデコーダ帯
に行方向に延在して設けられる、請求項１１記載の半導
体記憶装置。
【請求項１３】前記サブデコード手段は、前記サブコラムデコーダ帯に隣接して、前記第１複数個
のバンクごとに設けられる、請求項１１記載の半導体記
憶装置。
【請求項１４】前記バースト手段は、前記サブコラムデコーダ帯に隣接して少なくとも１つず
つ設けられる、請求項１１記載の半導体記憶装置。
【請求項１５】前記サブデコード手段は、前記選択メモリセルが含まれる前記バンクに対応する前
記サブデコード信号線を活性化する、請求項１１記載の
半導体記憶装置。
【請求項１６】前記バースト手段は、前記選択メモリセルが含まれる前記バンクに対応する前
記サブデコード手段に対して前記バーストアドレスを伝
達する、請求項１４記載の半導体記憶装置。
【請求項１７】前記サブコラムデコード手段は、前記メインコラム選択線と前記サブデコード信号線とが
活性状態である場合に、前記サブコラム選択線を選択状
態へ駆動する論理ゲート回路を有する、請求項３または
１１に記載の半導体記憶装置。
【請求項１８】前記サブコラムデコード手段は、前記メインコラム選択線と接続されたソースもしくはド
レインの一方と、導通状態に対応する電位レベルを有す
る電源配線と接続されたゲートとを有する第１導電型の
第１のトランジスタと、前記サブデコード信号線と接続されたドレインと、前記
サブコラム選択線と接続されたソースと、前記第１のト
ランジスタのソースもしくはドレインの他方と接続され
たゲートとを有する第１導電型の第２のトランジスタ
と、前記サブコラム選択線と接続されたドレインと、前記サ
ブコラム選択線の非選択状態に対応する電位レベルを有
する電源配線と接続されたソースと、前記メインコラム
選択線の電位レベルの反転信号を受けるゲートとを有す
る第１導電型の第３のトランジスタとを含む、請求項３
または１１に記載の半導体記憶装置。
【請求項１９】半導体記憶装置であって、行列状に配置された複数のメモリセルを含むメモリマッ
トを備え、前記メモリマットは、行方向に沿って、互いに独立して読出および書込動作が
行われる第１複数個のバンクに分割され、前記第１複数個のバンクの各々は、行方向に沿って複数
のサブブロックにさらに分割されており、アドレス信号に応答する選択メモリセルを選択する行選
択手段および列選択手段をさらに備え、前記行選択手段は、前記選択メモリセルが属するバンクを活性化するバンク
選択信号線を含み、前記列選択手段は、前記第１複数個のバンクに対して共通に、前記メモリセ
ルの各列に対応して設けられるメインコラム選択線と、前記第１複数個のバンクごとに、前記メモリセルの各列
に対応して設けられるサブコラム選択線と、前記アドレス信号に応じて前記メインコラム選択線を選
択するメインコラムデコード手段と、前記バンク選択信号線と前記メインコラム選択線との状
態に応じて前記サブコラム選択線を選択状態へ駆動する
サブコラムデコード手段とを含み、前記サブコラムデコード手段は、前記バンク選択信号線と接続されたソースもしくはドレ
インの一方と、導通状態に対応する電位を有する電源配
線と接続されたゲートとを有する第１導電型の第１のト
ランジスタと、前記サブデコード信号線と接続されたドレインと、前記
サブコラム選択線と接続されたソースと、前記第１のト
ランジスタのソースもしくはドレインの他方と接続され
たゲートとを有する第１導電型の第２のトランジスタ
と、前記サブコラム選択線と接続されたドレインと、前記サ
ブコラム選択線の非活性状態に対応する電位を有する電
源配線と接続されたソースと、前記バンク選択信号線の
状態の反転信号を受けるゲートとを有する第１導電型の
第３のトランジスタとを有する、半導体記憶装置。