JP2000040073A - マルチプロセッサ・コンピュ―タ・システムのためのｉ／ｏ処理 - Google Patents
マルチプロセッサ・コンピュ―タ・システムのためのｉ／ｏ処理Info
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Abstract
(57)【要約】
【課題】 プロセッサが非同期で動作するマルチプロセ
ッサ・コンピュータ・システムにおいて、信頼性高く効
率的なＩ／Ｏ動作処理を可能とする。 【解決手段】 フォールト・トレランスを可能にするマ
ルチプロセッサ・コンピュータ・システムは、多数の処
理セット１２，１４を含む。処理セットの内少なくとも
１つは、第２の処理セットとは非同期に動作可能であ
る。処理セットから出力されるＩ／Ｏ動作を受け取るよ
うにモニタ１８を接続し、これらのユニットの不良動作
を識別する。また、モニタは、複数の処理セットが同等
の処理段階にあることを示す出力をこれらの処理セット
から受け取ったときに、当該処理セットに通知すること
により、処理セットの動作を同期化するように動作可能
である。共通のモニタは、処理セットの不良動作を判定
するだけでなく、ユニットから出力されるＩ／Ｏ動作を
監視することにより、これらのユニットを同期化するよ
うに動作可能とすることができる。
ッサ・コンピュータ・システムにおいて、信頼性高く効
率的なＩ／Ｏ動作処理を可能とする。 【解決手段】 フォールト・トレランスを可能にするマ
ルチプロセッサ・コンピュータ・システムは、多数の処
理セット１２，１４を含む。処理セットの内少なくとも
１つは、第２の処理セットとは非同期に動作可能であ
る。処理セットから出力されるＩ／Ｏ動作を受け取るよ
うにモニタ１８を接続し、これらのユニットの不良動作
を識別する。また、モニタは、複数の処理セットが同等
の処理段階にあることを示す出力をこれらの処理セット
から受け取ったときに、当該処理セットに通知すること
により、処理セットの動作を同期化するように動作可能
である。共通のモニタは、処理セットの不良動作を判定
するだけでなく、ユニットから出力されるＩ／Ｏ動作を
監視することにより、これらのユニットを同期化するよ
うに動作可能とすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチプロセッサ
・コンピュータ・システムおよびかかるシステムのため
のプロセッサに関するものである。本発明の特定の用途
は、フォールト・トレラント処理システムにある。
・コンピュータ・システムおよびかかるシステムのため
のプロセッサに関するものである。本発明の特定の用途
は、フォールト・トレラント処理システムにある。
【０００２】
【従来の技術】多くの処理システムは、厳格なタイミン
グ様式（ｒｅｇｉｍｅ）にしたがって動作し、その内部
状態を既知のクロックに基づいて変更する。かかる処理
システムの同期的な設計により、大きな有限ステート・
マシン（ｓｔａｔｅ ｍａｃｈｉｎｅ）が得られる。こ
のマシンの内部状態および出力は、入力がクロックに対
して既知の関係で与えられるのであれば、完全に予測可
能である。この決定論（ｄｅｔｅｒｍｉｎｉｓｍ）は、
チェック用ハードウエアを備え、あるプロセッサの動作
またはプロセッサ集合の動作を、他の同一のプロセッサ
またはプロセッサ集合のそれと比較することにより、フ
ォールト・トレラント・マルチ・コンピュータ・システ
ムの構築を可能とする。チェック用ハードウエアは、各
クロック上における１つ以上の処理セットの出力を比較
することにより、これら処理セットの動作における不良
をチェックするように構成することができる。
グ様式（ｒｅｇｉｍｅ）にしたがって動作し、その内部
状態を既知のクロックに基づいて変更する。かかる処理
システムの同期的な設計により、大きな有限ステート・
マシン（ｓｔａｔｅ ｍａｃｈｉｎｅ）が得られる。こ
のマシンの内部状態および出力は、入力がクロックに対
して既知の関係で与えられるのであれば、完全に予測可
能である。この決定論（ｄｅｔｅｒｍｉｎｉｓｍ）は、
チェック用ハードウエアを備え、あるプロセッサの動作
またはプロセッサ集合の動作を、他の同一のプロセッサ
またはプロセッサ集合のそれと比較することにより、フ
ォールト・トレラント・マルチ・コンピュータ・システ
ムの構築を可能とする。チェック用ハードウエアは、各
クロック上における１つ以上の処理セットの出力を比較
することにより、これら処理セットの動作における不良
をチェックするように構成することができる。
【０００３】他の処理システムは、このように単純には
作動しない。この種の例には、クロックが未知の処理シ
ステム、多数の無関係なクロックを使用するシステム、
またはプロセッサの動作にクロックを全く用いないシス
テムがある。これらの処理システムは、同期有限ステー
ト・マシンとしてモデル化することはできない。これら
の処理システムには、コンピュータの内部状態にいずれ
かの既知の関係で、入力を与えることはできない場合が
ある。これらのマシンの詳細な動作は、非決定性（ｎｏ
ｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ）である。このため
に、同一システム間で動作を比較するためのチェック用
ハードウエアの通常の構築が妨げられる。
作動しない。この種の例には、クロックが未知の処理シ
ステム、多数の無関係なクロックを使用するシステム、
またはプロセッサの動作にクロックを全く用いないシス
テムがある。これらの処理システムは、同期有限ステー
ト・マシンとしてモデル化することはできない。これら
の処理システムには、コンピュータの内部状態にいずれ
かの既知の関係で、入力を与えることはできない場合が
ある。これらのマシンの詳細な動作は、非決定性（ｎｏ
ｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ）である。このため
に、同一システム間で動作を比較するためのチェック用
ハードウエアの通常の構築が妨げられる。
【０００４】Ｉ／Ｏ動作は、処理セットのそれぞれのプ
ロセッサから同じ時点において発生するとは限らない。
その結果、最初に受け取ったＩ／Ｏ動作が有効な場合も
有効でない場合もあり得るので、Ｉ／Ｏ動作は、受け取
ったときに、単純に外部バスに発行することはできな
い。
ロセッサから同じ時点において発生するとは限らない。
その結果、最初に受け取ったＩ／Ｏ動作が有効な場合も
有効でない場合もあり得るので、Ｉ／Ｏ動作は、受け取
ったときに、単純に外部バスに発行することはできな
い。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、少なくとも１つのプロセッサまたは一プロセッ
サ集合が、他のプロセッサまたはプロセッサ集合とは非
同期に動作するマルチプロセッサ・システムにおいて、
信頼性高くしかも効率的なＩ／Ｏ動作の処理を可能にす
ることである。
目的は、少なくとも１つのプロセッサまたは一プロセッ
サ集合が、他のプロセッサまたはプロセッサ集合とは非
同期に動作するマルチプロセッサ・システムにおいて、
信頼性高くしかも効率的なＩ／Ｏ動作の処理を可能にす
ることである。
【０００６】
【課題を解決するための手段】本発明の特定のおよび好
ましい態様は、特許請求の範囲の独立項および従属項に
明記されている。従属項からの特徴の組み合わせは、適
宜独立項の特徴と組み合わせることができ、請求項には
単に明示的に記載されていないだけである。
ましい態様は、特許請求の範囲の独立項および従属項に
明記されている。従属項からの特徴の組み合わせは、適
宜独立項の特徴と組み合わせることができ、請求項には
単に明示的に記載されていないだけである。
【０００７】本発明の一特徴によれば、少なくとも１つ
の処理セットが他の処理セットとは非同期に動作可能な
複数の処理セットを含む、マルチプロセッサ・システム
のためのモニタが提供される。モニタは、処理セットか
ら出力されるＩ／Ｏ動作（オペレーション）を受け取る
ように接続可能であり、Ｉ／Ｏ動作をバッファし、処理
セットの同等（等価）の動作状態（即ち、同等の動作ま
たは機能）を判定するために、１つの処理セットから出
力されたＩ／Ｏ動作を他の処理セットのためにバッファ
されているＩ／Ｏ動作と比較し、これら処理セットの同
等の動作状態と判定したときにのみ、状態変更Ｉ／Ｏ動
作を発行するように動作可能である。
の処理セットが他の処理セットとは非同期に動作可能な
複数の処理セットを含む、マルチプロセッサ・システム
のためのモニタが提供される。モニタは、処理セットか
ら出力されるＩ／Ｏ動作（オペレーション）を受け取る
ように接続可能であり、Ｉ／Ｏ動作をバッファし、処理
セットの同等（等価）の動作状態（即ち、同等の動作ま
たは機能）を判定するために、１つの処理セットから出
力されたＩ／Ｏ動作を他の処理セットのためにバッファ
されているＩ／Ｏ動作と比較し、これら処理セットの同
等の動作状態と判定したときにのみ、状態変更Ｉ／Ｏ動
作を発行するように動作可能である。
【０００８】本発明の一実施形態は、これによって、効
率的にＩ／Ｏ命令に応答し、状態を変更しないＩ／Ｏ動
作（即ち、後に不良が判定された場合、必要に応じて、
破損なくこれらを取り下げることができるＩ／Ｏ動作）
を直接送出し、Ｉ／Ｏ動作が状態を変更する場合、当該
Ｉ／Ｏ動作を送出する前に、同等の動作が判定されるま
でこれらをバッファしておくことができる。これによっ
て、本発明の一実施形態は、Ｉ／Ｏ動作が有効であるこ
とをモニタが確信する場合にのみ、Ｉ／Ｏ動作をモニタ
から発行することを保証可能にする。反復不可能な状態
変更動作の例として、副作用のあるリード（ｒｅａｄ）
命令またはライト（ｗｒｉｔｅ）命令をあげることがで
きる。比較のために、副作用のないリード命令は、処理
セットからの最初の受け取り時に、モニタから直接発行
することができる。
率的にＩ／Ｏ命令に応答し、状態を変更しないＩ／Ｏ動
作（即ち、後に不良が判定された場合、必要に応じて、
破損なくこれらを取り下げることができるＩ／Ｏ動作）
を直接送出し、Ｉ／Ｏ動作が状態を変更する場合、当該
Ｉ／Ｏ動作を送出する前に、同等の動作が判定されるま
でこれらをバッファしておくことができる。これによっ
て、本発明の一実施形態は、Ｉ／Ｏ動作が有効であるこ
とをモニタが確信する場合にのみ、Ｉ／Ｏ動作をモニタ
から発行することを保証可能にする。反復不可能な状態
変更動作の例として、副作用のあるリード（ｒｅａｄ）
命令またはライト（ｗｒｉｔｅ）命令をあげることがで
きる。比較のために、副作用のないリード命令は、処理
セットからの最初の受け取り時に、モニタから直接発行
することができる。
【０００９】処理セットの同等の動作状態は、多数決に
よって判定することができる。代わりとして、全ての処
理セットがＩ／Ｏ動作を出力した場合に、処理セットの
同等の動作状態を判定することも可能である。処理セッ
トの同等の動作状態は、監視対称の処理セットの数に応
じて変化するポリシー（ｐｏｌｉｃｙ）にしたがって判
定することも可能である。
よって判定することができる。代わりとして、全ての処
理セットがＩ／Ｏ動作を出力した場合に、処理セットの
同等の動作状態を判定することも可能である。処理セッ
トの同等の動作状態は、監視対称の処理セットの数に応
じて変化するポリシー（ｐｏｌｉｃｙ）にしたがって判
定することも可能である。
【００１０】Ｉ／Ｏ動作をモニタから発行する際、その
制御および順序付けを容易にするために、モニタは、Ｉ
／Ｏ動作における第１の不変情報に応じて、各Ｉ／Ｏ動
作毎にバッファを決定し、Ｉ／Ｏ動作における第２の不
変情報に応じて、識別されたバッファ内におけるＩ／Ｏ
動作の順序を決定し、処理セットに対する、同等のバッ
ファ内の同等の位置のＩ／Ｏ動作における同等の第３の
不変情報に基づいて、処理セットの同等の動作を判定す
る、ように動作可能であることが好ましい。
制御および順序付けを容易にするために、モニタは、Ｉ
／Ｏ動作における第１の不変情報に応じて、各Ｉ／Ｏ動
作毎にバッファを決定し、Ｉ／Ｏ動作における第２の不
変情報に応じて、識別されたバッファ内におけるＩ／Ｏ
動作の順序を決定し、処理セットに対する、同等のバッ
ファ内の同等の位置のＩ／Ｏ動作における同等の第３の
不変情報に基づいて、処理セットの同等の動作を判定す
る、ように動作可能であることが好ましい。
【００１１】第１の不変情報は、処理セットを含み、更
に、Ｉ／Ｏ動作型（タイプ）と、ある処理セット内のプ
ロセッサ番号とから選択したＩ／Ｏ動作の１つ以上のパ
ラメータを含むことが可能である。第２の不変情報は、
アドレス・フェーズの順序付けと、順序番号とから選択
されるＩ／Ｏ動作のパラメータを含むことができる。第
３の不変情報は、ライト値データと、Ｉ／Ｏコマンド
と、アドレスとから選択されるＩ／Ｏ動作の１つ以上の
パラメータを含むことができる。
に、Ｉ／Ｏ動作型（タイプ）と、ある処理セット内のプ
ロセッサ番号とから選択したＩ／Ｏ動作の１つ以上のパ
ラメータを含むことが可能である。第２の不変情報は、
アドレス・フェーズの順序付けと、順序番号とから選択
されるＩ／Ｏ動作のパラメータを含むことができる。第
３の不変情報は、ライト値データと、Ｉ／Ｏコマンド
と、アドレスとから選択されるＩ／Ｏ動作の１つ以上の
パラメータを含むことができる。
【００１２】モニタは、Ｉ／Ｏ動作の変動情報を無視す
るように構成することも可能である。各処理セットが対
称マルチプロセッサである場合、モニタは、処理セット
のために、ｍｕｔｅｘ（相互排除プリミティブ：ｍｕｔ
ｕａｌ ｅｘｃｌｕｓｉｏｎｐｒｉｍｉｔｉｖｅ）の同
等の順序付けを保証し、それぞれの処理セットのプロセ
ッサによるそれぞれの資源へのアクセスを制御すること
によって、処理セットの同等の動作状態を維持するよう
に構成することができる。
るように構成することも可能である。各処理セットが対
称マルチプロセッサである場合、モニタは、処理セット
のために、ｍｕｔｅｘ（相互排除プリミティブ：ｍｕｔ
ｕａｌ ｅｘｃｌｕｓｉｏｎｐｒｉｍｉｔｉｖｅ）の同
等の順序付けを保証し、それぞれの処理セットのプロセ
ッサによるそれぞれの資源へのアクセスを制御すること
によって、処理セットの同等の動作状態を維持するよう
に構成することができる。
【００１３】本発明の別の態様によれば、フォールト・
トレラント・マルチプロセッサ・コンピュータ・システ
ムが提供され、このシステムは、複数の処理セットであ
って、少なくとも第１の処理セットが第２の処理セット
とは非同期に動作可能な、処理セットと、前述のような
モニタとを備える。
トレラント・マルチプロセッサ・コンピュータ・システ
ムが提供され、このシステムは、複数の処理セットであ
って、少なくとも第１の処理セットが第２の処理セット
とは非同期に動作可能な、処理セットと、前述のような
モニタとを備える。
【００１４】本発明の更に別の態様によれば、少なくと
も第１の処理セットが第２の処理セットとは非同期に動
作可能な複数の処理セットと、処理セットから出力され
るＩ／Ｏ動作を受け取るように接続されたモニタとを備
えたフォールト・トレラント・マルチプロセッサ・コン
ピュータ・システムの動作方法が提供され、この方法
は、Ｉ／Ｏ動作をバッファするステップと、処理セット
の動作状態を判定するために、１つの処理セットから出
力されたＩ／Ｏ動作を、他の処理セットのためにバッフ
ァされたＩ／Ｏ動作と比較するステップと、処理セット
の同等の動作状態を判定したときのみ、状態変更Ｉ／Ｏ
動作を発行するステップとから成る。
も第１の処理セットが第２の処理セットとは非同期に動
作可能な複数の処理セットと、処理セットから出力され
るＩ／Ｏ動作を受け取るように接続されたモニタとを備
えたフォールト・トレラント・マルチプロセッサ・コン
ピュータ・システムの動作方法が提供され、この方法
は、Ｉ／Ｏ動作をバッファするステップと、処理セット
の動作状態を判定するために、１つの処理セットから出
力されたＩ／Ｏ動作を、他の処理セットのためにバッフ
ァされたＩ／Ｏ動作と比較するステップと、処理セット
の同等の動作状態を判定したときのみ、状態変更Ｉ／Ｏ
動作を発行するステップとから成る。
【００１５】
【発明の実施の形態】図１は、マルチプロセッサ・コン
ピュータ・システム１０の概略的な全体像であり、複数
の処理セット（ｐｒｏｃｅｓｓｉｎｇ ｓｅｔ）１２，
１４，１６および入出力（Ｉ／Ｏ）モニタ・ユニット１
８で構成されている。マルチプロセッサ・コンピュータ
・システム１０は、２つの処理セット１２，１４のみで
構成することも可能であり、あるいは、破線で示す第３
の処理セット１６のように、それ以外の処理セット、ま
たは更にそれ以上の処理セットを備えてもよい。処理セ
ットの各々は、単一の個別プロセッサによって形成する
ことができ、あるいは１群のプロセッサ（例えば、対称
型マルチプロセッサ（ＳＭＰ：ｓｙｍｍｅｔｉｒｃ ｍ
ｕｌｔｉｐｒｏｃｅｓｓｏｒ）システム）で構成しても
よく、通常ローカル・メモリが備えられている。かかる
処理セットは、当技術分野ではＣＰＵセットとしても知
られている。処理セットは、同一または同等のプログラ
ムの下で動作するように構成されている。Ｉ／Ｏモニタ
・ユニット１８は、処理セット１２，１４，１６からの
個々の処理セットＩ／Ｏバス２２，２４，２６等を、Ｉ
／Ｏデバイスが接続されている、共通Ｉ／Ｏデバイス・
バス２０にリンクする。このように、モニタ・ユニット
１８は、処理セットのＩ／Ｏバス２２，２４，２６等と
Ｉ／Ｏデバイス・バス２０との間にブリッジを形成す
る。尚、１つのモニタ・ユニットと１つのＩ／Ｏデバイ
ス・バス２０を示すが、モニタ・ユニット１８のよう
に、各々がそれぞれのＩ／Ｏデバイス・バス２０を有す
る、複数のモニタ・ユニットを備えてもよい。
ピュータ・システム１０の概略的な全体像であり、複数
の処理セット（ｐｒｏｃｅｓｓｉｎｇ ｓｅｔ）１２，
１４，１６および入出力（Ｉ／Ｏ）モニタ・ユニット１
８で構成されている。マルチプロセッサ・コンピュータ
・システム１０は、２つの処理セット１２，１４のみで
構成することも可能であり、あるいは、破線で示す第３
の処理セット１６のように、それ以外の処理セット、ま
たは更にそれ以上の処理セットを備えてもよい。処理セ
ットの各々は、単一の個別プロセッサによって形成する
ことができ、あるいは１群のプロセッサ（例えば、対称
型マルチプロセッサ（ＳＭＰ：ｓｙｍｍｅｔｉｒｃ ｍ
ｕｌｔｉｐｒｏｃｅｓｓｏｒ）システム）で構成しても
よく、通常ローカル・メモリが備えられている。かかる
処理セットは、当技術分野ではＣＰＵセットとしても知
られている。処理セットは、同一または同等のプログラ
ムの下で動作するように構成されている。Ｉ／Ｏモニタ
・ユニット１８は、処理セット１２，１４，１６からの
個々の処理セットＩ／Ｏバス２２，２４，２６等を、Ｉ
／Ｏデバイスが接続されている、共通Ｉ／Ｏデバイス・
バス２０にリンクする。このように、モニタ・ユニット
１８は、処理セットのＩ／Ｏバス２２，２４，２６等と
Ｉ／Ｏデバイス・バス２０との間にブリッジを形成す
る。尚、１つのモニタ・ユニットと１つのＩ／Ｏデバイ
ス・バス２０を示すが、モニタ・ユニット１８のよう
に、各々がそれぞれのＩ／Ｏデバイス・バス２０を有す
る、複数のモニタ・ユニットを備えてもよい。
【００１６】Ｉ／Ｏモニタ・ユニット（モニタ）１８
は、個々のプロセッサ・ユニット１２，１４，１６間の
動作の相違を検出し、１つ以上のこれら処理セット１
２，１４，１６の不良動作を判定するように構成されて
いる。
は、個々のプロセッサ・ユニット１２，１４，１６間の
動作の相違を検出し、１つ以上のこれら処理セット１
２，１４，１６の不良動作を判定するように構成されて
いる。
【００１７】２つより多い処理セットが備えられている
場合、モニタ・ユニットは、これら処理セット間の動作
の相違を検出することができ、多数決を採用して不良
（故障）処理セットを識別し、これを無視することがで
きる。２つだけの処理セットを用いる場合、または１つ
以上の処理セットを排除した後動作可能な状態で残った
有効な処理セットが２つのみとなった場合、これら処理
セット間の動作の相違は、これら処理セットの一方の不
良動作を知らせることができるが、これらの処理セット
のどちらが不良かを識別するのは、単に多数決を採用す
るよりも、一層複雑な作業となる可能性がある。
場合、モニタ・ユニットは、これら処理セット間の動作
の相違を検出することができ、多数決を採用して不良
（故障）処理セットを識別し、これを無視することがで
きる。２つだけの処理セットを用いる場合、または１つ
以上の処理セットを排除した後動作可能な状態で残った
有効な処理セットが２つのみとなった場合、これら処理
セット間の動作の相違は、これら処理セットの一方の不
良動作を知らせることができるが、これらの処理セット
のどちらが不良かを識別するのは、単に多数決を採用す
るよりも、一層複雑な作業となる可能性がある。
【００１８】図１に示す構成は、同期動作マルチプロセ
ッサ・システムにすることができる。この場合、個々の
処理セット１２，１４，１６は同期的に動作しているの
で、これらは同時に同じＩ／Ｏ出力を与えることにな
り、したがって、モニタ・ユニット１８がこれらの出力
を比較して、プロセッサが未だ同期状態にあるか否かに
ついて判定することは簡単な事である。
ッサ・システムにすることができる。この場合、個々の
処理セット１２，１４，１６は同期的に動作しているの
で、これらは同時に同じＩ／Ｏ出力を与えることにな
り、したがって、モニタ・ユニット１８がこれらの出力
を比較して、プロセッサが未だ同期状態にあるか否かに
ついて判定することは簡単な事である。
【００１９】また、図１に示す構成は、処理セット１
２，１４，１６が同期的に動作していない、または完全
には同期的に動作していないシステムにも適用される。
この場合、処理セット１２，１４，１６の同等の動作状
態（ｏｐｅｒａｔｉｎｇ）（即ち、同等の動作（ｏｐｅ
ｒａｔｉｏｎ）または機能）を判定するために、モニタ
・ユニット１８によって、どのＩ／Ｏ出力を比較する必
要があるか、およびいつそれらを比較する必要があるか
について決定する際に、難題が生ずる。
２，１４，１６が同期的に動作していない、または完全
には同期的に動作していないシステムにも適用される。
この場合、処理セット１２，１４，１６の同等の動作状
態（ｏｐｅｒａｔｉｎｇ）（即ち、同等の動作（ｏｐｅ
ｒａｔｉｏｎ）または機能）を判定するために、モニタ
・ユニット１８によって、どのＩ／Ｏ出力を比較する必
要があるか、およびいつそれらを比較する必要があるか
について決定する際に、難題が生ずる。
【００２０】簡単に言えば、非同期システムの場合、モ
ニタ・ユニット１８は処理セット１２，１４，１６から
のＩ／Ｏ出力を観察し、Ｉ／Ｏ入力を処理セット１２，
１４，１６に提示することも行う。モニタ・ユニット１
８は、処理セット１２，１４，１６の動作を同期化する
ように作用する。これについては以下で更に詳しく説明
する。１つの処理セット（例えば、１２）がＩ／Ｏ出力
を提示し、他の処理セット（例えば、１４）が提示しな
い場合、モニタ・ユニット１８は、他方の処理セット１
４の出力が最終的に到達するか否か確かめるために待
つ。これは、ある時間制限、即ち、比較対象の処理セッ
ト間の最悪の場合の動作時間差まで待つように構成する
ことができる。出力が到達しない場合、または異なる出
力が到達した場合、モニタ・ユニット１８は、このイベ
ントを比較ミス（ｍｉｓ−ｃｏｍｐａｒｅ）として知ら
せるように構成することができる。この手法を用いて、
処理セット１２，１４，１６からのＩ／Ｏ動作全てをモ
ニタ・ユニット１８に通過させることによって、フォー
ルト・トレラント・コンピュータを構築することができ
る。モニタ・ユニット１８は、少なくともある数または
ある割合の処理セット、典型的には、過半数の処理セッ
トが一致することが確かめられるまで、Ｉ／Ｏ動作の通
過（ｐａｓｓｉｎｇ）を遅らせることができる。Ｉ／Ｏ
処理がＩ／Ｏシステムの状態を変化させないことをモニ
タ・ユニットがわかっている場合、例えば、副作用のな
いリードの場合、最も速い比較対象の処理セットから最
初のＩ／Ｏ動作出力が到達し次第、Ｉ／Ｏ動作を渡し、
動作速度を高めることができる。フォールト・トレラン
ト処理環境において、サイクルが間違いであったとシス
テムが最終的に判断した場合でも害はなく、最適化によ
って高速化が可能となる。
ニタ・ユニット１８は処理セット１２，１４，１６から
のＩ／Ｏ出力を観察し、Ｉ／Ｏ入力を処理セット１２，
１４，１６に提示することも行う。モニタ・ユニット１
８は、処理セット１２，１４，１６の動作を同期化する
ように作用する。これについては以下で更に詳しく説明
する。１つの処理セット（例えば、１２）がＩ／Ｏ出力
を提示し、他の処理セット（例えば、１４）が提示しな
い場合、モニタ・ユニット１８は、他方の処理セット１
４の出力が最終的に到達するか否か確かめるために待
つ。これは、ある時間制限、即ち、比較対象の処理セッ
ト間の最悪の場合の動作時間差まで待つように構成する
ことができる。出力が到達しない場合、または異なる出
力が到達した場合、モニタ・ユニット１８は、このイベ
ントを比較ミス（ｍｉｓ−ｃｏｍｐａｒｅ）として知ら
せるように構成することができる。この手法を用いて、
処理セット１２，１４，１６からのＩ／Ｏ動作全てをモ
ニタ・ユニット１８に通過させることによって、フォー
ルト・トレラント・コンピュータを構築することができ
る。モニタ・ユニット１８は、少なくともある数または
ある割合の処理セット、典型的には、過半数の処理セッ
トが一致することが確かめられるまで、Ｉ／Ｏ動作の通
過（ｐａｓｓｉｎｇ）を遅らせることができる。Ｉ／Ｏ
処理がＩ／Ｏシステムの状態を変化させないことをモニ
タ・ユニットがわかっている場合、例えば、副作用のな
いリードの場合、最も速い比較対象の処理セットから最
初のＩ／Ｏ動作出力が到達し次第、Ｉ／Ｏ動作を渡し、
動作速度を高めることができる。フォールト・トレラン
ト処理環境において、サイクルが間違いであったとシス
テムが最終的に判断した場合でも害はなく、最適化によ
って高速化が可能となる。
【００２１】図２は、図１の処理セット１２のような、
処理セットに可能な１つのコンフィギュレーションの概
略的な全体像である。処理セット１４は、同じコンフィ
ギュレーションを有することができる。図２において、
１つ以上のプロセッサ（ここでは、４つのプロセッサ）
３０が、１系統以上の内部バス３２によって、処理セッ
ト・バス・コントローラ３４に接続されている。処理セ
ット・バス・コントローラ３４は、処理セットＩ／Ｏバ
ス２２を通じて、モニタ・ユニット（図２には示されて
いない）に接続されている。図２では処理セットＩ／Ｏ
バス２２を１つのみ示すが、他の例では、多数のモニタ
・ユニットがある場合もあり、その場合処理セット・バ
ス・コントローラ３４から、モニタ・ユニット１つ当た
り１系統の処理セットＩ／Ｏバス２２を備えることにな
ろう。図２に示す処理セット１２では、個々のプロセッ
サが共通メモリ３６を用いて動作し、共通の処理セット
Ｉ／Ｏバス（または、複数の処理セットＩ／Ｏバス）２
２上に、処理セット・バス・コントローラ３４を介し
て、入力を受け取り出力を与える。図２は、処理セット
に可能なコンフィギュレーションの単なる一例の概略図
であり、対象の処理セットの処理要件およびその他の要
件に応じて、他の例では他のコンフィギュレーションも
可能であることは認められよう。例えば、処理セット
が、単一のプロセッサのみを含むこともあり、メモリを
有する場合も有さない場合もあり、更にＩ／Ｏバス・コ
ントローラを有する場合もある。
処理セットに可能な１つのコンフィギュレーションの概
略的な全体像である。処理セット１４は、同じコンフィ
ギュレーションを有することができる。図２において、
１つ以上のプロセッサ（ここでは、４つのプロセッサ）
３０が、１系統以上の内部バス３２によって、処理セッ
ト・バス・コントローラ３４に接続されている。処理セ
ット・バス・コントローラ３４は、処理セットＩ／Ｏバ
ス２２を通じて、モニタ・ユニット（図２には示されて
いない）に接続されている。図２では処理セットＩ／Ｏ
バス２２を１つのみ示すが、他の例では、多数のモニタ
・ユニットがある場合もあり、その場合処理セット・バ
ス・コントローラ３４から、モニタ・ユニット１つ当た
り１系統の処理セットＩ／Ｏバス２２を備えることにな
ろう。図２に示す処理セット１２では、個々のプロセッ
サが共通メモリ３６を用いて動作し、共通の処理セット
Ｉ／Ｏバス（または、複数の処理セットＩ／Ｏバス）２
２上に、処理セット・バス・コントローラ３４を介し
て、入力を受け取り出力を与える。図２は、処理セット
に可能なコンフィギュレーションの単なる一例の概略図
であり、対象の処理セットの処理要件およびその他の要
件に応じて、他の例では他のコンフィギュレーションも
可能であることは認められよう。例えば、処理セット
が、単一のプロセッサのみを含むこともあり、メモリを
有する場合も有さない場合もあり、更にＩ／Ｏバス・コ
ントローラを有する場合もある。
【００２２】図３は、モニタ・ユニット１８の一例の概
略全体像である。図３に示すように、モニタ・ユニット
１８は、ボータ／コントローラ５０を含む。システムに
備えられた処理セットの数に応じて、各Ｉ／Ｏバス・イ
ンターフェース５２が、処理セット１２，１４，１６へ
のＩ／Ｏバス２２，２４，２６の各々に備えられてい
る。バス２２，２４，２６から受け取ったＩ／Ｏ動作を
バッファするために、各バッファ５４が備えられてい
る。各バッファ段５５は、バス・インターフェース５２
と、対応するバッファ５４とを備えている。リターン・
ライン５６は、信号をボータ５０と各バス・インターフ
ェース５２との間で渡すために供する。ボータ／コント
ローラは、バス２２，２４，２６から受け取ったＩ／Ｏ
動作に応答し、Ｉ／Ｏ動作の共通Ｉ／Ｏデバイス・バス
・インターフェース５８を介した共通Ｉ／Ｏデバイス・
バス２０への受け渡しを制御する。また、ボータ／コン
トローラは、非同期的に動作する処理セット１２，１
４，１６の同期の度合いを選択的に制御するようにも動
作可能である。
略全体像である。図３に示すように、モニタ・ユニット
１８は、ボータ／コントローラ５０を含む。システムに
備えられた処理セットの数に応じて、各Ｉ／Ｏバス・イ
ンターフェース５２が、処理セット１２，１４，１６へ
のＩ／Ｏバス２２，２４，２６の各々に備えられてい
る。バス２２，２４，２６から受け取ったＩ／Ｏ動作を
バッファするために、各バッファ５４が備えられてい
る。各バッファ段５５は、バス・インターフェース５２
と、対応するバッファ５４とを備えている。リターン・
ライン５６は、信号をボータ５０と各バス・インターフ
ェース５２との間で渡すために供する。ボータ／コント
ローラは、バス２２，２４，２６から受け取ったＩ／Ｏ
動作に応答し、Ｉ／Ｏ動作の共通Ｉ／Ｏデバイス・バス
・インターフェース５８を介した共通Ｉ／Ｏデバイス・
バス２０への受け渡しを制御する。また、ボータ／コン
トローラは、非同期的に動作する処理セット１２，１
４，１６の同期の度合いを選択的に制御するようにも動
作可能である。
【００２３】この「同期の度合い」は、同期クロックを
必要とせずに、処理セット１２，１４等のプロセッサ
（または、複数のプロセッサ）３０を選択的にストール
（ｓｔａｌｌ）させることに基づく。これを行うには、
各プロセッサが進行表示（ｐｒｏｇｒｅｓｓ ｉｎｄｉ
ｃａｔｉｏｎ）を与え、処理がどこまで進んだかについ
ての通知をモニタが行うことを可能とする。遠い過去に
おいて、プロセッサは、各命令の完了時に、パルスを出
力するように構成されていた。しかしながら、これはも
はや適切でない。今日では、命令は、外部に知らせるこ
とができるよりも速く完了する。また、アウト・オブ・
オーダ（ｏｕｔ−ｏｆ−ｏｒｄｅｒ）の性質が、命令が
いつ完了したかを正確に判断することを難しくしてい
る。完了とは、当該命令自体が終了したときなのか、あ
るいは当該命令および以前の命令全てが終了したときな
のか。このような煩雑さのために、一層精巧化した進行
表示が必要である。
必要とせずに、処理セット１２，１４等のプロセッサ
（または、複数のプロセッサ）３０を選択的にストール
（ｓｔａｌｌ）させることに基づく。これを行うには、
各プロセッサが進行表示（ｐｒｏｇｒｅｓｓ ｉｎｄｉ
ｃａｔｉｏｎ）を与え、処理がどこまで進んだかについ
ての通知をモニタが行うことを可能とする。遠い過去に
おいて、プロセッサは、各命令の完了時に、パルスを出
力するように構成されていた。しかしながら、これはも
はや適切でない。今日では、命令は、外部に知らせるこ
とができるよりも速く完了する。また、アウト・オブ・
オーダ（ｏｕｔ−ｏｆ−ｏｒｄｅｒ）の性質が、命令が
いつ完了したかを正確に判断することを難しくしてい
る。完了とは、当該命令自体が終了したときなのか、あ
るいは当該命令および以前の命令全てが終了したときな
のか。このような煩雑さのために、一層精巧化した進行
表示が必要である。
【００２４】進行表示は、他のプロセッサとの歩調が外
れ過ぎないように、あるプロセッサの速度を低下させる
ために、モニタによって用いられる。このために、プロ
セッサも、モニタがそれらをストールすることを可能に
する何らかの方法を備える必要がある。
れ過ぎないように、あるプロセッサの速度を低下させる
ために、モニタによって用いられる。このために、プロ
セッサも、モニタがそれらをストールすることを可能に
する何らかの方法を備える必要がある。
【００２５】図４は、あるプロセッサのストールによっ
て、他のプロセッサに追いつかせる様子を示すタイミン
グ図である。図４において、時間は左から右に経過して
いく。第１の高速プロセッサＰ１が４０において進行表
示を発行し、外部モニタからストール指示を受け取らな
ければ、処理し続けることを許される。モニタから第１
のプロセッサＰ１へのストール指示の返送に応答して、
第２の低速プロセッサＰ２によって進行表示が４２にお
いて供給されるまで、このプロセッサＰ１はストールす
る（ブロック・シンボルによって表すように）。次い
で、第１のプロセッサは、４４においてモニタからの解
放を受け取ったときに、先に進むことを許される。
て、他のプロセッサに追いつかせる様子を示すタイミン
グ図である。図４において、時間は左から右に経過して
いく。第１の高速プロセッサＰ１が４０において進行表
示を発行し、外部モニタからストール指示を受け取らな
ければ、処理し続けることを許される。モニタから第１
のプロセッサＰ１へのストール指示の返送に応答して、
第２の低速プロセッサＰ２によって進行表示が４２にお
いて供給されるまで、このプロセッサＰ１はストールす
る（ブロック・シンボルによって表すように）。次い
で、第１のプロセッサは、４４においてモニタからの解
放を受け取ったときに、先に進むことを許される。
【００２６】進行表示は、これらの時間間隔がほぼ一定
となって、電気的通知が実用的でなくなるような速度で
出されないように、そして進行表示が決定論的に（ｄｅ
ｔｅｒｍｉｎｉｓｔｉｃａｌｌｙ）実行される命令に関
係するように、発生しなければならない。ストール命令
については、外部電子回路がストールを要求することま
たはストールの要求をやめることのいずれにおいても、
例外的に速くなる必要がないことが望ましい。外部電子
回路がストールを要求しない場合、プロセッサを遅くす
る必要は全くない。しかしながら、ストールが要求され
た場合、プロセッサは正確な状態で停止し、ストールさ
れた命令までの全ての命令を退却し、それを越える命令
は発行しないようにしなければならない。
となって、電気的通知が実用的でなくなるような速度で
出されないように、そして進行表示が決定論的に（ｄｅ
ｔｅｒｍｉｎｉｓｔｉｃａｌｌｙ）実行される命令に関
係するように、発生しなければならない。ストール命令
については、外部電子回路がストールを要求することま
たはストールの要求をやめることのいずれにおいても、
例外的に速くなる必要がないことが望ましい。外部電子
回路がストールを要求しない場合、プロセッサを遅くす
る必要は全くない。しかしながら、ストールが要求され
た場合、プロセッサは正確な状態で停止し、ストールさ
れた命令までの全ての命令を退却し、それを越える命令
は発行しないようにしなければならない。
【００２７】適切な進行表示を与える機構の一例は、各
Ｎ個の命令毎に１つの出力をアサート（ａｓｓｅｒｔ）
することである。ここで、Ｎはある固定数（あるいは、
プログラム可能な数としてもよい）の命令である。これ
は、命令カウンタを備え、各Ｎ個の命令毎に進行表示を
出力することによって、行うことができる。これは、全
ての命令がほぼ同時に実行する場合には、うまくいく。
命令の実行時間が異なる場合、または外部通信（Ｉ／Ｏ
リード動作のような）によっていくつかの命令が延長す
る場合、この単純な機構は、進行表示の間に時間間隔を
与える可能性があり、これは余りに変動量が多く便利で
ない。
Ｎ個の命令毎に１つの出力をアサート（ａｓｓｅｒｔ）
することである。ここで、Ｎはある固定数（あるいは、
プログラム可能な数としてもよい）の命令である。これ
は、命令カウンタを備え、各Ｎ個の命令毎に進行表示を
出力することによって、行うことができる。これは、全
ての命令がほぼ同時に実行する場合には、うまくいく。
命令の実行時間が異なる場合、または外部通信（Ｉ／Ｏ
リード動作のような）によっていくつかの命令が延長す
る場合、この単純な機構は、進行表示の間に時間間隔を
与える可能性があり、これは余りに変動量が多く便利で
ない。
【００２８】進行表示を与える機構を一層精巧化するこ
とにより、実状態（ｒｅａｌ ｓｔａｔｅ）に応じて命
令のカウントを変化させることが可能となる。これは、
命令のタイミングの変動を考慮し、進行表示間の間隔を
ほぼ一定にすることができる。
とにより、実状態（ｒｅａｌ ｓｔａｔｅ）に応じて命
令のカウントを変化させることが可能となる。これは、
命令のタイミングの変動を考慮し、進行表示間の間隔を
ほぼ一定にすることができる。
【００２９】尚、「実状態」と言う場合、これは、ある
種の制約を受ける、プログラマが視認可能な状態を含む
と理解することとする。したがって、これは、プログラ
ム・カウンタを含む固定のレジスタ集合および主メモリ
の内容を含むが、キャッシュや中間パイプライン値のよ
うな一時的要素は除外する。「実状態」は、プロセス
と、例えば、オペレーティング・システムのステータス
・データとの間のコンテキスト（文脈）切り換えに必要
な全てのデータを含む。
種の制約を受ける、プログラマが視認可能な状態を含む
と理解することとする。したがって、これは、プログラ
ム・カウンタを含む固定のレジスタ集合および主メモリ
の内容を含むが、キャッシュや中間パイプライン値のよ
うな一時的要素は除外する。「実状態」は、プロセス
と、例えば、オペレーティング・システムのステータス
・データとの間のコンテキスト（文脈）切り換えに必要
な全てのデータを含む。
【００３０】図５は、これを行うための機構の一例を示
す。図５において、命令−カウント変換器６１は、各命
令が実行ユニット６０によって実行される毎に、適切な
時間等価量（ｔｉｍｅ ｅｑｕｉｖａｌｅｎｔ）に変換
する。これは、命令の実行に要する時間の最良の推定値
を表す。これを行うために、変換器６１は、命令の型
（タイプ）のような、命令の１つ以上のパラメータ、処
理されるオペランド、および用いられたアドレスを含
む、生成された結果を考慮に入れることや、更に以前の
命令を考慮に入れることも可能である。１つ以上の参照
テーブル（ルックアップ・テーブル）６２は、プログラ
ム可能としてもよく、パラメータと変換器６１に入力す
るためのタイミング情報との間の変換ファクタを与える
ことができる。判定を行うために、変換器６１は、パイ
プラインにおける輻輳、またはキャッシュ内に変数があ
るか否かのように、プロセッサの実状態に含まれないデ
ータを考慮に入れない。近似時間等価量、即ち、ある数
値をディクリメンタ（ｄｅｃｒｅｍｅｎｔｅｒ）６４に
供給する。これは、ディクリメンタ６４に格納されてい
る現在値から減算する減分値を形成する。ディクリメン
タ６４が０未満になった場合、キャリー出力６５を生成
する。キャリー出力６５は、進行コントローラ６６によ
って受け取られる。次に、進行コントローラ６６は、進
行指標（ｐｒｏｇｒｅｓｓ ｉｎｄｉｃａｔｏｒ）６７
として信号を外部に出力することができる。次の減分動
作の前に、ディクリメンタをレジスタ６３からの初期値
に再度初期化する。レジスタ６３は、プログラム可能と
するとよい。
す。図５において、命令−カウント変換器６１は、各命
令が実行ユニット６０によって実行される毎に、適切な
時間等価量（ｔｉｍｅ ｅｑｕｉｖａｌｅｎｔ）に変換
する。これは、命令の実行に要する時間の最良の推定値
を表す。これを行うために、変換器６１は、命令の型
（タイプ）のような、命令の１つ以上のパラメータ、処
理されるオペランド、および用いられたアドレスを含
む、生成された結果を考慮に入れることや、更に以前の
命令を考慮に入れることも可能である。１つ以上の参照
テーブル（ルックアップ・テーブル）６２は、プログラ
ム可能としてもよく、パラメータと変換器６１に入力す
るためのタイミング情報との間の変換ファクタを与える
ことができる。判定を行うために、変換器６１は、パイ
プラインにおける輻輳、またはキャッシュ内に変数があ
るか否かのように、プロセッサの実状態に含まれないデ
ータを考慮に入れない。近似時間等価量、即ち、ある数
値をディクリメンタ（ｄｅｃｒｅｍｅｎｔｅｒ）６４に
供給する。これは、ディクリメンタ６４に格納されてい
る現在値から減算する減分値を形成する。ディクリメン
タ６４が０未満になった場合、キャリー出力６５を生成
する。キャリー出力６５は、進行コントローラ６６によ
って受け取られる。次に、進行コントローラ６６は、進
行指標（ｐｒｏｇｒｅｓｓ ｉｎｄｉｃａｔｏｒ）６７
として信号を外部に出力することができる。次の減分動
作の前に、ディクリメンタをレジスタ６３からの初期値
に再度初期化する。レジスタ６３は、プログラム可能と
するとよい。
【００３１】命令−カウント変換器６１は、格納した状
態情報を含むことができる。これの１つを適用例は、ま
ず、特定の命令のソフトウエア・エミュレーション（ｓ
ｏｆｔｗａｒｅ ｅｍｕｌａｔｉｏｎ）を考慮する。変
換器６１が、ある命令を実行する代わりにエミュレート
することを（例えば、命令タイプ情報から）検出した場
合、内部フラグをセットして、もはや命令をカウントし
てはならないことを示す。これは、０の減分値を生成す
るのと同等である。変換器６１がエミュレーション・ル
ーチンの終了時に、エミュレーションから戻る命令を発
見した場合、エミュレートされた命令に対して減分値を
生成する。これは内部で計算することができ、あるいは
エミュレーション・ルーチン内の特殊コードによって与
えることもできる。このように、何らかの命令をエミュ
レートするプロセッサは、比較の目的のために、それら
を全てハードウエアで実行するプロセッサと同等とする
ことができる。
態情報を含むことができる。これの１つを適用例は、ま
ず、特定の命令のソフトウエア・エミュレーション（ｓ
ｏｆｔｗａｒｅ ｅｍｕｌａｔｉｏｎ）を考慮する。変
換器６１が、ある命令を実行する代わりにエミュレート
することを（例えば、命令タイプ情報から）検出した場
合、内部フラグをセットして、もはや命令をカウントし
てはならないことを示す。これは、０の減分値を生成す
るのと同等である。変換器６１がエミュレーション・ル
ーチンの終了時に、エミュレーションから戻る命令を発
見した場合、エミュレートされた命令に対して減分値を
生成する。これは内部で計算することができ、あるいは
エミュレーション・ルーチン内の特殊コードによって与
えることもできる。このように、何らかの命令をエミュ
レートするプロセッサは、比較の目的のために、それら
を全てハードウエアで実行するプロセッサと同等とする
ことができる。
【００３２】キャリー出力６５は、進行コントローラ６
６によって用いられ、進行指標６７を与えることができ
る。これは、プロセッサから、信号ワイヤ上のパルスま
たはステップとして出力される。あるいは、キャリー出
力は、進行コントローラ６６に導出し、プロセッサのＩ
／Ｏバス上でスケジュールされる特殊進行表示Ｉ／Ｏサ
イクルを発行することができる。例えば、プロセッサ
は、各進行表示毎に、Ｉ／Ｏバス上に特殊リード・サイ
クルを発行することができる。これを概略的に図６に示
す。
６によって用いられ、進行指標６７を与えることができ
る。これは、プロセッサから、信号ワイヤ上のパルスま
たはステップとして出力される。あるいは、キャリー出
力は、進行コントローラ６６に導出し、プロセッサのＩ
／Ｏバス上でスケジュールされる特殊進行表示Ｉ／Ｏサ
イクルを発行することができる。例えば、プロセッサ
は、各進行表示毎に、Ｉ／Ｏバス上に特殊リード・サイ
クルを発行することができる。これを概略的に図６に示
す。
【００３３】図６に移る前に、ブロック６８を図５に示
していることに注意すべきであろう。これは、送出／肯
定応答インディケータ６８（図５参照）であり、その目
的および動作については以下で説明する。
していることに注意すべきであろう。これは、送出／肯
定応答インディケータ６８（図５参照）であり、その目
的および動作については以下で説明する。
【００３４】図６は、タイミング図であり、時間は左か
ら右に進んでいく。図６は、内部進行表示１００１を表
し、その結果として、プロセッサが特殊進行表示Ｉ／Ｏ
要求１００２を発行する。後のある時点において、モニ
タ１８は１００３によって応答する。後に、プロセッサ
は別の内部進行表示１００４を発生し、これが外部で他
のサイクルをトリガする。このシステムを用いると、プ
ロセッサを自動的にストールすることが可能になる。プ
ロセッサが応答１００３を受け取る前に進行表示１００
４を発行できないように設計する場合、モニタ１８は、
単に１００３の送出を遅らせることによって、プロセッ
サをストールする効果を有することができる。１００３
が１００４の前に適当に到達するのであれば、プロセッ
サは最大速度で実行する。１００３を遅らせると、１０
０４を自在に延期することができる。したがって、図６
に表す構成では、速度が異なる２つのプロセッサは、そ
の進行の歩調を合わせた状態に維持することができる。
ら右に進んでいく。図６は、内部進行表示１００１を表
し、その結果として、プロセッサが特殊進行表示Ｉ／Ｏ
要求１００２を発行する。後のある時点において、モニ
タ１８は１００３によって応答する。後に、プロセッサ
は別の内部進行表示１００４を発生し、これが外部で他
のサイクルをトリガする。このシステムを用いると、プ
ロセッサを自動的にストールすることが可能になる。プ
ロセッサが応答１００３を受け取る前に進行表示１００
４を発行できないように設計する場合、モニタ１８は、
単に１００３の送出を遅らせることによって、プロセッ
サをストールする効果を有することができる。１００３
が１００４の前に適当に到達するのであれば、プロセッ
サは最大速度で実行する。１００３を遅らせると、１０
０４を自在に延期することができる。したがって、図６
に表す構成では、速度が異なる２つのプロセッサは、そ
の進行の歩調を合わせた状態に維持することができる。
【００３５】図７もタイミング図であり、時間は左から
右に進んでいく。図示のように、内部進行表示３００１
の後、速い方のプロセッサ３０００は特殊進行インディ
ケータＩ／Ｏサイクル要求３００２を発行する。これ
は、遅い方のプロセッサ２０００が、内部進行表示２０
０１に続いて、その同等の要求２００２を発行する前で
ある。モニタ１８は要求２００２，３００２双方を観察
するまで、応答２００３，３００３の発行を控える。こ
れによって、プロセッサ３０００は、内部進行表示３０
０４を発行できる状態に進行することを禁止され、両プ
ロセッサの歩調を合わせることになる。
右に進んでいく。図示のように、内部進行表示３００１
の後、速い方のプロセッサ３０００は特殊進行インディ
ケータＩ／Ｏサイクル要求３００２を発行する。これ
は、遅い方のプロセッサ２０００が、内部進行表示２０
０１に続いて、その同等の要求２００２を発行する前で
ある。モニタ１８は要求２００２，３００２双方を観察
するまで、応答２００３，３００３の発行を控える。こ
れによって、プロセッサ３０００は、内部進行表示３０
０４を発行できる状態に進行することを禁止され、両プ
ロセッサの歩調を合わせることになる。
【００３６】応答２００３，３００３と共に、モニタは
割り込み情報を送ることができる。これは、単純な１ビ
ット割り込み要求とすることができ、あるいは、割り込
みデータのパケット全体とすることもできる。プロセッ
サはこれを用いて、それが割り込みを行うのかあるいは
通常の処理を続けるのかについて判定することができ
る。プロセッサが内部進行表示に関連する正確な命令に
おいてのみ割り込みを行うように設計されている場合、
要求された割り込みはいずれも、進行表示２００４の時
点ではプロセッサ２０００によって行われ、３００４の
時点ではプロセッサ３０００によって行われる。ロック
ステップ・プロセッサ（ｌｏｃｋｓｔｅｐｐｒｏｃｅｓ
ｓｏｒ）では、これはプロセッサ２０００，３０００上
で正確に同じ命令の時点で行われる。モニタは、進行表
示の歩調を合わせるように作用し、双方のプロセッサが
曖昧さなく同じ進行表示上で割り込みを行うことを確実
にすることができる。プロセッサ自体は、進行表示の決
定性送出を保証し、それらの実状態によってのみ影響を
受ける。
割り込み情報を送ることができる。これは、単純な１ビ
ット割り込み要求とすることができ、あるいは、割り込
みデータのパケット全体とすることもできる。プロセッ
サはこれを用いて、それが割り込みを行うのかあるいは
通常の処理を続けるのかについて判定することができ
る。プロセッサが内部進行表示に関連する正確な命令に
おいてのみ割り込みを行うように設計されている場合、
要求された割り込みはいずれも、進行表示２００４の時
点ではプロセッサ２０００によって行われ、３００４の
時点ではプロセッサ３０００によって行われる。ロック
ステップ・プロセッサ（ｌｏｃｋｓｔｅｐｐｒｏｃｅｓ
ｓｏｒ）では、これはプロセッサ２０００，３０００上
で正確に同じ命令の時点で行われる。モニタは、進行表
示の歩調を合わせるように作用し、双方のプロセッサが
曖昧さなく同じ進行表示上で割り込みを行うことを確実
にすることができる。プロセッサ自体は、進行表示の決
定性送出を保証し、それらの実状態によってのみ影響を
受ける。
【００３７】このように進められる割り込みは、プロセ
ッサが割り込みルーチンを実行し始める前に、２回程進
行表示を遅らせることができる。この遅延が容認できな
いパフォーマンスを生じないように構成することが望ま
しい。
ッサが割り込みルーチンを実行し始める前に、２回程進
行表示を遅らせることができる。この遅延が容認できな
いパフォーマンスを生じないように構成することが望ま
しい。
【００３８】プロセッサ２０００が進行表示２００４に
近づくと、２００４によって暗示される正確な命令を越
えて、命令を発行し始めたいということも当然あり得
る。命令は、速度のためにアウト・オブ・オーダを実行
する。この正確な命令の時点で正確な割り込みモデルを
与えるためには、これを許すことはできない。これは、
プロセッサの低速化を招くことになる。これを回避する
ためには、応答２００３が既に受け取られ、プロセッサ
が２００４において割り込みが行われないことを既に知
ったときに、この制約を無視するように設計することが
できればよい。したがって、２００３が２００４よりも
十分に早く発生すれば、プロセッサは最高速度で継続す
る。これによって、プロセッサの動作速度には独立し
て、プロセッサを不必要に遅くすることなく、決定性命
令の時点において正確に割り込みを送出する機構を備え
る。これは正に非同期ロックステップ・システムにおい
て必要とされていることである。
近づくと、２００４によって暗示される正確な命令を越
えて、命令を発行し始めたいということも当然あり得
る。命令は、速度のためにアウト・オブ・オーダを実行
する。この正確な命令の時点で正確な割り込みモデルを
与えるためには、これを許すことはできない。これは、
プロセッサの低速化を招くことになる。これを回避する
ためには、応答２００３が既に受け取られ、プロセッサ
が２００４において割り込みが行われないことを既に知
ったときに、この制約を無視するように設計することが
できればよい。したがって、２００３が２００４よりも
十分に早く発生すれば、プロセッサは最高速度で継続す
る。これによって、プロセッサの動作速度には独立し
て、プロセッサを不必要に遅くすることなく、決定性命
令の時点において正確に割り込みを送出する機構を備え
る。これは正に非同期ロックステップ・システムにおい
て必要とされていることである。
【００３９】Ｉ／Ｏバス上で特殊進行表示Ｉ／Ｏサイク
ルを実行する代わりに、異なる通知手段を、基本的に同
じプロトコルのために使用することができる。Ｉ／Ｏバ
スとは別個のワイヤが、プロセッサの特殊サイクル要求
をモニタに搬送し、応答を返送することができる。これ
によって、Ｉ／Ｏバスの帯域幅を浪費することなく、進
行表示の間隔を短くすることができる。必要であれば、
プロセッサは、割り込み要求を送りだした後に、特殊Ｉ
／Ｏサイクルを実行し、割り込みデータのパケットを取
り込むことができる。
ルを実行する代わりに、異なる通知手段を、基本的に同
じプロトコルのために使用することができる。Ｉ／Ｏバ
スとは別個のワイヤが、プロセッサの特殊サイクル要求
をモニタに搬送し、応答を返送することができる。これ
によって、Ｉ／Ｏバスの帯域幅を浪費することなく、進
行表示の間隔を短くすることができる。必要であれば、
プロセッサは、割り込み要求を送りだした後に、特殊Ｉ
／Ｏサイクルを実行し、割り込みデータのパケットを取
り込むことができる。
【００４０】フォールト・トレラント・システムでは、
モニタは、進行表示が失われるという、可能性のある問
題に対処するように構成される。進行表示間の時間に、
上限を設定する。いずれの特定のインプリメンテーショ
ンにおいて選択される上限も、プロセッサ速度の変動に
基づくことができ、プロセッサの通常速度の倍数として
定義することができる。上限は、典型的に、進行表示間
の通常の時間の関数として定義される。したがって、進
行表示同士が１μｓ離れている場合、上限は２μｓとす
ることができる。進行表示同士が１００ｍｓ離れている
場合、上限は２００ｍｓとすることができる。これが意
味するのは、モニタは、進行表示が到達しない場合に、
回復処置を開始する前に、２μｓの代わりに少なくとも
２００ｍｓ待たなければならないということである。こ
れは、進行表示の間隔は、短く明確であることが望まし
いということを示すものである。
モニタは、進行表示が失われるという、可能性のある問
題に対処するように構成される。進行表示間の時間に、
上限を設定する。いずれの特定のインプリメンテーショ
ンにおいて選択される上限も、プロセッサ速度の変動に
基づくことができ、プロセッサの通常速度の倍数として
定義することができる。上限は、典型的に、進行表示間
の通常の時間の関数として定義される。したがって、進
行表示同士が１μｓ離れている場合、上限は２μｓとす
ることができる。進行表示同士が１００ｍｓ離れている
場合、上限は２００ｍｓとすることができる。これが意
味するのは、モニタは、進行表示が到達しない場合に、
回復処置を開始する前に、２μｓの代わりに少なくとも
２００ｍｓ待たなければならないということである。こ
れは、進行表示の間隔は、短く明確であることが望まし
いということを示すものである。
【００４１】図８は、図６および図７を参照して説明し
たように設定した個々の処理の選択的同期を可能にする
ための、図５に示した種々のエレメントの動作および相
互関係を示すフロー図である。
たように設定した個々の処理の選択的同期を可能にする
ための、図５に示した種々のエレメントの動作および相
互関係を示すフロー図である。
【００４２】即ち、ある命令が発行されると、ステップ
７２において変換器６１による命令カウント値の判定に
続いて、ステップ７４においてディクリメンタ６４を更
新することができる。図５にはディクリメンタ６４を示
したが、他の実施態様では、正方向に変化するカウン
タ、例えば、モジュロ−ｎカウンタを代わりに用いるこ
ともできる。
７２において変換器６１による命令カウント値の判定に
続いて、ステップ７４においてディクリメンタ６４を更
新することができる。図５にはディクリメンタ６４を示
したが、他の実施態様では、正方向に変化するカウン
タ、例えば、モジュロ−ｎカウンタを代わりに用いるこ
ともできる。
【００４３】ステップ７６において、ディクリメンタ６
４がアンダーフローを起こさなかった場合、次の命令の
ために制御はステップ７２に戻る。しかしながら、ディ
クリメンタがアンダーフローを起こした場合、ステップ
７８において検査を行い、前の進行表示に対する肯定応
答が受け取られているか否かについて判定を行う。前の
進行表示に対する肯定応答が受け取られている場合、ス
テップ８６において進行表示をモニタ・ユニットに送
り、送出／肯定応答インディケータ６８（図５参照）を
進行コントローラ６６内にセットし、進行表示が送られ
たことを示すが、肯定応答は受け取られていない。次
に、制御はステップ７１に戻り、ディクリメンタ６４を
初期化する。
４がアンダーフローを起こさなかった場合、次の命令の
ために制御はステップ７２に戻る。しかしながら、ディ
クリメンタがアンダーフローを起こした場合、ステップ
７８において検査を行い、前の進行表示に対する肯定応
答が受け取られているか否かについて判定を行う。前の
進行表示に対する肯定応答が受け取られている場合、ス
テップ８６において進行表示をモニタ・ユニットに送
り、送出／肯定応答インディケータ６８（図５参照）を
進行コントローラ６６内にセットし、進行表示が送られ
たことを示すが、肯定応答は受け取られていない。次
に、制御はステップ７１に戻り、ディクリメンタ６４を
初期化する。
【００４４】ステップ７８において、送出／肯定応答イ
ンディケータ６８がまだセットされていると判定された
場合、進行表示が送られたことを示すが、それに対する
肯定応答（ＡＣＫ）が未だ受け取られていないので、ス
テップ８０においてプロセッサをストールする。ステッ
プ８２において、送出／肯定応答指示６８が再度セット
され、以前に送られた進行表示に対する承認（肯定応
答）が受け取られたことを示すと判断されるまで、プロ
セッサをストールしたままとしておく。この時点で、ス
テップ８４において、プロセッサを解放する。次に、制
御はステップ８６に移り、次の進行表示を送り、送出／
肯定応答インディケータ６８を再度セットする。次い
で、制御は次の命令のためにステップ７２に戻る。
ンディケータ６８がまだセットされていると判定された
場合、進行表示が送られたことを示すが、それに対する
肯定応答（ＡＣＫ）が未だ受け取られていないので、ス
テップ８０においてプロセッサをストールする。ステッ
プ８２において、送出／肯定応答指示６８が再度セット
され、以前に送られた進行表示に対する承認（肯定応
答）が受け取られたことを示すと判断されるまで、プロ
セッサをストールしたままとしておく。この時点で、ス
テップ８４において、プロセッサを解放する。次に、制
御はステップ８６に移り、次の進行表示を送り、送出／
肯定応答インディケータ６８を再度セットする。次い
で、制御は次の命令のためにステップ７２に戻る。
【００４５】したがって、図８によれば、プロセッサ
が、更に別の進行表示をモニタ・ユニット１８に送らな
ければならないと判定した時点において、前の進行表示
に対する承認が受け取られていない場合、プロセッサを
ストールすることがわかる。
が、更に別の進行表示をモニタ・ユニット１８に送らな
ければならないと判定した時点において、前の進行表示
に対する承認が受け取られていない場合、プロセッサを
ストールすることがわかる。
【００４６】前述のように、Ｉ／Ｏ進行表示は、特定の
Ｉ／Ｏ動作としてモニタ・ユニット１８に送ることがで
きる。あるいは、これらは特殊ハードウエア接続（図示
せず）を通じて供給することも可能である。
Ｉ／Ｏ動作としてモニタ・ユニット１８に送ることがで
きる。あるいは、これらは特殊ハードウエア接続（図示
せず）を通じて供給することも可能である。
【００４７】図９は、図７を参照して説明したように、
個々の処理セットからの特定の進行表示Ｉ／Ｏ動作に応
答し、これら処理セットの同時動作を確立し、同時動作
が判定されたときに個々の処理セットに承認を返す、モ
ニタ・ユニットの態様の概略図である。同様の参照符号
で示され、以前に既に説明したエレメントについては、
ここでは再度説明しない。
個々の処理セットからの特定の進行表示Ｉ／Ｏ動作に応
答し、これら処理セットの同時動作を確立し、同時動作
が判定されたときに個々の処理セットに承認を返す、モ
ニタ・ユニットの態様の概略図である。同様の参照符号
で示され、以前に既に説明したエレメントについては、
ここでは再度説明しない。
【００４８】図９に示すように、モニタ・ユニット１８
に接続されている処理セットの対応するプロセッサ毎
に、進行レジスタ９４が備えられている。したがって、
例えば、３つのプロセッサＰ０，Ｐ１，Ｐ２が２つの処
理セットＰＳＡ，ＰＳＢの各々にある場合、プロセッサ
Ｐ０，Ｐ１，Ｐ２に、それぞれ、３つの進行レジスタＲ
０，Ｒ１，Ｒ２がある。同期を取るために、処理セット
内の各プロセッサは、それぞれの進行レジスタに対して
特殊Ｉ／Ｏリード動作を発行するように動作可能であ
る。したがって、前述の例では、処理セットＰＳＡ，Ｐ
ＳＢの各々におけるＰ０プロセッサは、進行レジスタＲ
０に特殊Ｉ／Ｏリード動作を発行し、処理セットＰＳ
Ａ，ＰＳＢの各々におけるＰ１プロセッサは、進行レジ
スタＲ１に特殊Ｉ／Ｏリード動作を発行し、処理セット
ＰＳＡ，ＰＳＢの各々におけるＰ２プロセッサは、特殊
Ｉ／Ｏリード動作を進行プロセッサＲ２に発行する。モ
ニタ内のＩ／Ｏ同期は、同等のリードが、処理セットの
同等のプロセッサの各々によって実行されるまで、プロ
セッサに対する承認としての、リード・プロセッサに対
する応答の返送を遅らせるように構成する（即ち、当該
進行レジスタ９４からのリード・データを戻すことによ
って）。この応答は、先に図６ないし図８を参照して説
明したように、プロセッサのストールを制御するために
用いられるものである。
に接続されている処理セットの対応するプロセッサ毎
に、進行レジスタ９４が備えられている。したがって、
例えば、３つのプロセッサＰ０，Ｐ１，Ｐ２が２つの処
理セットＰＳＡ，ＰＳＢの各々にある場合、プロセッサ
Ｐ０，Ｐ１，Ｐ２に、それぞれ、３つの進行レジスタＲ
０，Ｒ１，Ｒ２がある。同期を取るために、処理セット
内の各プロセッサは、それぞれの進行レジスタに対して
特殊Ｉ／Ｏリード動作を発行するように動作可能であ
る。したがって、前述の例では、処理セットＰＳＡ，Ｐ
ＳＢの各々におけるＰ０プロセッサは、進行レジスタＲ
０に特殊Ｉ／Ｏリード動作を発行し、処理セットＰＳ
Ａ，ＰＳＢの各々におけるＰ１プロセッサは、進行レジ
スタＲ１に特殊Ｉ／Ｏリード動作を発行し、処理セット
ＰＳＡ，ＰＳＢの各々におけるＰ２プロセッサは、特殊
Ｉ／Ｏリード動作を進行プロセッサＲ２に発行する。モ
ニタ内のＩ／Ｏ同期は、同等のリードが、処理セットの
同等のプロセッサの各々によって実行されるまで、プロ
セッサに対する承認としての、リード・プロセッサに対
する応答の返送を遅らせるように構成する（即ち、当該
進行レジスタ９４からのリード・データを戻すことによ
って）。この応答は、先に図６ないし図８を参照して説
明したように、プロセッサのストールを制御するために
用いられるものである。
【００４９】モニタ・ユニット１８内の図９の進行レジ
スタ９４を読み出すための、図５を参照して説明した、
処理セット１２，１４等におけるロジックの組み合わせ
によって、個々の処理セットの処理を決定性（ｄｅｔｅ
ｒｍｉｎｉｓｔｉｃ）とし、処理中の特定点に応じて同
期化することが可能となることがわかる。既に示したよ
うに、これは、処理セット内で実行される個々の命令を
カウントすることによって決定される、処理中の所定の
点における特殊Ｉ／Ｏ動作またはその他の進行表示信号
を供給することにより、個々の処理セットにおいては決
定性でないタイマの必要性を回避する。既に示したよう
に、カウントは、個々の命令の種類に応じて行うことが
好ましい。
スタ９４を読み出すための、図５を参照して説明した、
処理セット１２，１４等におけるロジックの組み合わせ
によって、個々の処理セットの処理を決定性（ｄｅｔｅ
ｒｍｉｎｉｓｔｉｃ）とし、処理中の特定点に応じて同
期化することが可能となることがわかる。既に示したよ
うに、これは、処理セット内で実行される個々の命令を
カウントすることによって決定される、処理中の所定の
点における特殊Ｉ／Ｏ動作またはその他の進行表示信号
を供給することにより、個々の処理セットにおいては決
定性でないタイマの必要性を回避する。既に示したよう
に、カウントは、個々の命令の種類に応じて行うことが
好ましい。
【００５０】処理セット１２，１４等は厳格に決定性で
なくてもよい場合もあるが、それらの動作に対するいく
つかの制約を遵守しなければならない。プロセッサが実
行する命令の順序を認めることができなければならな
い。通常、これは、命令がプログラムに書かれている順
序であり、分岐命令によって変更される。プロセッサ
は、内部で命令の順序を変える場合があり、命令によっ
ては並列に実行する場合もあるが、最終的な結果は、プ
ログラマが予期する順序で命令が実行されたかのよう
に、同一となるべきである。このようにならない場合、
プログラムは、プログラマが予期したような結果となら
ない可能性がある（これに関して、割り込みおよびＤＭ
Ａについて以下で論ずる）。加えて、モニタ・ユニット
１８に対する出力として提示されるＩ／Ｏ動作の順序
は、実行の詳細なタイミングとは独立して、プログラム
によって絶対的に決定される。この機能がないとＩ／Ｏ
デバイスを管理するのが困難であるので、通常このよう
になっている。しかしながら、慣例的に、プロセッサは
速度のために、リードの後ろにライトを並び替えること
を注記しておく。これを可能にしつつ、しかも効果的な
Ｉ／Ｏ動作を実行することは可能である。これは、プロ
セッサがライト同士の並び替えやリード同士の並び替え
を行わないことが保証され、少なくとも最初のリードお
よび最初のライトを直ちにモニタ・ユニットに送り出す
のであれば、モニタ・ユニット内で、別個のリードおよ
びライト比較チャネルを用いて管理することができる。
なくてもよい場合もあるが、それらの動作に対するいく
つかの制約を遵守しなければならない。プロセッサが実
行する命令の順序を認めることができなければならな
い。通常、これは、命令がプログラムに書かれている順
序であり、分岐命令によって変更される。プロセッサ
は、内部で命令の順序を変える場合があり、命令によっ
ては並列に実行する場合もあるが、最終的な結果は、プ
ログラマが予期する順序で命令が実行されたかのよう
に、同一となるべきである。このようにならない場合、
プログラムは、プログラマが予期したような結果となら
ない可能性がある（これに関して、割り込みおよびＤＭ
Ａについて以下で論ずる）。加えて、モニタ・ユニット
１８に対する出力として提示されるＩ／Ｏ動作の順序
は、実行の詳細なタイミングとは独立して、プログラム
によって絶対的に決定される。この機能がないとＩ／Ｏ
デバイスを管理するのが困難であるので、通常このよう
になっている。しかしながら、慣例的に、プロセッサは
速度のために、リードの後ろにライトを並び替えること
を注記しておく。これを可能にしつつ、しかも効果的な
Ｉ／Ｏ動作を実行することは可能である。これは、プロ
セッサがライト同士の並び替えやリード同士の並び替え
を行わないことが保証され、少なくとも最初のリードお
よび最初のライトを直ちにモニタ・ユニットに送り出す
のであれば、モニタ・ユニット内で、別個のリードおよ
びライト比較チャネルを用いて管理することができる。
【００５１】図１０は、共通の外部バスまたは複数のバ
ス２０へのＩ／Ｏ動作の受け渡しを制御し、更に個々の
プロセッサ・ユニットの不良動作を判定するための、モ
ニタ・ユニット１８の態様を示す概略図である。
ス２０へのＩ／Ｏ動作の受け渡しを制御し、更に個々の
プロセッサ・ユニットの不良動作を判定するための、モ
ニタ・ユニット１８の態様を示す概略図である。
【００５２】処理セット１２，１４それぞれのＩ／Ｏバ
ス２２，２４に接続されているＩ／Ｏバス・インターフ
ェース５２は、リードおよびライト動作を識別し、それ
ぞれ、ライトおよびリード動作をそれぞれのバッファ１
１４／１１５においてバッファするように動作可能であ
る。これらのバッファ１１４／１１５は、図３のバッフ
ァ５４のコンフィギュレーションの一例を表す。尚、こ
れは一例としての構成であり、他の構成には、図１０に
示すようにライトおよびリードを分離しない場合もあ
り、更に異なる基準にしたがってＩ／Ｏ動作を分離する
場合もあることを注記しておく。Ｉ／Ｏライト・ボータ
１１６は、個々のＩ／Ｏ処理セット１２，１４等に対す
る、各バッファ１１４内の個々のライト動作を比較し、
同等のＩ／Ｏライト動作を受け取ったことを判定するよ
うに動作可能である。モニタ・ユニットは、タイマ１２
０によって決定される所定時間まで、ライト動作をバッ
ファするように動作可能であり、更に、対応するＩ／Ｏ
動作がプロセッサの各々から受け取られない場合、プロ
セッサのそれぞれにおける不良を識別するように動作可
能である。同様に、リード・ボータ１１８が、バッファ
したリード動作を比較するために備えられており、同様
に動作する。
ス２２，２４に接続されているＩ／Ｏバス・インターフ
ェース５２は、リードおよびライト動作を識別し、それ
ぞれ、ライトおよびリード動作をそれぞれのバッファ１
１４／１１５においてバッファするように動作可能であ
る。これらのバッファ１１４／１１５は、図３のバッフ
ァ５４のコンフィギュレーションの一例を表す。尚、こ
れは一例としての構成であり、他の構成には、図１０に
示すようにライトおよびリードを分離しない場合もあ
り、更に異なる基準にしたがってＩ／Ｏ動作を分離する
場合もあることを注記しておく。Ｉ／Ｏライト・ボータ
１１６は、個々のＩ／Ｏ処理セット１２，１４等に対す
る、各バッファ１１４内の個々のライト動作を比較し、
同等のＩ／Ｏライト動作を受け取ったことを判定するよ
うに動作可能である。モニタ・ユニットは、タイマ１２
０によって決定される所定時間まで、ライト動作をバッ
ファするように動作可能であり、更に、対応するＩ／Ｏ
動作がプロセッサの各々から受け取られない場合、プロ
セッサのそれぞれにおける不良を識別するように動作可
能である。同様に、リード・ボータ１１８が、バッファ
したリード動作を比較するために備えられており、同様
に動作する。
【００５３】３つの処理セットを有する三重モジュラー
冗長（ＴＭＲ：ｔｒｉｐｌｅ ｍｏｄｕｌａｒ ｒｅｄ
ｕｎｄａｎｔ）構成では、どの処理セットが不良状態に
あるかについての判定は、それぞれ、ライトおよびリー
ド・ボータ１１６，１１８における多数決によって行う
ことができる。あるいは、２つの処理セットのみがある
構成（即ち、二重モジュラー冗長構成（ＤＭＲ：ｄｕａ
ｌ ｒｅｄｕｎｄａｎｔ ａｒｒａｎｇｅｍｅｎｔ）で
は、どの処理セットが不良状態にあるかについての判定
は、より複雑になる可能性があるが、診断技法によって
判定することも可能である。
冗長（ＴＭＲ：ｔｒｉｐｌｅ ｍｏｄｕｌａｒ ｒｅｄ
ｕｎｄａｎｔ）構成では、どの処理セットが不良状態に
あるかについての判定は、それぞれ、ライトおよびリー
ド・ボータ１１６，１１８における多数決によって行う
ことができる。あるいは、２つの処理セットのみがある
構成（即ち、二重モジュラー冗長構成（ＤＭＲ：ｄｕａ
ｌ ｒｅｄｕｎｄａｎｔ ａｒｒａｎｇｅｍｅｎｔ）で
は、どの処理セットが不良状態にあるかについての判定
は、より複雑になる可能性があるが、診断技法によって
判定することも可能である。
【００５４】ライトおよびリード・ボータ１１６，１１
８は、適切な計画にしたがって、ライトおよびリード動
作を共通Ｉ／Ｏバス・インターフェース５８を介して共
通バスまたは複数のバス２０に渡すように構成すること
ができる。例えば、先に示したように、Ｉ／Ｏ動作がＩ
／Ｏシステムの状態を変化させない場合（例えば、副作
用のないリード）、モニタ・ユニットは、処理セットか
ら出力された最初のＩ／Ｏ動作が到達すると直ちに、Ｉ
／Ｏ動作を通過させるように構成することができる。他
の状況において、Ｉ／Ｏ動作がＩ／Ｏシステムの状態を
変化させる場合（例えば、ライト動作または副作用のあ
るリード動作）、モニタ・ユニットは、過半数（動作可
能な処理セットが１つだけ残っている場合には、１つだ
けという可能性もある）、または恐らくは複数の処理セ
ットがＩ／Ｏ動作を出力する場合にのみ、当該Ｉ／Ｏ動
作を渡すように構成することができる。言い換えると、
モニタ・ユニットが複数の処理セットの同等の動作を判
定した場合、状態を変更するＩ／Ｏ動作がＩ／Ｏバスに
発行される。
８は、適切な計画にしたがって、ライトおよびリード動
作を共通Ｉ／Ｏバス・インターフェース５８を介して共
通バスまたは複数のバス２０に渡すように構成すること
ができる。例えば、先に示したように、Ｉ／Ｏ動作がＩ
／Ｏシステムの状態を変化させない場合（例えば、副作
用のないリード）、モニタ・ユニットは、処理セットか
ら出力された最初のＩ／Ｏ動作が到達すると直ちに、Ｉ
／Ｏ動作を通過させるように構成することができる。他
の状況において、Ｉ／Ｏ動作がＩ／Ｏシステムの状態を
変化させる場合（例えば、ライト動作または副作用のあ
るリード動作）、モニタ・ユニットは、過半数（動作可
能な処理セットが１つだけ残っている場合には、１つだ
けという可能性もある）、または恐らくは複数の処理セ
ットがＩ／Ｏ動作を出力する場合にのみ、当該Ｉ／Ｏ動
作を渡すように構成することができる。言い換えると、
モニタ・ユニットが複数の処理セットの同等の動作を判
定した場合、状態を変更するＩ／Ｏ動作がＩ／Ｏバスに
発行される。
【００５５】最初にＴＭＲシステムであっても、処理セ
ットの内１つが不良状態と判定されて、ＤＭＲシステム
になる可能性もあることは認められよう。したがって、
現在監視対象となっている有効な処理セットの数に応じ
て変動する方針にしたがって、処理セットの同等の動作
を判定することができる。
ットの内１つが不良状態と判定されて、ＤＭＲシステム
になる可能性もあることは認められよう。したがって、
現在監視対象となっている有効な処理セットの数に応じ
て変動する方針にしたがって、処理セットの同等の動作
を判定することができる。
【００５６】処理セットには、最終的な動作に不確定な
影響を与えるコンポーネントがあってはならない。例え
ば、各処理セットにおいて、プログラムの動作には見る
ことができるタイマは、必ずしも各プログラムにおいて
同じステップで同じ値を提示する訳ではなく、これは許
されない。一方、前述のように、実行された命令の数を
カウントするレジスタを備えることは、決定性である。
処理セットの「実状態」が、キャッシュやその他の一時
的記憶も考慮に入れて、プログラムの実行に影響を与え
得る全てのデータの総合的状態であるとすると、命令実
行の実際の順序に関して不確定的に実状態に影響を与え
るコンポーネントは許されない。必要であれば、Ｉ／Ｏ
バス上にタイマを配することも可能である。
影響を与えるコンポーネントがあってはならない。例え
ば、各処理セットにおいて、プログラムの動作には見る
ことができるタイマは、必ずしも各プログラムにおいて
同じステップで同じ値を提示する訳ではなく、これは許
されない。一方、前述のように、実行された命令の数を
カウントするレジスタを備えることは、決定性である。
処理セットの「実状態」が、キャッシュやその他の一時
的記憶も考慮に入れて、プログラムの実行に影響を与え
得る全てのデータの総合的状態であるとすると、命令実
行の実際の順序に関して不確定的に実状態に影響を与え
るコンポーネントは許されない。必要であれば、Ｉ／Ｏ
バス上にタイマを配することも可能である。
【００５７】Ｉ／Ｏ動作の順序がプログラムによって決
められ、プログラムは全ての処理セットに対して同一で
あるとすると、モニタ・ユニットは、いずれかのＩ／Ｏ
動作が行われた時点に、各処理セットによって同じＩ／
Ｏ動作が提示されるのを確認しなければならない。
められ、プログラムは全ての処理セットに対して同一で
あるとすると、モニタ・ユニットは、いずれかのＩ／Ｏ
動作が行われた時点に、各処理セットによって同じＩ／
Ｏ動作が提示されるのを確認しなければならない。
【００５８】処理セットが割り込みを受け取ったとき
に、これらの実状態を同一に保持するためには、同じ命
令の後に各処理セットによって割り込みが行われるよう
に構成しなければならない。処理セットがＩ／Ｏ動作を
行っていない場合、モニタ・ユニットは、処理セットの
命令カウンタがどこを指し示しているのか推測すること
ができない。モニタ・ユニット１８は、割り込みを同期
して送出するためには、何らかの方策を必要とする。
に、これらの実状態を同一に保持するためには、同じ命
令の後に各処理セットによって割り込みが行われるよう
に構成しなければならない。処理セットがＩ／Ｏ動作を
行っていない場合、モニタ・ユニットは、処理セットの
命令カウンタがどこを指し示しているのか推測すること
ができない。モニタ・ユニット１８は、割り込みを同期
して送出するためには、何らかの方策を必要とする。
【００５９】前述のように、処理セット内の各プロセッ
サは、予測可能な方法で特殊Ｉ／Ｏ動作を発行すること
により（例えば、各１００命令毎と同等）、どこまで処
理セットが進んだかについてモニタ・ユニット１８が観
察することを可能とする。特殊Ｉ／Ｏ動作のカウントを
保持することによって、モニタ・ユニットは、同一命令
上で同一割り込みを、対象のプロセッサに送出すること
ができる。
サは、予測可能な方法で特殊Ｉ／Ｏ動作を発行すること
により（例えば、各１００命令毎と同等）、どこまで処
理セットが進んだかについてモニタ・ユニット１８が観
察することを可能とする。特殊Ｉ／Ｏ動作のカウントを
保持することによって、モニタ・ユニットは、同一命令
上で同一割り込みを、対象のプロセッサに送出すること
ができる。
【００６０】特殊Ｉ／Ｏサイクルが、プロセッサをスト
ールするリードである場合、モニタ・ユニットは、遅い
方のプロセッサが追いつくまで、Ｉ／Ｏ動作を最初に行
う早い方のプロセッサを常に停止させるように選択する
ことができる。これはシステムを大幅に遅くすることは
ない。何故なら、全体として、比較対象の最も遅い処理
セットよりも速く長期間処理することはできないからで
ある。このように、特殊Ｉ／Ｏ動作は歩調を合せて進ん
でいくことになる。割り込みを送る必要がある場合、モ
ニタ・ユニットは、これを進行表示に対する応答と共に
戻すように構成する。これは、処理セットの同等のプロ
セッサからの進行表示を形成する特殊リード・サイクル
の全ての受け取りを保留する割り込みを保持する割り込
みレジスタとして、図９の進行レジスタ９４が作用する
ように構成することによって、非常に都合よく行われ
る。このように、処理セットの同等のプロセッサから同
等のＩ／Ｏリード・サイクルの最後のサイクルの受け取
り時に応答を送ると、Ｉ／Ｏ動作を同期して送り出すこ
とができる。この時点で、個々のプロセッサ内のプログ
ラム・カウンタは、決定性命令進行カウント機構によっ
て暗示される命令を指し示しており、特殊Ｉ／Ｏリード
から返されるデータは、プロセッサによって割り込み情
報として取り入れられる。
ールするリードである場合、モニタ・ユニットは、遅い
方のプロセッサが追いつくまで、Ｉ／Ｏ動作を最初に行
う早い方のプロセッサを常に停止させるように選択する
ことができる。これはシステムを大幅に遅くすることは
ない。何故なら、全体として、比較対象の最も遅い処理
セットよりも速く長期間処理することはできないからで
ある。このように、特殊Ｉ／Ｏ動作は歩調を合せて進ん
でいくことになる。割り込みを送る必要がある場合、モ
ニタ・ユニットは、これを進行表示に対する応答と共に
戻すように構成する。これは、処理セットの同等のプロ
セッサからの進行表示を形成する特殊リード・サイクル
の全ての受け取りを保留する割り込みを保持する割り込
みレジスタとして、図９の進行レジスタ９４が作用する
ように構成することによって、非常に都合よく行われ
る。このように、処理セットの同等のプロセッサから同
等のＩ／Ｏリード・サイクルの最後のサイクルの受け取
り時に応答を送ると、Ｉ／Ｏ動作を同期して送り出すこ
とができる。この時点で、個々のプロセッサ内のプログ
ラム・カウンタは、決定性命令進行カウント機構によっ
て暗示される命令を指し示しており、特殊Ｉ／Ｏリード
から返されるデータは、プロセッサによって割り込み情
報として取り入れられる。
【００６１】共通Ｉ／Ｏバス・インターフェース５８
は、バス２０から受け取った割り込みに応答して、割り
込み信号を割り込みデータに変換し、それぞれの進行レ
ジスタ９４に格納することができる。
は、バス２０から受け取った割り込みに応答して、割り
込み信号を割り込みデータに変換し、それぞれの進行レ
ジスタ９４に格納することができる。
【００６２】尚、プロセッサがこの特殊リード・サイク
ルを実行するとき、プロセッサはリード・データに依存
しない、リード・サイクル周囲の進行命令を進ませるこ
とができる。通常、リード・データに依存しない命令は
いずれも、実行ユニットから引っ込めることができる。
しかしながら、これでは正確な例外モデルには至らな
い。リード・データを例外と置換する場合、例外処理中
の処理セットの実状態は、予測不可能となる。これは、
ロックステップ・システムの特殊進行表示Ｉ／Ｏサイク
ルには適切でない。この特定形式の命令およびバス・サ
イクルでは、例外を正確に特殊Ｉ／Ｏサイクルの周囲に
置くことが必要である。割り込みを送出する場合、それ
を送出する命令は予測可能でなければならず、そこまで
の全ての命令は完了しており、それを越えた全ての命令
は発行されていてはならない。
ルを実行するとき、プロセッサはリード・データに依存
しない、リード・サイクル周囲の進行命令を進ませるこ
とができる。通常、リード・データに依存しない命令は
いずれも、実行ユニットから引っ込めることができる。
しかしながら、これでは正確な例外モデルには至らな
い。リード・データを例外と置換する場合、例外処理中
の処理セットの実状態は、予測不可能となる。これは、
ロックステップ・システムの特殊進行表示Ｉ／Ｏサイク
ルには適切でない。この特定形式の命令およびバス・サ
イクルでは、例外を正確に特殊Ｉ／Ｏサイクルの周囲に
置くことが必要である。割り込みを送出する場合、それ
を送出する命令は予測可能でなければならず、そこまで
の全ての命令は完了しており、それを越えた全ての命令
は発行されていてはならない。
【００６３】最新の処理セットでは、Ｉ／Ｏデバイスに
対するバス・サイクルは、必ずしも単純ではない。バス
・サイクルは、別個のアドレス・フェーズおよびデータ
・フェーズに分解することができる。データ・フェーズ
はアドレス・フェーズから切断され、必ずしもこれと同
じ順序とは限らない。多数のＩ／Ｏ動作（Ｉ／Ｏサイク
ル）を一度に進めることができ、Ｉ／Ｏ動作の最初の明
証（ｅｖｉｄｅｎｃｅ）がプロセッサから現れる前に、
Ｉ／Ｏ命令を実行ユニットから引っ込め、完了させるこ
とも可能である。
対するバス・サイクルは、必ずしも単純ではない。バス
・サイクルは、別個のアドレス・フェーズおよびデータ
・フェーズに分解することができる。データ・フェーズ
はアドレス・フェーズから切断され、必ずしもこれと同
じ順序とは限らない。多数のＩ／Ｏ動作（Ｉ／Ｏサイク
ル）を一度に進めることができ、Ｉ／Ｏ動作の最初の明
証（ｅｖｉｄｅｎｃｅ）がプロセッサから現れる前に、
Ｉ／Ｏ命令を実行ユニットから引っ込め、完了させるこ
とも可能である。
【００６４】比較対象の同等の動作の判定を容易にする
ために、モニタは、以下の動作を行うように、コンフィ
ギュレーションを変更することができる：Ｉ／Ｏ動作に
おける最初の不変情報（例えば、Ｉ／Ｏ動作タイプおよ
び／または処理セット内のプロセッサ番号）に応じて、
各Ｉ／Ｏ動作毎にバッファを決定する；Ｉ／Ｏ動作にお
ける第２の不変情報（例えば、アドレス・フェーズの順
序付けまたは順序番号）に応じて、識別されたバッファ
内におけるＩ／Ｏ動作の順序を決定する；および処理セ
ットに対する、同等のバッファ内の同等の位置のＩ／Ｏ
動作における同等の第３の不変情報（例えば、ライト値
データ、Ｉ／Ｏコマンドおよびアドレス）に基づいて、
処理セットの同等の動作を判定する。
ために、モニタは、以下の動作を行うように、コンフィ
ギュレーションを変更することができる：Ｉ／Ｏ動作に
おける最初の不変情報（例えば、Ｉ／Ｏ動作タイプおよ
び／または処理セット内のプロセッサ番号）に応じて、
各Ｉ／Ｏ動作毎にバッファを決定する；Ｉ／Ｏ動作にお
ける第２の不変情報（例えば、アドレス・フェーズの順
序付けまたは順序番号）に応じて、識別されたバッファ
内におけるＩ／Ｏ動作の順序を決定する；および処理セ
ットに対する、同等のバッファ内の同等の位置のＩ／Ｏ
動作における同等の第３の不変情報（例えば、ライト値
データ、Ｉ／Ｏコマンドおよびアドレス）に基づいて、
処理セットの同等の動作を判定する。
【００６５】図１０に示す構成の拡張として、処理セッ
トを示すＩ／Ｏ動作における不変情報に応じた個々のＩ
／Ｏバッファに割り当てられた命令、Ｉ／Ｏ動作タイ
プ、および処理セットが多数のプロセッサを内蔵する場
合は、当該処理セット内におけるプロセッサ番号を、多
数のＩ／Ｏバッファに与えることも可能である。Ｉ／Ｏ
動作を格納するためのＩ／Ｏバッファ内の特定の位置
は、例えば、アドレス・フェーズの順序付けまたは順序
番号のような、Ｉ／Ｏの順序付けを表す不変情報に応じ
て決定することができる。したがって、Ｉ／Ｏバス・イ
ンターフェースは、前述の第１および第２の不変情報の
タイプに応じて、適切なバッファ内の適切な位置に、新
たに受け取ったＩ／Ｏ動作を格納するように動作可能と
することができる。したがって、Ｉ／Ｏモニタ１８内の
１つまたは複数のボータ（例えば、リードおよびライト
・ボータ１１８，１１６）は、処理セットに対する、同
等のバッファ内の同等の位置のＩ／Ｏ動作における同等
の第３の不変情報に基づいて、処理セットの同等の動作
を決定するように動作可能とすることができる。第３の
不変情報は、ライト値データ、Ｉ／Ｏコマンド、アドレ
ス、またはＩ／Ｏ動作の意味を表すその他の不変情報と
することができる。モニタは、サイクル到達の正確な時
刻のような、Ｉ／Ｏサイクル内の変動情報を無視する。
トを示すＩ／Ｏ動作における不変情報に応じた個々のＩ
／Ｏバッファに割り当てられた命令、Ｉ／Ｏ動作タイ
プ、および処理セットが多数のプロセッサを内蔵する場
合は、当該処理セット内におけるプロセッサ番号を、多
数のＩ／Ｏバッファに与えることも可能である。Ｉ／Ｏ
動作を格納するためのＩ／Ｏバッファ内の特定の位置
は、例えば、アドレス・フェーズの順序付けまたは順序
番号のような、Ｉ／Ｏの順序付けを表す不変情報に応じ
て決定することができる。したがって、Ｉ／Ｏバス・イ
ンターフェースは、前述の第１および第２の不変情報の
タイプに応じて、適切なバッファ内の適切な位置に、新
たに受け取ったＩ／Ｏ動作を格納するように動作可能と
することができる。したがって、Ｉ／Ｏモニタ１８内の
１つまたは複数のボータ（例えば、リードおよびライト
・ボータ１１８，１１６）は、処理セットに対する、同
等のバッファ内の同等の位置のＩ／Ｏ動作における同等
の第３の不変情報に基づいて、処理セットの同等の動作
を決定するように動作可能とすることができる。第３の
不変情報は、ライト値データ、Ｉ／Ｏコマンド、アドレ
ス、またはＩ／Ｏ動作の意味を表すその他の不変情報と
することができる。モニタは、サイクル到達の正確な時
刻のような、Ｉ／Ｏサイクル内の変動情報を無視する。
【００６６】尚、これは、処理セットの「実状態」にア
クセスする、プロセッサによる主メモリへのアクセスと
は異なることを注記しておく。このアーキテクチャは、
主メモリのアクセスには何ら制約を設けず、ロックステ
ップ動作を行うために、異なる処理セット上で同じ順序
とする必要はない。
クセスする、プロセッサによる主メモリへのアクセスと
は異なることを注記しておく。このアーキテクチャは、
主メモリのアクセスには何ら制約を設けず、ロックステ
ップ動作を行うために、異なる処理セット上で同じ順序
とする必要はない。
【００６７】Ｉ／Ｏサイクルがプロセッサにおいてデー
タ・アクセス例外をトリガしなければならないような状
況も、場合によってはあり得る。その場合を以下に記
す： １）存在しないデバイスへのソフトウエア・アクセス、
または不適切な方法による実際のデバイスへのアクセス
のような、プログラミング・エラー； ２）デバイス・データが明らかに破損している場合や、
デバイスが全く応答しない場合のような、デバイスの不
良；および ３）モニタ・ユニットが同期外れ状態を検出した場合、
比較対象の処理セットがロックステップで動作していな
い場合のような、同期外れイベント。処理セット内にお
いて診断ルーチンをトリガし、処理セット動作の仮想マ
シン・モデルを維持するためには、モニタ・ユニットが
実際にＩ／Ｏサイクルを行った場合、何らかの回復処置
の後にＩ／Ｏサイクルが再度実行されることを予期し
て、実データを返すことができるにも係らず、アクセス
例外を返すように構成することができる。
タ・アクセス例外をトリガしなければならないような状
況も、場合によってはあり得る。その場合を以下に記
す： １）存在しないデバイスへのソフトウエア・アクセス、
または不適切な方法による実際のデバイスへのアクセス
のような、プログラミング・エラー； ２）デバイス・データが明らかに破損している場合や、
デバイスが全く応答しない場合のような、デバイスの不
良；および ３）モニタ・ユニットが同期外れ状態を検出した場合、
比較対象の処理セットがロックステップで動作していな
い場合のような、同期外れイベント。処理セット内にお
いて診断ルーチンをトリガし、処理セット動作の仮想マ
シン・モデルを維持するためには、モニタ・ユニットが
実際にＩ／Ｏサイクルを行った場合、何らかの回復処置
の後にＩ／Ｏサイクルが再度実行されることを予期し
て、実データを返すことができるにも係らず、アクセス
例外を返すように構成することができる。
【００６８】ライト・サイクルでは、これらのイベント
はいずれもアクセス例外をトリガする必要がない： １）存在しないデバイスの場合、データを単に破棄する
ことができ、不適切な実デバイスへのアクセスの場合、
例外変換器（５８、図１１を参照しながら説明する）
は、不良デバイスによるのではなく、不良アクセスによ
るデバイス不良を示し、そのように印すように構成する
ことができる； ２）ライト・データの場合、デバイスは、通常何も応答
しない；および ３）ライト命令をモニタ１８内にバッファし、次いで、
モニタ１８がどれが正しいのかを決定した後に、送るこ
とができる。
はいずれもアクセス例外をトリガする必要がない： １）存在しないデバイスの場合、データを単に破棄する
ことができ、不適切な実デバイスへのアクセスの場合、
例外変換器（５８、図１１を参照しながら説明する）
は、不良デバイスによるのではなく、不良アクセスによ
るデバイス不良を示し、そのように印すように構成する
ことができる； ２）ライト・データの場合、デバイスは、通常何も応答
しない；および ３）ライト命令をモニタ１８内にバッファし、次いで、
モニタ１８がどれが正しいのかを決定した後に、送るこ
とができる。
【００６９】リード・サイクルについては、上述の場合
１および２では、適正に回復するためにアクセス例外を
返す必要はない。これらはＩ／Ｏサイクルであるので、
これらはデバイス・ドライバによって発生される。従来
のデバイス・ドライバ硬化（ｈａｒｄｅｎｉｎｇ）の使
用により、ドライバ・ソフトウエアは、デバイスから読
み取ったデータ内の誤りに対して、ドライバを硬化する
（ｈａｒｄｅｎ）。ドライバにおけるチェック・ルーテ
ィンは、破損データの存在以外に他の手がかりがなくと
も、通常誤りを検出することができる。
１および２では、適正に回復するためにアクセス例外を
返す必要はない。これらはＩ／Ｏサイクルであるので、
これらはデバイス・ドライバによって発生される。従来
のデバイス・ドライバ硬化（ｈａｒｄｅｎｉｎｇ）の使
用により、ドライバ・ソフトウエアは、デバイスから読
み取ったデータ内の誤りに対して、ドライバを硬化する
（ｈａｒｄｅｎ）。ドライバにおけるチェック・ルーテ
ィンは、破損データの存在以外に他の手がかりがなくと
も、通常誤りを検出することができる。
【００７０】図１１は、通常の報告を処理するため、お
よび／または不良Ｉ／Ｏデバイスから回復するための構
成の概略図である。図１１は、２つの処理セットを有す
るマルチプロセッサ・システムの例を対象とするが、こ
れは、２つよりも多くの処理セットを有する処理システ
ム（例えば、これまでの図に示したようなシステム）、
または単一の処理セットならびにＩ／Ｏ動作をプロセッ
サにおよびプロセッサから受け渡すモニタ・ユニットを
有するプロセッサ・システムにさえも、同等に適用可能
である。ここで、共通の構造は、図１１のＩ／Ｏバス・
インターフェース５８のようなＩ／Ｏバス・インターフ
ェースであり、外部（共通）バス２０へのＩ／Ｏ動作の
受け渡し、ならびにＩ／Ｏデバイス１３０，１３２のよ
うなＩ／ＯデバイスからのＩ／Ｏ動作およびバス例外の
受け取りを制御する。Ｉ／Ｏインターフェース５８は、
Ｉ／Ｏリード・サイクルの間、バスからのバス・エラー
信号（例えば、不良デバイスを示す）に応答し、このバ
ス・エラー信号をレジスタ１３６からの所定のデータ値
と交換し、所定のデータ値をプロセッサ１２またはプロ
セッサ１２，１４に渡すように構成されている。Ｉ／Ｏ
インターフェース５８は、Ｉ／Ｏライト・サイクルの
間、バス・エラー信号に応答して、ライトを放棄し、適
宜肯定応答をプロセッサ（または、複数のプロセッサ）
および／または処理セット（または、複数の処理セッ
ト）に返すことによって、Ｉ／Ｏサイクルを終了するよ
うに構成されている。更に、Ｉ／Ｏインターフェース５
８は、リード・サイクルまたはライト・サイクルの間、
バス・エラーの根源を判定し、ステータス・レジスタ１
３４内の不良フラグをセットすることによって、バス・
エラーの根源を形成するデバイスに不良と印を付けるよ
うに動作可能である。デバイス、即ち、資源、またはデ
バイス・バスが最初に不良として印を付けられた場合、
プロセッサ（または、複数のプロセッサ）または処理セ
ット（または、複数の処理セット）に適宜割り込みを返
すことができる。
よび／または不良Ｉ／Ｏデバイスから回復するための構
成の概略図である。図１１は、２つの処理セットを有す
るマルチプロセッサ・システムの例を対象とするが、こ
れは、２つよりも多くの処理セットを有する処理システ
ム（例えば、これまでの図に示したようなシステム）、
または単一の処理セットならびにＩ／Ｏ動作をプロセッ
サにおよびプロセッサから受け渡すモニタ・ユニットを
有するプロセッサ・システムにさえも、同等に適用可能
である。ここで、共通の構造は、図１１のＩ／Ｏバス・
インターフェース５８のようなＩ／Ｏバス・インターフ
ェースであり、外部（共通）バス２０へのＩ／Ｏ動作の
受け渡し、ならびにＩ／Ｏデバイス１３０，１３２のよ
うなＩ／ＯデバイスからのＩ／Ｏ動作およびバス例外の
受け取りを制御する。Ｉ／Ｏインターフェース５８は、
Ｉ／Ｏリード・サイクルの間、バスからのバス・エラー
信号（例えば、不良デバイスを示す）に応答し、このバ
ス・エラー信号をレジスタ１３６からの所定のデータ値
と交換し、所定のデータ値をプロセッサ１２またはプロ
セッサ１２，１４に渡すように構成されている。Ｉ／Ｏ
インターフェース５８は、Ｉ／Ｏライト・サイクルの
間、バス・エラー信号に応答して、ライトを放棄し、適
宜肯定応答をプロセッサ（または、複数のプロセッサ）
および／または処理セット（または、複数の処理セッ
ト）に返すことによって、Ｉ／Ｏサイクルを終了するよ
うに構成されている。更に、Ｉ／Ｏインターフェース５
８は、リード・サイクルまたはライト・サイクルの間、
バス・エラーの根源を判定し、ステータス・レジスタ１
３４内の不良フラグをセットすることによって、バス・
エラーの根源を形成するデバイスに不良と印を付けるよ
うに動作可能である。デバイス、即ち、資源、またはデ
バイス・バスが最初に不良として印を付けられた場合、
プロセッサ（または、複数のプロセッサ）または処理セ
ット（または、複数の処理セット）に適宜割り込みを返
すことができる。
【００７１】その後、Ｉ／Ｏインターフェース５８は、
ステータス・レジスタ１３４内のフラグによって、既に
欠陥と印を付けられた資源（デバイス）１３０または１
３２のために、処理セットの少なくとも１つからのＩ／
Ｏ動作に応答し、外部バス２０からＩ／Ｏ動作が渡され
るのを防止するように動作可能である。リードの場合、
更に、所定のデータ応答を、開始した処理セットに返す
ように動作可能である。ライトの場合、動作を放棄し、
開始した処理セットに肯定応答を返すことによって終了
するように動作可能である。図１１において気が付くで
あろうが、多数の処理セットからのＩ／Ｏ動作がボータ
／コントローラ５０を通過する構成では、バス・エラー
信号の修正を行うＩ／Ｏインターフェースは、ボータ５
０と外部共通バスまたは複数のバス２０との間に備えら
れる。
ステータス・レジスタ１３４内のフラグによって、既に
欠陥と印を付けられた資源（デバイス）１３０または１
３２のために、処理セットの少なくとも１つからのＩ／
Ｏ動作に応答し、外部バス２０からＩ／Ｏ動作が渡され
るのを防止するように動作可能である。リードの場合、
更に、所定のデータ応答を、開始した処理セットに返す
ように動作可能である。ライトの場合、動作を放棄し、
開始した処理セットに肯定応答を返すことによって終了
するように動作可能である。図１１において気が付くで
あろうが、多数の処理セットからのＩ／Ｏ動作がボータ
／コントローラ５０を通過する構成では、バス・エラー
信号の修正を行うＩ／Ｏインターフェースは、ボータ５
０と外部共通バスまたは複数のバス２０との間に備えら
れる。
【００７２】したがって、モニタ・ユニットは、一旦誤
りデータを返したデバイスへのアクセスを禁止し、ドラ
イバがすぐに問題に気付くようにすることができる。モ
ニタ・ユニットが、問題のあるＩ／Ｏサイクルに対し
て、指定しないデータを返し、アクセス例外を通知しな
い場合、Ｉ／Ｏサイクルおよび命令順序付けルールがい
かに複雑であっても、処理セットは同期状態を続ける。
モニタ・ユニットは、同じ誤りデータを２つの処理セッ
トに返さなければならない。モニタ・ユニットは、後に
割り込みによって不良を通知することを選択してもよ
い。
りデータを返したデバイスへのアクセスを禁止し、ドラ
イバがすぐに問題に気付くようにすることができる。モ
ニタ・ユニットが、問題のあるＩ／Ｏサイクルに対し
て、指定しないデータを返し、アクセス例外を通知しな
い場合、Ｉ／Ｏサイクルおよび命令順序付けルールがい
かに複雑であっても、処理セットは同期状態を続ける。
モニタ・ユニットは、同じ誤りデータを２つの処理セッ
トに返さなければならない。モニタ・ユニットは、後に
割り込みによって不良を通知することを選択してもよ
い。
【００７３】前述の場合３におけるリード・サイクルで
は、アクセス例外ルーチンが、プロセッサが誤りデータ
に作用するのを禁止することが重要である。例外から戻
ったときに、処理セットはＩ／Ｏリード・サイクルを再
度実行し、同期外れ状態によってトリガされた診断イベ
ントについて、基礎をなすデバイス・ドライバが全く知
ることなく進めることができる。アクセス例外ルーチン
が進行中の場合、比較対象の処理セットの「実状態」が
同一であるか否かについては問題にしない。処理セット
は既に同期外れとなっている。一層の発散（ｄｉｖｅｒ
ｇｅｎｃｅ）は大したことではない。コンフィギュレー
ションをし直して不良から回復するとき、処理セットの
内１つのみが正しいと見なされることになる。したがっ
て、アクセス例外が発生した場合、正確にどの命令が完
了しているかは問題ではない。プロセッサにおける何ら
かのトレースによって、プロセッサが放棄したＩ／Ｏ動
作を回復し再度実行することが可能となるのであれば、
例外は正確である必要はない。
は、アクセス例外ルーチンが、プロセッサが誤りデータ
に作用するのを禁止することが重要である。例外から戻
ったときに、処理セットはＩ／Ｏリード・サイクルを再
度実行し、同期外れ状態によってトリガされた診断イベ
ントについて、基礎をなすデバイス・ドライバが全く知
ることなく進めることができる。アクセス例外ルーチン
が進行中の場合、比較対象の処理セットの「実状態」が
同一であるか否かについては問題にしない。処理セット
は既に同期外れとなっている。一層の発散（ｄｉｖｅｒ
ｇｅｎｃｅ）は大したことではない。コンフィギュレー
ションをし直して不良から回復するとき、処理セットの
内１つのみが正しいと見なされることになる。したがっ
て、アクセス例外が発生した場合、正確にどの命令が完
了しているかは問題ではない。プロセッサにおける何ら
かのトレースによって、プロセッサが放棄したＩ／Ｏ動
作を回復し再度実行することが可能となるのであれば、
例外は正確である必要はない。
【００７４】三重モジュラー冗長（ＴＭＲ：ｔｒｉｐｌ
ｅ−ｍｏｄｕｌａｒ−ｒｅｄｕｎｄａｎｔ）フォールト
・トレラント・システムでは、同期外れ（ＯＯＳ：ｏｕ
ｔ−ｏｆ−ｓｙｎｃ）イベントの後、１つのみではな
く、２つの処理セットが同期して実行することができる
のであれば有利である。これが行われるためには、同期
外れのＩ／Ｏリード・サイクル上でのデータ・アクセス
例外は、正確でなければならない。制約を緩めた手法と
して、モニタ・ユニットに、ＴＭＲシステムの２対１の
選出の容易な診断シグネチャを認識させ、同期外れイベ
ント時に自動的にシステムのコンフィギュレーションを
し直させることがあげられる。モニタ・ユニットは、Ｏ
ＯＳイベント時に、比較の結果ミスとなった処理セット
の出力を直ちに無視し始め、残りの２つの処理セットに
よる二重モジュラー冗長（ＤＭＲ）コンフィギュレーシ
ョンで続行する。進行中のＩ／Ｏサイクルは、何の例外
もなく完了することができ、しかもデータ・アクセス例
外は完全に正確である必要はない。
ｅ−ｍｏｄｕｌａｒ−ｒｅｄｕｎｄａｎｔ）フォールト
・トレラント・システムでは、同期外れ（ＯＯＳ：ｏｕ
ｔ−ｏｆ−ｓｙｎｃ）イベントの後、１つのみではな
く、２つの処理セットが同期して実行することができる
のであれば有利である。これが行われるためには、同期
外れのＩ／Ｏリード・サイクル上でのデータ・アクセス
例外は、正確でなければならない。制約を緩めた手法と
して、モニタ・ユニットに、ＴＭＲシステムの２対１の
選出の容易な診断シグネチャを認識させ、同期外れイベ
ント時に自動的にシステムのコンフィギュレーションを
し直させることがあげられる。モニタ・ユニットは、Ｏ
ＯＳイベント時に、比較の結果ミスとなった処理セット
の出力を直ちに無視し始め、残りの２つの処理セットに
よる二重モジュラー冗長（ＤＭＲ）コンフィギュレーシ
ョンで続行する。進行中のＩ／Ｏサイクルは、何の例外
もなく完了することができ、しかもデータ・アクセス例
外は完全に正確である必要はない。
【００７５】Ｉ／Ｏサイクルを別個のアドレス・フェー
ズおよびデータ・フェーズに分割し、アドレス・フェー
ズによってサイクルの順序を定義する場合、データ・フ
ェーズは、比較対象の処理セット上で同じ順序である必
要はない。モニタ・ユニットにとっては、こうすること
が都合良い場合もあるが、詳細なバス・タイミングの変
更は、非同期ロックステップ動作の不可欠な部分であ
り、データ・フェーズの順序替えは単にバス・タイミン
グの些細なことに過ぎない。モニタ・ユニットおよびプ
ロセッサが進行するためには、常にデッドロックのない
機構が存在しさえすればよい。資源およびプロトコル
は、十分な保留中のＩ／Ｏサイクルがモニタ１８におい
て見ることができ、一致した動作を認められるように存
在しなければならない。ある処理セット内の１つのプロ
セッサからのＩ／Ｏサイクルは、他からのＩ／Ｏサイク
ルを妨げてはならない。
ズおよびデータ・フェーズに分割し、アドレス・フェー
ズによってサイクルの順序を定義する場合、データ・フ
ェーズは、比較対象の処理セット上で同じ順序である必
要はない。モニタ・ユニットにとっては、こうすること
が都合良い場合もあるが、詳細なバス・タイミングの変
更は、非同期ロックステップ動作の不可欠な部分であ
り、データ・フェーズの順序替えは単にバス・タイミン
グの些細なことに過ぎない。モニタ・ユニットおよびプ
ロセッサが進行するためには、常にデッドロックのない
機構が存在しさえすればよい。資源およびプロトコル
は、十分な保留中のＩ／Ｏサイクルがモニタ１８におい
て見ることができ、一致した動作を認められるように存
在しなければならない。ある処理セット内の１つのプロ
セッサからのＩ／Ｏサイクルは、他からのＩ／Ｏサイク
ルを妨げてはならない。
【００７６】プロセッサが採用し得る最適化の１つは、
都合がよければ、多数のＩ／Ｏアクセスを単一のバス・
サイクルに併合することである。例えば、２つの１バイ
ト・リードが隣接するＩ／Ｏアドレスに関係する場合、
プロセッサはこれらを単一の２バイト・リードとして発
行してもよい。これは、Ｉ／Ｏドライバにとっては一般
的な問題である。１つの処理セットが２つの単一バイト
・サイクルを発行し、別の処理セットが１つの２バイト
・サイクルを発行した場合、モニタ・ユニットのジョブ
は難しくなる。この種の再構成は、通常の処理セットに
おいてさえも、Ｉ／Ｏデバイスの誤動作（ｍｉｓ−ｏｐ
ｅｒａｔｉｏｎ）の原因となり得る。したがって、処理
セットは、この併合がＩ／Ｏサイクル上で発生する必要
がないことを保証する機構を有する。非同期ロックステ
ップ動作では、これらの最適化が全てのＩ／Ｏサイクル
のために抑制されることを保証しさえすればよい。
都合がよければ、多数のＩ／Ｏアクセスを単一のバス・
サイクルに併合することである。例えば、２つの１バイ
ト・リードが隣接するＩ／Ｏアドレスに関係する場合、
プロセッサはこれらを単一の２バイト・リードとして発
行してもよい。これは、Ｉ／Ｏドライバにとっては一般
的な問題である。１つの処理セットが２つの単一バイト
・サイクルを発行し、別の処理セットが１つの２バイト
・サイクルを発行した場合、モニタ・ユニットのジョブ
は難しくなる。この種の再構成は、通常の処理セットに
おいてさえも、Ｉ／Ｏデバイスの誤動作（ｍｉｓ−ｏｐ
ｅｒａｔｉｏｎ）の原因となり得る。したがって、処理
セットは、この併合がＩ／Ｏサイクル上で発生する必要
がないことを保証する機構を有する。非同期ロックステ
ップ動作では、これらの最適化が全てのＩ／Ｏサイクル
のために抑制されることを保証しさえすればよい。
【００７７】このように、非同期ロックステップ動作が
実際にＩ／Ｏ実施に賦課する制約は、非常に少ないこと
がわかる。本発明の好適な実施形態では、モニタ・ユニ
ット１８は、不良Ｉ／Ｏサイクルのためのアクセス例外
の代わりに、データのリターンによってＩ／Ｏサイクル
周囲に精巧なプロセッサ動作を可能にする。
実際にＩ／Ｏ実施に賦課する制約は、非常に少ないこと
がわかる。本発明の好適な実施形態では、モニタ・ユニ
ット１８は、不良Ｉ／Ｏサイクルのためのアクセス例外
の代わりに、データのリターンによってＩ／Ｏサイクル
周囲に精巧なプロセッサ動作を可能にする。
【００７８】プロセッサは、メモリ管理ユニット（ＭＭ
Ｕ：ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔ）
全体を通じて、命令のフェッチならびにデータのリード
およびライトを実行することができる。ＭＭＵの目的
は、実アドレス空間に変換可能な仮想アドレス空間を与
えることである。これが意味するのは、変換が成功せ
ず、仮想データを物理空間上にマップできない場合、プ
ロセッサにおいて例外を発生し、基礎的な動作を乱すこ
となく、システムのコンフィギュレーションをやり直す
ことができるようにすることである。
Ｕ：ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔ）
全体を通じて、命令のフェッチならびにデータのリード
およびライトを実行することができる。ＭＭＵの目的
は、実アドレス空間に変換可能な仮想アドレス空間を与
えることである。これが意味するのは、変換が成功せ
ず、仮想データを物理空間上にマップできない場合、プ
ロセッサにおいて例外を発生し、基礎的な動作を乱すこ
となく、システムのコンフィギュレーションをやり直す
ことができるようにすることである。
【００７９】ページ・ミス例外（ｐａｇｅ ｍｉｓｓ
ｅｘｃｅｐｔｉｏｎ）は、ページ・ミスを生じたイベン
トから多少分断されることが多い。例えば、命令のプリ
フェッチによって、命令実行ではなく、ページ・ミス・
ハンドラをトリガする場合がある。ライト・データ・ペ
ージ・ミスは、格納命令が実行ユニットから引っ込めら
れてかなり後に発見される場合がある。非同期システム
では、この精度欠如は、比較対象の処理セットの発散を
招く可能性がある。これに対するソリューションは、デ
ータおよび命令双方に正確なページ・ミス例外を有する
ことである。ページ・ミス例外ハンドラは、失われた命
令を必要とする場合、または失われたデータを読み取る
または書き込む場合、正確に入力しなければならない。
このイベント以前の命令は完了していなければならず、
このイベントの後の命令は開始していてはならない。
ｅｘｃｅｐｔｉｏｎ）は、ページ・ミスを生じたイベン
トから多少分断されることが多い。例えば、命令のプリ
フェッチによって、命令実行ではなく、ページ・ミス・
ハンドラをトリガする場合がある。ライト・データ・ペ
ージ・ミスは、格納命令が実行ユニットから引っ込めら
れてかなり後に発見される場合がある。非同期システム
では、この精度欠如は、比較対象の処理セットの発散を
招く可能性がある。これに対するソリューションは、デ
ータおよび命令双方に正確なページ・ミス例外を有する
ことである。ページ・ミス例外ハンドラは、失われた命
令を必要とする場合、または失われたデータを読み取る
または書き込む場合、正確に入力しなければならない。
このイベント以前の命令は完了していなければならず、
このイベントの後の命令は開始していてはならない。
【００８０】これまでの非同期ロックステップ動作の説
明は、処理セットをプロセッサを有するコアと主メモリ
の「実状態」とに分割し、モニタ・ユニットをＩ／Ｏデ
バイスから分離した。以下では、多数のプロセッサを有
する処理セットに拡大して説明を行う。
明は、処理セットをプロセッサを有するコアと主メモリ
の「実状態」とに分割し、モニタ・ユニットをＩ／Ｏデ
バイスから分離した。以下では、多数のプロセッサを有
する処理セットに拡大して説明を行う。
【００８１】マルチプロセッサ（ＭＰ）動作では、Ｉ／
Ｏ動作にはそれらのプロセッサ番号を付けることが好ま
しい。モニタ・ユニット１８は、比較対象の処理セット
全てについて、プロセッサ毎にＩ／Ｏ動作を比較するよ
うに構成されている。これは、前述のように、処理セッ
トから受け取るＩ／Ｏ動作のために、モニタ・ユニット
において多数のバッファを用いることによって行うこと
ができる。処理セット１２の１つのプロセッサＰ０が最
初に次のＩ／Ｏサイクルを生成する場合がある。処理セ
ット１４の別のプロセッサＰ１が最初に異なるＩ／Ｏサ
イクルを生成する場合がある。これは故障ではない。モ
ニタ・ユニットは、これを分類し、他のプロセッサが、
一致するＩ／Ｏサイクルを行うのを待つハードウエアを
有する。システムが正しく動作している場合、最終的に
はこのようになる。システムが正しく動作していない場
合、モニタ・ユニットは何らかの方法で再コンフィギュ
レーションをトリガしなければならない。しかしなが
ら、このルーチン例外は、ＭＰ非同期ロックステップ動
作では、現実の問題とはならない。
Ｏ動作にはそれらのプロセッサ番号を付けることが好ま
しい。モニタ・ユニット１８は、比較対象の処理セット
全てについて、プロセッサ毎にＩ／Ｏ動作を比較するよ
うに構成されている。これは、前述のように、処理セッ
トから受け取るＩ／Ｏ動作のために、モニタ・ユニット
において多数のバッファを用いることによって行うこと
ができる。処理セット１２の１つのプロセッサＰ０が最
初に次のＩ／Ｏサイクルを生成する場合がある。処理セ
ット１４の別のプロセッサＰ１が最初に異なるＩ／Ｏサ
イクルを生成する場合がある。これは故障ではない。モ
ニタ・ユニットは、これを分類し、他のプロセッサが、
一致するＩ／Ｏサイクルを行うのを待つハードウエアを
有する。システムが正しく動作している場合、最終的に
はこのようになる。システムが正しく動作していない場
合、モニタ・ユニットは何らかの方法で再コンフィギュ
レーションをトリガしなければならない。しかしなが
ら、このルーチン例外は、ＭＰ非同期ロックステップ動
作では、現実の問題とはならない。
【００８２】ＭＰマシンでは、プロセッサは、「実状
態」には独立して機能する。比較対象の各処理セット内
におけるプロセッサは、同じペースで進むのではなく、
各独立した処理セット内における多数のプロセッサの相
対的な進行は関係付けられない。２つの比較対象の処理
セットａ，ｂを想定する。各処理セットは、同じ実状態
および２つのプロセッサＰ０，Ｐ１を有する。Ｐ０およ
びＰ１は双方ともコア内に位置し、モニタ・ユニットの
干渉なく実状態にアクセスする。これは、速度に対して
は非常に望ましい。各処理セット内のＰ０，Ｐ１双方が
新たな資源、例えば、メモリのページを必要とする場
合、これらは実状態内に保持されている予備ページのプ
ールから、そのページを獲得するように動作する。第１
の処理セットＰＵＡでは、Ｐ０が多少速く、次のページ
を獲得する。第２の処理セットＰＵＢでは、Ｐ１が多少
速く、次のページを獲得する。処理セットの実状態は、
発散し、再度収束（ｒｅ−ｃｏｎｖｅｒｇｅ）すること
は決してない。単一プロセッサ・システムでは、ロック
ステップ動作は、割り込みの決定性送出（ｄｅｔｅｒｍ
ｉｎｉｓｔｉｃ ｄｅｌｉｖｅｒｙ）に依存し、これは
モニタ・ユニットが調整することができる。ＭＰシステ
ムでは、ロックステップ動作は、モニタ・ユニットには
見えない、コア動作の内部詳細にも依存する。
態」には独立して機能する。比較対象の各処理セット内
におけるプロセッサは、同じペースで進むのではなく、
各独立した処理セット内における多数のプロセッサの相
対的な進行は関係付けられない。２つの比較対象の処理
セットａ，ｂを想定する。各処理セットは、同じ実状態
および２つのプロセッサＰ０，Ｐ１を有する。Ｐ０およ
びＰ１は双方ともコア内に位置し、モニタ・ユニットの
干渉なく実状態にアクセスする。これは、速度に対して
は非常に望ましい。各処理セット内のＰ０，Ｐ１双方が
新たな資源、例えば、メモリのページを必要とする場
合、これらは実状態内に保持されている予備ページのプ
ールから、そのページを獲得するように動作する。第１
の処理セットＰＵＡでは、Ｐ０が多少速く、次のページ
を獲得する。第２の処理セットＰＵＢでは、Ｐ１が多少
速く、次のページを獲得する。処理セットの実状態は、
発散し、再度収束（ｒｅ−ｃｏｎｖｅｒｇｅ）すること
は決してない。単一プロセッサ・システムでは、ロック
ステップ動作は、割り込みの決定性送出（ｄｅｔｅｒｍ
ｉｎｉｓｔｉｃ ｄｅｌｉｖｅｒｙ）に依存し、これは
モニタ・ユニットが調整することができる。ＭＰシステ
ムでは、ロックステップ動作は、モニタ・ユニットには
見えない、コア動作の内部詳細にも依存する。
【００８３】これを克服するために、本発明の一実施形
態では、単一の処理セットにおける多数のプロセッサが
相互排除プリミティブ（ｍｕｔｕａｌ ｅｘｃｌｕｓｉ
ｏｎｐｒｉｍｉｔｉｖｅ）（ｍｕｔｅｘ）を用いる方法
に対して、制御を実施する。実際には、これは、ｍｕｔ
ｅｘを用いるプロセッサ内の種々の処理スレッドであ
る。ＭＰマシンでは、適当に単純なプログラミング環境
を提供するために、複数のプロセッサ（むしろ、その中
で実行するスレッド）がｍｕｔｅｘを用いて主メモリの
エリアへのアクセスを管理する。実際には、通常、複数
のプロセッサが実状態の同じ部分で動作していることは
全くなく、直交領域で動作している。これらの領域は任
意に複雑な形状を有することができ、ある領域に属する
アドレスはどこにでも分散することができるが、領域は
重複しない。１つのプロセッサ（プロセッサ・スレッ
ド）が、他のプロセッサも同時に使用している可能性が
ある領域内のアドレスへのアクセスを必要とする場合、
最初にｍｕｔｅｘの所有権を獲得する。そのｍｕｔｅｘ
は、誤解を防止するためにソフトウエアが特定して与え
るものである。一度に１つのプロセッサ（プロセッサ・
スレッド）のみが、１つの領域へのライト・アクセスを
獲得する。これがライト・アクセスを有する間、他のプ
ロセッサ（プロセッサ・スレッド）はリード・アクセス
を有さない。
態では、単一の処理セットにおける多数のプロセッサが
相互排除プリミティブ（ｍｕｔｕａｌ ｅｘｃｌｕｓｉ
ｏｎｐｒｉｍｉｔｉｖｅ）（ｍｕｔｅｘ）を用いる方法
に対して、制御を実施する。実際には、これは、ｍｕｔ
ｅｘを用いるプロセッサ内の種々の処理スレッドであ
る。ＭＰマシンでは、適当に単純なプログラミング環境
を提供するために、複数のプロセッサ（むしろ、その中
で実行するスレッド）がｍｕｔｅｘを用いて主メモリの
エリアへのアクセスを管理する。実際には、通常、複数
のプロセッサが実状態の同じ部分で動作していることは
全くなく、直交領域で動作している。これらの領域は任
意に複雑な形状を有することができ、ある領域に属する
アドレスはどこにでも分散することができるが、領域は
重複しない。１つのプロセッサ（プロセッサ・スレッ
ド）が、他のプロセッサも同時に使用している可能性が
ある領域内のアドレスへのアクセスを必要とする場合、
最初にｍｕｔｅｘの所有権を獲得する。そのｍｕｔｅｘ
は、誤解を防止するためにソフトウエアが特定して与え
るものである。一度に１つのプロセッサ（プロセッサ・
スレッド）のみが、１つの領域へのライト・アクセスを
獲得する。これがライト・アクセスを有する間、他のプ
ロセッサ（プロセッサ・スレッド）はリード・アクセス
を有さない。
【００８４】現在のプログラミングでは、全てのプロセ
ッサ間の相互作用が厳格にｍｕｔｅｘによって統制され
ている訳ではないことを注記するのは重要である。他の
独断性の少ない機構や、アド・ホック（ａｄ ｈｏｃ）
機構も用いることができる。例えば、１つのプロセッサ
には、ある位置に書き込む暗示的な許可を与え、他のプ
ロセッサにはその位置を読み取ることを許可することが
できる。ユーザ・プログラムには共有メモリが使用可能
であり、システムには未知のアプリケーションに、遠回
りした方式（ｄｅｖｉｏｕｓ ｓｃｈｅｍｅ）を置くこ
とができる。しかしながら、これらのプログラム全て
を、ｍｕｔｅｘを用いるプログラムに変換することがで
きる。
ッサ間の相互作用が厳格にｍｕｔｅｘによって統制され
ている訳ではないことを注記するのは重要である。他の
独断性の少ない機構や、アド・ホック（ａｄ ｈｏｃ）
機構も用いることができる。例えば、１つのプロセッサ
には、ある位置に書き込む暗示的な許可を与え、他のプ
ロセッサにはその位置を読み取ることを許可することが
できる。ユーザ・プログラムには共有メモリが使用可能
であり、システムには未知のアプリケーションに、遠回
りした方式（ｄｅｖｉｏｕｓ ｓｃｈｅｍｅ）を置くこ
とができる。しかしながら、これらのプログラム全て
を、ｍｕｔｅｘを用いるプログラムに変換することがで
きる。
【００８５】ｍｕｔｅｘを適正に使用することにより、
当該プロセッサがその部分に対するアクセスを有する
間、他のプロセッサはそれを変更しないという重要な制
約を設け、ＭＰシステムの複数のプロセッサ各々に、全
体的実状態（ｒｅａｌ ｓｔａｔｅ）の内それ自体の部
分に作用させる。したがって、あるプロセッサに見るこ
とができる部分的な実状態が、この１つのプロセッサの
動作のみに依存する場合、このプロセッサの動作は、実
状態の見える部分にのみ依存し、当該プロセッサに対す
る見える実状態の初期値によって決定される。ここで、
プログラミングが、実状態に対する変化が実状態の初期
値によって決定されることを保証するとすれば、未確定
のまま残されている唯一の変数は、種々のプロセッサに
よるｍｕｔｅｘの獲得順序である。種々の処理セット内
のプロセッサ（プロセッサ・スレッド）が同じ順序でｍ
ｕｔｅｘを獲得し解放する場合、実状態に対する変更は
全て完全に決定される。したがって、ＭＰ非同期ロック
ステップ動作に対する２つの制約は、プログラムがｍｕ
ｔｅｘを適正に使用して、変更可能な実状態の部分に個
々のプロセッサのアクセスを強制（ｅｎｆｏｒｃｅ）す
ること、およびハードウエアが、比較対象の処理セット
上においてｍｕｔｅｘを同期させるように調整すること
である。
当該プロセッサがその部分に対するアクセスを有する
間、他のプロセッサはそれを変更しないという重要な制
約を設け、ＭＰシステムの複数のプロセッサ各々に、全
体的実状態（ｒｅａｌ ｓｔａｔｅ）の内それ自体の部
分に作用させる。したがって、あるプロセッサに見るこ
とができる部分的な実状態が、この１つのプロセッサの
動作のみに依存する場合、このプロセッサの動作は、実
状態の見える部分にのみ依存し、当該プロセッサに対す
る見える実状態の初期値によって決定される。ここで、
プログラミングが、実状態に対する変化が実状態の初期
値によって決定されることを保証するとすれば、未確定
のまま残されている唯一の変数は、種々のプロセッサに
よるｍｕｔｅｘの獲得順序である。種々の処理セット内
のプロセッサ（プロセッサ・スレッド）が同じ順序でｍ
ｕｔｅｘを獲得し解放する場合、実状態に対する変更は
全て完全に決定される。したがって、ＭＰ非同期ロック
ステップ動作に対する２つの制約は、プログラムがｍｕ
ｔｅｘを適正に使用して、変更可能な実状態の部分に個
々のプロセッサのアクセスを強制（ｅｎｆｏｒｃｅ）す
ること、およびハードウエアが、比較対象の処理セット
上においてｍｕｔｅｘを同期させるように調整すること
である。
【００８６】モニタ・ユニット１８は、ハードウエア仲
入を行い、ｍｕｔｅｘの順序付けを実施する。ｍｕｔｅ
ｘ獲得および解放のためのコードを変更して、モニタ・
ユニットにアクセスすることができる。したがって、モ
ニタ・ユニットには順序付けを制御するための多種多様
な方法がある。
入を行い、ｍｕｔｅｘの順序付けを実施する。ｍｕｔｅ
ｘ獲得および解放のためのコードを変更して、モニタ・
ユニットにアクセスすることができる。したがって、モ
ニタ・ユニットには順序付けを制御するための多種多様
な方法がある。
【００８７】モニタ・ユニットがｍｕｔｅｘの順序付け
を制御するための１つの手法は、図１２に示すように、
各処理セット毎に、モニタ・ユニット内にプロセッサ毎
のｍｕｔｅｘ開始および終了レジスタを有することであ
る。したがって、先の例では、処理セットＡ内におい
て、プロセッサＰ０が空きページ・リストへのアクセス
を制御するｍｕｔｅｘを獲得しようとする。これは、ま
ずＰ０−ＰＵＡ開始モニタ・ユニット・レジスタ（Ｐ０
−ＰＵＡ−ＳＴＡＲＴ）を読み出す。モニタ・ユニット
１８は、直ちにリード結果を送り出すのを控え、プロセ
ッサＰ０内のコードは、リード結果が返されるまで、ｍ
ｕｔｅｘ獲得が進められないことを確実とする。その
後、処理セットＰＵＢ内のプロセッサＰ１が、同じｍｕ
ｔｅｘを獲得しようとして、Ｐ１−ＰＵＢ開始モニタ・
ユニット・レジスタ（Ｐ１−ＰＵＢ−ＳＴＡＲＴ）を読
み出す。モニタ・ユニット１８は未だ結果を送り出すの
を控えている。ここで、作成しようとしている非同期決
定論（ａｓｙｎｃｈｒｏｎｏｕｓ ｄｅｔｅｒｍｉｎｉ
ｓｍ）のために、Ｐ０−ＰＵＢおよびＰ１−ＰＵＡは間
もなく同じｍｕｔｅｘを獲得しようとすることが保証さ
れる。例えば、処理セットＰＵＢ内のプロセッサＰ０が
次にこの点に到達するとする。これはＰ０−ＰＵＢ−開
始レジスタを読み取る。今やモニタ・ユニット１８は一
致するｍｕｔｅｘ、即ち、Ｐ０−ＰＵＡ，Ｐ０−ＰＵＢ
を有するので、進行を許可することができる。モニタ・
ユニット１８は、Ｐ０−ＰＵＡ−開始レジスタおよびＰ
０−ＰＵＢ−開始レジスタ上のＩ／Ｏリードに対するリ
ード結果を返すが、Ｐ１−ＰＵＢ−開始レジスタを未だ
手放さないでいる。双方の処理セット上のプロセッサＰ
０は、実状態上の従来の動作を用いて、引き続きｍｕｔ
ｅｘを争う。いずれかのＰ０がｍｕｔｅｘを獲得する
か、あるいはｍｕｔｅｘを獲得しない。他には進行中の
ｍｕｔｅｘ動作はないので、その結果は処理セットＰＵ
Ａ，ＰＵＢ上で同じことが保証される。この後、ｍｕｔ
ｅｘの獲得が成功してもしなくても、双方の処理セット
ＰＵＡ，ＰＵＢ上のプロセッサＰ０は、Ｐ０−ＰＵＡ停
止モニタ・ユニット・レジスタ（Ｐ０−ＰＵＡ−ＳＴＯ
Ｐ）およびＰ０−ＰＵＢ停止モニタ・ユニット・レジス
タ（Ｐ０−ＰＵＢ−ＳＴＯＰ）をそれぞれ読み出す。こ
の動作は、どのような順序付けが行われても、モニタ・
ユニット１８によって妨げられる必要はなく、モニタ・
ユニットに、ｍｕｔｅｘのコンテンションが終了したこ
とを通知する。この時点で、モニタ・ユニット１８は、
プロセッサＰ１に自由にｍｕｔｅｘコンテンションを開
始させる。実際、モニタ・ユニット１８がプロセッサを
ストールせずに進めさせるために行うことができる多く
の最適化がある。しかしながら、結局、動作の速度は、
最も遅いプロセッサによって決定される。
を制御するための１つの手法は、図１２に示すように、
各処理セット毎に、モニタ・ユニット内にプロセッサ毎
のｍｕｔｅｘ開始および終了レジスタを有することであ
る。したがって、先の例では、処理セットＡ内におい
て、プロセッサＰ０が空きページ・リストへのアクセス
を制御するｍｕｔｅｘを獲得しようとする。これは、ま
ずＰ０−ＰＵＡ開始モニタ・ユニット・レジスタ（Ｐ０
−ＰＵＡ−ＳＴＡＲＴ）を読み出す。モニタ・ユニット
１８は、直ちにリード結果を送り出すのを控え、プロセ
ッサＰ０内のコードは、リード結果が返されるまで、ｍ
ｕｔｅｘ獲得が進められないことを確実とする。その
後、処理セットＰＵＢ内のプロセッサＰ１が、同じｍｕ
ｔｅｘを獲得しようとして、Ｐ１−ＰＵＢ開始モニタ・
ユニット・レジスタ（Ｐ１−ＰＵＢ−ＳＴＡＲＴ）を読
み出す。モニタ・ユニット１８は未だ結果を送り出すの
を控えている。ここで、作成しようとしている非同期決
定論（ａｓｙｎｃｈｒｏｎｏｕｓ ｄｅｔｅｒｍｉｎｉ
ｓｍ）のために、Ｐ０−ＰＵＢおよびＰ１−ＰＵＡは間
もなく同じｍｕｔｅｘを獲得しようとすることが保証さ
れる。例えば、処理セットＰＵＢ内のプロセッサＰ０が
次にこの点に到達するとする。これはＰ０−ＰＵＢ−開
始レジスタを読み取る。今やモニタ・ユニット１８は一
致するｍｕｔｅｘ、即ち、Ｐ０−ＰＵＡ，Ｐ０−ＰＵＢ
を有するので、進行を許可することができる。モニタ・
ユニット１８は、Ｐ０−ＰＵＡ−開始レジスタおよびＰ
０−ＰＵＢ−開始レジスタ上のＩ／Ｏリードに対するリ
ード結果を返すが、Ｐ１−ＰＵＢ−開始レジスタを未だ
手放さないでいる。双方の処理セット上のプロセッサＰ
０は、実状態上の従来の動作を用いて、引き続きｍｕｔ
ｅｘを争う。いずれかのＰ０がｍｕｔｅｘを獲得する
か、あるいはｍｕｔｅｘを獲得しない。他には進行中の
ｍｕｔｅｘ動作はないので、その結果は処理セットＰＵ
Ａ，ＰＵＢ上で同じことが保証される。この後、ｍｕｔ
ｅｘの獲得が成功してもしなくても、双方の処理セット
ＰＵＡ，ＰＵＢ上のプロセッサＰ０は、Ｐ０−ＰＵＡ停
止モニタ・ユニット・レジスタ（Ｐ０−ＰＵＡ−ＳＴＯ
Ｐ）およびＰ０−ＰＵＢ停止モニタ・ユニット・レジス
タ（Ｐ０−ＰＵＢ−ＳＴＯＰ）をそれぞれ読み出す。こ
の動作は、どのような順序付けが行われても、モニタ・
ユニット１８によって妨げられる必要はなく、モニタ・
ユニットに、ｍｕｔｅｘのコンテンションが終了したこ
とを通知する。この時点で、モニタ・ユニット１８は、
プロセッサＰ１に自由にｍｕｔｅｘコンテンションを開
始させる。実際、モニタ・ユニット１８がプロセッサを
ストールせずに進めさせるために行うことができる多く
の最適化がある。しかしながら、結局、動作の速度は、
最も遅いプロセッサによって決定される。
【００８８】モニタ・ユニットがｍｕｔｅｘの順序付け
を制御する他の手法は、プロセッサ毎に多数のｍｕｔｅ
ｘ開始レジスタを備えることである。この少数の開始レ
ジスタは、プロセッサが実行するｍｕｔｅｘソフトウエ
ア内のハッシュ変換機構によって、大きな総数のｍｕｔ
ｅｘ上にマップすることができる。どのｍｕｔｅｘを求
めてプロセッサが争っていたかが、どの開始レジスタが
アクセスされたかを決定するが、１対１の関係である必
要はない。モニタ・ユニットは、プロセッサが同じ開始
レジスタ上でｍｕｔｅｘを争うことを妨げるだけであ
る。これによって、プロセッサがｍｕｔｅｘを争って多
くの時間を費やす場合に、遅延を短縮する。尚、プロセ
ッサ毎に必要な停止レジスタは１つだけでよいことを注
記しておく。各プロセッサは、一度に１つのｍｕｔｅｘ
のみを争う。ハッシュ・テーブル（ｈａｓｈ ｔａｂｌ
ｅ）を用いる場合、ハッシュ・テーブル内の独立したエ
ントリによって管理されるｍｕｔｅｘは、プロセッサ・
セットの独立した実状態を管理する。
を制御する他の手法は、プロセッサ毎に多数のｍｕｔｅ
ｘ開始レジスタを備えることである。この少数の開始レ
ジスタは、プロセッサが実行するｍｕｔｅｘソフトウエ
ア内のハッシュ変換機構によって、大きな総数のｍｕｔ
ｅｘ上にマップすることができる。どのｍｕｔｅｘを求
めてプロセッサが争っていたかが、どの開始レジスタが
アクセスされたかを決定するが、１対１の関係である必
要はない。モニタ・ユニットは、プロセッサが同じ開始
レジスタ上でｍｕｔｅｘを争うことを妨げるだけであ
る。これによって、プロセッサがｍｕｔｅｘを争って多
くの時間を費やす場合に、遅延を短縮する。尚、プロセ
ッサ毎に必要な停止レジスタは１つだけでよいことを注
記しておく。各プロセッサは、一度に１つのｍｕｔｅｘ
のみを争う。ハッシュ・テーブル（ｈａｓｈ ｔａｂｌ
ｅ）を用いる場合、ハッシュ・テーブル内の独立したエ
ントリによって管理されるｍｕｔｅｘは、プロセッサ・
セットの独立した実状態を管理する。
【００８９】モニタ・ユニットがｍｕｔｅｘの順序付け
を制御する他の手法は、モニタ・ユニットにハードウエ
アｍｕｔｅｘを実施させることである。モニタ・ユニッ
ト内のｍｕｔｅｘレジスタを読み取り、獲得が成功であ
ったか否かに応じて、０または１の値をプロセッサに返
すことができる。プロセッサによる同じレジスタへの書
き込みによって、モニタ・ユニットに、ｍｕｔｅｘが解
放されたことを通知することもできる。しかしながら、
この場合、制約のために、これはＩ／Ｏリードとライト
との間の決定論的（決定性の）関係の上に位置すること
に注意を払う必要がある。あるいは、異なるアドレスの
リードによっても、ｍｕｔｅｘの解放を通知することが
できる。ｍｕｔｅｘ獲得のためのリードは、順序付けを
確保するために、データを返すのを遅らせることができ
る。モニタ・ユニットは、各プロセッサが多くのｍｕｔ
ｅｘを実施するために多数のレジスタを備えることがで
きる。
を制御する他の手法は、モニタ・ユニットにハードウエ
アｍｕｔｅｘを実施させることである。モニタ・ユニッ
ト内のｍｕｔｅｘレジスタを読み取り、獲得が成功であ
ったか否かに応じて、０または１の値をプロセッサに返
すことができる。プロセッサによる同じレジスタへの書
き込みによって、モニタ・ユニットに、ｍｕｔｅｘが解
放されたことを通知することもできる。しかしながら、
この場合、制約のために、これはＩ／Ｏリードとライト
との間の決定論的（決定性の）関係の上に位置すること
に注意を払う必要がある。あるいは、異なるアドレスの
リードによっても、ｍｕｔｅｘの解放を通知することが
できる。ｍｕｔｅｘ獲得のためのリードは、順序付けを
確保するために、データを返すのを遅らせることができ
る。モニタ・ユニットは、各プロセッサが多くのｍｕｔ
ｅｘを実施するために多数のレジスタを備えることがで
きる。
【００９０】図１３Ａは、ｍｕｔｅｘハードウエアに可
能なコンフィギュレーションの概略図であり、ｍｕｔｅ
ｘプロセッサ１２０およびｍｕｔｅｘ記憶部１２２を含
む。図１３Ｂは、関連するアドレス・マップである。こ
の種のｍｕｔｅｘハードウエアは、ある種の計算を高速
化するために用いることができる。図１３のｍｕｔｅｘ
ハードウエアの動作についてこれより説明する。
能なコンフィギュレーションの概略図であり、ｍｕｔｅ
ｘプロセッサ１２０およびｍｕｔｅｘ記憶部１２２を含
む。図１３Ｂは、関連するアドレス・マップである。こ
の種のｍｕｔｅｘハードウエアは、ある種の計算を高速
化するために用いることができる。図１３のｍｕｔｅｘ
ハードウエアの動作についてこれより説明する。
【００９１】処理セット（例えば１２，１４）のプロセ
ッサＰが、ｍｕｔｅｘ要求Ｎレジスタ１２６のアドレス
のＩ／Ｏリード要求を発行することによって、ｍｕｔｅ
ｘの所有権を要求する（１２１）。ｍｕｔｅｘプロセッ
サ１２０はこの要求１２１を処理し、ｍｕｔｅｘ Ｎに
関連するｍｕｔｅｘ記憶部１２２を検査する。ここで、
ｍｕｔｅｘ記憶部のハードウエアとｍｕｔｅｘレジスタ
との間に１対１の関係は不要である。ｍｕｔｅｘ記憶部
１２２は、当該ｍｕｔｅｘが現在所有されているかまた
は所有されていないかを示す値を収容する。いずれにし
ても、ｍｕｔｅｘプロセッサ１２０は、このイベントの
後、ｍｕｔｅｘが所有されたことをｍｕｔｅｘ記憶部１
２２が示すことを保証する。ｍｕｔｅｘプロセッサ１２
０はプロセッサにｍｕｔｅｘ応答を返し、要求元のプロ
セッサＰが、ｍｕｔｅｘ記憶部の元の値が所有されてい
ることまたは所有されていないことのどちらを示すかに
ついて通知させる。
ッサＰが、ｍｕｔｅｘ要求Ｎレジスタ１２６のアドレス
のＩ／Ｏリード要求を発行することによって、ｍｕｔｅ
ｘの所有権を要求する（１２１）。ｍｕｔｅｘプロセッ
サ１２０はこの要求１２１を処理し、ｍｕｔｅｘ Ｎに
関連するｍｕｔｅｘ記憶部１２２を検査する。ここで、
ｍｕｔｅｘ記憶部のハードウエアとｍｕｔｅｘレジスタ
との間に１対１の関係は不要である。ｍｕｔｅｘ記憶部
１２２は、当該ｍｕｔｅｘが現在所有されているかまた
は所有されていないかを示す値を収容する。いずれにし
ても、ｍｕｔｅｘプロセッサ１２０は、このイベントの
後、ｍｕｔｅｘが所有されたことをｍｕｔｅｘ記憶部１
２２が示すことを保証する。ｍｕｔｅｘプロセッサ１２
０はプロセッサにｍｕｔｅｘ応答を返し、要求元のプロ
セッサＰが、ｍｕｔｅｘ記憶部の元の値が所有されてい
ることまたは所有されていないことのどちらを示すかに
ついて通知させる。
【００９２】ｍｕｔｅｘ Ｎの所有権を放棄するために
は、所有するプロセッサＰは、ｍｕｔｅｘ解放Ｎレジス
タ１２８のアドレスを読み取る。返される値は重要でな
い。ｍｕｔｅｘプロセッサは、ｍｕｔｅｘ Ｎに対する
ｍｕｔｅｘ記憶部内の値を変更し、それが所有されてい
ないことを示す。
は、所有するプロセッサＰは、ｍｕｔｅｘ解放Ｎレジス
タ１２８のアドレスを読み取る。返される値は重要でな
い。ｍｕｔｅｘプロセッサは、ｍｕｔｅｘ Ｎに対する
ｍｕｔｅｘ記憶部内の値を変更し、それが所有されてい
ないことを示す。
【００９３】ｍｕｔｅｘハードウエアへのＩ／Ｏサイク
ルにプロセッサ番号を関連付けている場合、ｍｕｔｅｘ
プロセッサ１２０は、あるｍｕｔｅｘに対する要求が、
そのｍｕｔｅｘを既に所有しているプロセッサＰから出
されるという、可能性のあるエラーを検出することがで
きる。あるいは、このプログラミング・モデルを正しい
として定義することができ、ｍｕｔｅｘプロセッサ１２
０は、ｍｕｔｅｘ記憶部においてｍｕｔｅｘが１つのプ
ロセッサＰによって所有された「回数」を記憶すること
ができ、設計者の思惑通りに、ｍｕｔｅｘの解放の繰り
返しによって０まで減少したときにのみｍｕｔｅｘ所有
権を解放するか、あるいは、最初のｍｕｔｅｘの解放時
にそれを解放する。同様に、ｍｕｔｅｘプロセッサ１２
０は、解放するプロセッサＰが所有していないｍｕｔｅ
ｘの放出という、可能性のあるエラーを検出することが
できる。これらのエラーに関する診断情報を提示するこ
とができる。
ルにプロセッサ番号を関連付けている場合、ｍｕｔｅｘ
プロセッサ１２０は、あるｍｕｔｅｘに対する要求が、
そのｍｕｔｅｘを既に所有しているプロセッサＰから出
されるという、可能性のあるエラーを検出することがで
きる。あるいは、このプログラミング・モデルを正しい
として定義することができ、ｍｕｔｅｘプロセッサ１２
０は、ｍｕｔｅｘ記憶部においてｍｕｔｅｘが１つのプ
ロセッサＰによって所有された「回数」を記憶すること
ができ、設計者の思惑通りに、ｍｕｔｅｘの解放の繰り
返しによって０まで減少したときにのみｍｕｔｅｘ所有
権を解放するか、あるいは、最初のｍｕｔｅｘの解放時
にそれを解放する。同様に、ｍｕｔｅｘプロセッサ１２
０は、解放するプロセッサＰが所有していないｍｕｔｅ
ｘの放出という、可能性のあるエラーを検出することが
できる。これらのエラーに関する診断情報を提示するこ
とができる。
【００９４】このｍｕｔｅｘハードウエアを非同期ロッ
クステップ・フォールト・トレラント・システムにおい
て用いるためには、これをＩ／Ｏバス上に置くことがで
きる。モニタ・ユニット１８は、Ｉ／Ｏバス上で選出さ
れ同期化されたサイクルのみを提示するので、多数の処
理セット上での同等のｍｕｔｅｘの順序付けを自動的に
与える。追加のモニタ機能は不要である。
クステップ・フォールト・トレラント・システムにおい
て用いるためには、これをＩ／Ｏバス上に置くことがで
きる。モニタ・ユニット１８は、Ｉ／Ｏバス上で選出さ
れ同期化されたサイクルのみを提示するので、多数の処
理セット上での同等のｍｕｔｅｘの順序付けを自動的に
与える。追加のモニタ機能は不要である。
【００９５】モニタ・ユニットがｍｕｔｅｘの順序付け
を制御するための更に別の手法は、前述の手法を組み合
わせて用いることである。前のパラグラフにおけるよう
に、モニタ・ユニットのハードウエアには、比較的少数
の使用度の高いｍｕｔｅｘを実装することができ、プロ
セッサ当たり１つ以上の開始／停止レジスタが、主メモ
リ内の重要度が低い任意の数のｍｕｔｅｘの制御を行う
ことができる。
を制御するための更に別の手法は、前述の手法を組み合
わせて用いることである。前のパラグラフにおけるよう
に、モニタ・ユニットのハードウエアには、比較的少数
の使用度の高いｍｕｔｅｘを実装することができ、プロ
セッサ当たり１つ以上の開始／停止レジスタが、主メモ
リ内の重要度が低い任意の数のｍｕｔｅｘの制御を行う
ことができる。
【００９６】プログラミングの簡略化のために、モニタ
・ユニットは、全ての処理セットの全てのプロセッサ
に、同じｍｕｔｅｘに対してはモニタ・ユニットのｍｕ
ｔｅｘレジスタ内の同じアドレスをアクセスさせ、ｍｕ
ｔｅｘの順序付けのために処理セットとプロセッサとの
間で区別するハードウエア方法を使用させることができ
る。
・ユニットは、全ての処理セットの全てのプロセッサ
に、同じｍｕｔｅｘに対してはモニタ・ユニットのｍｕ
ｔｅｘレジスタ内の同じアドレスをアクセスさせ、ｍｕ
ｔｅｘの順序付けのために処理セットとプロセッサとの
間で区別するハードウエア方法を使用させることができ
る。
【００９７】ｍｕｔｅｘ順序付け方式によって、モニタ
・ユニットは、最初の処理セット上の最初のプロセッサ
がモニタ・ユニットｍｕｔｅｘレジスタを読み取ると直
ちに、リード成功を返すことが可能となることに注目す
べきであろう。他の処理セットは、同期して動作してい
るのであれば、最終的には追い付くことが保証される。
これらが追い付かない場合、既に同期が外れているが、
余分な発散が生じても害を及ぼすことはない。しかしな
がら、この場合も同様に、かかる速度を高めるための最
適化は、最終的には、最も遅い処理セットを待つ必要性
によって結局制限される。
・ユニットは、最初の処理セット上の最初のプロセッサ
がモニタ・ユニットｍｕｔｅｘレジスタを読み取ると直
ちに、リード成功を返すことが可能となることに注目す
べきであろう。他の処理セットは、同期して動作してい
るのであれば、最終的には追い付くことが保証される。
これらが追い付かない場合、既に同期が外れているが、
余分な発散が生じても害を及ぼすことはない。しかしな
がら、この場合も同様に、かかる速度を高めるための最
適化は、最終的には、最も遅い処理セットを待つ必要性
によって結局制限される。
【００９８】前述のように、適正にプログラムされたＭ
Ｐシステムは、実状態の一部へのプロセッサのアクセス
を制限し、他のプロセッサによって変更させないように
する。そうしないと、ｍｕｔｅｘの順序付けによって非
同期システムを決定性とすることができない。ソフトウ
エア不良によってこの制約が実施されなかったり、変更
されている実状態にプロセッサがアクセスするというこ
とが起こる可能性がある。これは、実状態へのアクセス
の順序付けが発散状になるために、比較対象の処理セッ
トの実状態に発散をもたらす可能性がある。これらのソ
フトウエア不良は、通常のＭＰシステムではめずらしい
ことではなく、難しいＭＰバグに至る。プログラムは、
それらが実際には行わないときに、データへのライト・
アクセスを有すると仮定する。システムのコンフィギュ
レーションを決める非同期ロックステップ方法は、これ
らの不良を比較的迅速に発見する方法を提供する。
Ｐシステムは、実状態の一部へのプロセッサのアクセス
を制限し、他のプロセッサによって変更させないように
する。そうしないと、ｍｕｔｅｘの順序付けによって非
同期システムを決定性とすることができない。ソフトウ
エア不良によってこの制約が実施されなかったり、変更
されている実状態にプロセッサがアクセスするというこ
とが起こる可能性がある。これは、実状態へのアクセス
の順序付けが発散状になるために、比較対象の処理セッ
トの実状態に発散をもたらす可能性がある。これらのソ
フトウエア不良は、通常のＭＰシステムではめずらしい
ことではなく、難しいＭＰバグに至る。プログラムは、
それらが実際には行わないときに、データへのライト・
アクセスを有すると仮定する。システムのコンフィギュ
レーションを決める非同期ロックステップ方法は、これ
らの不良を比較的迅速に発見する方法を提供する。
【００９９】通常のＭＰマシンでは、ｍｕｔｅｘプログ
ラミングの誤りは、２つ以上のプロセッサのプログラム
が偶然、当該ｍｕｔｅｘによって保護しようとするデー
タへのアクセスを争う場合、誤った挙動に至る。これ
は、確率の低いイベントであるかもしれない。処理セッ
トの実状態を変更した後、長い間検出されないままとな
る可能性があり、不良が明るみに出るまで、形跡（明
証）は曖昧である可能性がある。
ラミングの誤りは、２つ以上のプロセッサのプログラム
が偶然、当該ｍｕｔｅｘによって保護しようとするデー
タへのアクセスを争う場合、誤った挙動に至る。これ
は、確率の低いイベントであるかもしれない。処理セッ
トの実状態を変更した後、長い間検出されないままとな
る可能性があり、不良が明るみに出るまで、形跡（明
証）は曖昧である可能性がある。
【０１００】非同期ロックステップ・マシンでは、同じ
プログラミングの誤りが、比較対象の処理セットの実状
態を発散させる場合がある。比較される実状態の一致は
比較的容易にチェックされ（以下を参照）、発散は比較
的素早く、数命令以内に検出することができる。ｍｕｔ
ｅｘプログラミング・エラーを検出する問題は、各ｍｕ
ｔｅｘの目的について詳細な知識を必要とする複雑なも
のから、実状態の比較だけを必要とする機械的なものに
変換された。恐らくロジック・アナライザを用いて、実
状態の発散後の最新のプロセッサの挙動を検査すること
により、エラーの根本的な原因に直ちに到達するであろ
う。
プログラミングの誤りが、比較対象の処理セットの実状
態を発散させる場合がある。比較される実状態の一致は
比較的容易にチェックされ（以下を参照）、発散は比較
的素早く、数命令以内に検出することができる。ｍｕｔ
ｅｘプログラミング・エラーを検出する問題は、各ｍｕ
ｔｅｘの目的について詳細な知識を必要とする複雑なも
のから、実状態の比較だけを必要とする機械的なものに
変換された。恐らくロジック・アナライザを用いて、実
状態の発散後の最新のプロセッサの挙動を検査すること
により、エラーの根本的な原因に直ちに到達するであろ
う。
【０１０１】この変換は、アクセス・コンフリクトを生
ずる（ｔｒｉｐ ｏｖｅｒ）確率を高めることはない。
これは、プログラムが実状態の問題エリアを巡視する
（ｖｉｓｉｔ）頻度に大きく依存する。しかしながら、
比較対象の各処理セット内でプロセッサが動作する方法
を変更すると、プログラミングの誤りが検出可能な実状
態の発散に至る可能性が高まる虞れがある。即ち、ｍｕ
ｔｅｘの不良を探すために、システムは、比較対象の処
理セット内のプロセッサの動作の順序が各処理セット内
において確実に異なるように構成することも可能であ
る。例えば、処理セットＰＵＡ内のプロセッサＰ１を、
故意に半分の速度に低下させることができる。これの最
も極端な例が発生するのは、処理セットＰＵＡ内におい
て、プロセッサＰ０がその全ての命令を完了することを
許され、次いでプロセッサＰ１が実行し、一方処理セッ
トＰＵＢ内において、プロセッサＰ１が完了し、次いで
プロセッサＰ０が実行するときである。これは、前述の
規則的な割り込みＩ／Ｏサイクル機構を用いることによ
って行うことができる。モニタ・ユニットは、この特定
の順序付けを実験として実施し、ソフトウエアのロック
不良（ｌｏｃｋｉｎｇｆａｕｌｔ）を検出するように構
成することができる。処理セットＰＵＡ上のプロセッサ
Ｐ０は、処理セットＰＵＢ上でプロセッサＰ１がストー
ルしている間に例えば、１００００命令を実行するよう
に、あるいはその逆となるように構成することができ
る。勿論、この時プロセッサがストールしてＩ／Ｏを待
っている場合、モニタ・ユニットは、デッドロックを回
避するために、比較対象の処理セット上の適切なプロセ
ッサが進むことを許可しなければならない。
ずる（ｔｒｉｐ ｏｖｅｒ）確率を高めることはない。
これは、プログラムが実状態の問題エリアを巡視する
（ｖｉｓｉｔ）頻度に大きく依存する。しかしながら、
比較対象の各処理セット内でプロセッサが動作する方法
を変更すると、プログラミングの誤りが検出可能な実状
態の発散に至る可能性が高まる虞れがある。即ち、ｍｕ
ｔｅｘの不良を探すために、システムは、比較対象の処
理セット内のプロセッサの動作の順序が各処理セット内
において確実に異なるように構成することも可能であ
る。例えば、処理セットＰＵＡ内のプロセッサＰ１を、
故意に半分の速度に低下させることができる。これの最
も極端な例が発生するのは、処理セットＰＵＡ内におい
て、プロセッサＰ０がその全ての命令を完了することを
許され、次いでプロセッサＰ１が実行し、一方処理セッ
トＰＵＢ内において、プロセッサＰ１が完了し、次いで
プロセッサＰ０が実行するときである。これは、前述の
規則的な割り込みＩ／Ｏサイクル機構を用いることによ
って行うことができる。モニタ・ユニットは、この特定
の順序付けを実験として実施し、ソフトウエアのロック
不良（ｌｏｃｋｉｎｇｆａｕｌｔ）を検出するように構
成することができる。処理セットＰＵＡ上のプロセッサ
Ｐ０は、処理セットＰＵＢ上でプロセッサＰ１がストー
ルしている間に例えば、１００００命令を実行するよう
に、あるいはその逆となるように構成することができ
る。勿論、この時プロセッサがストールしてＩ／Ｏを待
っている場合、モニタ・ユニットは、デッドロックを回
避するために、比較対象の処理セット上の適切なプロセ
ッサが進むことを許可しなければならない。
【０１０２】割り込みの送出は、各プロセッサに対して
個々に決定性であればよい。割り込みを送出する前に、
比較対象の各処理セット毎に共通のグローバル状態に達
する必要はない。各プロセッサは、別個に割り込み同期
サイクルを発生し、割り込みを受け取りることができ、
ｍｕｔｅｘ順序付け機構は、何にでも対処する。
個々に決定性であればよい。割り込みを送出する前に、
比較対象の各処理セット毎に共通のグローバル状態に達
する必要はない。各プロセッサは、別個に割り込み同期
サイクルを発生し、割り込みを受け取りることができ、
ｍｕｔｅｘ順序付け機構は、何にでも対処する。
【０１０３】通常のＭＰ処理セット内のプロセッサ間に
は隠された相互作用がある可能性があり、ＭＰ非同期ロ
ックステップ・マシンが動作するためには、規則的なｍ
ｕｔｅｘ方式に変換する必要がある。以下にその例をい
くつか示す。 １）２フラグ通信。
は隠された相互作用がある可能性があり、ＭＰ非同期ロ
ックステップ・マシンが動作するためには、規則的なｍ
ｕｔｅｘ方式に変換する必要がある。以下にその例をい
くつか示す。 １）２フラグ通信。
【０１０４】プロセッサＰ１はフラグＦに１を書き込
み、データＤが使用可能であることを示す。プロセッサ
Ｐ０はＤを何らかの専用記憶部（ｐｒｉｖａｔｅ ｓｔ
ｏｒｅ）に読み出し、Ｆに０を書き込む。
み、データＤが使用可能であることを示す。プロセッサ
Ｐ０はＤを何らかの専用記憶部（ｐｒｉｖａｔｅ ｓｔ
ｏｒｅ）に読み出し、Ｆに０を書き込む。
【０１０５】これは、完全に有効な２プロセッサ通信シ
ステムである。ｍｕｔｅｘ ＭＦによって管理されるＦ
へのアクセスを有することによって、これをｍｕｔｅｘ
制御システムに変換することができる。すると、動作は
次のようになる： Ｐ１ ＭＦを獲得する Ｐ１ Ｆに１を書き込む Ｐ１ ＭＦを解放する Ｐ０ ＭＦを獲得する Ｐ０ Ｆを読み出す Ｐ０ Ｄを読み出す Ｐ０ Ｆに０を書き込む Ｐ０ ＭＦを解放する ２）ページ・マップ、ＭＭＵ更新。
ステムである。ｍｕｔｅｘ ＭＦによって管理されるＦ
へのアクセスを有することによって、これをｍｕｔｅｘ
制御システムに変換することができる。すると、動作は
次のようになる： Ｐ１ ＭＦを獲得する Ｐ１ Ｆに１を書き込む Ｐ１ ＭＦを解放する Ｐ０ ＭＦを獲得する Ｐ０ Ｆを読み出す Ｐ０ Ｄを読み出す Ｐ０ Ｆに０を書き込む Ｐ０ ＭＦを解放する ２）ページ・マップ、ＭＭＵ更新。
【０１０６】プロセッサには、ハードウエアで自動的に
ページ・テーブルを維持するものがある。ページ・テー
ブルは、マシンの実状態に存在する。プロセッサ内のＭ
ＭＵＴＬＢは、通常、メモリ内のページ・テーブルのキ
ャッシュと見なすことができ、したがって、実状態には
大した影響を及ぼさない。しかしながら、ＴＬＢが、使
用し変更されたページ情報を自動的に主メモリのページ
・テーブルに書き込む場合、これは比較対象の処理セッ
ト上の多数のプロセッサ間で異なって書き込まれる可能
性がある。ここでは、ソフトウエアのｍｕｔｅｘは役に
立たない。プログラムは、種々のプロセッサのハードウ
エアによって変更され得るページ・テーブルへのアクセ
スを有する。ハードウエアは、ｍｕｔｅｘ方式について
は何も知らない。このための解決の１つは、ページ・テ
ーブルのハードウエアによる更新を避けることである。
ページ・テーブルの変更は、ソフトウエアによって、ペ
ージ・ミス例外ルーチンによって行うことができる。ミ
ス・ルーチンおよびページ・テーブルにアクセスするそ
の他のコードはｍｕｔｅｘを使うことができ、モニタ・
ユニットのｍｕｔｅｘ順序付け方式が、決定論の問題を
解決する。これがうまく作用するためには、ページ・ミ
ス例外が正確でなければならない。
ページ・テーブルを維持するものがある。ページ・テー
ブルは、マシンの実状態に存在する。プロセッサ内のＭ
ＭＵＴＬＢは、通常、メモリ内のページ・テーブルのキ
ャッシュと見なすことができ、したがって、実状態には
大した影響を及ぼさない。しかしながら、ＴＬＢが、使
用し変更されたページ情報を自動的に主メモリのページ
・テーブルに書き込む場合、これは比較対象の処理セッ
ト上の多数のプロセッサ間で異なって書き込まれる可能
性がある。ここでは、ソフトウエアのｍｕｔｅｘは役に
立たない。プログラムは、種々のプロセッサのハードウ
エアによって変更され得るページ・テーブルへのアクセ
スを有する。ハードウエアは、ｍｕｔｅｘ方式について
は何も知らない。このための解決の１つは、ページ・テ
ーブルのハードウエアによる更新を避けることである。
ページ・テーブルの変更は、ソフトウエアによって、ペ
ージ・ミス例外ルーチンによって行うことができる。ミ
ス・ルーチンおよびページ・テーブルにアクセスするそ
の他のコードはｍｕｔｅｘを使うことができ、モニタ・
ユニットのｍｕｔｅｘ順序付け方式が、決定論の問題を
解決する。これがうまく作用するためには、ページ・ミ
ス例外が正確でなければならない。
【０１０７】基本オペレーティング・システムによるメ
モリ内のページ・テーブルの更新は、特に、もはや有効
でないエントリのフラッシュ（ｆｌｕｓｈｉｎｇ）は、
決定性動作を保証するために、プロセッサ間で互いに調
整しなければならない。エントリにロードするためのハ
ードウエアによるページ・テーブルのテーブル・ウオー
ク（ｔａｂｌｅ ｗａｌｋ）は、当該エントリに対する
他のプロセッサの変更と互いに調整しなければならな
い。これは、ページ・ミスの処理を、ハードウエアのテ
ーブル・ウオークではなく、ソフトウエアの例外で行え
ば、容易である。ｍｕｔｅｘ順序付けシステムは、この
問題を処理する。 ３）ＤＭＡ Ｉ／Ｏデバイスは、直接メモリアクセス（ＤＭＡ）を用
いて効率的にシステムの実状態を読み取ったりあるいは
書き込むことが多い。非同期ロックステップ・マシンへ
のＤＭＡの組み込みについて、これより説明する。
モリ内のページ・テーブルの更新は、特に、もはや有効
でないエントリのフラッシュ（ｆｌｕｓｈｉｎｇ）は、
決定性動作を保証するために、プロセッサ間で互いに調
整しなければならない。エントリにロードするためのハ
ードウエアによるページ・テーブルのテーブル・ウオー
ク（ｔａｂｌｅ ｗａｌｋ）は、当該エントリに対する
他のプロセッサの変更と互いに調整しなければならな
い。これは、ページ・ミスの処理を、ハードウエアのテ
ーブル・ウオークではなく、ソフトウエアの例外で行え
ば、容易である。ｍｕｔｅｘ順序付けシステムは、この
問題を処理する。 ３）ＤＭＡ Ｉ／Ｏデバイスは、直接メモリアクセス（ＤＭＡ）を用
いて効率的にシステムの実状態を読み取ったりあるいは
書き込むことが多い。非同期ロックステップ・マシンへ
のＤＭＡの組み込みについて、これより説明する。
【０１０８】ＤＭＡを処理する１つの方法は、プロセッ
サがＩ／Ｏデバイス内のコマンド・レジスタに書き込
み、ＤＭＡが完了し、Ｉ／Ｏデバイスが完了ステータス
・レジスタまたは割り込みを与えることである。このシ
ーケンスは、Ｉ／Ｏ通信に用いられる主メモリのエリア
へのアクセスを制御するｍｕｔｅｘと同様に作用する。
プロセッサは、通常、Ｉ／Ｏデバイスがこの通信エリア
を転送している間、この通信エリアの読み取りまたは書
き込みを回避する。これは、通常のプログラミングによ
って行うことができる。非同期ロックステップ・マシン
では、モニタ・ユニット１８は、以前に説明したＩ／Ｏ
サイクルの比較（あるいは、完了通知のために割り込み
を用いる場合は、割り込みの送出）に必要なもの以外
に、余分な順序付けを行う必要はない。通常の処理セッ
トからの従来の順序付けの要件は、他の全ての問題を扱
う。モニタ・ユニットは、Ｉ／Ｏデバイスからメモリ・
サイクルへの単一のＤＭＡアクセスを、比較対象の各処
理セット毎に変換することができる。ライト・サイクル
では、全ての処理セットに書き込む。リード・サイクル
では、全ての処理セットからのリード・データを比較す
ることができる。
サがＩ／Ｏデバイス内のコマンド・レジスタに書き込
み、ＤＭＡが完了し、Ｉ／Ｏデバイスが完了ステータス
・レジスタまたは割り込みを与えることである。このシ
ーケンスは、Ｉ／Ｏ通信に用いられる主メモリのエリア
へのアクセスを制御するｍｕｔｅｘと同様に作用する。
プロセッサは、通常、Ｉ／Ｏデバイスがこの通信エリア
を転送している間、この通信エリアの読み取りまたは書
き込みを回避する。これは、通常のプログラミングによ
って行うことができる。非同期ロックステップ・マシン
では、モニタ・ユニット１８は、以前に説明したＩ／Ｏ
サイクルの比較（あるいは、完了通知のために割り込み
を用いる場合は、割り込みの送出）に必要なもの以外
に、余分な順序付けを行う必要はない。通常の処理セッ
トからの従来の順序付けの要件は、他の全ての問題を扱
う。モニタ・ユニットは、Ｉ／Ｏデバイスからメモリ・
サイクルへの単一のＤＭＡアクセスを、比較対象の各処
理セット毎に変換することができる。ライト・サイクル
では、全ての処理セットに書き込む。リード・サイクル
では、全ての処理セットからのリード・データを比較す
ることができる。
【０１０９】他のＤＭＡ技法は、ＤＭＡを管理するコマ
ンド・バッファを主メモリに入れることである。こうす
る場合、プログラムは、非同期決定性を維持することを
保証するために、特別な注意を必要とする。特別な注意
を払わないと、ＤＭＡ完了ステータスを主メモリに書き
込む場合、処理セットＰＵＡは、完了ステータスが更新
される前に、これをサンプリングする可能性があり、一
方処理セットＰＵＢは、これが更新された後に、サンプ
リングする可能性がある。
ンド・バッファを主メモリに入れることである。こうす
る場合、プログラムは、非同期決定性を維持することを
保証するために、特別な注意を必要とする。特別な注意
を払わないと、ＤＭＡ完了ステータスを主メモリに書き
込む場合、処理セットＰＵＡは、完了ステータスが更新
される前に、これをサンプリングする可能性があり、一
方処理セットＰＵＢは、これが更新された後に、サンプ
リングする可能性がある。
【０１１０】コマンド・バッファおよびステータス・バ
ッファが主メモリにある場合に、プロセッサ−ＤＭＡ相
互作用に対する保護を設ける方法の１つは、図１４に示
すように、プロセッサ毎、処理セット毎にＤＭＡサンプ
リング・レジスタをモニタ・ユニットに備えることであ
る。Ｉ／Ｏデバイスが同時にアクセスしようとしている
位置に、プロセッサが読み取りまたは書き込みを行おう
としている場合、最初にＰ０−ＰＵＡ−ＤＭＡ−開始
（Ｐ０−ＰＵＡ−ＤＭＡ−ＳＴＡＲＴ）レジスタを読み
取る。モニタ・ユニット内のコントローラ１４２は、全
ての処理セットがこの点に到達するのを待ち、同じＤＭ
Ａが全ての処理セットに対して完了したことを保証す
る。これは、リード・サイクルの結果を与えることによ
り、ＤＭＡを禁止し、処理セットを進ませる。プロセッ
サは、ＤＭＡコマンド・データを変更するかあるいは読
み取り、次いでＰ０−ＰＵＡ−ＤＭＡ−停止（Ｐ０−Ｐ
ＵＡ−ＤＭＡ−ＳＴＯＰ）モニタ・ユニット・レジスタ
を読み取る。モニタ・ユニットは、処理セットおよびＤ
ＭＡが再び自由に進むことを可能にする。モニタ・ユニ
ットは直接ＤＭＡ経路にあり、あらゆるＤＭＡアクセス
を検出し制御することができるので、マルチプロセッサ
決定論に用いられるのと同じ、整順ｍｕｔｅｘ機構を効
果的に行使することができる。
ッファが主メモリにある場合に、プロセッサ−ＤＭＡ相
互作用に対する保護を設ける方法の１つは、図１４に示
すように、プロセッサ毎、処理セット毎にＤＭＡサンプ
リング・レジスタをモニタ・ユニットに備えることであ
る。Ｉ／Ｏデバイスが同時にアクセスしようとしている
位置に、プロセッサが読み取りまたは書き込みを行おう
としている場合、最初にＰ０−ＰＵＡ−ＤＭＡ−開始
（Ｐ０−ＰＵＡ−ＤＭＡ−ＳＴＡＲＴ）レジスタを読み
取る。モニタ・ユニット内のコントローラ１４２は、全
ての処理セットがこの点に到達するのを待ち、同じＤＭ
Ａが全ての処理セットに対して完了したことを保証す
る。これは、リード・サイクルの結果を与えることによ
り、ＤＭＡを禁止し、処理セットを進ませる。プロセッ
サは、ＤＭＡコマンド・データを変更するかあるいは読
み取り、次いでＰ０−ＰＵＡ−ＤＭＡ−停止（Ｐ０−Ｐ
ＵＡ−ＤＭＡ−ＳＴＯＰ）モニタ・ユニット・レジスタ
を読み取る。モニタ・ユニットは、処理セットおよびＤ
ＭＡが再び自由に進むことを可能にする。モニタ・ユニ
ットは直接ＤＭＡ経路にあり、あらゆるＤＭＡアクセス
を検出し制御することができるので、マルチプロセッサ
決定論に用いられるのと同じ、整順ｍｕｔｅｘ機構を効
果的に行使することができる。
【０１１１】前述の例では、多数のＤＭＡ開始および停
止レジスタを備えることができ、各レジスタは別個のＩ
／Ｏデバイス毎にＤＭＡアクセスを制御する。プロセッ
サが１つのデバイスのみのために主メモリ内のＤＭＡ制
御ブロックにアクセスしている場合、全てのデバイスに
対するＤＭＡを禁止する必要はない。モニタ・ユニット
は、どのデバイスから各ＤＭＡサイクルが来るのかを把
握するように構成されている。
止レジスタを備えることができ、各レジスタは別個のＩ
／Ｏデバイス毎にＤＭＡアクセスを制御する。プロセッ
サが１つのデバイスのみのために主メモリ内のＤＭＡ制
御ブロックにアクセスしている場合、全てのデバイスに
対するＤＭＡを禁止する必要はない。モニタ・ユニット
は、どのデバイスから各ＤＭＡサイクルが来るのかを把
握するように構成されている。
【０１１２】次に、サイン（シグネチャ）および解析器
（アナライザ）の装備について説明する。非同期処理セ
ットは、それらの同一の実状態に対して全く同一の変更
を実行しても、詳細は完全に異なるように見える。
（アナライザ）の装備について説明する。非同期処理セ
ットは、それらの同一の実状態に対して全く同一の変更
を実行しても、詳細は完全に異なるように見える。
【０１１３】例えば、１つの処理セット内のキャッシュ
に保持されている変数を、別の処理セットの主メモリに
移管することができる。主メモリの更新サイクルは、異
なる順序で実行することができる。１つの処理セット上
での複数のメモリ・ライトは、単一のサイクルに併合す
ることができ、一方これらは別の処理セット上に多数の
サイクルを有することができる。非同期ロックステップ
・システムにおけるＩ／Ｏサイクルは容易に比較するこ
とができるが、速度の最適化では、処理セットの実状態
に対する変更の比較が難しくなる場合がある。実状態に
注意しなくとも、適正なフォールト・トレラント・マシ
ンを構築することが可能である。しかしながら、ハード
ウエアおよびｍｕｔｅｘソフトウエア双方の不良を素早
く診断するためには、実状態における発散を素早く検出
することが望ましい。これは、図１５に示すように、サ
イン（シグネチャ）発生器１５０およびロジック・アナ
ライザ１５２を含む、サイン機構をプロセッサに追加す
ることによって行うことができる。
に保持されている変数を、別の処理セットの主メモリに
移管することができる。主メモリの更新サイクルは、異
なる順序で実行することができる。１つの処理セット上
での複数のメモリ・ライトは、単一のサイクルに併合す
ることができ、一方これらは別の処理セット上に多数の
サイクルを有することができる。非同期ロックステップ
・システムにおけるＩ／Ｏサイクルは容易に比較するこ
とができるが、速度の最適化では、処理セットの実状態
に対する変更の比較が難しくなる場合がある。実状態に
注意しなくとも、適正なフォールト・トレラント・マシ
ンを構築することが可能である。しかしながら、ハード
ウエアおよびｍｕｔｅｘソフトウエア双方の不良を素早
く診断するためには、実状態における発散を素早く検出
することが望ましい。これは、図１５に示すように、サ
イン（シグネチャ）発生器１５０およびロジック・アナ
ライザ１５２を含む、サイン機構をプロセッサに追加す
ることによって行うことができる。
【０１１４】実状態に対する変更は、プロセッサによっ
て行われる。実状態が、プロセッサ内部のレジスタ値を
含むと考えると、レジスタに書き込むあらゆる命令が実
状態を更新することになる。限られた帯域幅のチャネル
を通じて、同期システムの動作を詳細に比較する機構を
備えることができる。同じサイン機構を用いて、非同期
決定性システム（ａｓｙｎｃｈｒｏｎｏｕｓ ｄｅｔｅ
ｒｍｉｎｉｓｔｉｃｓｙｓｔｅｍ）における、全てのプ
ロセッサ・レジスタ・ライト・データおよび命令を比較
することができる。
て行われる。実状態が、プロセッサ内部のレジスタ値を
含むと考えると、レジスタに書き込むあらゆる命令が実
状態を更新することになる。限られた帯域幅のチャネル
を通じて、同期システムの動作を詳細に比較する機構を
備えることができる。同じサイン機構を用いて、非同期
決定性システム（ａｓｙｎｃｈｒｏｎｏｕｓ ｄｅｔｅ
ｒｍｉｎｉｓｔｉｃｓｙｓｔｅｍ）における、全てのプ
ロセッサ・レジスタ・ライト・データおよび命令を比較
することができる。
【０１１５】プロセッサには、それらの内部動作のサイ
ンを作成するための特別なハードウエアが追加されてい
る。サインは、プロセッサによって書き込まれるデー
タ、書き込まれるレジスタ、および命令の順序によっ
て、幾分複雑な影響を受ける。サインは、プロセッサの
実行順序には係らず、プログラマが意図した実際の順序
で、各命令が引っ込められるときに更新される。これ
は、プロセッサが完全に非同期であるかのように、ある
決定された方法で行うことができる。時々、モニタ・ユ
ニットは比較対象の異なる処理セット上のプロセッサ間
でサインを比較する。これを行うための便利な方法は、
前述のように、プロセッサがその予測可能な割り込み更
新サイクルを実行する直前に、プロセッサにそれらの現
在のサインを、それらの各サイン発生器１５０からモニ
タ・ユニットに、書き込ませることである。同等のプロ
セッサが異なるサインを有することをモニタ・ユニット
が検出した場合、補正処置を取らせることができる。
ンを作成するための特別なハードウエアが追加されてい
る。サインは、プロセッサによって書き込まれるデー
タ、書き込まれるレジスタ、および命令の順序によっ
て、幾分複雑な影響を受ける。サインは、プロセッサの
実行順序には係らず、プログラマが意図した実際の順序
で、各命令が引っ込められるときに更新される。これ
は、プロセッサが完全に非同期であるかのように、ある
決定された方法で行うことができる。時々、モニタ・ユ
ニットは比較対象の異なる処理セット上のプロセッサ間
でサインを比較する。これを行うための便利な方法は、
前述のように、プロセッサがその予測可能な割り込み更
新サイクルを実行する直前に、プロセッサにそれらの現
在のサインを、それらの各サイン発生器１５０からモニ
タ・ユニットに、書き込ませることである。同等のプロ
セッサが異なるサインを有することをモニタ・ユニット
が検出した場合、補正処置を取らせることができる。
【０１１６】サイン発生に可能な比較には、異なる複数
のレベルがある。レベル１の比較は、例えば、ＳＰＡＲ
Ｃの「ｓｔ」動作のように、単にライト・サイクルから
主メモリへのサインを構築することができる。各ライト
・サイクルのアドレスおよびデータは、プロセッサのサ
インを更新することができる。これは、レジスタの内容
とは離れた実状態における変化を検出する。発散値が、
見えるようになることなく、プロセッサ内部に長時間潜
んでいる可能性がある。これが見えるようになったとき
には、発散の理由を発見することは困難であろう。ロジ
ック・アナライザは、これを発見するために、任意に深
い記憶を必要とする。ここで、サイクルの併合（即ち、
ロード／格納ユニットが２つの隣接する小さな格納動作
を１つの大きな格納動作に併合する傾向）は禁止すべき
ことを注記しておく。
のレベルがある。レベル１の比較は、例えば、ＳＰＡＲ
Ｃの「ｓｔ」動作のように、単にライト・サイクルから
主メモリへのサインを構築することができる。各ライト
・サイクルのアドレスおよびデータは、プロセッサのサ
インを更新することができる。これは、レジスタの内容
とは離れた実状態における変化を検出する。発散値が、
見えるようになることなく、プロセッサ内部に長時間潜
んでいる可能性がある。これが見えるようになったとき
には、発散の理由を発見することは困難であろう。ロジ
ック・アナライザは、これを発見するために、任意に深
い記憶を必要とする。ここで、サイクルの併合（即ち、
ロード／格納ユニットが２つの隣接する小さな格納動作
を１つの大きな格納動作に併合する傾向）は禁止すべき
ことを注記しておく。
【０１１７】レベル２の比較は、全ての主メモリのライ
トおよび全てのレジスタのライトからもサインを構築す
る。これに必要なハードウエアは増えるが、有限のアナ
ライザの記憶要件の範囲内で、発散が素早く検出される
ことが保証される。
トおよび全てのレジスタのライトからもサインを構築す
る。これに必要なハードウエアは増えるが、有限のアナ
ライザの記憶要件の範囲内で、発散が素早く検出される
ことが保証される。
【０１１８】レベル３の比較は、メモリ・ライト、レジ
スタ・ライトおよびメモリ・リードからサインを構築す
る。不良システムにおいて、各プロセッサからの全ての
ライトから、異なる実状態についても、同じサインを生
成することは可能である。何故なら、１つのプロセッサ
からのライトは別のプロセッサからのライトを上書き
し、プロセッサの順序付けは処理セット間で異なるから
である。これは、ライト・データ・サインを変化させる
ことによって最終的に観察されたときに、方法１および
２によって検出することができるが、データ・リードお
よび実状態を用いることができる、一層巧妙な検出方法
がある。レジスタ・リード・データは、このように発散
することはあり得ない。何故なら、レジスタはローカル
・プロセッサによってのみ書き込むことができるからで
ある。
スタ・ライトおよびメモリ・リードからサインを構築す
る。不良システムにおいて、各プロセッサからの全ての
ライトから、異なる実状態についても、同じサインを生
成することは可能である。何故なら、１つのプロセッサ
からのライトは別のプロセッサからのライトを上書き
し、プロセッサの順序付けは処理セット間で異なるから
である。これは、ライト・データ・サインを変化させる
ことによって最終的に観察されたときに、方法１および
２によって検出することができるが、データ・リードお
よび実状態を用いることができる、一層巧妙な検出方法
がある。レジスタ・リード・データは、このように発散
することはあり得ない。何故なら、レジスタはローカル
・プロセッサによってのみ書き込むことができるからで
ある。
【０１１９】サインの比較と組み合わせることにより、
プロセッサ内に組み込まれた小さなロジック・アナライ
ザは、ｍｕｔｅｘプログラミングの誤りのための優れた
デバッグ機能を提供することができる。ロジック・アナ
ライザ１５２の記憶要件は、あるサイン比較から次のサ
イン比較までで十分である。プロセッサ内に組み込まれ
たアナライザは、実行される命令、主メモリから読み出
されるデータ、レジスタに書き込まれるデータ、および
主メモリに書き込まれるデータの完全なビューを有する
ことができる。異なる処理セットおよびプロセッサ内の
アナライザ間における実行時の通信は不要である。
プロセッサ内に組み込まれた小さなロジック・アナライ
ザは、ｍｕｔｅｘプログラミングの誤りのための優れた
デバッグ機能を提供することができる。ロジック・アナ
ライザ１５２の記憶要件は、あるサイン比較から次のサ
イン比較までで十分である。プロセッサ内に組み込まれ
たアナライザは、実行される命令、主メモリから読み出
されるデータ、レジスタに書き込まれるデータ、および
主メモリに書き込まれるデータの完全なビューを有する
ことができる。異なる処理セットおよびプロセッサ内の
アナライザ間における実行時の通信は不要である。
【０１２０】サインが異なる場合、全てのプロセッサに
おけるロジック・アナライザをトリガすることができ
る。割り込みによって、処理セットに、それらの（発散
した）状態をディスクにダンプすることができる。ま
た、各プロセッサからのロジック・アナライザ・データ
も、ダンプすることができる。システムは、人による分
析のために、ダンプ・データを送り出すことができる。
可能であれば、処理セットは実行し続けることができ
る。
おけるロジック・アナライザをトリガすることができ
る。割り込みによって、処理セットに、それらの（発散
した）状態をディスクにダンプすることができる。ま
た、各プロセッサからのロジック・アナライザ・データ
も、ダンプすることができる。システムは、人による分
析のために、ダンプ・データを送り出すことができる。
可能であれば、処理セットは実行し続けることができ
る。
【０１２１】以上のように、フォールト・トレラント・
マイクロプロセッサ・コンピュータ・システムを形成す
るのに適した、非同期処理セットを採用したマイクロプ
ロセッサ・コンピュータ・システムについて記載した。
本発明の一実施形態は、複数の処理セットまたはプロセ
ッサの内１つ以上が、当該処理セットまたはプロセッサ
の内別の１つ以上と非同期に動作するあらゆるシステム
に適用可能である。
マイクロプロセッサ・コンピュータ・システムを形成す
るのに適した、非同期処理セットを採用したマイクロプ
ロセッサ・コンピュータ・システムについて記載した。
本発明の一実施形態は、複数の処理セットまたはプロセ
ッサの内１つ以上が、当該処理セットまたはプロセッサ
の内別の１つ以上と非同期に動作するあらゆるシステム
に適用可能である。
【０１２２】本発明の種々の実施形態は、１つ以上の次
にあげる特徴を含む、独特かつ好ましい特徴を備えるこ
とができる： −同期されていない（ｎｏｎ−ｓｙｎｃｈｏｒｏｎｉｚ
ｅｄ）処理セットを用いるロックステップ・システム； −非同期（ａｓｙｎｃｈｒｏｎｏｕｓ）プロセッサの決
定性動作； −無同期（ｕｎｓｙｎｃｈｒｏｎｉｚｅｄ）システムに
おける決定性割り込みの送出； −モニタ・ユニットによる非同期的比較および同期化； −非同期的な決定論のためのｍｕｔｅｘの順序付け； −ｍｕｔｅｘの順序付けのためのモニタ・ユニット； −ｍｕｔｅｘ不良発見のための非同期ロックステップ； −非同期的な決定論を備えたＤＭＡ機構。
にあげる特徴を含む、独特かつ好ましい特徴を備えるこ
とができる： −同期されていない（ｎｏｎ−ｓｙｎｃｈｏｒｏｎｉｚ
ｅｄ）処理セットを用いるロックステップ・システム； −非同期（ａｓｙｎｃｈｒｏｎｏｕｓ）プロセッサの決
定性動作； −無同期（ｕｎｓｙｎｃｈｒｏｎｉｚｅｄ）システムに
おける決定性割り込みの送出； −モニタ・ユニットによる非同期的比較および同期化； −非同期的な決定論のためのｍｕｔｅｘの順序付け； −ｍｕｔｅｘの順序付けのためのモニタ・ユニット； −ｍｕｔｅｘ不良発見のための非同期ロックステップ； −非同期的な決定論を備えたＤＭＡ機構。
【０１２３】本発明の一実施形態では、異なるマスク・
バーションのプロセッサを用いて、ロックステップ・フ
ォールト・トレラント・システムを構築可能である。ま
た、重要なクロックの位相ロック制御の必要性がないの
で、従来の同期システムよりも格段に一般的なハードウ
エアによって、ロックステップ・フォールト・トレラン
ト・システムを構築することができる。ロックステップ
・フォールト・トレランスは、同期手法を用いる場合よ
りも、大幅に縮小したハードウエアの再設計によって行
うことができる。非同期プロセッサは、同じ設計に対し
て２倍のトランジスタを用いる場合があるが、同期シス
テムの１／１０の電力消費で稼働することができる。プ
ロセッサの設計者にとって使用可能なトランジスタ数が
増えるので、非同期設計はプロセッサにとって普通のこ
と（ｃｏｍｍｏｎｐｌａｃｅ）となる可能性があり、本
発明の一実施形態は、かかるプロセッサを用いたロック
ステップ・システムの生成を可能にするものである。モ
ニタ・ユニットの注意深い設計により、完全に正確でな
く単に再起動可能なＩ／Ｏデータ・アクセス例外が許さ
れる。これは、プロセッサ内にバス動作のための設計自
由度を与える。
バーションのプロセッサを用いて、ロックステップ・フ
ォールト・トレラント・システムを構築可能である。ま
た、重要なクロックの位相ロック制御の必要性がないの
で、従来の同期システムよりも格段に一般的なハードウ
エアによって、ロックステップ・フォールト・トレラン
ト・システムを構築することができる。ロックステップ
・フォールト・トレランスは、同期手法を用いる場合よ
りも、大幅に縮小したハードウエアの再設計によって行
うことができる。非同期プロセッサは、同じ設計に対し
て２倍のトランジスタを用いる場合があるが、同期シス
テムの１／１０の電力消費で稼働することができる。プ
ロセッサの設計者にとって使用可能なトランジスタ数が
増えるので、非同期設計はプロセッサにとって普通のこ
と（ｃｏｍｍｏｎｐｌａｃｅ）となる可能性があり、本
発明の一実施形態は、かかるプロセッサを用いたロック
ステップ・システムの生成を可能にするものである。モ
ニタ・ユニットの注意深い設計により、完全に正確でな
く単に再起動可能なＩ／Ｏデータ・アクセス例外が許さ
れる。これは、プロセッサ内にバス動作のための設計自
由度を与える。
【０１２４】以上、少なくとも１つの処理セットが他の
処理セットとは非同期に動作可能な複数の処理セットを
含む、フォールト・トレラント・マルチプロセッサ・シ
ステムのためのモニタについて説明した。モニタは、処
理セットから出力されるＩ／Ｏ動作を受け取るように接
続可能であり、Ｉ／Ｏ動作をバッファする手段と、処理
セットの同等の動作状態を判定するために、１つの処理
セットから出力されたＩ／Ｏ動作を他の処理セットのた
めにバッファされているＩ／Ｏ動作と比較する手段と、
これら処理セットの同等の動作状態と判定したときにの
み、状態変更Ｉ／Ｏ動作を発行する手段と、から構成さ
れる。
処理セットとは非同期に動作可能な複数の処理セットを
含む、フォールト・トレラント・マルチプロセッサ・シ
ステムのためのモニタについて説明した。モニタは、処
理セットから出力されるＩ／Ｏ動作を受け取るように接
続可能であり、Ｉ／Ｏ動作をバッファする手段と、処理
セットの同等の動作状態を判定するために、１つの処理
セットから出力されたＩ／Ｏ動作を他の処理セットのた
めにバッファされているＩ／Ｏ動作と比較する手段と、
これら処理セットの同等の動作状態と判定したときにの
み、状態変更Ｉ／Ｏ動作を発行する手段と、から構成さ
れる。
【０１２５】本発明の特定実施形態について説明した
が、特許請求の範囲に定義した本発明の精神および範囲
以内において、多くの変更／追加および／または置換が
可能であることは理解できるであろう。
が、特許請求の範囲に定義した本発明の精神および範囲
以内において、多くの変更／追加および／または置換が
可能であることは理解できるであろう。
【図１】マイクロプロセッサ・コンピュータ・システム
の概略ブロック図である。
の概略ブロック図である。
【図２】図１のシステムのための一処理セットの概略図
である。
である。
【図３】図１のシステムのモニタ・ユニットの概略ブロ
ック図である。
ック図である。
【図４】他のプロセッサに捕獲させるためのプロセッサ
のストールを示す図である。
のストールを示す図である。
【図５】図１のプロセッサの一態様の概略ブロック図で
ある。
ある。
【図６】進行の指示のための特殊Ｉ／Ｏサイクルを示す
図である。
図である。
【図７】コンピュータの歩調を合わせる処理を示す図で
ある。
ある。
【図８】図１のシステムの動作を示すフロー図である。
【図９】図１のモニタ・ユニットの一態様を示す概略ブ
ロック図である。
ロック図である。
【図１０】図１のモニタ・ユニットの別の態様を示す概
略ブロック図である。
略ブロック図である。
【図１１】図１のシステムの一態様を示す概略ブロック
図である。
図である。
【図１２】図１のシステムの別の態様を示すブロック図
である。
である。
【図１３】図１３Ａは、ｍｕｔｅｘハードウエアを示す
概略ブロック図である。図１３Ｂは、図１３Ａに関連す
るアドレス・マップを示す図である。
概略ブロック図である。図１３Ｂは、図１３Ａに関連す
るアドレス・マップを示す図である。
【図１４】図１のシステムの他の態様を示す概略ブロッ
ク図である。
ク図である。
【図１５】図１のシステムの更に別の態様を示す概略ブ
ロック図である。
ロック図である。
１０ マルチプロセッサ・コンピュータ・システム １２，１４，１６ 処理セット １８ 入出力（Ｉ／Ｏ）モニタ・ユニット ２０ 共通Ｉ／Ｏデバイス・バス ２２，２４，２６ 処理セットＩ／Ｏバス ３０ プロセッサ ３２ 内部バス ３４ 処理セット・バス・コントローラ ５０ ボータ／コントローラ ５２ Ｉ／Ｏバス・インターフェース ５４ バッファ ５５ バッファ段 ５６ リターン・ライン ５８ 共通Ｉ／Ｏバス・インターフェース ６０ 実行ユニット ６１ 命令−カウント変換器 ６２ ルックアップ・テーブル ６３ レジスタ ６４ ディクリメンタ ６５ キャリー出力 ６６ 進行コントローラ ６７ 進行指標
───────────────────────────────────────────────────── フロントページの続き (71)出願人 597004720 2550 Ｇａｒｃｉａ Ａｖｅｎｕｅ，ＭＳ ＰＡＬ１−521，Ｍｏｕｎｔａｉｎ Ｖ ｉｅｗ，Ｃａｌｉｆｏｒｎｉａ 94043− 1100，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ (72)発明者 エムリス・ジョン・ウィリアムズ アメリカ合衆国カリフォルニア州94089, サニーヴェイル，モース・アベニュー 1063，ナンバー ３−205
Claims (29)
- 【請求項１】 複数の処理セットを含み、少なくとも１
つの処理セットが他の処理セットとは非同期に動作可能
なフォールト・トレラント・マルチプロセッサ・システ
ムのためのモニタであって、該モニタが、前記処理セッ
トから出力されるＩ／Ｏ動作を受け取るように接続可能
であり、前記Ｉ／Ｏ動作をバッファし、前記処理セット
の同等の動作状態を判定するために、１つの処理セット
から出力されたＩ／Ｏ動作を、他の処理セットのために
バッファされたＩ／Ｏ動作と比較し、該処理セットの同
等の動作状態を判定したときにのみ、状態変更Ｉ／Ｏ動
作を発行するように動作可能である、モニタ。 - 【請求項２】 請求項１記載のモニタにおいて、前記状
態変更動作が、副作用を伴うリード命令である、モニ
タ。 - 【請求項３】 請求項１記載のモニタにおいて、前記状
態変更命令が、ライト命令である、モニタ。 - 【請求項４】 請求項１記載のモニタにおいて、前記処
理セットの同等の動作状態を多数決によって判定する、
モニタ。 - 【請求項５】 請求項１記載のモニタにおいて、前記処
理セットの同等の動作状態は、全ての処理セットが動作
を出力したときに判定する、モニタ。 - 【請求項６】 請求項１記載のモニタにおいて、前記処
理セットの同等の動作は、監視対象の処理セットの数に
応じて変化するポリシーにしたがって判定する、モニ
タ。 - 【請求項７】 請求項１記載のモニタにおいて、処理セ
ットからの最初の受け取り時に、前記モニタから直接副
作用のないリード命令を発行する、モニタ。 - 【請求項８】 請求項１記載のモニタにおいて、該モニ
タが、前記Ｉ／Ｏ動作における第１の不変情報に応じ
て、各Ｉ／Ｏ動作毎にバッファを決定し、 前記Ｉ／Ｏ動作における第２の不変情報に応じて、識別
されたバッファ内におけるＩ／Ｏ動作の順序を決定し、 前記処理セットに対する、同等のバッファ内の同等の位
置のＩ／Ｏ動作における同等の第３の不変情報に基づい
て、処理セットの同等の動作を判定する、ように動作可
能である、モニタ。 - 【請求項９】 請求項８記載のモニタにおいて、前記第
１の不変情報が、 処理セットと、 Ｉ／Ｏ動作型と、 ある処理セット内のプロセッサ番号と、から選択される
Ｉ／Ｏ動作の少なくとも１つのパラメータである、モニ
タ。 - 【請求項１０】 請求項８記載のモニタにおいて、前記
第２の不変情報が、 アドレス・フェーズの順序付けと、 順序番号と、から選択されるＩ／Ｏ動作の少なくとも１
つのパラメータである、モニタ。 - 【請求項１１】 請求項８記載のモニタにおいて、前記
第３の不変情報が、 ライト値データと、 Ｉ／Ｏコマンドと、 アドレスと、から選択されるＩ／Ｏ動作の少なくとも１
つのパラメータである、モニタ。 - 【請求項１２】 請求項８記載のモニタにおいて、該モ
ニタが、Ｉ／Ｏ動作の変動情報を無視するように動作可
能である、モニタ。 - 【請求項１３】 請求項１記載のモニタにおいて、各処
理セットが対称マルチプロセッサであり、前記モニタ
が、前記ＣＰＵセットのためにｍｕｔｅｘの同等の順序
付けを保証し、それぞれの処理セットのプロセッサによ
る前記それぞれの資源へのアクセスを制御することによ
って、前記処理セットの同等の動作状態を維持するよう
に構成されている、モニタ。 - 【請求項１４】 フォールト・トレラント・マルチプロ
セッサ・コンピュータ・システムであって、 複数の処理セットであって、少なくとも第１の処理セッ
トが、第２の処理セットとは非同期に動作可能な、処理
セットと、 前記処理セットから出力されるＩ／Ｏ動作を受け取るよ
うに接続されたモニタであって、前記Ｉ／Ｏ動作をバッ
ファし、前記処理セットの同等の動作状態を判定するた
めに、１つの処理セットから出力されたＩ／Ｏ動作を、
他の処理セットのためにバッファされたＩ／Ｏ動作と比
較し、該処理セットの同等の動作状態を判定したときの
み、状態変更Ｉ／Ｏ動作を発行するように動作可能に構
成されたモニタと、を備えるフォールト・トレラント・
マルチプロセッサ・コンピュータ・システム。 - 【請求項１５】 請求項１４記載のシステムにおいて、
前記状態変更動作が、副作用を伴うリード命令である、
システム。 - 【請求項１６】 請求項１４記載のシステムにおいて、
前記状態変更命令が、ライト命令である、システム。 - 【請求項１７】 請求項１４記載のシステムにおいて、
前記処理セットの同等の動作状態を多数決によって判定
する、システム。 - 【請求項１８】 請求項１４記載のシステムにおいて、
前記処理セットの同等の動作状態は、全ての処理セット
が動作を出力したときに判定する、システム。 - 【請求項１９】 請求項１４記載のシステムにおいて、
前記処理セットの同等の動作状態は、監視対象の処理セ
ットの数に応じて変化するポリシーにしたがって判定す
る、システム。 - 【請求項２０】 請求項１４記載のシステムにおいて、
処理セットからの最初の受け取り時に、前記モニタから
直接副作用のないリード命令を発行する、システム。 - 【請求項２１】 請求項１４記載のシステムにおいて、
前記モニタが、 前記Ｉ／Ｏ動作における第１の不変情報に応じて、各Ｉ
／Ｏ動作毎にバッファを決定し、 前記Ｉ／Ｏ動作における第２の不変情報に応じて、識別
されたバッファ内におけるＩ／Ｏ動作の順序を決定し、 前記処理セットに対する、同等のバッファ内の同等の位
置のＩ／Ｏ動作における同等の第３の不変情報に基づい
て、処理セットの同等の動作を判定する、ように動作可
能である、システム。 - 【請求項２２】 請求項２１記載のシステムにおいて、
前記第１の不変情報が、 処理セットと、 Ｉ／Ｏ動作型と、 ある処理セット内のプロセッサ番号と、から選択される
Ｉ／Ｏ動作の少なくとも１つのパラメータである、シス
テム。 - 【請求項２３】 請求項２１記載のシステムにおいて、
前記第２の不変情報が、 アドレス・フェーズの順序付けと、 順序番号と、から選択されるＩ／Ｏ動作の少なくとも１
つのパラメータである、システム。 - 【請求項２４】 請求項２１記載のシステムにおいて、
前記第３の不変情報が、 ライト値データと、 Ｉ／Ｏコマンドと、 アドレスと、から選択されるＩ／Ｏ動作の少なくとも１
つのパラメータである、システム。 - 【請求項２５】 請求項２１記載のシステムにおいて、
前記モニタが、Ｉ／Ｏ動作の変動情報を無視するように
動作可能である、システム。 - 【請求項２６】 請求項１４記載のシステムにおいて、
各処理セットが、複数のプロセッサを備える、対称マル
チプロセッサである、システム。 - 【請求項２７】 請求項２６記載のシステムであって、
前記処理セットのプロセッサによって共有される、少な
くとも１つの資源を各処理セット毎に備え、前記モニタ
が、前記ＣＰＵセットのために、ｍｕｔｅｘの同等の順
序付けを保証し、それぞれの処理セットのプロセッサに
よる前記それぞれの資源へのアクセスを制御することに
より、前記処理セットの同等の動作状態を維持するよう
に構成されている、システム。 - 【請求項２８】 少なくとも第１の処理セットが第２の
処理セットとは非同期に動作可能な、複数の処理セット
と、前記処理セットから出力されるＩ／Ｏ動作を受け取
るように接続されたモニタとを備えた、フォールト・ト
レラント・マルチプロセッサ・コンピュータ・システム
の動作方法であって、 Ｉ／Ｏ動作をバッファするステップと、 前記処理セットの同等の動作状態を判定するために、１
つの処理セットから出力されたＩ／Ｏ動作を、他の処理
セットのためにバッファされたＩ／Ｏ動作と比較するス
テップと、 前記処理セットの同等の動作状態を判定したときのみ、
状態変更Ｉ／Ｏ動作を発行するステップと、を含む方
法。 - 【請求項２９】 複数の処理セットを含み、該処理セッ
トの少なくとも１つが、該処理セットの他の１つとは非
同期に動作可能なマルチプロセッサ・コンピュータ・シ
ステムのためのモニタ・ユニットであって、該モニタ・
ユニットが、前記処理セットのそれぞれのＩ／Ｏバスと
デバイス・バスとの間のブリッジを形成し、 前記処理セットからの前記Ｉ／Ｏバス上のＩ／Ｏ動作を
バッファする手段と、 前記Ｉ／Ｏ動作を比較する手段と、 前記処理セットの同等の動作状態を判定したときのみ、
状態変更Ｉ／Ｏ動作を発行する手段と、を備えるモニ
タ。
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