ITRM960315A1 - Contatore di precisione ad alta velocita', in particolare per determi= nazioni di orario. - Google Patents

Description

DESCRIZIONE

a corredo di una domanda di brevetto per invenzione dal titolo: "Contatore di precisione ad alta velocità, in particolare per determinazioni di orario",

La presente invenzione si riferisce ai contatori sincroni ad alta velocità e, più particolarmente, ad un contatore sincrono ad alta velocità operante a frequenze elevate, in cui una porzione del contatore utilizza un primo segnale di cadenzamento o di clock ed un'altra porzione del contatore utilizza un secondo segnale di cadenzamento, derivato dal primo segnale di cadenzamento.

PRECEDENTI DELL'INVENZIONE

Molti diversi tipi e progetti di contatori binari sono stati implementati nel corso degli anni. La struttura ed il funzionamento dei contatori precedentemente implementati producono degli intrinseci ritardi di propagazione nei segnali di riporto. Tali ritardi di propagazione limitano la velocità con la quale un contatore può operare, riducendo cosi la precisione del contatore. Una parziale riduzione di questi ritardi di propagazione comportante un incremento della precisione del contatore stata realizzata attraverso l'impiego di una circuiteria di riporto a prospezione o lookahead che utilizza uno, due oppure anche tre schemi di prospezione degli impulsi di cadenzamento, mentre altre soluzioni hanno utilizzato questi schemi di prospezione in combinazione con una circuiteria di scatto sul fronte.

I contatori di ondulazioni ed i contatori sincroni sono i contatori del tipo più comune attualmente esistenti. I contatori contenenti un numero sostanzialmente grande di bit (contatori lunghi) sono generalmente costituiti da una stringa di identici contatori più piccoli (spesso denominati stadi). Questi contatori più piccoli sono collegati tramite segnali di riporto. Un segnale di riporto indica che un contatore (oppure uno stadio particolare del contatore) ha raggiunto il suo conteggio massimo e quindi ritornerà a tutti zeri, per cui il successivo contatore nella catena dovrebbe essere incrementato.

II problema che si incontra con i presenti "contatori lunghi" comprendenti un gran numero di bit ed utilizzanti degli schemi di riporto a prospezione è costituito dal fatto che i ritardi di propagazione dei segnali di riporto da stadio a stadio sono ancora relativamente sostanziali, quando si opera a frequenza molto elevata. Poiché la velocità con la quale un contatore lungo può operare è usualmente limitata dal ritardo di propagazione dei segnali di riporto fino all'ultimo stadio, anche un ritardo di propagazione dell'ordine di un ritardo di gate è sostanziale ad elevate frequenze. Ciò riduce la frequenza di funzionamento massima del contatore.

In accordo con ciò, si riscontra la necessità di un contatore ad alta velocità di precisione costituito da numerosi contatori più piccoli, per cui il ritardo di propagazione dei segnali di riporto venga ridotto al minimo, consentendo così al contatore di operare con una data frequenza di clock o di cadenzamento "f" con una precisione che si approssimi ad 1/f secondi. Inoltre, vi è la necessità di un preciso, contatore per il calcolo dell'orario del giorno, destinato a contare e a memorizzare temporaneamente in maniera precisa il valore .contato, a seguito del verificarsi di un evento di temporizzazione, per cui la precisione del valore di conteggio rimanga di 1/f secondi.

SOMMARIO DELL'INVENZIONE

Il sistema di conteggio della presente invenzione comprende un contatore che include un primo stadio avente almeno un registro che definisce una posizione di bit ed una pluralità di stadi successivi ciascuno avente almeno un registro che definisce una posizione di bit; ciascun registro comprendendo una pluralità di circuiti porta logici. Il primo stadio opera utilizzando un primo segnale di cadenzamento avente impulsi periodici di cadenzamento, mentre gli stadi successivi operano utilizzando un secondo segnale di cadenzamento comprendente impulsi di cadenzamento periodici derivati dal primo segnale di cadenzamento. Il contatore complessivo opererà alla frequenza f anche se gli stadi successivi operano alla frequenza f/(2<b>), in cui b è uguale al numero dei bit del primo stadio. Un circuito genera dei segnali di riporto di lookahead 0 di prospezione, i quali vengono applicati ad almeno uno degli stadi successivi del contatore. Inoltre, nel sistema contatore è incluso un circuito per alimentare al contatore il primo ed il secondo segnale di cadenzamento.

Una seconda forma di realizzazione della presente invenzione comprende un sistema di conteggio che include un primo contatore comprendente un registro che definisce il bit meno significativo del sistema di conteggio, per cui il primo contatore utilizza un primo segnale di cadenzamento. Il sistema di conteggio inoltre comprende un secondo contatore che include una pluralità di stadi successivi, ciascuno avente almeno un registro, ciascuno di detti registri definendo una posizione di bit del sistema di conteggio, per cui il secondo contatore utilizza un secondo segnale di cadenzamento avente una frequenza corrispondente ad una metà della frequenza del primo segnale di cadenzamento. Viene anche fornito un circuito per generare e alimentare segnali di riporto di prospezione ad almeno uno degli stadi successivi del secondo contatore.

Un'altra forma di realizzazione della presente invenzione comprende un sistema per il conteggio di precisione del tempo o dell'orario del giorno. La precisione del sistema di conteggio del tempo del giorno comprende un contatore principale che include un primo contatore che utilizza un primo segnale di cadenzamento ed un secondo contatore che comprende una pluralità di contatori a stadi intercollegati con una pluralità di segnali di riporto. Ciascun contatore di stadio presenta almeno un registro che definisce un bit. Il secondo contatore utilizza un secondo segnale di cadenzamento derivato dal primo segnale di cadenzamento. Il sistema di conteggio inoltre comprende un circuito per generare ed alimentare i segnali di riporto ai contatori di stadio. Un canale di temporizzazione riceve un segnale di temporizzazione per memorizzare temporaneamente o trattenere (latching) il bit ovvero il valore del primo contatore ed i bit ovvero i valori del secondo contatore in un primo registro di tenuta o di latch ed in un secondo registro di tenuta o di latch, rispettivamente. Il valore del contatore o dei bit tenuti, viene quindi espresso in uscita seriale attraverso un registro a scorrimento.

BREVE DESCRIZIONE DEI DISEGNI

La figura 1 rappresenta uno schema a blocchi funzionale di un contatore di precisione del tempo o del l ' orari o del gi orno ;

la figura 2 rappresenta uno schema di un circuito di divisione-per-due secondo la figura 1 ed uno schema a blocchi del secondo contatore e dei registri di tenuta/scorrimento della figura 1,

la figura 3 rappresenta uno schema a. blocchi che illustra la pluralità degli stadi del secondo contatore della figura 1 e mostra i segnali di riporto fra ciascuno stadio e quello successivo;

la figura 4 rappresenta uno schema del circuito generatore di segnale di riporto del primo stadio per generare il segnale di riporto per lo stadio due,

la figura 5 rappresenta uno schema del circuito generatore del segnale di riporto del secondo stadio per generare il segnale di riporto per lo stadio tre,

la figura 6A rappresenta uno schema del circuito generatore del segnale di riporto del terzo stadio per generare il segnale di riporto per lo stadio quattro,

la figura 6B rappresenta un alternativo schema del circuito generatore del segnale di riporto rappresentato nella figura 6A; e

la figura 7 illustra il contatore di un bit, il circuito di sincronizzazione ed il circuito di tenuta per ciascuno dei canali di temporizzazione N della figura 1.

DESCRIZIONE DETTAGLIATA

Con riferimento ora alla figura 1, in essa è rappresentato uno schema a blocchi di un sistema per il conteggio di precisione del tempo o dell'orario del giorno, 10, secondo la presente invenzione. Il sistema di conteggio 10 è rappresentato in modo da comprendere sei moduli funzionali principali che includono una pluralità di primi contatori 12, un secondo contatore 14, una pluralità di registri di tenuta/scorrimento 16, un generatore di ripristino (rol1over)/reset 13, un generatore 20 dei segnali di cadenzamento ed una pluralità di moduli 22 di sincronizzazione dei segnali di temporizzazione.

Il sistema di conteggio 10 tipicamente riceve un segnale di strobe quando si è verificato un evento esterno. Il segnale di strobe opera in modo che il valore del contatore venga temporaneamente memorizzato o trattenuto, detto valore potendo successivamente essere espresso in uscita dal sistema di conteggio 10. Come rappresentato nella figura 1, il sistema di conteggio 10 preferibilmente comprende una pluralità di segnali di strobe. Nella preferita forma di realizzazione, il sistema di conteggio 10 comprende sei segnali di strobe. Come tale, il sistema di conteggio 10 presenta sei canali di temporizzazione per trattenere o memorizzare temporanemante il valore del contatore, in risposta ad uno dei sei segnali di strobe. Inoltre, il sistema di conteggio 10 comprende sei primi contatori 12, sei moduli 22 di sincronizzazione dei segnali di temporizzazione e sei registri 16 di tenuta/scorrimento, uno per ciascuno dei canali di temporizzazione.

Con riferimento ora alla figura 2, in essa è rappresentato uno schema del generatore 20 dei segnali di cadenzamento ed uno schema a blocchi che mostra il secondo contatore 14 ed i registri di tenuta/scorrimento 16. Il generatore 20 dei segnali di cadenzamento è un circuito di divisione-per-due e comprende un circuito porta 24 di tipo EXOR, un circuito bistabile o flip-flop 26 di tipo D ed un circuito porta invertitore 28. Il segnale COUNT ENABLE (abilitazione di conteggio) viene applicato all'ingresso del circuito porta EXOR 24, mentre il segnale CLKΦ rappresenta l'ingresso al terminale di ingresso di cadenzamento del flip-flop 26 di tipo D. L'uscita del circuito bistabile 26 di tipo D viene applicata in retroazione al circuito porta 24 di tipo EXOR ed anche all'ingresso del circuito porta invertitore 28. Il segnale di abilitazione di conteggio è un segnale di abilitazione attivo allo stato basso e deve essere basso per abilitare il conteggio del sistema contatore 10.

Il segnale CLKΦ è un segnale di cadenzamento avente una predeterminata frequenza e viene generato esternamente al sistema di conteggio 10. Il segnale CLKΦ può avere una frequenza fino a circa 800 MHz. Il funzionamento del sistema di conteggio a circa 800 MHz si traduce in una precisione di circa 1,25 nanosecondi per conteggio. Il segnale di uscita CLK1 del generatore 20 dei segnali di cadenzamento presenta una frequenza uguale ad un metà della frequenza del segnale di cadenzamento CLKΦ ed è invertito dal circuito porta invertitore 28. Il segnale CLK1 è il segnale di cadenzamento di ingresso per il secondo contatore 14, mentre il segnale CLK è il segnale di cadenzamento di ingresso per il primo contatore 12. Come rappresentato, il secondo contatore 14 esegue il conteggio con un ritmo uguale alla frequenza del segnale CLK1, che è una metà della frequenza del segnale di cadenzamento ZLKΦ . Come sarà apprezzato dalle persone esperte nel settore, il generatore 20 del segnale di cadenzamento potrebbe anche essere un circuito di divisione-per-quattro (ovvero otto, sedici, eccetera). In tal caso, il primo contatore 12 includerebbe allora registri a due (oppure tre o quattro, eccetera) bit. Inoltre, il segnale di cadenzamento CLK1 generato dal generatore 20 dei segnali di cadenzamento potrebbe anche essere^generato mediante inversione (ovvero con sfasamento di 180 gradi) del bit più significativo del primo contatore 12, producendo così il segnale di cadenzamento CLK1 avente una frequenza uguale ad 1/(2b) moltiplicato per la frequenza del segnale di cadenzamento CLKΦ , in cui 11b" è uguale al numero dei bit nel primo contatore 12. Nella preferita forma di realizzazione, il primo contatore è un contatore da un bit.

Con riferimento ora alla figura 3, in essa è rappresentato il secondo contatore 14 comprendente una pluralità di stadi (ovvero contatori più piccoli). Ciascuno stadio comprende una pluralità di registri, ciascun registro definendo un bit (ovvero una posizione di bit), per cui ciascun registro comprende una pluralità di circuiti porta logici. Nella preferita forma di realizzazione, il secondo contatore 14 è un contatore da quarantacinque bit che definisce i bit (o le posizioni di bit) da BA45 a B1 ed è diviso in quattro stadi (o contatori). Il primo stadio 30 è costituito da un contatore da dodici bit che definisce i bit da B12 a B1 . Il primo stadio 30 comprende una pluralità di circuiti bistabili o flip-flop, in cui l’equazione di base per ciascun circuito bistabile è: Dn (t) <= >(Qn_i * Qn-2 * .··* Qo * CARRYIN) EXOR Qn in cui Qn ... Qo rappresentano le uscite dei .circuiti bistabili al tempo (t-1). Nella preferita forma di realizzazione, un circuito porta complesso OR-AND a dodici ingressi viene usato per limitare il numero dei livelli logici in questo stadio. Come sarà apprezzato, vi sono molte tecniche e molte strutture note alle persone esperte nel ramo per implementare queste equazioni che possono includere delle progettazioni di schiere di circuiti porta, delle progettazioni di celle standard e/o la applicazione di progettazioni di specifici circuiti integrati (ASIC). Il circuito porta QR-AND a dodici ingressi funziona come un circuito porta AND a dodici ingressi mediante il collegamento di ciascuna delle linee Q ad un ingresso di uno speciale circuito porta OR univoco (per tale ingresso Q) a due ingressi e collegamento degli altri ingressi dei circuiti porta OR ad un punto a zero logico. Con riferimento alla sopra esposta equazione logica, sarà evidente che le uscite Q0 e Q1 saranno fortemente caricate. Poiché la velocità di un circuito porta logico diminuisce con l'aumentare del numero dei carichi collegati alla sua uscita, ulteriori circuiti bistabili sono aggiunti per bilanciare il caricamento sui due bit meno signficativi del primo stadio 30. Come tali, i due registri corrispondenti ai bit meno significativi vengono duplicati in un . formato parallelo per ridurre il caricamento e così aumentare la velocità del primo stadio 30.

Il secondo stadio 34 ed il terzo stadio 38 sono anche costituiti da contatori di dodici bit ed hanno una struttura simile a quella del primo stadio 30. Il secondo stadio 34 definisce i bit da B24 a B13 mentre il terzo stadio 38 definisce i bit da B 36 a B 25 Il quarto stadio 42 è un contatore di nove bit che definisce i bit da B45 a B37

La frequenza di funzionamento del secondo contatore 14 dipende dai ritardi di propagazione dei segnali di riporto lungo il percorso fra ciascuno degli stadi e quello successivo. Poiché questo è un percorso importante nel contatore di 45 bit, ciascun segnale di riporto fra gli stadi è generalmente individualmente generato. Il segnale di riporto applicato in ingresso al secondo stadio 34 viene generato dal circuito di riporto 32 del primo stadio. Similmente, il segnale di riporto del terzo stadio 38 viene generato da un circuito di riporto 36 del secondo stadio, mentre il segnale di riporta applicato all'ingresso del quarto stadio 42 viene generato da un circuito di riporto 40 del terzo stadio. I circuiti di riporto di stadio 32, 36 e 40 funzionano in combinazione con lo schema di cadenzamento della presente invenzione per ridurre i ritardi di propagazione nel sistema di conteggio 10 a meno di 1/f, in cui "f" rappresenta la frequenza del segnale di cadenzamento CLK1.

Come tale, con il segnale di cadenzamento avente una frequenza di 800 MHz, la precisione del valore del contatore memorizzato temporaneamente a seguito del verificarsi di un evento esterno è di circa 1,25 nanosecondi. Pertanto, la presente invenzione fornisce un contatore capace di effettuare misurazioni di precisione dipendenti dalla frequenza del segnale di cadenzamento CLKΦ . La precisione del contatore si approssima a circa 10-9 secondi, con un segnale di cadenzamento CLKΦ avente una frequenza intorno a 800 MHz.

Con riferimento ora alla figura 4, in essa è rappresentato uno schema del circuito di riporto 32 del primo stadio comprendente un circuito porta AND 50, un circuito porta invertitore 52, un circuito porta NAND 54, un circuito bistabile o flip-flop 56 di tipo D ed un circuito porta invertitore 58. Il circuito 32 utilizza uno schema di prospezione o di lookahead per generare il segnale di riporto applicato all'ingresso del secondo stadio 34. I bit da B24a B1 vengono applicati all'ingresso del circuito pOrta AND 50. Il bit B1 è il segnale significativo. Il bit B1 viene invertito dal circuito porta invertitore 52 e viene applicato all'ingresso del circuito porta NAND 54. Come sarà apprezzato da una persona esperta nel ramo, il circuito generatore dei segnali di riporto di prospezione del circuito di riporto 32 del primo stadio (come anche del circuito di riporto per il secondo stadio 36 e per il terzo stadio 40, che verranno discussi nel seguito) può essere implementato mediante l'impiego di molti diversi schemi logici e/o di molte diverse strutture adatte alla esecuzione della funzione desiderata in armonia con la presente invenzione.

Quando i bit da B12a B1 sono tutti alti, l'uscita del circuito porta NAND 54 passerà allo stato basso, quando il bit diventa alto. Ciò produce un riporto logico basso un segnale di cadenzamento prima che sia richiesto. L'uscita del circuito porta NAND 54 viene quindi applicata all'ingresso del circuito bistabile 56 di tipo D e viene applicata con azione del segnale di cadenzamento per mezzo del segnale CLK1, per cui l'uscita del circuito bistabile o flip-flop 56 di tipo D produce un segnale di riporto basso attivo CARRY QUT1 dal primo stadio 32. Il segnale CARRY 0UT1 viene invertito dal circuito porta invertitore 53 per produrrre il segnale di ingresso di riporta CARRY IN2 e viene applicato all'ingresso del secondo stadio 34. Il ritardo di propagazione viene generato dal segnale di cadenzamento applicato al circuito bistabile 56 di tipo D, poiché il ritardo di propagazione della logica combinatoria del circuito di riporto 32 del primo stadio viene ridotto al ritardo del circuito porta invertitore grazie al circuito bistabile 56 di tipo D. Come sarà apprezzato, il circuito bistabile 56 di tipo D può essere progettato per ridurre specificamente questo ritardo di propagazione, in modo da agevolare la incrementazione della precisione del sistema di conteggio 10.

Con riferimento ora alla figura 5, in essa è rappresentato uno schema del circuito di riporto 36 del secondo stadio comprendente un circuito porta AND 60, un circuito porta invertitore 62 ed un circuito porta NOR 64. Mentre il circuito 36 utilizza uno schema di prospezione per generare l'ingresso del segnale di riporto al terzo stadio 38, questo schema è diverso dallo schema utilizzato nel circuito di riporto 32 del primo stadio e dipende ulteriormente dal segnale di riporto di uscita del circuito 32. I bit da a vengono applicati in ingresso al circuito porta AND 60. Quando i bit da B 24 a B13 sono tutti alti, l'uscita del circuito porta AND 60 diventa alta. Ora, quando il segnale CARRY OLITI dal circuito bistabile 56 di tipo D del circuito 32 diventa basso, un riporto logico alto viene generato dal circuito porta NOR 64 per l'ingresso al terzo stadio 38. Gli ingressi al circuito porta NOR 64 sono costituiti dal segnale CARRY OLITI generato dal circuito di riporto 32 del primo stadio e l'inversione (circuito porta invertitore 62) dell'uscita del circuito porta AND 60. L'uscita del circuito porta NGR 64 è un segnale di riporto alto attivo CARRY QUT2 che viene applicato come ingresso in qualità di segnale di riporto di ingresso al terzo stadio 38.

Con riferimento ora alla figura 6A, è rappresentato uno schema del circuito di riporto 40 del terzo stadio comprendente i circuiti porta AND 70, 72 e 74. Mentre il circuito 40 utilizza uno schema di prospezione per generare il segnale di riporto di ingresso al quarto stadio 42, questo schema è diverso dallo schema utilizzato nel circuito di riporto 32 del primo stadio o nel circuito di riporto 36 del secondo stadio. I bit da B36 a B33 , vengono applicati all'ingresso del circuito porta AND 70, mentre i bit B31 a B30 sono applicati all'ingresso del circuito porta AND 72. Il bit B32, i bit da B29 a B25 , le uscite dei circuiti porta AND 70 e 72 ed il segnale CARRY 0UT2 generato dal circuito di riporto 36 del terzo stadio sono tutti applicati all'ingresso del circuito porta AND 74. Quando i bit da B36 a B25 sono tutti alti ed il segnale CARRY 0UT2 esegue una transizione allo stato alto, l'uscita del circuito porta AND 72 diventa alta. L'uscita del circuito porta AND 72 produce un segnale di riporto alto attivo CARRY QUT3 il quale viene applicato in ingresso come segnale di riporto di ingresso al quarto stadio 42. In questa preferita forma di realizzazione, il circuito porta AND 74 è un circuito porta complesso OR-AND a nove, due ingressi che funziona come circuito porta AND. Questo particolare circuito porta è più rapido di un singolo circuito porta AND a dodici ingressi.

Una alternativa forma di realizzazione del circuito 40 è rappresentata come circuito di riporto di terzo stadio 40a nella figura 6B, in cui i bit da B36 a B25 ed il segnale CARRY 0UT2 generato dal circuito di riporto 36 del terzo stadio sono tutti applicati all'ingresso del circuito porta AND 76.

Come illustrato e come descritto con riferimento alla figura 1, il secondo contatore 14 comprende tre piccoli contatori aventi dodici bit ciascuno ed un contatore più piccolo avente nove bit. Il secondo contatore 14 comprende anche circuiti generatori di riporto fra ciascuno dei contatori (stadi) per generare segnali di riporto per ciascuno stadio del secondo contatore. Questi circuiti generatori di riporto riducono i ritardi di propagazione associati ai segnali di riporto. Il secondo contatore 14 utilizza il segnale di cadenzamento o di clock CLK1 avente una frequenza corrispondente ad una metà della frequenza del segnale di cadenzamento CLKΦ . Il segnale di cadenzamento CLKΦ viene utilizzato come segnale di cadenzamento per la pluralità dei primi contatori 12 (il bit meno significativo del sistema di conteggio 10). Questo schema di cadenzamento per il sistema di conteggio 10 riduce l'impatto degli eventuali ritardi di propagazione nel secondo contatore 14 e si traduce in un contatore capace di operare con la frequenza del segnale di cadenzamento CLKΦ ed avente una accuratezza che è in relazione con la frequenza del segnale di cadenzamento CLKΦ .

Con riferimento ora alla figura 7, in essa è rappresentato uno schema del primo contatore 12 e del modulo 22 di sincronizzazione del segnale di temporizzazione per un canale di temporizzazione del sistema di conteggio 10. Il sistema di conteggio 10 preferibilmente comprende sei canali di temporizzazione. Lo schema di cadenzamento del sistema di conteggio 10 permette al bit meno significativo (B0) del sistema di conteggio 10 di ribaltarsi alla frequenza del segnale di cadenzamento CLKΦ (quando il primo contatore 12 contiene soltanto un bit). Quindi, il bit meno significativo 8^ si ribalta con una frequenza di 800 MHz, mentre gli altri quarantacinque bit del secondo contatore 14, i bit da B45a B1 , operano a 400 MHz. Questa architettura limita il numero dei circuiti bistabili o flip-flop (registri di bit) perché operano dal segnale di cadenzamento CLKΦ . Poiché il segnale di cadenzamento CLKΦ opera con una frequenza molto elevata, è desiderabile ridurre la lunghezza di distribuzione circuitale del segnale CLKΦ . La presente invenzione riduce questa lunghezza di distribuzione mediante l'impiego del primo contatore 12 (bit B0) e del secondo contatore 14 (bit da B45a B1 ). La presente invenzione fornisce sei identici primi contatori 12 da un bit, uno per ciascun canale, per minimizzare i problemi di temporizzazione. Il ritardo di tempo del bit B0 viene ridotto collocando il registro di tenuta per il bit B0 in stretta prossimità al corrispondente primo contatore 12 da un bit. Ciò riduce anche il caricamento, poiché ciascun primo contatore 12 da un bit pilota soltanto un registro di tenuta, invece di avere soltanto un contatore 12 da un bit per pilotare sei registri di tenuta.

Mentre la preferita forma di realizzazione fornisce sei canali di temporizzazione, il contatore della presente invenzione può essere usato vantaggiosamente per un semplice sistema di conteggio avente un canale di temporizzazione oppure in un sistema di conteggio che produce segnali di bit per la successiva elaborazione.

Come rappresentato nella figura 7, il primo contatore 12 comprende un circuito porta EXOR 90 ed un circuito bistabile 92 di tipo D. Il segnale di abilitazione di conteggio COUNT ENABLE viene applicato all'ingresso del circuito porta EXOR 90, mentre il segnale CLKΦ viene applicato all'ingresso di cadenzamento del circuito bistabile 92 di tipo D. L'uscita del circuito bistabile 92 di tipo D viene applicata in retroazione al circuito porta EXOR 90. L’uscita del circuito bistabile 92 di tipo D è costituita dal bit meno significativo "B^" del sistema di conteggio 10.

Nella preferita forma di realizzazione sono forniti sei canali di temporizzazione. Come -tali, il riferimento (LSB) (n) illustrato nella figura 7 rappresenta la pluralità dei canali di temporizzazione. I segnali di temporizzazione STROBE (N) sono segnali asincroni generati esternamente al sistema di conteggio. Allo scopo di mantenere temporaneamente in memoria il valore del contatore senza errore, questi segnali sono sincronizzati sul segnale di cadenzamento CLKΦ prima di tenere il valore del contatore nell'appropriato regitro di tenuta/scorrimento ló. La circuiteria 22 di sincronizzazione dei segnali di temporizzazione comprende i circuiti bistabili o flip-flop 94, 96, 100 e 102 di tipo D ed i circuiti porta invertitori 98 e 104. Il segnale STROBE (N) viene applicato all'ingresso del circuito bistabile 94 di tipo D, la cui uscita viene applicata all'ingresso del circuito bistabile 96 di tipo D. Il segnale STROBE viene sincronizzato dal segnale di cadenzamento CLKΦ come rappresentato. L’uscita del circuito bistabile 96 di tipo D viene quindi applicata all'ingresso dei circuiti bistabili 100 e 102 di tipo D. L'ingresso al circuito bistabile 100 di tipo D viene quindi ricadenzato con l'inverso del segnale di cadenzamento CLKΦ proveniente dall'uscita del circuito porta invertitore 98 per generare un segnale latch LSB (N). Il segnale latch LSB (N) trattiene il bit meno significativo B0 nel registro di tenuta 106, che forma parte del registro di tenuta/scorrimento 16 (vedere la figura 1). L'ingresso al circuito bistabile 102 di tipo D viene ricadenzato con l'inverso del segnale di cadenzamento CLK1 uscente dal circuito porta invertitore 104 per generare un segnale di latch MSBs (ri) che trattiene i restanti quaratancinque bit (i bit da B45a B1 ) nel registro di tenuta/scorrimento 16.

Una volta che il valore del contatore sia stato tenuto nell'appropriato registro di tenuta, il valore viene trasferito ad un registro a scorrimento {non r appresentato) incluso nel registro di tenuta/scorrimento 16 (come rappresentato nella figura 1). Quindi, il valore del contatore può essere fatto scorrere in serie (oppure in parallelo) in uscita come segnale LBPTOD (N) (rappresentato nella figura 1) fino alle locazioni dove esso è desiderato.

La presente invenzione fornisce anche un ripristino di azzeramento o di rollover programmabile del contatore. Nella preferita forma di realizzazione, il sistema di conteggio 10 esegue il conteggio del numero dei "ticks" di 1,25 nanosecondi in un giorno di ventiquattro ore. Alla mezzanotte, il contatore si riallinea su tutti zeri.

Con riferimento alla figura 1, il generatore di riallineamento (rollover)/ripristino 18 esegue il monitoraggio del conteggio e quando il contatore raggiunge il valore desiderato esso ripristina o resetta il contatore, alla mezzanotte, su tutti zeri. Per motivi di flessibilità, il generatore di riallineamento/ripristino 18 viene programmato inmodo da riallineare il contatore su tutti zeri quando il valore programmato viene raggiunto dal contatore. Pertanto, è possibile programmare il contatore in modo da riallinearsi o azzerarsi su valori i quali un'ora, dodici ore, quindi minuti, eccetera.

Il generatore di rial1iniainento/ripristino 18 comprende una serie di elementi di tenuta dei valori di riallineamento (non rappresentati) ciascuno dei quali contiene il desiderato valore di riallineamento o di rollover. Questo valore viene caricato nel generatore di rial1ineamento/ripristino 18 attraverso un bus dei dati di inizializzazione di sedici bit. Durante il funzionamento, il generatore di riallineamento/ripri stino 18 esegue il monitoraggio del valore del contatore. Il valore (bit) del contatore viene confrontato con il valore programmato nei circuiti di tenuta dei valori di rial1ineamento utilizzando comparatori (non rappresentati). Quando il valore del contatore è uguale al valore contenuto nei circuiti di tenuta dei valori di riallineamento, il contatore viene ripristinato a tutti zeri. Il generatore di riallineamento/ripristino 18 comprende inoltre un circuito corrispondente ad uno schema di prospezione (non rappresentato ) che consente il ripristino del contatore su tutti zeri con poco o senza ri tardo di pro pag azi one . Uno schema di prospezione o di lookahead viene utilizzato poiché un significativo ritardo di propagazione nel rial l ineamento del contatore pregiudicherebòe la precisione complessiva del sistema di conteggio.

Anche se diverse forme di realizzazione della presente invenzione sono state descritte nella precedente descrizione dettagliata e sono state illustrate nei disegni allegati, sarà compreso da coloro che sono esperti nel ramo che l'invenzione non è limitata alle forme di reaiizzazione descritte, ma è suscettibile di numerose ridisposizioni, sostituzioni e modificazioni senza con ciò allontanarsi dallo spirito dell'invenzione

Claims (3)

1. RIVENDICAZIONI 1. Sistema di conteggio comprendente: un contatore comprendente un primo stadio avente almeno un registro che definisce una posizione di bit ed una pluralità di stadi successivi, ciascuno avente almeno un registro che definisce una posizione di bit, detto primo stadio rispondendo ad un primo segnale di clock o di cadenzamento avente impulsi di cadenzamento periodici con una predeterminata frequenza e detti stadi successivi rispondendo ad un secondo segnale di cadenzamento avente impulsi periodici di cadenzamento con una predeterminata frequenza; un circuito per generare segnali di riporto di prospezione o di lookahead applicati ad almeno uno degli stadi successivi del contatore; e mezzi per alimentare il primo ed il secondo segnale di cadenzamento al contatore.
2. 2. Sistema di conteggio secondo la rivendicazione 1, in cui la frequenza del secondo segnale di cadenzamento è una metà della frequenza del primo segnale di cadenzamento. 3. Sistema di conteggio secondo la rivendicazione 2, in cui il secondo segnale di cadenzamento viene generato mediante la inversione del primo segnale di cadenzamento diviso per due. 4. Sistema di conteggio secondo la rivendicazione 2, in cui la frequenza del secondo segnale di cadenzamento è l/(2<b>) della frequenza del primo segnale di cadenzamento, in cui “b" è uguale al numero dei registri nel primo stadio. 5. Sistema di conteggio secondo la rivendicazione 1, comprendente mezzi per generare un secondo segnale di cadenzamento, in cui il secondo segnale di cadenzamento è sfasato di 180 gradi risptto ad un registro più significativo del primo stadio. 6. Sistema di conteggio secondo la rivendicazione 1, in cui il primo stadio presenta soltanto un registro e la pluralità degli stadi successivi e comprende ulteriormente: un primo stadio successivo avente una pluralità di registri, ciascuno dei quali definisce una posizione di bit; e un secondo stadio successivo avente una pluralità di registri, ciascuo dei quali definisce una posizione di bit. 7. Sisterna di conteggio secondo la rivendicazione 6, in cui il primo stadio successivo comprende (n) registri che definiscono le posizioni di bit da a ed il circuito per la generazione dei egnali di riporto di prospezione comprende: un primo circuito porta AND, gli ingressi a detto primo circuito porta AND includono i bit da a B2 un primo circuito porta NAND, gli ingressi a detto primo circuito porta NAND comprendono l'uscita dal primo circuito porta AND e l'inverso del bit B^; un primo cicuito bistabile o flip-flop di riporto, gli ingressi a detto primo circuito bistabile di riporto includono il secondo segnale di cadenzamento e l'uscita dal primo circuito porta NAND; mezzi per invertire l'uscita di detto primo circuito bistable di riporto; e mezzi per collegare l'uscita invertita di detto primo circuito bistabile di riporto con l'ingresso del secondo stadio successivo, in qualità di primo segnale di riporto.
3. 3. Sistema di conteggio secondo la rivendicazione 7, in cui il secondo stadio successivo comprende "k" registri che definiscono posizioni di bit da Bk+n a Bn+1 , cui "n" rappresenta il numero dei registri nel primo stadio successivo, detta pluralità di stadi successivi comprendendo inoltre un terzo stadio successivo avente una pluralità di registri, ciascuno dei quali definisce una posizione di bit, éd i mezzi per generare i segnali di riporto di prospezione o di lookahead ulteriormente comprendono: un secondo circuito porta AND, gli ingressi a detto secondo circuito porta AND includono i bit da Bk+n a Bn+,1; e un primo circuito porta NOR, gli ingressi a detto primo circuito porta NOR includono l'uscita invertita del secondo circuito porta AND e l'uscita del primo circuito bistabile di riporto; e mezzi per collegare l'uscita di detto primo circuito porta NOR all'ingresso del terzo stadio successivo, in qualità di secondo segnale di riporto. 9. Sistema di conteggio secondo la rivendicazione 8, in cui il terzo stadio successivo comprende "p" registri che definiscono i bit da Bp+K+n a Bk n 1 , in cui "n" e "K'' rappresentano il numero dei registri nel primo stadio successivo e nel. secondo stadio successivo, rispettivamente, detta pluralità di stadi successivi comprendendo inoltre un quarto stadio successivo avente una pluralità di registri, ciascuno dei quali definisce una posizione di bit, ed i mezzi per generare i segnali di riporto di prospezione comprendono ulteriormente: un terzo circuito porta AND, gli ingressi a detto terzo circuito porta AND includono i bit da n a BK+n+1 e l'usciata del primo circuito porta <B>p+K NOR ; e mezzi per collegare l'uscita di detto terzo circuito porta AND all'ingresso del quarto stadio successivo in qualità di terzo segnale di riporto. 10. Sistema di conteggio secondo la rivendicazione 9, in cui il numero dei registri "n" è uguale a 12, il numero dei registri "K" è uguale a 12, il numero dei registri "p" è uguale a 12, il numero dei registri nel quarto stadio successivo è uguale a 9 e la frequenza del primo segnale di cadenzamento è di almeno circa 400 MHz per produrre un sistema di conteggio avente una precisione fino ad almeno circa 2,5 nanosecondi. 11. Sistema di conteggio secondo la rivendicazione 9, in cui il contatore è programmabile su un predeterminato conteggio di riallineamento o di rollover. 12. Sistema di conteggio secondo la rivendicazione 6, in cui i due registri di bit meno significativi di ciascuno del primo e del secondo stadio successivo sono duplicati per ridurre il carico sulle uscite di questi due registri dei bit meno significativi. 13. Sistema di conteggio secondo la rivendicazione 6, in cui il contatore è programmabile fino ad un predeterminato conteggio di riallineamento o di rollover. 14. Sistema di conteggio comprendente: un primo contatore che comprende un registro che definisce un bit meno significativo, detto primo contatore rispondendo ad un primo segnale di cloclk o di cadenzamento comprendente impulsi periodici di cadenzamento con una predeterminata frequenza; un secondo contatore comprendente una pluralità di stadi successivi, ciascuno avente almeno un registro, ciascuno di detti registri definendo una posizione di bit, detto secondo contatore rispondendo ad un secondo segnale di cadenzamento comprendente impulsi periodici di cadenzamento con una predeterminata frequenza; e mezzi per generare segnali di riporto di prospezione o di lookahead applicati a ciascuno stadio successivo del secondo contatore. 15. Sistema di conteggio secondo la rivendicazione 14, in cui la frequenza del secondo segnale di cadenzamento è una metà della frequenza del primo segnale di cadenzamento. 16. Sistema di conteggio secondo la rivendicazione 14, in cui il secondo segnale di cadenzamento è sfasato sostanzialmente di 180 gradi rispetto al bit meno significativo del primo contatore. 17. Sistema di conteggio secondo la rivendicazione 16, in cui la frequenza f del primo segnale di cadenzamento è superiore a 100 MHz, detto primo e detto secondo contatore provvedendo un preciso conteggio dell'orario del giorno con una precisione di circa (Ί/f) secondi. 18. Sistema di conteggio secondo la rivendicazione 14, ulteriormente comprendente: un canale di temporizzazione comprendente il primo contatore, detto canale di temporizzazione ricevendo un segnale di temporizzazione per tenere o memorizzare temporaneamente (latching) il valore del primo contatore in un primo registro di tenuta ed il valore del secondo contatore in un secondo registro di tenuta. 19. Sistema di conteggio secondo la rivendicazione 18, u1teriormente comprendente una pluralità di canali di temporizzazione, una pluralità di primi contatori, una pluralità di primi registri di tenuta ed una pluralità di secondi registri di tenuta, per cui ciascun canale di temporizzazione comprende il rispettivo primo contatore e ciascuno di detti canali di temporizzazione riceve un rispettivo segnale di temporizzazione per trattenere il valore del rispettivo primo contatore nel primo rispettivo registro di tenuta ed il valore del secondo contatore nel rispettivo secondo registro di tenuta. 20. Sistema di conteggio secondo la rivendicazione 14, comprendente: un primo stadio successivo comprendente una pluralità di registri "n“ che definiscono i bit da Bn a B1 ; un secondo stadio successivo comprendente una pluralità di registri "K" che definiscono i bit da Bk+n a Bη+1; un terzo stadio successivo comprendente una pluralità di registri "p" che definiscono i bit da Bp+,k+n a Bk+n+1 ; in cui "n", "K" e "p" sono uguali al numero dei registri nel primo stadio successivo, nel secondo stadio successivo e nel terzo stadio successivo, rispettivamente. 21. Sistema di conteggio secondo la rivendicazione 20, in cui i mezzi per generare i segnali di riporto di prospezione comprendono: un pirmo circuito porta AND, gli ingressi a detto primo circuito porta AND comprendono i bit da Bn a B2; un primo circuito porta NANO, ingressi a detto circuito porta NANO includono l'uscita del primo circuito porta AND e l'inverso del bit B1; e un primo circuito bistabile o flip-flop di riporto, gli ingressi a detto primo circuito bistabile di riporto includono il secondo segnale di cadenzamento e l’uscita dal primo circuito porta NAND, per cui l'uscita di detto primo circuito bistabile di riporto viene invertita ed applicata ad il secondo stadio successivo e quindi applicata in ingresso come primo segnale di riporto. 22- Sistema di conteggio secondo la rivendicazione 21, in cui i mezzi per generare ed alimentare i segnali di riporto di prospezione comprendono ulteriormente: un secondo circuito porta AND in .cui gli ingressi a detto secondo circuito porta AND includono i bit da BK+n a Bn+1; e un primo circuito porta NOR, in cui gli ingressi a detto circuito porta NOR includono l'uscita invertita del secondo circuito porta AND e l'uscita del primo circuito bistabile di riporto, per cui l'uscita di detto primo circuito porta NGR viene collegata al terzo stadio successivo e come ingresso in qualità di secondo segnale di riporto. 23. Sistema di conteggio secondo la rivendicazione 22, in cui i mezzi per generare ed alimentare i segnali di riporto di prospezione comprendono ulteriormente: un terzo circuito porta AND in cui gli ingressi a detto terzo circuito porta AND includono i bi t da B p+K+n a Bk+n+1 , e l ' uscita del primo circuito porta NOR, per cui l'uscita di detto terzo circuito porta AND viene collegata ed applicata in ingresso come terzo segnale di riporto ad un quarto stadio successivo comprendente una pluralità di registri "r" che definiscono i bit da B r+p++na B 24. Sistema di conteggio secondo la rivendicazione 23, in cui i numeri dei registri "n" "K" e "p“ sono uguali a 12 ed i numeri dei registri "r" sono uguali a 9. 25. Sistema per il conteggio di precisione dell'orario del giorno, comprendente: un primo contatore comprendente almeno un registro che definisce un bit, detto primo contatore utilizzando un primo segnale di clock o di cadenzamento contenente impulsi periodici; un secondo contatore comprendente una pluralità di contatori di stadio interco11egati con una pluralità di segnali di riporto, ciascuno di detti contatori di stadio avendo almeno un registro che definisce un bit, detto secondo contatore utilizzando un secondo segnale di cadenzamento comprendente impulsi di cadenzamento periodici; un mezzo per generare ed alimentare i segnali di riporto ai contatori di stadio; un canale di temporizzazione per ricevere un segnale di temporizzazione; un primo registro di tenuta o di latch per tenere il bit meno significativo del primo contatore in risposta al segnale di temporizzazione; un secondo registro di tenuta per tenere i bit del secondo contatore in risposta ai segnali di temporizzazione; un registro a scorrimento per mettere in uscita in maniera seriale i bit contenuti nel primo e sei secondo registro di tenuta. 26. Sistema per il conteggio di precisione dell'orario o del tempo del giorno secondo la rivendicazione 25, in cui il secondo segnale di cadenzamento è sfasato di 180 gradi rispetto al bit più significativo del primo contatore. 27. Sistema per il conteggio di precisione dell'orario o del tempo del giorno secondo la rivendicazione 26, in cui i mezzi per generare ed alimentare i segnali di riporto comprendono una pluralità di circuiti porta elettronici per ridurre il ritardo di propagazione attraverso il secondo contatore a meno di circa (2/f), in cui f rappresenta la frequenza del primo segnale di cadenzamento, per fornire così un sistema di conteggio con una precisione di circa (1/f) secondi. 28. Sistema per il conteggio di precisione dell'orario o del tempo del giorno secondo la rivendicazione 27, in cui il secondo contatore comprende: un contatore di primo stadio comprendente "n" bit che definiscono i bit da Bn a B1 un contatore di secondo stadio che comprende “K“ bit, che definiscono i bit da Bk+n a Bn+1; un contatore di terzo stadio comprendente "p" bit, che definiscono i bit da B a Bp+K+n K+n+1 , un contatore di quarto stadio che comprende "r" bit, che definiscono i bit da Bp+K+n a BK+n+1 e il primo contatore presenta un bit che definisce il bit B0. 29. Sistema per il conteggio di precisione del tempo o dell'ora del giorno secondo la rivendicazione 28, in cui i due registri dei bit meno significativi di ciascuno dei contatori del primo, del secondo e del terzo stadio sono duplicati per ridurre il carico che agisce sulle uscite di questi due registri relativi ai bit meno significativi. 30. Sistema per il conteggio di precisione del tempo o dell'orario del giorno secondo la rivendicazione 25, ulteriormente comprendente una pluralità di canali di temporizzazione, primi contatori, primi registri di tenuta o di latch, secondi registri di tenuta e registri a scorrimento, per cui ciascun canale di temporizzazione presenta un corrispondente primo contatore, primo registro di tenuta, secondo registro di tenuta e registro a scorrimento. 31. Sisterna per il conteggio di precisione del tempo del giorno secondo la rivendicazione 30, in cui il secondo segnale di cadenzamento è sostanzialmente sfasato di 180 gradi rispetto al bit più significativo del primo contatore. 32. Procedimento di conteggio comprendente le seguenti operazioni: interconnettere una pluralità di circuiti porta elettronici in modo da definire una pluralità di registri che formano un primo stadio ed una pluralità di stadi successivi, in modo da formare un contatore; generare segnali di riporto di lookahead o di prospezione ed alimentare detti segnali di riporto di prospezione ad uno o più degli stadi successivi del contatore, ai tempi desiderati; e applicare un primo segnale di cadenzamento avente una predeterminata frequenza al primo stadio del contatore ed un secondo segnale di cadenzamento avente una predeterminata frequenza agli stadi successivi del contatore per controllare i tempi ai quali il primo stadio e gli stadi successivi cambiano d i stato . 33. Procedimento secondo la rivendicazione 32, in cui la frequenza del secondo segnale di clock o di cadenzamento è 1/ (2<b>) la frequenza del primo segnale di cadenzamento, in cui "b" è uguale al numero dei registri contenuti nel primo stadio. 34. Sistema di conteggio secondo la rivendicazione 32, in cui il secondo segnale di cadenzamento è sfasato di 180 gradi rispetto al bit più significativo del primo stadio.