ITMI20070098A1 - Stadio d'uscita per circuiti integrati su un substrato semiconduttore, in particolare per applicazioni ad alta frequenza e metodo corrispondente - Google Patents

Description

Domanda di brevetto per invenzione industriale dal titolo: "Stadio d’uscita per circuiti elettronici integrati su un substrato semiconduttore, in particolare per applicazioni ad alta frequenza e metodo corrispondente."

DESCRIZIONE

Campo di applicazione

La presente invenzione fa riferimento ad uno stadio d*uscita per circuiti elettronici integrati su un substrato semiconduttore, in particolare per applicazioni ad alta frequenza.

La presente invenzione si riferisce altresi ad un metodo per pilotare uno stadio d’uscita per circuiti elettronici integrati su un substrato semiconduttore per applicazioni ad alta frequenza.

Arte nota

Come ben noto, sono oggi sempre più diffuse applicazioni che richiedono l’impiego di circuiti elettronici integrati su un substrato semiconduttore e in grado di trasmettere dati a frequenze sempre più elevate.

I circuiti elettronici integrati su semiconduttore, detti anche chip, vengono assemblati in un cosiddetto package che comprende un involucro di resina termoindurente, incorporante un frame o telaio di supporto con piedini di connessione elettrica, sul quale frame è vincolato il circuito elettronico stresso.

La tecnologia di assemblaggio ha avuto negli ultimi tempi uno sviluppo che consente di realizzare sistemi multichip, sovrapponendo in uno stesso package più chip a formare una pila detta anche stack.

Nei sistemi multichip si è assistito all’integrazione sempre più frequente di memorie non volatili, in particolare del tipo Flash, con memorie volatili, prevalentemente del tipo Dram e Psram.

Tali sistemi sono particolarmente utilizzati nei dispositivi cellulari e nelle applicazioni wireless.

E’ sentita quindi l’esigenza di rendere le memorie Flash compatibili con frequenze di trasmissione di dati delle memorie volatili.

Come è noto ai tecnici del settore, l’aumento delle frequenze di trasmissione di dati comporta un incremento del “rumore” sulle alimentazioni nel circuito elettronico interessato da tale trasmissione.il “rumore” è legato, come noto, ad una variazione delle tensioni di riferimento durante la trasmissione dei dati nel circuito, unitamente ad una variazione della corrente d’uscita.

Tale “rumore” comporta in particolare una riduzione ed un deterioramento delle prestazioni del circuito elettronico, con un notevole aumento del tempo necessario per la trasmissione dei dati.

In Figura 1 è rappresentato schematicamente uno stadio d’uscita 1 ’ realizzato secondo la tecnica nota.

Lo stadio d’uscita 1’ è inserito tra un terminale 2’ di alimentazione ricevente una prima tensione di riferimento Vdd’ o tensione di alimentazione ed un terminale di riferimento 3’ mantenuto ad una seconda tensione di riferimento Gnd o massa.

Lo stadio d’uscita 1’ ha inoltre un primo terminale d’ingresso DATA’ ed un terminale d’uscita PAD’ connesso ad un carico esterno non rappresentato. In particolare, lo stadio d’uscita 1’ comprende un prebuffer 10’ connesso al terminale di ingresso DATA’ connesso a sua volta ad un buffer finale 20’ in corrispondenza di un primo 7’ e di un secondo terminale d’uscita 8’ del pre-buffer 10’.

Il pre-buffer 10’ comprende un primo invertitore Ils, che riceve un segnale dal primo terminale d’ingresso DATA’ ed è collegato, in corrispondenza di un unico terminale 5’, ad un secondo invertitore 12 s e ad un terzo invertitore I3s connessi rispettivamente al primo 7’ e al secondo terminale d’uscita 8’.

In tal modo, al primo terminale 7’ d’uscita è presente un primo segnale GATE_PS il quale è sostanzialmente corrispondente ad un secondo segnale GATE_NS presente al secondo terminale dtiscita 8’.

Il buffer d’uscita 20’, nella presente forma di realizzazione, comprende una prima coppia complementare di transistori, Mls ed M2s, collegati tra loro a formare un primo terminale d’uscita 13’, a sua volta connesso al terminale di uscita PAD’. In particolare, il transistore Mls è un transistore p-MOS ed è collegato con un terminale di source si’ al terminale di alimentazione 2’ e con un terminale di gate gl’ al primo terminale 7’ di uscita del pre-buffer 10’. Mentre, il transistore M2s è collegato con un terminale di source s2’ al terminale di riferimento 3’ e con un terminale di gate g2’ al secondo terminale d’uscita 8’ del pre-buffer 10’.

11 buffer d’uscita 20’ comprende, ulteriormente, una seconda coppia complementare di transistori M3s e M4s, sostanzialmente corrispondente e collegata in parallelo alla prima coppia complementare di transistori Mls ed M2s. In particolare, la seconda coppia complementare di transistori M3s e M4s è inserita con terminali di source s3’ e s4’ collegati rispettivamente al terminale di alimentazione 2’ e al terminale di riferimento 3’, con terminali di gate g3’ e g4’, collegati al primo e al secondo terminale di uscita 7’ e 8’ del pre-buffer 10’ e con terminali di draìn d3’ e d4’ collegati fra loro e collegati al primo terminale di uscita 13’ a formare il terminale di uscita PAD’ dello stadio d’uscita 1.

In tal modo, il pre-buffer 10’ pilota separatamente mediante il primo segnale GATE_Ps ed il secondo segnale GATE_Ns i transistori p ed n, Mls, M3s e M2s, M4s rispettivamente, del buffer d’uscita 20’, in modo da eliminare ogni possibile corrente di cross conduzione tra gli stessi transistori p ed n durante la commutazione di un segnale presente nel terminale d’uscita PAD’ dovuta ad una commutazione del segnale nel terminale di ingresso DATA’.

Come è noto, gli stadi di uscita sono realizzati in modo sostanzialmente simmetrico e comprendono una prima sezione per il pilotaggio di un transistore p di uscita o finale, nell’esempio illustrato in Figura 1, il transistore Mls e M3s ed una seconda sezione per il pilotaggio di un transistore n di uscita o finale, nell’esempio illustrato in Figura 1, il transistore M2s e M4s, tali sezioni lavorando in modo sostanzialmente alternato in base alla commutazione del segnale nel terminale di ingresso DATA’ da alto a basso o viceversa da basso ad alto.

In Figura 2 è rappresentata schematicamente una seconda realizzazione nota di uno stadio d’uscita, complessivamente indicata con 1”.

Ad elementi strutturalmente e funzionalmente corrispondenti allo stadio di uscita 1’ descritto in precedenza ed illustrato nella Figura 1 saranno attribuiti gli stessi riferimenti numerali per semplicità di esposizione.

Anche in tale realizzazione, lo stadio d’uscita 1” comprende un pre- buffer 10’ collegato ad un terminale di ingresso DATA’ e connesso, in corrispondenza di un primo 7’ e di un secondo terminale di uscita 8’, ad un buffer finale 20’.

Lo stadio d’uscita 1” è sostanzialmente simmetrico rispetto ad una linea A-A’ intermedia quindi, per chiarezza e semplicità, si procede con il descrivere una parte dello stadio d’uscita 1”, in particolare quella superiore alla linea A-A’, la descrizione della restante parte dello stadio 1” essendo logicamente deducibile.

Il pre-buffer 10’ comprende un invertitore 11 collegato al terminale di ingresso DATA’ e connesso a sua volta ad un secondo invertitore 12’ in corrispondenza di un terminale di uscita 5’.

Nella presente forma di realizzazione, il secondo invertitore 12’ comprende una coppia complementare di transistori MOS, in particolare un primo transistore p-MOS MI’ ed un secondo transistore n-MOS M2’, inseriti con rispettivi terminali di source tra il terminale di alimentazione 2’ e il terminale di riferimento 3’, rispettivi terminali di drain sono collegati tra loro a formare il terminale di uscita 7’ ed i rispettivi terminali di gate connessi al terminale di uscita 5’ del primo invertitore il’.

Inoltre, il secondo transistore M2’ è collegato al terminale dì riferimento 3’ mediante l’interposizione di un terzo transistore M3’ del tipo n-MOS, ad esso collegato in serie, il quale presenta un terminale di gate pilotato da un primo segnale di abilitazione EN_P’.

In particolare, come evidenziato nella Figura 3, il primo segnale dì abilitazione EN_P’ è fornito da un circuito logico 31’ esterno al pre-buffer 10’. Il circuito logico 31’ comprende un primo invertitore 19’ ed un secondo invertitore 110’ collegati in serie. Il primo invertitore 19’ riceve un segnale di abilitazione generale EN’ del circuito elettronico e fornisce al terminale di uscita un secondo segnale di abilitazione EN__N’ complementare. Il secondo invertitore 110’, che riceve il secondo segnale di abilitazione EN_.N’ complementare al suo terminale di ingresso, fornisce al rispettivo terminale di uscita il primo segnale di abilitazione ENJP’ che sostanzialmente corrisponde al segnale di abilitazione generale EN’ opportunamente ritardato dagli invertitori 19’ e 110’.

Il secondo invertitore 12’ del pre-buffer 10’ abilitato dal primo segnale di abilitazione EN_P’ fornisce un primo segnale Gate_P’ al terminale di uscita 7’ atto a pilotare il buffer d’uscita 20’.

Π buffer d’uscita 20’ comprende, nella presente forma di realizzazione, un primo transistore finale Pfin’ del tipo pMOS il quale presenta un terminale di gate gp’ connesso al terminale di uscita T del pre-buffer 10’, un terminale di source connesso al terminale di alimentazione. 2’ ed un terminale di drain connesso al terminale di uscita PAD’ dello stadio d’uscita 1”.

Simmetricamente, il pre-buffer 10’ comprende un terzo invertitore 13’, interposto tra il terminale di riferimento 3’ e il terminale di alimentazione 2’, abilitato dal secondo segnale di abilitazione EN_N’, fornito dal circuito logico 31’, per fornire un secondo segnale Gate_N’ ad un secondo terminale di uscita 8’ atto a pilotare un secondo transistore finale Nfin’, del tipo n_MOS, inserito tra il terminale di uscita PAD’ del buffer d’uscita 20’ ed il terminale di riferimento 3’.

In particolare quindi, il primo segnale Gate_P’ ed il secondo segnale Gate_N’ sono sostanzialmente corrispondenti e pilotano alternativamente il primo transistore finale Pfin’ ed il secondo transistore finale Nin’ del buffer d’uscita 20’.

Come noto ai tecnici del settore, un circuito elettronico nonché il corrispondente stadio d’uscita sono connessi con il mondo esterno tramite le interconnessioni del package e, pertanto, ì segnali elettrici presenti sui piedini di interconnessione connessi a tensioni di riferimento, in particolare alla prima tensione di riferimento presente al terminale di alimentazione e alla seconda tensione di riferimento presente al terminale di riferimento, non sono ideali ma risentono dell’effetto parassitario delle linee di interconnessione e del package.

In Figura 4 è rappresentato schematicamente un modello a parametri concentrati di uno stadio d’uscita, analogo a quello rappresentato nelle Figure 1-3, con connessioni alle tensioni di riferimento, in particolare alla prima tensione di riferimento Vdd’ in corrispondenza del il terminale di alimentazione 2’ e alla seconda tensione di riferimento Gnd’ in corrispondenza del terminale di riferimento 3’.

Lo stadio d’uscita, che indichiamo sempre con 1’, è connesso tra un terminale d’ingresso DATA’ ed un terminale di uscita PAD’.

In particolare, il modello rappresentato comprende una prima resistenza Rvdd’ ed una prima induttanza Lvdd’ parassitarie proprie della linea di interconnessione al terminale di alimentazione 2’, nonché una seconda resistenza Rgnd’ ed una seconda induttanza Lgnd’, parassitarie proprie della linea di interconnessione al terminale di riferimento 3'.

Inoltre, è illustrata mediante una rete RLC’ parassita, la reale interazione tra lo stadio d’uscita 1’ ed un substrato semiconduttore sul quale è realizzato il circuito. La rete RLC’ comprende una terza resistenza Rsub’ in serie ad una terza induttanza Lsub’ interposte tra il terminale d’uscita PAD’ ed il carico LO AD’, nonché una prima capacità Csub’ interposta tra il carico LOAD’ c la seconda tensione di riferimento Gnd’.

Infine, nel modello è rappresentata una seconda capacità Cload’ o capacità di carico, connessa in modalità parallela alla prima capacità Csub’.

Durante una commutazione del valore logico presente in corrispondenza del terminale di uscita PAD’ si ha un crollo della prima tensione di riferimento Vdd’ o della seconda tensione dì riferimento Gnd’ a seconda della transizione in atto. Come conseguenza si ha una variazione della tensione di pilotaggio dello stadio dàiscita Γ, ossia della tensione al carico Load’. In particolare, a seconda della transizione, una corrente fluisce da o verso la capacità di carico Cload’ ed inoltre, la prima Lvdd’, la seconda Lgnd’ e la terza Lsub’ induttanza inducono un contributo parassitario induttivo che comporta una riduzione della tensione al terminale di uscita PAD’.

Considerando ad esempio una commutazione del segnale d’uscita, presente al terminale di uscita PAD’, con una transizione in salita ad esempio da un valore logico 0 ad un valore logico 1 si avrà in particolare, secondo lo schema di Figura 2, che il primo transistore finale Pfm’ del buffer finale 20’ è portato in conduzione. Tuttavia gli elementi parassitari ed in particolare la capacità di carico Cload’ richiedono una corrente che induce inevitabilmente, almeno in un primo transitorio, una oscillazione della tensione in uscita con una riduzione della prima tensione di riferimento Vdd’ al terminale di alimentazione 2’.

Tale effetto si ripercuote ovviamente sulla differenza di tensione draim-source Vds del primo transistore finale Pfin’ in conduzione del buffer d’uscita 20’, il quale comporta oltre ad una riduzione della tensione al terminale di uscita PAD’ anche una riduzione del corrispondente valore di corrente.

In Figura 5 sono riportate le note curve caratteristiche dì un transistore MOS e si può osservare come il primo transistore finale Pfin’ in conduzione del buffer d’uscita 20’ funziona, almeno durante un transitorio dello stadio d’uscita Γ, con caratteristiche comprese in una curva sottostante ad una curva ideale caratterizzata da una differenza di tensione gate-source Vgs pari alla prima tensione di riferimento Vdd\

In altre parole, lo stadio di uscita 1’ realizzato secondo la tecnica nota, in situazioni reali, presenta un funzionamento al di sotto della condizione ideale dei transistori in esso compresi a causa degli elementi parassiti sempre presenti in un circuito reale che provocano indesiderate variazioni delle tensioni di riferimento, con conseguente perdita in termini di prestazioni e velocità.

Il problema tecnico che sta alla base della presente invenzione è quello di escogitare uno stadio d’uscita che non risenta delle oscillazioni delle tensioni di riferimento ad esso connesse durante il funzionamento ad alta frequenza utilizzando una architettura semplice e funzionale, in modo da superare le limitazioni o gli inconvenienti che tutt’ora affliggono gli stadi d’uscita realizzati secondo la tecnica nota.

Sommario delfinvenzione

L’idea di soluzione che sta alla base della presente invenzione è quella di pilotare il transistore in conduzione del buffer d’uscita con una tensione che replica le medesime oscillazioni presenti sulla tensione di riferimento, seguendo queste ultime in modo tale da assicurare un funzionamento del transistore in conduzione nelle sue condizioni ideali.

Sulla base di tale idea di soluzione il problema tecnico è risolto da uno stadio di uscita per circuiti elettronici integrati su un substrato semiconduttore inserito tra un terminale dì alimentazione, ricevente una prima tensione di riferimento, ed un terminale di riferimento, mantenuto ad una seconda tensione di riferimento, ed avente almeno un terminale d’ingresso, ricevente un segnale d’ingresso, ed un terminale di uscita collegato ad un carico esterno, detto stadio comprendendo:

un pre-buffer collegato a detto terminale di ingresso ed avente un terminale di abilitazione ricevente un segnale di abilitazione generale ed almeno un primo terminale di uscita atto a fornire un primo segnale di comando; e

un buffer d’uscita comprende almeno un primo transistore finale inserito tra detto terminale di alimentazione e detto terminale di uscita ed avente un terminale dì controllo collegato a detto primo terminale di uscita di detto pre-buffer e da esso ricevente detto primo segnale di comando.

Vantaggiosamente secondo l’invenzione, lo stadio d’uscita comprendere ulteriormente:

almeno un primo circuito di inseguimento, inserito tra detto terminale di alimentazione e detto primo terminale di uscita di detto pre-buffer, avente una prima capacità inserita tra detto terminale di alimentazione ed un primo nodo intermedio il quale è a sua volta connesso a detto primo terminale di uscita di detto pre-buffer mediante uno switch attivato da un primo segnale di attivazione durante almeno un transitorio di detto primo transistore finale, ricostruendo in tal modo un rumore presente su detta prima tensione di alimentazione.

Il problema è risolto altresì da un metodo di pilotaggio di uno stadio d’uscita del tipo precedentemente indicato il quale comprende a seguito di una commutazione del segnale d’ingresso le seguenti fasi:

una prima fase di attivazione atta ad attivare almeno un primo transistore finale del buffer d’uscita generando un corrispondente primo segnale di comando al primo terminale di uscita del pre-buffer; e ima seconda fase di ricostruzione atta, almeno in un transitorio, a replicare detta prima tensione di alimentazione presente in detto terminale di alimentazione in detto terminale di comando di detto primo transistore finale ricostruendo un rumore presente su detta prima tensione di alimentazione.

Le caratteristiche e i vantaggi dello stadio di uscita e del metodo di pilotaggio secondo la presente invenzione risulteranno dalla descrizione, fatta qui di seguito, di un esempio dì realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.

Breve descrizione dei disegni

In tali disegni:

le Figure 1 e 2 mostrano schematicamente e rispettivamente un primo ed un secondo stadio d’uscita realizzati secondo la tecnica nota;

la Figura 3 mostra un circuito di abilitazione per lo stadio d’uscita di Figura 2;

la Figura 4 mostra schematicamente un modello a parametri concentrati di uno stadio d’uscita di tipo noto;

la Figura 5 mostra curve caratteristiche di funzionamento di un transistore di tipo MOS;

le Figure 6 e 6A-6D mostrano schematicamente uno stadio d’uscita realizzato- secondo la presente invenzione nonché rispettivi circuiti ausiliari;

la Figura 7 mostra schematicamente alcuni segnali dello stadio di Figura 6 come generati durante una transizione dì un segnale d’ingresso;

la Figura 8 mostra uno schema a parametri concentrati dello stadio d’uscita di Figura 6;

le Figure 9-11 mostrano una comparazione tra segnali in uscita dello stadio di Figura 6 e di stadi d’uscita realizzati secondo l’arte nota.

Descrizione dettagliata

Con riferimento alla Figura 6, con 1 è schematicamente indicato uno stadio d’uscita, per circuiti elettronici integrati su un substrato a semiconduttore, realizzato secondo la presente invenzione.

Lo stadio d’uscita 1 è inserito tra un terminale di alimentazione 2, ricevente una prima tensione di riferimento Vdd, in particolare una tensione di alimentazione, ed un terminale di riferimento 3, mantenuto ad una seconda tensione di riferimento Gnd, in particolare una massa.

Inoltre, lo stadio d’uscita 1 ha un terminale di ingresso DATA, che riceve un segnale d’ingresso IN# ed è collegato, in corrispondenza di un terminale di uscita PAD, ad un carico LOAD esterno. Lo stadio d’uscita 1 ha inoltre un terminale di abilitazione 6, rappresentato nella Figura 6A, che riceve un segnale di abilitazione generale EN.

In particolare, lo stadio d’uscita 1 comprende un pre-buffer 10 collegato al terminale<->d’ingresso DATA ed avente un primo terminale di uscita 7 ed un secondo terminale di uscita 8 atti a fornire rispettivamente un primo segnale Gate.JP di comando ed un secondo segnale GateJN di comando per pilotare un buffer d’uscita 20.

Il buffer di uscita 20 comprende almeno un primo transistore finale Pfin, in particolare del tipo P_MOS, avente un terminale di controllo o gate g_p connesso al primo terminale 7 di uscita del prebuffer 10, ed avente un primo terminale di conduzione s_p, in particolare di source, collegato al terminale di alimentazione 2 ed un secondo terminale di conduzione d_p, in particolare di drain, collegato al terminale di uscita PAD e quindi al carico Load.

Simmetricamente, il buffer di uscita 20 comprende un secondo transistore finale Nfìn, in particolare del tipo NJVIOS, avente un terminale di controllo o gate g_ n connesso al secondo terminale 8 di uscita del pre-buffer 10, ed avente un primo terminale di conduzione s_n, in particolare di source, collegato al terminale di riferimento 3 ed un secondo terminale di conduzione d__n, hi particolare di drain, collegato al terminale di uscita PAD.

Come si può notare, lo stadio d’uscita 1 è sostanzialmente simmetrico rispetto ad una linea B-B’ intermedia, che collega in particolare il terminale di ingresso DATA ed il terminale di uscita PAD.

Quindi, nel prosieguo si procede con il descrivere sostanzialmente una sezione dello stadio d’uscita 1, in particolare quella superiore alla linea B-B’ .intermedia, che consente fondamentalmente una commutazione secondo una modalità puli-up, la quale prevede sostanzialmente una conduzione della sezione superiore ed uno spegnimento della sezione inferiore.

La descrizione della sezione inferiore dello stadio d’uscita, portata in conduzione durante una commutazione duale, essendo logicamente deducibile.

Una volta abilitato dal segnale di abilitazione generale EN, lo stadio d’uscita 1 trasferisce il segnale d’ingresso IN# al carico Load attivando, in modo sostanzialmente alternato, una prima sezione, in Figura 6, posizionata superiormente alla linea B-B’ oppure una seconda sezione, simmetrica ed opposta, in Figura 6 posizionata inferiormente alla linea B-B’. In particolare, tale attivazione alternata avviene in corrispondenza di una commutazione del segnale d’ingresso IN#: da un valore logico basso, o 0 logico, ad un valore logico alto, o 1 logico, o viceversa.

Nella sua forma più generale, lo stadio di uscita comprende ulteriormente almeno un primo circuito di inseguimento 30, inserito tra il terminale di alimentazione 2 ed il primo terminale di uscita 7 del prebuffer 10.

Vantaggiosamente secondo l’invenzione, il primo circuito di inseguimento 30 comprende una prima capacità CI inserita tra il terminale dì alimentazione 2 ed un primo nodo intermedio 35 il quale è a sua volta connesso al primo terminale dì uscita 7 del pre-buffer 10 mediante uno switch Ml l attivato da un primo segnale di attivazione P_UP durante almeno un transitorio del primo transistore finale Pfin.

Opportunamente, segnali interni di attivazione ed abilitazione sono generati da un primo 50 ed un secondo circuito logico 60 pilotati dal primo e dal secondo segnale di comando, Gate_N e Gate_N, nonché almeno- un primo 80 e secondo circuito di attivazione 85 ed un primo 70 ed un secondo circuito di ritardo 90, opportunamente pilotati dal segnale di ingresso IN# e dal segnale di abilitazione generale EN.

Più in dettaglio, il pre- buffer 10 comprende un primo invertitore II collegato in ingresso al terminale di ingresso DATA ed avente un terminale di uscita 5 collegato ad entrambi un secondo invertitore 12 e ad un terzo invertitore 13.

Il secondo invertitore 12 comprende una coppia complementare di transistori MOS, in particolare un primo transistore MI, del tipo p-MOS, ed un secondo transistore M2, del tipo n-MOS, collegati, in serie tra loro, tra il terminale di alimentazione 2 e il terminale di riferimento 3.

In particolare, il primo transistore MI ed il secondo transistore M2 hanno rispettivi terminali di comando, o gate, collegati tra loro e al terminale di uscita 5 del primo invertitore II, primi terminali di conduzione rispettivamente connessi al terminale di alimentazione 2 e al terminale di riferimento 3 e secondi terminali di conduzione collegati tra loro a formare il primo terminale 7 di uscita del pre -buffer 10.

Vantaggiosamente, secondo la presente invenzione, il secondo invertitore 12 comprende ulteriormente un primo circuito di abilitazione 4 inserito tra il secondo transistore M2 ed il terminale di riferimento 3.

Opportunamente, il primo circuito di abilitazione 4 comprende un- primo terminale di abilitazione cl ed un secondo terminale di abilitazione c2 i quali ricevono rispettivamente un primo segnale di abilitazione EN_P_UP ed un secondo segnale di abilitazione EN_P_PAR.

In particolare, secondo la presente forma di realizzazione, il primo circuito di abilitazione 4 comprende ulteriormente un terzo transistore M3 ed un quarto transistore M4, entrambi del tipo n-Mos, collegati in parallelo tra loro ed aventi rispettivi primi terminali di conduzione collegati al terminale di riferimento 3 e rispettivi secondi terminali di conduzione al primo terminale di conduzione del secondo transistore M2. Inoltre, il terzo transistore M3 ha un terminale di comando o gate collegato al primo terminale di abilitazione cl mentre il quarto transistore M4 ha un terminale di comando o gate collegato al secondo terminale di abilitazione c2.

Analogamente e simmetricamente, il terzo invertitore 13 comprende una coppia complementare di transistori, in particolare un quinto M5 ed un sesto transistore M6, del tipo p-MOS, collegati in serie tra loro ed aventi primi terminali di conduzione collegati rispettivamente al terminale di riferimento 3 e al terminale di alimentazione 2, secondi terminali di conduzione collegati fra loro a formare il secondo terminale 8 di uscita, nonché terminali di comando o gate collegati tra loro e connessi al terminale di uscita 5 del primo invertitore 11 .

Inoltre, vantaggiosamente secondo la presente invenzione, il terzo invertitore 13 comprende ulteriormente secondo circuito di abilitazione 14 inserito tra il terminale di alimentazione 2 e il sesto transistore M6 ed avente rispettivi terzo c3 e quarto terminale di abilitazione c4, i quali ricevono rispettivamente un terzo segnale di abilitazione EN_N_UP ed un quarto segnale di abilitazione EN_N_PAR.

Opportunamente, il secondo circuito di abilitazione 14 comprende un settimo M7 ed un ottavo transistore M8, entrambi del tipo p-MOS, collegati in parallelo tra loro ed aventi rispettivi primi terminali di conduzione collegati al terminale di alimentazione 2 e secondi terminali di conduzione collegati al primo terminale di conduzione del sesto transistore M6. Inoltre, il settimo transistore M7 ha un terminale di comando o gate collegato al terzo terminale di abilitazione c3 mentre l’ottavo transistore M8 ha un terminale di comando o gate collegato al quarto terminale di abilitazione c4.

Vantaggiosamente, secondo la presente invenzione, il primo segnale di abilitazione EN_P UP ed il terzo segnale di abilitazione EN_N_UP sono fomiti da un primo circuito logico 50, visualizzato in Figura 6B, il quale comprende un primo cd un secondo terminale di ingresso, il e i2, ed un primo ed un secondo terminale di uscita, rispettivamente, ol e o2, nonché un terminale di comando comi.

Opportunamente, il primo circuito logico 50 è realizzato in modo tale da generare il primo segnale di abilitazione EN_P_UP ed il terzo segnale di abilitazione EN_N_UP che soddisfano alle seguenti relazioni:

(1) (2) Nella presente forma di realizzazione, il primo circuito logico 50 comprende una prima porta logica Al ed- una seconda porta logica A2, in particolare entrambe le porte sono di tipo AND.

Vantaggiosamente quindi, la prima porta logica Al riceve dal primo terminale d’ingresso il il primo segnale di comando Gate_P mentre la seconda porta logica A 2 riceve dal secondo terminale d’ingresso i2 il secondo segnale di comando Gate_N, tali porte essendo sono abilitate dal medesimo terminale di comando comi il quale riceve un primo segnale interno di abilitazione EN_P.

Il primo segnale ritardato di abilitazione EN_P è fornito da un terminale di uscita o70 di un primo circuito di ritardo 70, rappresentato in Figura 6A.

Vantaggiosamente, secondo la presente invenzione, il primo circuito di ritardo 70 è un circuito che presenta un terminale di ingresso i70 collegato al terminale di abilitazione 6 del pre-buffer 10 che riceve il segnale di abilitazione generale EN ed il terminale di uscita o70 che fornisce il primo segnale interno di abilitazione ENJP, ritardato rispetto al segnale di abilitazione generale EN.

Inoltre, il primo circuito di ritardo 70 comprende un terminale intermedio o71 che fornisce un secondo segnale interno di abilitazione EN_N, opposto al segnale di abilitazione generale EN secondo la seguente relazione:

EN=EN_P=NOT(EN_N) (3) Opportunamente, il primo circuito di ritardo 70 comprende un primo invertitore 171 ed un secondo invertitore 172 collegati in serie tra loro tra il terminale di ingresso i70 ed il terminale d’uscita o70.

Il terminale intermedio o7 1 è il terminale di uscita del primo invertitore 17 1.

11 secondo invertitore 172 riceve il secondo segnale interno di abilitazione EN_N dal terminale intermedio e fornisce al terminale dì uscita o70 il primo segnale interno dì abilitazione EN_P il quale risulta sostanzialmente corrispondente al segnale di abilitazione generale EN del pre-buffer 10 e ritardato nel tempo rispetto ad esso.

Vantaggiosamente, quindi, secondo le relazioni (1) e (2) il primo segnale di abilitazione EN_P_UP nonché il terzo segnale di abilitazione EN_N_UP presenti in uscita al primo circuito logico 50 seguono l’andamento del primo segnale Gate_P di comando e del secondo segnale Gate_N di comando presenti in uscita al pre-buffer 10 mediante una abilitazione fornita dal primo segnale interno di abilitazione EN_P.

Opportunamente, il secondo segnale di abilitazione EN_P_PAR del primo circuito di abilitazione 4 ed il quarto segnale di abilitazione EN_N_PAR del secondo circuito di abilitazione 14 sono fomiti da un secondo circuito logico 60, visualizzato in Figura 6C, il quale comprende un primo ed un secondo terminale di ingresso i3 e i4, ed un primo ed un secondo terminale di uscita o3 e o4, nonché un terminale di comando com2.

Vantaggiosamente, secondo la presente invenzione, il secondo circuito logico 60 è realizzato in modo tale che il secondo segnale di abilitazione EN_P_PAR ed il quarto segnale di abilitazione EN_N_PAR soddisfano alle, seguenti relazioni:

EN„P_PAR=P^UP_DEL (4) EN_N_PAR=N_DOWN_DEL (5) Nella presente forma di realizzazione, il secondo circuito logico 60 comprende una terza porta logica A3 ed una quarta porta logica A4, in particolare entrambe le porte sono di tipo AND.

Il primo terminale d’ingresso i3 della terza porta logica A3 è collegato ad un terminale di uscita o80 di un primo circuito di attivazione 80, mentre il secondo terminale d’ingresso i4 della quarta porta logica A4 è collegato ad un terminale di uscita o85 di un secondo circuito di attivazione 85. Entrambe le porte A3 e A4 sono abilitate da un medesimo terminale di comando comi ricevente il primo segnale interno di abilitazione EN_P generato dal primo circuito di ritardo 70.

Il primo circuito di attivazione 80, evidenziato in Figura 6, è collegato al primo terminale 7 di uscita del pre-buffer 10 mediante un terminale di ingresso i80 e comprende tre invertitori 181, 182 e 183 collegati tra loro in cascata interposti tra il terminale di ingresso i80 ed il terminale di uscita o80 del primo circuito di attivazione 80.

In particolare, il primo invertitore 181 è collegato al terminale di ingresso i80 e fornisce ad un terminale intermedio o8I di uscita un primo segnale di attivazione P_UP il quale risulta essere sostanzialmente opposto al primo segnale Gate_P di comando presente al terminale di ingresso i80. Il terzo invertitore 183 fornisce al terminale di uscita i80, del primo circuito dì attivazione 80, un primo segnale ritardato di attivazione P_UP_DEL, il quale sostanzialmente corrisponde ad un segnale opposto con una commutazione ritardata nel tempo rispetto al primo segnale Gate_P di comando.

Analogamente, il secondo circuito di attivazione 85, evidenziato anch’esso in Figura 6, ha un terminale di ingresso i85 collegato al secondo terminale 8 di uscita del pre-buffer 10 e comprende in cascata tre invertitori, 186, 187 e 188 interposti tra il terminale di ingresso Ì85 ed il terminale di uscita o85 del secondo circuito di attivazione 85.

11 primo invertitore 186 riceve dal terminale di ingresso i85 il secondo segnale Gate_N di comando e fornisce ad un terminale intermedio 086 un secondo segnale di attivazione N_DOWN il quale è sostanzialmente opposto al secondo segnale Gate_N di comando; mentre, il terzo invertitore 188 fornisce al terminale di uscita o85 del secondo circuito di attivazione 85 un secondo segnale ritardato di attivazione NJDOWN_DEL il quale è sostanzialmente opposto e ritardato nel tempo rispetto al secondo segnale GateJV di comando.

Vantaggiosamente, quindi, il secondo segnale di abilitazione ENJP_PAR nonché il quarto segnale di abilitazione EN_N_PAR presenti in uscita al secondo circuito logico 60 corrispondono sostanzialmente al primo segnale ritardato di attivazione P_UP_DEL e al secondo segnale ritardato di attivazione N_DOWN_DEL abilitati dal primo segnale interno di abilitazione EN_P.

E’ bene evidenziare che il secondo segnale di abilitazione EN_P_PAR nonché il quarto segnale di abilitazione EN_N_PAR presentano in sostanza un andamento temporale opposto, e ritardato nel tempo, rispetto al primo Gate__N e al secondo segnale Gate_N di comando presenti al primo 7 e al secondo terminale 8 di uscita del prebuffer 10.

Vantaggiosamente, secondo l’invenzione, il primo circuito logico 50 ed il secondo circuito logico 60 abilitano in modo sostanzialmente alternato il terzo transistore M3 ed il quarto transistore M4 del primo circuito di abilitazione 4.

Inoltre, il secondo circuito logico 60, grazie al primo circuito di attivazione 80, abilita il quarto transistore M4 del primo circuito di abilitazione 4 con un ritardo che è funzione del dimensionamento del primo circuito di attivazione 80 stesso.

Analogamente, il settimo M7 e l’ottavo M8 transistore del secondo circuito di abilitazione 14 sono abilitati alternativamente dal primo 50 e dal secondo circuito logico 60 e l’ottavo transistore M8 è abilitato con un ritardo che è funzione del dimensionamento del secondo circuito di attivazione 85.

In altre parole, possiamo considerare il primo circuito di attivazione 80 ed il secondo circuito di attivazione 85 come dei circuiti feedback rispettivamente del primo segnale Gate_P di comando e del secondo segnale Gate_N di comando.

Vantaggiosamente, secondo la presente invenzione, lo stadio di uscita 1 comprende ulteriormente un primo circuito di inseguimento 30 inserito tra il terminale di alimentazione 2 ed il primo terminale 7 di uscita del pre-buffer 10, nonché un secondo circuito di inseguimento 40<'>, simmetrico, inserito tra il terminale di riferimento 3 ed il secondo terminale 8 di uscita del pre-buffer Γ0.

Opportunamente, il primo circuito di inseguimento 30 comprende almeno una prima capacità Cl inserita tra il terminale di alimentazione 2, ricevente la prima tensione di riferimento Vdd, ed un primo nodo 35 intermedio connesso al primo terminale 7 di uscita mediante un primo switch M 11.

Opportunamente, il primo switch Ml l comprende un terminale di comando o gate gl i collegato al terminale intermedio o81 del primo circuito di attivazione 80 ed pilotato quindi dal primo segnale di attivazione P_UP.

Secondo la presente forma di realizzazione, il primo switch Ml l è un transistore, del tipo n-MOS, ed ha un primo terminale di conduzione collegato al primo terminale 7 di uscita del pre-buffer 10 ed un secondo terminale di conduzione collegato al primo nodo 35 intermedio.

Ulteriormente, il primo circuito di inseguimento 30 comprende un secondo transistore M12, del tipo n_MOS, il quale ha un primo terminale di conduzione collegato al terminale di riferimento 3 ed un secondo terminale di conduzione collegato al primo nodo 35 intermedio, il quale è mantenuto alla seconda tensione di riferimento Gnd. Inoltre, il secondo transistore M12 ha un terminale di comando o gate gl 2 collegato ad un terminale di uscita o90 di un secondo circuito di ritardo 90, schematicamente illustrato in Figura 5D, il quale fornisce ad un suo terminale di uscita o90 un segnale ritardato d’ingresso IN#JDEL.

Vantaggiosamente, secondo la presente invenzione, il circuito di ritardo 90 è realizzare in modo tale che il<">segnale ritardato d’ingresso IN#_DEL sia sostanzialmente corrispondente al segnale d’ingresso IN# con rispettive commutazioni ritardate nel tempo determinate dal dimensionamento del secondo circuito di ritardo 90 stesso. I segnali soddisfano alla relazione:

IN#=IN#_DEL (6) Nella presente forma di realizzazione, il secondo circuito di ritardo 90 comprende un terminale di ingresso i90 collegato al terminale di ingresso DATA dello stadio d’uscita 1, il quale riceve il segnale d’ingresso IN#, e comprende un primo 191 ed un secondo invertitore 192 connessi in serie tra loro ed atti a fornisce al terminale di uscita o90 il segnale ritardato d’ingresso IN#__DEL.

Analogamente, il secondo circuito d’inseguimento 40 comprende almeno una seconda capacità C2 inserita tra il terminale di riferimento 3, mantenuto alla seconda tensione di riferimento Gnd, ed un secondo nodo 38 intermedio connesso al secondo terminale 8 di uscita del pre-buffer 10 mediante un secondo switch M9, il quale comprende un terminale di comando o gate g9 collegato, opportunamente, al terminale intermedio 086 del secondo circuito di attivazione 85.

Opportunamente, quindi, il secondo switch M9 è pilotato dal secondo segnale di attivazione N_DOWN. In particolare, il secondo switch M9 è un transistore, del tipo p-MOS, ed ha un primo terminale di conduzione collegato al secondo terminale di uscita 8 del pre-buffer 10 ed un secondo terminale di conduzione collegato al secondo nodo 38 intermedio.

Ulteriormente, il secondo circuito di inseguimento 40 comprende un secondo transistore MIO, del tipo pJVIOS, il quale ha un primo terminale di conduzione collegato al secondo nodo 38 intermedio e un secondo terminale di conduzione collegato al terminale di alimentazione 2, nonché un terminale di comando o gate glO collegato al terminale di uscita o90 del secondo circuito di ritardo 90.

Quindi, il secondo transistore MIO è pilotato dal segnale ritardato d’ingresso IN#DEL.

Nell’esempio illustrato in Figura, i transistori dì tipo N presentano rispettivi terminali di body connessi al secondo terminale di riferimento, vale a dire alla massa Gnd, mentre i transistori di tipo p presentano rispettivi terminali di body connessi al primo terminale di riferimento, vale a dire all’alimentazione Vdd,

Viene ora descritto il funzionamento dello stadio d’uscita 1 secondo l’invenzione.

Si considera che il segnale di abilitazione EN al terminale di abilitazione 6 del pre-buffer 10 sia ad un valore logico alto o 1 in modo tale da abilitare lo stadio d’uscita 1.

Analizziamo ora il funzionamento dello stadio d’uscita 1 durante una transizione in discesa del segnale d’ingresso IN# con il passaggio da un valore logico alto, associato al valore 1, ad un valore logico basso, associato al valore 0.

In Figura 7 sono rappresentati alcuni segnali caratteristici dello stadio d’uscita 1, con i rispettivi andamenti temporali, generati durante tale transizione in discesa del segnale cL’ingresso IN#.

Prima di un primo tempo Tl, nel quale inizia la transizione in discesa del segnale d’ingresso IN#, il primo transistore MI ed il quinto transistore M5 del pre-buffer 10 conducono. In tal modo, il primo segnale Gate_P di comando ed il secondo segnale Gate_N di comando sono ad un valore 1 e mantengono rispettivamente spento il primo transistore finale Pfin del buffer d’uscita 20 e in conduzione il secondo transistore finale Nfln.

Inoltre, prima del primo tempo Tl, la prima capacità CI è carica essendo connessa tra il terminale di alimentazione 2, che riceve la prima tensione di riferimento Vdd, ed il primo nodo 35 intermedio, mantenuto alla seconda tensione di riferimento Gnd, essendo il secondo transistore M12 in conduzione pilotato dal segnale ritardato d’ingresso IN#_DEL avente un valore 1.

Il primo nodo 35 intermedio è scollegato dal primo terminale 7 di uscita essendo il primo switch MI 1 spento. Infatti, il primo segnale di attivazione P_UP è ad un valore 0 essendo il primo segnale Gate_P di comando al valore 1 .

Al primo tempo Tl, il segnale d’ingresso IN# commuta portandosi, in un secondo tempo T2, ad un valore 0.

A seguito della commutazione del segnale d’ingresso IN#, il segnale al terminale di uscita 5 commuta e, al secondo tempo T2, il secondo transistore M2 ed il terzo transistore M3 cominciano a condurre. In particolare, il terzo transistore M3 rimane in conduzione fintanto che il primo segnale di abilitazione EN_P_UP rimane, ad un valore 1, ossia fintanto che il primo segnale GateJP di comando rimane al valore 1.

Sostanzialmente, quindi, al secondo tempo T2, il primo Gate_P ed il secondo segnale Gate_N di comanda cominciano a commutare e vantaggiosamente, secondo la presente invenzione, con tempi di commutazione diversi tra loro.

In particolare, con la transizione in discesa del segnale d’ingresso IN#, al secondo segnale Gate_N di comando, atto a spegnere il secondo transistore finale Nfin in conduzione del buffer d’uscita 20, avviene una commutazione più rapida rispetto alla commutazione del primo segnale Gate_P di comando atto a portare in conduzione il primo transistore finale Pfin grazie ad un opportuno dimensionamento degli elementi contenuti nel secondo e terzo invertitore, 12 ad 13.

Inoltre, con una transizione in salita del segnale d’ingresso IN#, il primo segnale Gate_P di comando viene fatto commutare più rapidamente rispetto al secondo segnale Gate_N di comando.

In particolare, vantaggiosamente, secondo la presente invenzione, il pre-buffer 10 ed il primo 30 ed il secondo circuito di inseguimento 40 sono dimensionati in modo tale che il primo transistore finale Pfin comincia a condurre, ossia una differenza di tensione tra la prima tensione di riferimento Vdd e la tensione del primo segnale Gate_P di comando raggiunge una tensione di soglia per il primo transistore finale Pfin, solo dopo che il secondo transistore finale Nfin è spento.

Inoltre, lo stadio d’uscita 1 è dimensionato in modo tale che, con una transizione in discesa del segnale d’ingresso IN#, il secondo nodo 38- intermedio è scollegato, mediante il secondo switch M9, dal secondo terminale 8 di uscita.

E’ bene inoltre osservare che con la transizione in discesa del segnale d’ingresso IN# e la corrispondente transizione in discesa del secondo segnale Gate N di comando, il sesto transistore M6 del prebuffer 10 è spento e quindi il secondo circuito di abilitazione 14 non influenza in alcun modo il secondo segnale Gate_N di comando. In particolare, il valore del secondo segnale Gate_N di comando è indipendente dai valori assunti dal terzo segnale di abilitazione EN_N_UP e dal quarto segnale di abilitazione EN_N_PAR.

Al secondo tempo T2, il primo segnale Gate_P di comando comincia a commutare dal valore 1 al valore 0 (intanto che il terzo transistore M3 rimane in conduzione, ossia (Intanto che il primo segnale di abilitazione EN_P_UP è mantenuto ad un valore 1 quando il primo segnale Gate_P di comando raggiunge un valore di soglia della prima porta A 1.

Nella presente forma di realizzazione, il primo segnale di abilitazione EN_P_UP comincia a commutare ad un terzo tempo T3 e raggiunge il valore 0 ad un quarto tempo T4. In tal modo, il terzo transistore M3 è pilotato in retroazione dal primo segnale Gate_P di comando.

Naturalmente, il terzo tempo T3 ed il quarto tempo T4 sono funzione del dimensionamento del primo circuito logico 50 e del secondo invertitore Γ2.

Inoltre, sostanzialmente al terzo tempo T3, il primo segnale di attivazione P_UP comincia a commutare grazie alla commutazione del primo segnale Gate_P di comando.

Al quarto tempo T4 il primo segnale di abilitazione EN_P_UP commuta ad un valore 0 spegnendo in particolare il terzo transistore M3, mentre, il quarto transistore M4 è spento essendo pilotato dal secondo segnale di abilitazione EN_P_PAR, che permane ad un valore 0 fintanto che il terzo segnale di attivazione P_UP_DEL rimane ad un valore 0, ossia fintanto che il terzo invertitore 183 non risente della commutazione del primo segnale Gate_P di comando.

Vantaggiosamente, secondo la presente invenzione, si ha che lo spegnimento del terzo transistore M3 al quarto tempo T4 porta il primo terminale 7 di uscita in uno stato di alta impedenza, chiamato anche condizione di tri-state, scollegando in particolare il buffer d’uscita 20 dal pre-buffer 10.

Ad un quinto tempo T5, il primo segnale di attivazione P_UP raggiunge il valore 1 attivando lo switch M 11 e quindi collegando il primo nodo 35 intermedio del primo circuito di inseguimento 30 al primo terminale 7 di uscita del prc-buffer 10 e quindi al terminale di comando g_p del primo transistore finale Pfin.

Nel frattempo, opportunamente, infatti il segnale ritardato d’ingresso IN#_DEL è commutato ad un valore 0 ed il secondo transistore M12 è spento.

Vantaggiosamente, quindi, il primo segnale Gate_P di comando segue Mandamento, mediante, la prima capacità CI opportunamente carica, della prima tensione di<">alimentazione Vdd presente al terminale di alimentazione 2 al quale la prima capacità CI è collegata.

Opportunamente quindi, secondo la presente invenzione, dal quinto tempo T5 il primo segnale Gate_P di comando è mantenuto ad un valore sostanzialmente 0 seguendo però nel contempo l’andamento della prima tensione di riferimento Vdd grazie alla prima capacità Cl.

Vantaggiosamente, il primo transistore finale Pfìn ha una differenza di tensione Vgs tra il terminale di comando o gate ed il primo terminale di conduzione o source, collegato al terminale di alimentazione 2, pari alla prima tensione di riferimento Vdd consentendo così di ottenere massime prestazioni.

Ad un sesto tempo T6, successivo al quinto tempo T5, il primo segnale Gate_P di comando, che sostanzialmente presenta un valore 0, si propaga attraverso il primo circuito di attivazione 80 ed il terzo segnale di attivazione P_UP_DEL commuta passando opportunamente dal valore 0 ad un valore 1.

Al sesto tempo T6 quindi, anche il secondo segnale dì abilitazione EN_P_PAR commuta, passando da un valore 0 ad un valore 1. Il secondo transistore M4 è attivato ed attiva a sua volta il secondo transistore M2 forzando ad un valore 0 il primo segnale di GateJP del primo terminale 7 di uscita.

Opportunamente, secondo la presente invenzione, il primo circuito di attivazione 80 è dimensionato in modo tale che la commutandone del terzo, invertitore 183, che attiva il circuito di abilitazione 4, avvenga successivamente ad un transitorio Y, ossia un intervallo di tempo T6-T5, durante il quale la prima tensione dì riferimento- Vdd - a causa della commutazione al terminale di uscita PAD - subisce una modulazione massima che potrebbe influenzare negativamente l’andamento dello stadio d’uscita 1 soprattutto con commutazioni ad alta frequenza.

Vantaggiosamente, infatti secondo la presente invenzione, durante il transitorio Y, il primo segnale Gate_P , grazie all’attivazione del primo circuito di inseguimento 30, segue l’andamento della prima tensione di riferimento Vdd mantenendo sostanzialmente costante e fondamentalmente pari alla prima tensione di riferimento Vdd la differenza di tensione gate-source Vgs del primo transistore finale Pfin.

In tal modo, il primo transistore finale Pfin migliora le caratteristiche mantenendo costante la corrente e la tensione al terminale di uscita PAD a fronte di una qualunque variazione della prima tensione di riferimento Vdd.

E’ bene osservare inoltre, che Io stadio d’uscita 1, realizzato secondo la presente invenzione, consente una gestione interna delle abilitazioni dei circuiti presenti, quali: il primo 50 ed il secondo 60 circuito logico, il primo circuito di ritardo 70 nonché il primo 80 ed il secondo circuito di attivazione 85. Osserviamo inoltre che la gestione interna è sostanzialmente regolata in base aUa commutazione del segnale d’ingresso IN# e al dimensionamento dei circuiti stessi.

Opportunamente, dalla Richiedente sono state eseguite alcune simulazioni dello stadio di uscita 1 realizzato secondo la presente invenzione.

In Figura 8 è schematicamente indicato un modello a parametri concentrati di un circuito di simulazione utilizzato dalla Richiedente per effettuare test comparativi per valutare la bontà dello stadio d’uscita realizzato secondo la presente invenzione rispetto a circuiti di tecnica nota. In particolare si è considerata una prima rete resistenza- induttanza Rvdd-Lvdd corrispondente alla linea di interconnessione del terminale di alimentazione 2, una seconda rete resistenza-induttanza Rgnd-Lgnd corrispondente alla linea di interconnessione del terminale di riferimento 3, nonché una terza rete RLC connessa al terminale di uscita PAD, come già visto in Figura 4 in relazione alla tecnica nota.

In particolare per i test effettuati tutte e tre le resistenze parassite sono poste pari ad un valore di 300 mV; le induttanze parassitari Lvdd e Lgnd sostanzialmente poste ad un valore compreso tra 5 e 50nH, valore essendo volutamente elevato per valutare il comportamento dello stadio d’uscita 1 nelle peggiori condizioni, mentre l’induttanza Lsub della terza rete RLC è posta ad un valore pari a lOnH.

Ulteriormente, una prima capacità Csub della terza rete RLC è posta ad un valore di 0,5pF ed una seconda capacità Cload connessa in parallelo alla prima capacità Csub ed interposta tra il carico Load ed il terminale di riferimento 3 mantenuto alla tensione di riferimento Gnd, è posta ad un valore di 30 pF.

Il grafico di Figura 9 c un confronto tra l’andamento della tensione al terminale di uscita PAD di uno stadio d’uscita realizzato seconda la tecnica nota, curva A, e di uno stadio d’uscita, rea lizzato secondo la presente invenzione, curva B. Nel particolare, per la realizzazione del test si sono poste le induttanze Lvdd e Lgnd parassitarla pari a 20 nH.

Come si può osservare, la curva B dello stadio d’uscita 1 realizzato secondo la presente invenzione, presenta un tempo di salita della tensione ad un nodo Ball, in prossimità del carico Load in Figura 8, che anticipa il tempo di salita della curva A di un valore pari al 13%.

In Figura 10 è rappresentato l’andamento della tensione al terminale di uscita PAD per una transizione al terminale di ingresso analoga a quella rappresentata in Figura 9. In particolare, si può osservare come, la curva C che rappresenta l’andamento della tensione al terminale di uscita PAD considerando uno stadio d’uscita secondo la presente invenzione, durante una transizione in salita della tensione in uscita, è soggetta a modulazioni che corrispondono alle modulazioni presenti nella prima tensione di riferimento Vdd, mentre nel caso di un stadio secondo la tecnica nota, curva D, la modulazione è limitata.

Ulteriormente, la Richiedente ha potuto fornire i risultati di ulteriori test effettuati modificando i valori delle induttanze parassite Lvdd e Lgnd i cui risultati sono stati evidenziati in Figura 11.

In particolare, dal grafico di Figura 11, nel quale sono indicati i tempi di risposta dello stadio di uscita per raggiungere un valore pari alla metà della tensione di uscita, si può osservare come lo stadio di uscita realizzato secondo la presente invenzione, consente di migliorare i tempi di risposta aH’aumentare delle induttanze parassitane presenti. La presente invenzione si riferisce altresì ad un metodo per pilotare uno stadio d'uscita 1 realizzato secondo la presente invenzione.

Il metodo comprendere, a seguito di una commutazione del segnale d’ingresso IN#, le seguenti fasi:

una prima fase di attivazione atta ad attivare almeno un primo transistore finale Pin del buffer d’uscita 20, generando un corrispondente primo segnale Gate_P di comando al primo terminale 7 di uscita del pre-buffer 10;

una seconda fase di ricostruzione atta, almeno in un transitorio, a replicare la prima tensione di riferimento Vdd presente nel terminale 2 di alimentazione nel terminale di comando g_p del primo transistore finale Pfm, ricostruendo un rumore presente sulla prima tensione di riferimento Vdd.

Vantaggiosamente secondo l’invenzione, la seconda fase di ricostruzione comprende ulteriormente:

una prima sotto-fase atta a portare il primo terminale di uscita 7 del pre-buffer 10 nella condizione di tri-state; e

una seconda sotto-fase atta a collegare la prima capacità Cl, del primo circuito di inseguimento 30 al primo terminale di uscita 7 del pre-buffer 10, attivando mediante il primo segnale di attivazione P_UP il primo switch M 11.

Secondo la presente invenzione, la prima sotto-fase della seconda fase di ricostruzione del metodo prevede di pilotare il primo terminale cl di abilitazione con il primo segnale di abilitazione EN_P_UP, per disabilitare il primo circuito di abilitazione 4, ed in particolare il terzo transistore M3, essendo il secondo terminale c2 di abilitazione ancora nella condizione di disabilitare il quarto transistore M4 grazie al ritardo drcommutazione del secondo segnale di abilitazione EN_P_PAR.

In particolare, il metodo di pilotaggio secondo la presente invenzione prevede che il primo segnale di abilitazione EN_P_UP sia un segnale fornito dal primo circuito logico 50, corrispondente al primo segnale Gate_P del primo terminale 7 di uscita del pre-buffer 10, e prevede che il secondo segnale di abilitazione ENJPJPAR sia un segnale fornito dal secondo circuito logico 60, corrispondente al primo segnale ritardato di attivazione P_UP_DEL in uscita al primo circuito di attivazione 80.

Il metodo comprende ulteriormente:

una terza fase atta a scollegare il primo circuito di inseguimento 30 dal primo terminale 7 di uscita del pre-buffer 10, mediante la commutazione del primo segnale di attivazione PJUP con lo spegnimento del primo switch M 11.

Ulteriormente, la terza fase prevede una commutazione del primo segnale d’ingresso ritardato IN#_DEL, che consente di attivare il secondo transistore M12 del primo circuito di inseguimento 30, collegando il primo nodo 35 intermedio alla seconda tensione di riferimento Gnd, a consentire così la carica della prima capacità Cl.

Il metodo, secondo la presente invenzione, comprende ulteriormente:

una quarta fase la quale, prevede una commutazione del primo segnale ritardato di attivazione P_UP_DEL, che consente di attivare il secondo segnale di abilitazione ENJPJPAR attivando il secondo terminale di abilitazione c2, del primo circuito di abilitazione 4, a generare il primo segnale Gate P del primo terminale 7 di uscita del pre-buffer 10 in base al segnale d’ingresso IN#.

Il metodo, secondo la presente invenzione, prevede in particolare, di spegnere il secondo transistore finale Nfin del buffer d’uscita 20 prima di procedere con la prima fase di attivazione atta a portare in conduzione il primo transistore finale Pfin.

11 metodo di pilotaggio, prevede in particolare che il primo circuito di attivazione 80 ed il secondo circuito di attivazione 85 siano sostanzialmente circuiti feedback rispettivamente del primo segnale Gate_P di comando e del secondo segnale Gate_N di comando.

Ulteriormente, il metodo prevede che il primo circuito di ritardo 70 ed il secondo circuito di ritardo 90 siano circuiti atti a ritardare, in base al dimensionamento degli stessi, il segnale di abilitazione EN ed il segnale d’ingresso IN# allo stadio d’uscita 1.

Vantaggio principale della presente invenzione è quello di aver realizzato uno stadio d’uscita che grazie alla presenza del circuito di inseguimento e alla capacità in essa contenuta, consente di pilotare il transistore in conduzione o attivo del buffer d’uscita con una tensione che risente delle commutazioni presenti sulla tensione di riferimento al quale il transistore è collegato.

Un ulteriore notevole vantaggio della presente invenzione è di aver dotato lo stadio d’uscita di circuiti di abilitazione e di ritardo che consentono di gestire mediante la generazione interna di segnali ropera-tìvità dello stadio d’uscita senza ricorrere a segnali esterni.

Un altro vantaggio è quello di aver realizzato uno stadio d’uscita praticamente immune al rumore “power/ ground bounce” presente sulle linee di alimentazione , vale a dire che la corrente erogata risulta pressoché indipendente dalle oscillazioni della tensione sulle linee di alimentazione. Un altro vantaggio della presente invenzione è quello di aver realizzato uno stadio d’uscita che permette di effettuare commutazioni in uscita in tempi minori aumentando considerevolmente la frequenza di lavoro.

Ulteriore vantaggio risiede nell’inusitata semplicità strutturale dell’architettura proposta, nonché nella facilità della sua realizzazione, comprendendo solamente transistori e capacitori.

Claims (15)

1. RIVENDICAZIONI 1. Stadio di uscita per circuiti elettronici integrati su un substrato semiconduttore inserito tra un terminale di alimentazione (2), ricevente una prima tensione di riferimento (Vdd), ed un terminale di riferimento (3), mantenuto ad una seconda tensione di riferimento (Gnd), ed avente almeno un terminale d’ingresso (DATA), ricevente un segnale d’ingresso (IN#), ed un terminale di uscita (PAD) collegato ad un carico (LOAD) esterno, detto stadio comprendendo: un pre-buffer (10) collegato a detto terminale di ingresso (DATA) ed avente un terminale di abilitazione (6) ricevente un segnale di abilitazione generale (EN) ed almeno un primo terminale di uscita (7) atto a fornire un primo segnale di comando (GATE_P); un buffer d’uscita (20) comprendente almeno un primo transistore finale (Pfin) inserito tra detto terminale di alimentazione (2) e detto terminale di uscita (PAD) ed avente un terminale di controllo (g_p) collegato a detto primo terminale di uscita (7) di detto pre-buffer (10) atto a ricevente detto primo segnale di comando (GATE_P); caratterizzato dal fatto di comprendere ulteriormente: almeno un primo circuito di inseguimento (30), inserito tra detto terminale di alimentazione (2) c detto primo terminale di uscita (7) di detto pre-bulTer (10), avente una prima capacità (Cl) inserita tra detto terminale di alimentazione (2) ed un primo nodo intermedio (35) il quale è a sua volta connesso a detto primo terminale di uscita (7) di detto pre-buffer (10) mediante uno switch (Ml l) attivato da un primo segnale di attivazione (P_UP) durante almeno un transitorio di detto primo transistore finale (Pfin), ricostruendo in tal modo un rumore presente su detta prima tensione di alimentazione (Vdd).
2. 2. Stadio secondo la rivendicazione 1 caratterizzato dal fatto che detto pre-buffer (10) comprende un primo invertitore (II) ed almeno un secondo invertitore (12) collegati in serie tra loro ed inseriti tra detto terminale di ingresso (DATA) e detto almeno un primo terminale di uscita (7) di detto pre-buffer (10) e dal fatto che detto secondo invertitore (12) comprende un primo transistore (MI) collegato in serie ad un secondo transistore (M2) tra detto terminale di alimentazione (Vdd) e detto terminale di riferimento (Gnd), nonché un primo circuito di abilitazione (4) inserito tra detto secondo transistore (M2) e detto terminale di riferimento (Gnd) ed atto a portare detto almeno un primo terminale di uscita (7) di detto pre-buffer (10) in una condizione di tristate.
3. 3. Stadio secondo la rivendicazione 2 caratterizzato dal fatto che detto primo circuito di abilitazione (4) ha un primo terminale di abilitazione (cl) collegato ad un terminale di uscita (ol) di un primo circuito logico (50), il quale riceve un primo segnale di abilitazione (EN_P_UP) ed ha almeno un primo ingresso (il) il quale riceve detto primo segnale di comando (GATE_.P) abilitato da un primo segnale interno di abilitazione (EN_P), ritardato rispetto a detto segnale dì abilitazione generale (EN), ricevuto ad un terminale d’ingresso comune (comi) ed atto a generare su detto primo terminale di uscita (ol) detto primo segnale di abilitazione (EN_P_UP) che soddisfa alla seguente relazione:
4. 4. Stadio secondo la rivendicazione 3 caratterizzato dal fatto di comprendere un primo circuito di ritardo (70) collegato tra detto terminale di abilitazione (6) di detto pre-buffer (10) ed un terminale di uscita (o70), atto a fornire a detto terminale di uscita (o70) detto primo segnale interno di abilitazione (ENJP) e ad un terminale di uscita intermedio (o71) un secondo segnale interno di abilitazione (EN_N) secondo la relazione sottostante:
5. 5. Stadio secondo la rivendicazione 4 caratterizzato dal fatto che detto primo circuito di abilitazione (4) ha ulteriormente un secondo terminale di abilitazione (c2) collegato ad un terminale di uscita (o3) di un secondo circuito logico (60), il quale ha almeno un primo ingresso (i3) il quale riceve un primo segnale ritardato di attivazione (P_UP_DEL) generato da un primo circuito di attivazione (80) ed abilitato da detto primo segnale interno di abilitazione (EN_P) ricevuto ad un terminale d’ingresso comune (com2) ed atto a generare ad almeno un primo terminale di uscita (o3) detto secondo segnale di abilitazione (EN_P_PAR) che soddisfa alla seguente relazione:
6. 6. Stadio secondo la rivendicazione 5 caratterizzato dal fatto che detto primo circuito di attivazione (80) ha un terminale di ingresso (i80) collegato a detto primo terminale di uscita (7) di detto pre-buffer (10) ed un terminale di uscita (o80) atto a fornire detto primo segnale ritardato di attivazione (P_UP_DEL), nonché un terminale intermedio (G81) atto a fornire detto primo segnale di attivazione (P_UP), detto primo segnale di attivazione (P_UP) essendo sostanzialmente corrispondente ad un segnale opposto a detto primo segnale di comando (GATE_P) di detto pre-buffer (10) e detto primo segnale ritardato di attivazione (P_UP_DEL) essendo un segnale opposto a detto primo segnale di comando (GATE_P) ed avente una commutazione ritardata nel tempo rispetto a detto primo segnale di comando (GATE_P).
7. 7. Stadio secondo la rivendicazione 6 caratterizzato dal fatto che detto primo circuito di inseguimento (30) comprende ulteriormente un secondo transistore (M12) avente un primo terminale di conduzione collegato a detto terminale di riferimento (3), un secondo terminale di conduzione collegato a detto primo nodo intermedio (35) ed un terminale di comando collegato ad un terminale di uscita (o90) di un secondo circuito di ritardo (90) pilotato da un segnale ritardato d’ingresso (IN#JDEL).
8. 8. Stadio secondo una qualsiasi delle rivendicazioni precedenti caratterizzato dal fatto che detto pre-buffer (10) ha un secondo terminale di uscita (8) atto a fornire un secondo segnale di comando (GATE_N) e detto buffer d’uscita (20) comprende almeno un secondo transistore finale (Nfm) inserito tra detto terminale di riferimento (3) e detto terminale di uscita (PAD) ed avente un terminale di controllo (g_n) collegato a detto secondo terminale di uscita (8) di detto pre-buffer (10) e da esso ricevente detto secondo segnale dì comando (GATE_N) e di comprendere ulteriormente almeno un secondo circuito di inseguimento (40), inserito tra detto terminale di riferimento (3) e detto secondo terminale di uscita (8) di detto pre-buffer (10), avente una seconda capacità (C2) inserita tra detto terminale di riferimento (3) ed un secondo nodo intermedio (38) il quale è a sua volta·connesso a detto secondo terminale di uscita (8) di detto pre-buffer- (10) mediante ulteriore switch (M9) attivato da un secondo segnale di attivazione DOWN) durante almeno un transitorio di detto secondo transistore finale (Nfin).
9. 9. Metodo per pilotare uno stadio d’uscita realizzato secondo una delle rivendicazioni precedenti caratterizzato dal fatto di comprendere a seguito di una commutazione di detto segnale d’ingresso (IN#) le seguenti fasi: una prima fase di attivazione atta ad attivare detto almeno un primo transistore finale (Pin) di detto buffer d’uscita (20) generando un corrispondente primo segnale di comando (Gate_P) a detto primo terminale di uscita (7) di detto pre-buffer (10); una seconda fase di ricostruzione atta, almeno in un transitorio, a replicare detta prima tensione di alimentazione (Vdd) presente in detto terminale di alimentazione (2) in detto terminale di comando (g_p) di detto primo transistore finale (Pfin) ricostruendo un rumore presente su detta prima tensione di alimentazione (Vdd).
10. 10. Metodo per pilotare uno stadio d’uscita realizzato secondo la rivendicazione 9, caratterizzato dal fatto che detta seconda fase dì ricostruzione comprende ulteriormente: una prima sotto-fase atta a portare detto primo terminale di uscita (7) di detto pre-buffer (10) in detta condizione di tri-state; una seconda sotto- fase atta a collegare detta prima capacità (Cl), dL almeno detto primo circuito di inseguimento (30) a detto primo terminale di uscita (7) di detto prc-buffer (10), attivando mediante detto primo segnale di attivazione (P_UP) detto primo switch (MI 1),
11. 11. Metodo secondo la rivendicazione 10 caratterizzato dal fatto di comprendere ulteriormente: una terza fase atta a scollegare detto primo circuito di inseguimento (30) da detto primo terminale di uscita (7) di detto prebuffer (10), detta terza fase comprendendo uno spegnimento di detto primo switch (Mll) mediante una commutazione di detto primo segnale di attivazione (PJUP) ed una attivazione di detto secondo transistore (M12) di detto primo circuito di inseguimento (30) mediante un primo segnale d’ingresso ritardato (IN#_DEL) fornito da detto secondo circuito di ritardo (90).
12. 12. Metodo secondo la rivendicazione 11 caratterizzato dal fatto di comprendere ulteriormente: una quarta fase atta ad attivare detto primo circuito dì attivazione (4) di detto pre-buffer (10) mediante una commutazione di detto secondo segnale di abilitazione (EN_P_PAR) generando detto primo segnale di comando (Gate_P) in base a detto segnale d’ingresso (IN#).
13. 13. Metodo secondo la rivendicazione 12 caratterizzato dal fatto che detta prima sotto-fase di detta seconda fase di ricostruzione prevede una generazione di detto primo segnale di abilitazione (EN_P_UP) a detto terminale di abilitazione (cl) di detto primo circuito di abilitazione (4), detto primo segnale di abilitazione (EN_PJJP) essendo fornito da detto primo circuito logico (50) ed essendo corrispondente a detto primo segnale.-(Gate_P) di comando.
14. 14. Metodo secondo la rivendicazione 13 caratterizzato dal fatto che detta quarta fase prevede una generazione di detto secondo segnale di abilitazione (EN_P._PAR) a detto secondo terminale di abilitazione (c2) di detto primo circuito di abilitazione (4) detto secondo segnale di abilitazione (EN_P_PAR) essendo fornito da detto secondo circuito logico (60) ed essendo corrispondente a detto primo segnale ritardato di attivazione (P_UP_DEL) in uscita a detto primo circuito di attivazione.
15. 15. Metodo secondo una o più delle rivendicazioni precedenti caratterizzato dal fatto che detto buffer d’uscita (20) comprende detto almeno un primo transistore finale (Pfin) ed almeno un secondo transistore finale (Nfin) e che detta prima fase di attivazione è preceduta da una fase di spegnimento di detto almeno un secondo transistore finale (Nfin).