HK1260671B - 用於减少存储器单元器件上的编程电压应力的系统和方法 - Google Patents

Description

用于减少存储器单元器件上的编程电压应力的系统和方法

相关申请的交叉引用

本申请要求于2016年3月4日在美国专利商标局提交的非临时申请No.15/061,882的优先权和权益，其全部内容通过引用并入本文。

技术领域

本公开的各方面总体上涉及存储器，并且具体地涉及用于减小存储器单元器件的编程期间的栅极氧化物电压应力的系统和方法。

背景技术

通常，诸如片上系统(SOC)等集成电路(IC)包括一次性可编程(OTP)存储器，这种存储器允许IC的一个或多个核永久地向存储器写入数据。在制造IC时，OTP存储器通常不包含数据。在初始化期间或随后在IC的整个操作过程中，一个或多个核可以根据需要永久地向OTP写入数据，诸如举例而言，校准数据、初始化数据、标识数据或其他数据。

OTP存储器通常包括存储器单元的二维阵列。行共用的存储器单元耦合到存储器的相应字线(WL)。列共用的存储器单元耦合到存储器的相应位线(BL)。OTP存储器的每个存储器单元可以被配置为电子熔丝(EFUSE)型单元，其中该单元包括与晶体管串联(例如，与场效应晶体管(FET)的漏极和源极串联)耦合在对应的位线(BL)与电源轨VSS(例如，接地)之间的熔丝元件。每个存储器单元的每个晶体管包括耦合到对应字线(WL)的控制端子(例如，栅极)。

通常，可以一次一位地执行OTP存储器的编程(向其写入数据)。在这方面，与存储器单元(待编程)相对应的字线(WL)和位线(BL)上的电压都升高到编程电压(例如，1.8V)。这产生了通过对应的熔丝元件和FET的电流，该电流足以熔断熔丝元件(例如，由于电迁移而产生熔丝金属化中的开路)。熔丝熔断的存储器单元可以被指派比特值(例如，逻辑一(1))，而熔丝未熔断的存储器单元可以被指派另一比特值(例如，逻辑零(0))。

通常，OTP存储器单元的编程电压高于核心器件(例如，FET)的额定值。例如，核心FET可以具有不大于1.0V的额定电压，而1.8V的编程电压将超过这个核心器件的额定值。因此，OTP存储器单元传统上配置有更高额定值的器件，诸如用于输入/输出(I/O)操作的那些器件，其中这样的器件的栅极氧化物被制造得更厚以能够承受编程电压。然而，使用更高额定值的器件的缺点在于：OTP存储器必须占据IC的大量区域。

期望使用较低额定值的器件(诸如核心器件)来实现OTP存储器，以减少实现存储器所需的IC面积，同时减少与编程电压相关联的对核心器件的应力。

发明内容

以下给出一个或多个实施例的简要概述，以便提供对这样的实施例的基本理解。发明内容部分不是所有预期实施例的广泛概述，并且既无意标识所有实施例的关键或重要元素，也无意界定任何或所有实施例的范围。发明内容部分的唯一目的是以简化形式呈现一个或多个实施例的一些概念，以作为稍后呈现的更详细描述的序言。

本公开的一个方面涉及一种存储器。该存储器包括第一全局字线；第一组位线；第一本地字线；耦合到第一本地字线并且分别耦合到第一组位线的第一组存储器单元；第一本地字线驱动器，被配置为响应于以下而在本地字线上生成第一断言信号：从全局字线接收到第二断言信号，并且接收到第三断言信号。

本公开的另一方面涉及一种访问至少一个存储器单元的方法。该方法包括在全局字线上生成第一断言信号；生成第二断言信号；响应于从全局字线接收到第二断言信号并且接收到第三断言信号，在本地字线上生成第三断言信号，以用于访问一组存储器单元中的至少一个存储器单元。

本公开的另一方面涉及一种装置，该装置包括用于在全局字线上生成第一断言信号的部件；用于生成第二断言信号的部件；以及用于响应于从全局字线接收到第二断言信号并且接收到第三断言信号而在本地字线上生成第三断言信号以用于访问一组存储器单元中的至少一个存储器单元的部件。

为了实现前述和相关目的，一个或多个实施例包括在下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施例的某些说明性方面。然而，这些方面仅指示可以采用各种实施例的原理的各种方式中的一些，并且对实施例的描述旨在包括所有这样的方面及其等同物。

附图说明

图1示出了根据本公开的一个方面的示例性集成电路(IC)的框图。

图2示出了根据本公开的另一方面的示例性EFUSE OTP存储器的示意图。

图3示出了根据本公开的另一方面的示例性OTP存储器的示意图。

图4示出了根据本公开的另一方面的示例性EFUSE OTP存储器的示意图。

图5示出了根据本公开的另一方面的示例性全局字线(WL)驱动器的示意图。

图6示出了根据本公开的另一方面的示例性多输入或门电路的示意图。

图7示出了根据本公开的另一方面的示例性本地字线(LWL)驱动器的示意图。

图8示出了根据本公开的另一方面的访问一组存储器单元中的至少一个的示例性方法的流程图。

具体实施方式

以下结合附图阐述的具体实施方式意在描述各种配置，而无意表示可以实践本文中描述的概念的仅有配置。具体实施方式部分包括具体细节，用于提供对各种概念的透彻理解的目的。然而，对于本领域技术人员很清楚的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，以框图形式示出了公知的结构和组件，以避免模糊这样的概念。

图1示出了根据本公开的一个方面的示例性集成电路(IC)100的框图。作为示例，IC 100可以被配置为片上系统(SOC)。IC 100包括一组一个或多个核，诸如核110、120、130和140。每个核可以被配置为执行特定功能。例如，可能存在中央处理单元(CPU)核心、图形核、调制解调器核等。

如以上讨论的，IC 100包括一次性可编程(OTP)存储器160和相关联的仲裁器或安全处理器150。OTP存储器160可以基于EFUSE型单元或反熔丝型单元。当IC 100的制造已经完成时，OTP存储器160可以是空白的，例如，不包含任何数据。OTP存储器160可以由一个或多个核110至140根据需要来使用，以永久地向存储器写入数据。如先前所讨论的，通常一个或多个核110至140可以在IC 100的初始化期间向OTP存储器160写入数据。这样的数据可以包括校准数据、标识数据(核的类型或版本)以及其他初始化数据。另外，如果需要，一个或多个核110至140可以在初始化之外的操作期间永久地向OTP存储器160写入数据。当出于编程和读取的目的而访问OTP 160时，一个或多个核110至140向仲裁器150发送访问请求，仲裁器150出于安全原因而准许或拒绝这样的请求。

图2示出了根据本公开的另一方面的示例性EFUSE OTP存储器200的示意图。OTP存储器200包括字线(WL)解码器210、EFUSE熔断控制器220(用于单比特编程)、以及M×N二维存储器单元阵列C₁₁至C_MN。

WL解码器210包括M个字线驱动器WD1至WDM，这些字线驱动器的输出分别耦合到字线WL1至WLM。如本文中进一步讨论的，对于单比特存储器单元编程，字线驱动器WD1至WDN中选定的一个字线驱动器(其对应于耦合到待编程的单个单元的字线)被配置为在对应字线上生成编程电压VDD_PX(例如，1.8V)。为了读取整行的存储器单元，字线驱动器WD1至WDN中选定的一个字线驱动器(其对应于耦合到待读取的单元的字线)被配置为生成较低(核心)读取电压VDD_MX(例如，1.0V)。

EFUSE熔断控制器220被配置为生成位线编程信号bl1至bln，这些位线编程信号分别作为一组位线驱动器BD1至BDN的输入。位线驱动器BD1至BDN被配置为生成足以执行单比特存储器单元编程的编程电压VDD_PX(例如，1.8V)。位线驱动器BD1至BDN的输出分别耦合到位线BL1至BLN。因此，为了实现单比特存储器单元编程，位线编程信号bl1至bln中选定的一个位线编程信号(其对应于耦合到待编程的单个存储器单元的位线)被断言，以引起位线驱动器BD1至BDN中对应的一个位线驱动器在对应位线上生成编程电压VDD_PX(例如，1.8V)。

存储器单元C₁₁至C_MN分别包括场效应晶体管(FET)M₁₁至M_MN和熔丝元件F₁₁至F_MN。FETM₁₁至M_MN中的每一个可以被配置为n沟道金属氧化物半导体(NMOS)FET。熔丝元件F₁₁至F_MN中的每一个可以被配置为薄金属化条带，当由于电迁移而有足够量的电流被驱动通过该金属化条带时，该金属化条带能够被断开(“熔断”)。

在每个单元中，熔丝元件与FET的漏极和源极串联耦合在对应的位线与电压轨VSS(例如，接地)之间。对应的FET包括耦合到对应的字线的栅极。

EFUSE OTP存储器200的单比特编程操作可以如以下所述。在这个示例中，例示了单元C₁₁的编程。其他单元的编程以类似方式操作。当要发生单元C₁₁的编程时，这表示单元C₁₁的对应熔丝元件F₁₁要被熔断，则WL解码器210激活耦合到单元C₁₁的FET M₁₁的栅极的字线驱动器WD1，以生成编程电压VDD_PX(例如，1.8V)。在单元C₁₁的编程期间，WL解码器210的其他字线驱动器WD2至WDM未被激活。

另外，EFUSE熔断控制器220断言位线编程信号bl1以引起位线驱动器BD1在耦合到单元C₁₁的位线BL1上生成编程电压VDD_PX(例如，1.8V)。由于这仅是单比特编程，因此EFUSE熔断控制器220不断言分别与其他位线BL2至BLN相对应的其他位线编程信号bl2至bln。字线WL1和位线BL1被驱动到相应的编程电压VDD_PX(例如，1.8V)，以产生通过熔丝元件F₁₁和FET M₁₁的足够电流(例如，10至15毫安(ma))，这引起熔丝元件F₁₁熔断。

熔丝元件熔断的存储器单元可以被指派特定的逻辑电平，诸如逻辑一(1)，而熔丝元件未熔断的存储器单元可以被指派相反的逻辑电平，诸如逻辑零(0)。在单元C₁₁的编程之后，如果对应的位应当是例如逻辑一(1)，则可以对下一单元C₁₂进行编程。在这个示例中，可以被编程的每行最大单元数是N，N例如可以是64。

EFUSE OTP存储器200产生的问题是在暴露到编程电压VDD_PX的FET上引起的应力。例如，当正在对单元C₁₁进行编程时，编程电压(例如，1.8V)下的激活字线WL1在其余单元C₁₂至C_1N的FET M₁₂至M_1N上引起应力，即使对应的位线BL2至BLN接地。如果单元的FET被设计为处理编程电压，诸如通过在输入/输出(I/O)器件中向这些单元配置较厚的氧化物，则这不是问题。然而，向OTP存储器200配置较厚的氧化物器件将需要大量IC区域来实现OTP存储器200，这通常是不期望的。

相反，为了减少实现OTP存储器200所需的IC面积，可以将单元的FET配置为核心器件。作为核心器件，每个FET可以仅被额定以处理例如针对28nm器件的1.2V连续最大电压或针对10nm器件的0.8V连续最大电压。因此，为了试图通过使它们经受高于其额定电压的编程电压(例如，1.8V)来使FET上的应力最小化，编程时间变得非常短(例如，10微秒(μs))，仅足够熔断熔丝元件)。

任何FET的可靠性取决于施加到其上的编程电压和施加编程电压的持续时间。以编程持续时间是10μs为例，如果每行中的单元的数目N是64，则任何对应FET能经受编程电压的最大持续时间是640μs。行中的单元的所有熔丝元件都熔断可能正是这种情况。由于通过栅极氧化物的电流隧穿，这种对编程电压的长时间暴露可能导致FET中与时间相关的介电击穿(TDDB)。

因此，需要一种OTP存储器，其使用小型核心器件来减少实现存储器所需的IC面积量，同时减少由于高编程电压而导致的FET上的应力量。

图3示出了根据本公开的另一方面的示例性OTP存储器300的示意图。总体而言，OTP存储器300的存储器单元沿着字线尺寸被划分为子阵列，以减少经受字线编程电压VDD_PX的FET的数目。OTP存储器300的每个单元可以被配置为EFUSE存储器单元、反熔丝存储器单元或其他类型的OTP存储器单元。

具体地，OTP存储器300包括耦合到位线BL1至BLJ和本地字线LWLl1至LWLM1的OTP存储器单元C₁₁到C_MJ的子阵列。具体地，存储器单元C₁₁至C_1J分别耦合到本地字线LWL11和位线BL1至BLJ。类似地，存储器单元C₂₁至C_2J分别耦合到本地字线LWL21和位线BL1至BLJ。并且，存储器单元C_M1到C_MJ分别耦合到本地字线LWLM1和位线BL1至BLJ。

存储器单元C₁₁至C_MJ的子阵列包括本地(字线)驱动器LD11至LDM1，这些驱动器的输出分别耦合到本地字线LWL1至LWLM1。本地驱动器LD11至LDM1被配置为分别在本地字线LWL1至LWLM1上生成本地字线信号lwl11至lwlml。本地驱动器LD11至LDM1包括分别耦合到全局字线GWL1至GLWM的相应第一输入。本地驱动器LD11至LDM1还包括耦合到多输入或门电路330-1的输出的相应第二输入。与出于编程目的而对相应位线BL1至BLJ的激活相关联的位线编程信号bl1至blj被施加到多输入或门电路330-1的输入。另外，读使能信号R_EN被施加到多输入或门330-1的输入。

OTP存储器300至少包括耦合到位线BLK至BLN和本地字线LWL1K至LWLMK的存储器单元C_1K至C_MN的另一子阵列。具体地，存储器单元C_1K至C_1N分别耦合到本地字线LWL1K和位线BLK至BLN。类似地，存储器单元C_2K至C_2N分别耦合到本地字线LWL2K和位线BLK至BLN。并且，存储器单元C_MK至C_MN分别耦合到本地字线LWLMK和位线BLK至BLN。

存储器单元C_1K至C_MN的子阵列包括本地(字线)驱动器LD1K至LDMK，这些驱动器的输出分别耦合到本地字线LWL1K至LWLMK。本地驱动器LD1K至LDMK被配置为分别在本地字线LWL1K至LWLMK上生成本地字线信号lwl1k至lwlmk。本地驱动器LD1K至LDMK包括分别耦合到全局字线GWL1至GLWM的相应第一输入。本地驱动器LD1K至LDMK还包括耦合到多输入或门电路330-K的输出的相应第二输入。与出于编程目而对相应位线BLK至BLN的激活相关联的位线编程信号blk至bln被施加到多输入或门电路330-K的输入。另外，读使能信号R_EN被施加到多输入或门330-K的输入。

OTP存储器300还包括字线(WL)解码器310，WL解码器310包括M个全局字线驱动器WD1至WDM，这些驱动器的输出分别耦合到全局位线GWL1至GWLM。字线驱动器WD1至WDM被配置为分别在全局字线GWL1至GWLN上生成全局字线信号gwl1至gwlm。在编程期间，全局字线信号gwl1至gwlm中选定的一个全局字线信号被设置为编程电压VDD_PX(例如，1.8V)。在读取期间，全局字线信号gwl1至gwlm中选定的一个全局字线信号被设置为读取(核心)电压VDD_MX(例如，1.0V)。

OTP存储器300还包括BL编程解码器320。BL编程解码器320生成位线编程信号bl1至blj，位线编程信号bl1至blj被施加到位线驱动器BD1至BDJ的相应输入以及多输入或门电路330-1的输入。另外，BL编程解码器320生成读使能信号R_EN，读使能信号R_EN被施加到位线驱动器BD1至BDJ的其他相应输入并且被施加到或门电路330-1的另一输入。响应于被“取或”的这组位线编程信号bl1至blj和R_EN，多输入或门电路330-1生成子阵列使能信号sa_en1。

位线驱动器BD1至BDJ包括分别耦合到位线BL1至BLJ的输出。位线驱动器BD1至BDJ被配置为生成足以对选定存储器单元进行编程的编程电压VDD_PX(例如，1.8V)。在编程期间，位线驱动器BD1至BDJ中选定的一个位线驱动器被配置为生成编程电压VDD_PX，并且其余的位线驱动器每个生成逻辑低电压VSS(例如，接地)以防止对非预期的单元进行编程。在读取期间，所有位线驱动器BD1至BDJ是三态的(例如，被配置为在它们各自输出处产生足够高的阻抗，从而不会不利地影响读出放大器340对存储器单元的读取，如本文中进一步讨论的)。

类似地，BL编程解码器320生成至少另一组位线编程信号blk至bln，另一组位线编程信号blk至bln被施加到位线驱动器BDK至BDN的相应输入并且被施加到多输入或门电路330-K的输入。另外，BL编程解码器320生成读使能信号R_EN，读使能信号R_EN被施加到位线驱动器BDK至BDN的其他相应输入并且被施加到或门电路330-K的另一输入。响应于被“取或”的这组位线编程信号blk至bln和R_EN，多输入或门电路330-K生成子阵列使能信号sa_enk。

位线驱动器BDK至BDN包括分别耦合到位线BLK至BLN的输出。位线驱动器BD1至BDJ被配置为生成足以对选定存储器单元进行编程的编程电压VDD_PX(例如，1.8V)。在编程期间，位线驱动器BD1至BDJ中选定的一个位线驱动器被配置为生成编程电压VDD_PX，并且其余的位线驱动器每个生成逻辑低电压VSS(例如，接地)以防止对非预期的单元进行编程。在读取期间，所有位线驱动器BD1至BDJ都是三态的(例如，被配置为在它们各自输出处产生足够高的阻抗，从而不会不利地影响读出放大器340对存储器单元的读取)。

如上所述，OTP存储器300还包括耦合到位线BD1至BDN的读出放大器340。在读取操作期间，读出放大器340被配置为一次从一行存储器单元读取数据。读出放大器340被配置为输出读取的数据。

OTP存储器300还包括控制器350，控制器350具有用于接收写入数据、地址和读/写(R/W)控制信号的输入。基于这些输入信号，控制器350被配置为控制WL解码器310、BL编程解码器320和读出放大器340。例如，基于地址、写入数据和指示编程操作的R/W控制信号，控制器350控制WL解码器310在与待编程的存储器单元相对应的选定全局字线上产生编程电压VDD_PX，并且控制BL编程解码器320在耦合到待编程的存储器单元的选定位线上产生编程电压VDD_PX。

基于指示读取操作的地址和R/W控制信号，控制器350控制WL解码器310在与待读取的存储器单元的行相对应的选定全局字线上产生读取(核心)电压VDD_MX，并且控制器350控制读出放大器340感测位线上的电压和/或电流以读取相应的数据。在读取操作期间，控制器350还控制BL编程解码器320断言读使能信号R_EN，这使得位线驱动器BD1至BDN处于三态，从而这些位线驱动器在它们各自的输出处产生足够高的阻抗，以便不会不利地影响由读出放大器340执行的读取操作。此外，所断言的读使能信号R_EN使得或门电路330-1至330-K分别生成断言的子阵列使能信号sa_en1至sa_enk。

OTP存储器300的单比特编程操作如下所示。在这个示例中，例示了单元C₁₁的编程(通常是访问)。其他单元的编程以类似的方式操作。

控制器350接收指示存储器单元C1将被编程的地址以及指示逻辑一(1)的写入数据，指示逻辑一的写入数据使得待生成的编程电压永久地改变存储器单元C₁₁的状态(例如，在是EFUSE单元的情况下将熔丝熔断)，并且控制器350接收指示要执行的存储器操作是编程(写入)操作的R/W控制信号。响应于接收到这些信号，控制器350将对应的控制信号发送到WL解码器310和BL编程解码器320。作为响应，WL解码器310使得字线驱动器WD1生成写断言的字线信号gwl1(例如，将其设置为编程电压VDD_PX)。写断言的全局字线信号gwl1被施加到本地驱动器LD11至LD1K的相应第一输入。WL解码器310还使得其余的字线驱动器WD2至WDM生成写解除断言的全局字线信号gwl2至gwlm(例如，将它们设置为VSS(例如，接地))，以防止对非预期的存储器单元进行编程。

另外，响应于控制器350，BL编程解码器320生成断言的位线编程信号bl1(例如，将其设置为编程电压VDD_PX)以引起位线驱动器BD1在耦合到单元C₁₁的位线BL1上生成编程电压VDD_PX(例如，1.8V)。被施加到或门电路330-1的一个输入的被断言的位线编程信号bl1使得或门电路330-1断言子阵列使能信号sa_en1(例如，将其设置为编程电压VDD_PX)。被断言的子阵列使能信号sa_en1被施加到本地驱动器LD11至LDM1的相应第二输入。BL编程解码器320生成解除断言的位线信号bl2至bln(例如，将它们设置为VSS(例如，接地))，以使得对应位线驱动器BD2至BDN生成解除断言的信号(例如，将它们设置为VSS(例如，接地))，以防止对非预期的存储器单元的不期望的编程。由于施加到或门电路330-K的位线编程信号blK至bln都没有被断言，所以或门电路330-K生成解除断言的子阵列使能信号sa_enk。

本地驱动器响应于它的两个输入接收到断言的信号而以编程电压VDD_PX(例如，1.8V)生成写断言的信号。因此，在这个示例中，当本地驱动器LD11的第一输入接收到断言的全局字线信号gwl1，并且本地驱动器LD11的第二输入接收到断言的子阵列使能信号sa_en1时，本地驱动器LD11以编程电压VDD_PX(例如，1.8V)下生成写断言的本地字线信号lwl11。由于位线驱动器BD1还生成编程电压VDD_PX(例如，1.8V)，因此对单元C₁₁进行编程。

在单元C₁₁的编程期间，其余的本地驱动器不生成写断言的本地字线信号lwl12至lwlmk，因为它们各自的输入没有接收到两个断言的信号。例如，本地驱动器LD1K的第二输入接收解除断言的子阵列使能信号sa_enk，因为待编程的存储器单元C₁₁不与本地驱动器LD1K在同一子阵列中。类似地，本地驱动器LD21至LDM1的相应的第一输入接收相应的解除断言的全局字线信号gwl2至gwlm，因为待编程的存储器单元C₁₁不在与全局字线信号gwl2至gwlm相对应的行中。其余的本地驱动器LD2K至LDMK也在它们各自的输入处接收解除断言的信号，因为这些本地驱动器不属于待编程的存储器单元C₁₁的子阵列，并且也不耦合到与存储器单元C₁₁相关联的全局字线。因此，这些其余本地驱动器生成解除断言的本地字线信号(例如，处于VSS(例如，接地))，以防止对非预期的存储器单元进行编程。

尽管例示了单个单元的编程，但应当理解，耦合到使能的本地驱动器(例如，本地驱动器LD11)的一个或多个单元(例如，诸如单元C₁₁到C_1J中的一个或多个)可以被编程。在这种情况下，BL编程解码器320断言一个或多个位线编程信号(例如，诸如bl1至blj中的一个或多个)以引起对应的一个或多个位线驱动器(例如，诸如BD1至BDJ中的一个或多个)分别生成一个或多个编程电压VDD_PX。

因此，OTP存储器300背后的概念是：响应于经由对应的全局字线接收到断言的全局字线信号并且经由对应的多输入或门电路接收到断言的子阵列使能信号，使本地驱动器以编程电压生成写断言的本地字线信号。

OTP存储器300的优点在于：编程电压VDD_PX被施加到较少的FET；从而减少了FET上的应力。例如，如果耦合到本地字线的单元的数目是八(8)(例如，每行64个单元的存储器阵列被分成八(8)个子阵列)，则每个单元可以经受编程电压的最大次数为八(8)，相比而言，OTP 200的单元为64次。例如，如果编程持续时间为10μs，则OTP存储器300中的单元可以经受编程电压的最大持续时间是80μs，相比而言，OTP存储器200的单元是640μs。

因此，OTP存储器300的单元在编程期间经受的应力显著变少，这有助于防止对单元的FET的损坏。这允许OTP存储器300用核心器件来实现，以与使用较厚氧化物器件(诸如I/O器件)的存储器相比，减少实现相同存储容量所用的IC区域。

OTP存储器300的读取操作如下所述。在这个示例中，例示了从一行存储器单元C₁₁到C_1N的数据读取(通常是访问)。从其他行的存储器单元的数据读取以类似的方式操作。

控制器350接收指示存储器单元C₁₁至C_1N的行中的数据要被读取的地址信号、以及指示要在读取操作中执行的存储器操作的R/W控制信号(在读取操作中，控制器350可以忽略写数据信号)。响应于接收到这些信号，控制器350将对应的控制信号发送到WL解码器310、BL编程解码器320和读出放大器340。

作为响应，WL解码器310使得字线驱动器WD1生成读断言的全局字线信号gwl1(例如，将其设置为读取(核心)电压VDD_MX)。读断言的全局字线信号gwl1被施加到本地驱动器LD11至LD1K的相应第一输入。WL解码器310还使得其余的字线驱动器WD2至WDM生成解除断言的全局字线信号gwl2至gwlm(例如，将它们设置为VSS(例如，接地))，以防止读取非意图的存储器单元从而干扰存储器单元C₁₁到C_1N的读取。

另外，响应于控制器350，BL编程解码器320生成断言的读使能信号R_EN，以将位线驱动器BD1至BDN配置到三态配置(例如，以在它们各自的输出处产生足够高的阻抗以便不干扰由读出放大器340执行的读取操作)。断言的读使能信号R_EN还使得所有的或门电路330-1至330-K分别生成断言的子阵列使能信号sa_en1至sa_enk。

类似地，本地驱动器响应于其输入接收到断言的信号而以读取(核心)电压VDD_MX(例如，1.0V)生成读断言的本地字线信号。因此，在这个示例中，当本地驱动器LD11至LD1K的相应第一输入接收到断言的全局字线信号gwl1，并且本地驱动器LD11至LD1K的相应第二输入接收到断言的子阵列使能信号sa_en1至sa_enk时，本地驱动器LD11至LD1K以读取(核心)电压VDD_MX生成断言的本地字线信号lwl11至lwl1k。读出放大器340感测位线BD1至BDK上的电流和/或电压，以分别确定存储在存储器单元C₁₁至C_1K中的数据。

在第一行存储器单元C₁₁至C_1N的读取期间，与其余行的存储器单元相关联的本地驱动器不生成读断言的本地字线信号，因为它们各自的第一输入接收解除断言的全局字线信号gwl2至glwn。响应于在它们各自的第一输入处的解除断言的信号，这些其余的本地驱动器以VSS电位(例如，(例如，接地))生成解除断言的本地字线信号，以防止其余存储器单元C₂₁至C_MN对存储器单元C₁₁至C_1N的数据读取的干扰。

图4示出了根据本公开的一个方面的另一示例性OTP存储器400的示意图。OTP存储器400是先前讨论的OTP存储器300的更详细实现。也就是说，OTP存储器400包括与OTP存储器300基本相似的元件，包括WL解码器410、BL编程解码器420、读出放大器440和控制器450。另外，OTP存储器400包括多输入或门电路430-1至430-K、位线驱动器BD1至BDK、本地(字线)驱动器LD11至LDMK、以及存储器单元C₁₁至C_MN。OTP存储器400的前述元件的操作被配置并且以与先前讨论的OTP存储器300的对应元件基本上相同的方式进行操作。

在OTP存储器400中，存储器单元C₁₁至C_MN中的每一个被配置为EFUSE型存储器单元。也就是说，OTP存储器400中的每个存储器单元包括熔丝元件和FET。更具体地，存储器单元C₁₁至C_1J包括分别与FET M₁₁至M_1J串联耦合在位线BL1至BLJ与VSS轨之间的熔丝元件F₁₁至F_1J。FET M₁₁至M_1J的栅极耦合到本地驱动器LD11的输出。类似地，存储器单元C₂₁至C_2J包括分别与FET M₂₁至M_2J串联耦合在位线BL1至BLJ与VSS轨之间的熔丝元件F₂₁至F_2J。FET M₂₁至M_2J的栅极耦合到本地驱动器LD21的输出。以类似的方式，存储器单元C_MI到C_MJ包括分别与FETM_MI至M_MJ串联耦合在位线BL1至BLJ与VSS轨之间的熔丝元件F_M1至F_MJ。FET M _M1至M_MJ的栅极耦合到本地驱动器LDM1的输出。

类似地，存储器单元C_1K至C_1N包括分别与FET M_1K至M_1N串联耦合在位线BLK至BLN与VSS轨之间的熔丝元件F_1K至F_1N。FET M_1K至M_1N的栅极耦合到本地驱动器LD1K的输出。类似地，存储器单元C_2K至C_2N包括分别与FET M_2K至M_2N串联耦合在位线BLK至BLN与VSS轨之间的熔丝元件F_2K至F_2N。FET M_2K至M_2N的栅极耦合到本地驱动器LD2K的输出。以类似的方式，存储器单元C_MK至C_MN包括分别与FET M_MK至M_MN串联耦合在位线BLK至BLN与VSS轨之间的熔丝元件F_MK至F_MN。FET M_MK至M_MN的栅极耦合到本地驱动器LDMN的输出。

本文中先前已经讨论了EFUSE存储器单元的编程。也就是说，选定的位线驱动器被配置为在耦合到该存储器单元的位线上生成编程电压VDD_PX。选定的本地字线驱动器被配置为在耦合到该存储器单元的本地字线上以编程电压VDD_PX生成写断言的本地字线信号。被施加到对应FET的漏极和栅极的编程电压产生足够的电流以熔断该单元的对应熔丝元件。

从一行EFUSE存储器单元进行的数据读取如下进行操作。读出放大器对所有位线进行放电。与一行单元相对应的一组选定的本地字线驱动器被配置为在耦合到存储器单元的对应本地字线上以读取(核心)电压VDD_MX生成读断言的本地字线信号。因此，读取(核心)电压VDD_MX被施加到存储器单元的FET的栅极，以使得这些单元能够用于读取。

然后，读出放大器逐渐升高位线上的电压，以检测位线中的电流。读出放大器逐渐升高电压，以防止存储器单元的无意编程(例如，熔断熔丝元件)。如果位线电流低于阈值，则对应存储器单元的熔丝元件被熔断，并且读出放大器将对应数据读取为逻辑一(1)。如果电流高于阈值，则对应存储器单元的熔丝元件不被熔断，并且读出放大器将对应数据读取为逻辑零(0)。读出放大器输出读取的数据以供一个或多个外部设备使用。

图5示出了根据本公开的另一方面的示例性全局字线驱动器500的示意图。全局字线驱动器500是先前讨论的OTP存储器的全局字线驱动器WD1至WDM中的任何一个的详细实现的示例。为了便于描述，全局字线驱动器500被描述为全局字线驱动器WD1的详细实现。

具体地，全局字线驱动器500包括功率多路复用器(“功率多工器”)510、字线(WL)解码电路520、反相器I₅₃、电压电平移位器530和反相器I₅₄。功率多工器510又包括反相器I₅₁、p沟道金属氧化物半导体(PMOS)FET M51、反相器I₅₂和PMOS M52。

关于功率多工器510，反相器I₅₁包括输入，该输入被配置为基于分别从OTP存储器300或400的控制器350或450接收到的控制信号来接收读/非写使能信号反相器I₅₁包括耦合到PMOS M51的栅极和反相器I₅₂的输入的输出。PMOS M51的源极和漏极耦合在读取电压域轨VDD_MX和功率多工器510的输出域轨VDD_WL之间。反相器I₅₂包括耦合到PMOSM52的栅极的输出。PMOS M52的源极和漏极耦合在编程电压域轨VDD_MX和功率多工器510的输出域轨VDD_WL之间。如图所示，反相器I₅₁和I₅₂由编程电压域VDD_PX供电。

WL解码电路520基于从先前讨论的OTP存储器300或400中的控制器350或450接收到的控制信号来接收地址位Addr_1至Addr_3。WL解码电路520基于地址位Addr_1至Addr_3来生成字线使能信号wl_en。例如，WL解码电路520基于地址位Addr_1至Addr_3的唯一值(例如，000)来断言字线使能信号wl_en，该断言字线使能信号wl_en被配置为断言对应的全局字线信号以用于编程或读取目的。字线使能信号wl_en被施加到反相器I₅₃的输入。WL解码电路520和反相器I₅₃都由核心电压域VDD_MX供电。

反相器I₅₃的输出耦合到电压电平移位器530的输入。电压电平移位器530包括耦合到反相器I₅₄的输入的输出。反相器I₅₄输出对应的全局字线信号gwl1。电压电平移位器530和反相器I₅₄由功率多工器510的输出电压域VDD_WL供电。

在操作中，在编程期间，读/非写使能信号被设置为逻辑低电压(例如，处于VSS)。作为响应，反相器I₅₁生成逻辑高电压(例如，处于VDD_PX)。这使得PMOS M51关断并且反相器I₅₂输出逻辑低电压(例如，处于VSS)。由反相器I₅₂输出的逻辑低电压使得PMOSM52导通。因此，功率多工器510以编程电压VDD_PX生成输出电压域VDD_WL。

基于地址位Addr_1至Addr_3的唯一值(例如，000)，WL解码电路520将断言的字线使能信号wl_en生成为逻辑高电压(例如，处于VDD_MX)。作为响应，反相器I₅₃生成逻辑低电压(例如，处于VSS)。电压电平移位器530将输入逻辑低电压从VDD_MX电压域移位到VDD_WL电压域，功率多工器510已经将VDD_WL电压域设置到VDD_PX电压域。因此，电压电平移位器530生成逻辑低电压(例如，VSS)。作为响应，反相器I₅₄将写断言的全局字线信号gwl1生成为编程电压VDD_PX中的逻辑高电压。

在读取操作期间，读/非写使能信号被设置为逻辑高电压(例如，处于VDD_PX)。作为响应，反相器I₅₁生成逻辑低电压(例如，处于VSS)。这使得PMOS M51导通并且反相器I₅₂输出逻辑高电压(例如，处于VDD_PX)。由反相器I₅₂输出的逻辑高电压使得PMOSM52关断。因此，功率多工器510以读取(核心)电压VDD_MX生成输出电压域VDD_WL。

基于地址位Addr_1至Addr_3的唯一值(例如，000)，WL解码电路520将断言的字线使能信号wl_en生成为逻辑高电压(例如，处于VDD_MX)。作为响应，反相器I₅₃生成逻辑低电压(例如，处于VSS)。电压电平移位器530将输入逻辑低电压从VDD_MX电压域移位到VDD_WL电压域，功率多工器510已经将VDD_WL电压域设置到VDD_MX电压域。因此，电压电平移位器530生成逻辑低电压(例如，VSS)。作为响应，反相器I₅₄将读断言的全局字线信号gwl1生成为读取(核心)电压域VDD_MX中的逻辑高电压。

当全局字线驱动器500空闲时(例如，生成解除断言的全局字线信号gwl1)，WL解码电路520基于不产生断言的全局字线信号gwl1的地址位Addr_1至Addr_3的值(例如，不是000的值)，生成解除断言的字线使能信号wl_en(例如，逻辑低信号)。作为响应，反相器I₅₃生成逻辑高电压(例如，处于VDD_MX)。电压电平移位器530生成VDD_WL电压域的逻辑高电压，取决于功率多工器510的配置，所生成的逻辑高电压可以处于VDD_PX或VDD_MX。作为响应，反相器I₅₄将解除断言的全局字线信号gwl1生成为低逻辑电压(例如，处于VSS)。

图6示出了根据本发明的另一方面的示例性多输入或门电路600的示意图。或门电路600是先前讨论的OTP存储器300和400的多输入或门电路330-1至330-K和430-1至430-K中的任何一个的详细实现的示例。为了便于描述，多输入或门电路600被描述为多输入或门电路330-1的详细实现。

或门电路600包括一组级联的或非门和反相器对A₆₁-I₆₁、A₆₂-I₆₂至A_6J-I_6J。或非门和反相器对的数目等于子阵列中的位线数目。例如，参考OTP存储器300和400，包括存储器单元C11至CMJ的子阵列包括J个位线。第一或非门A₆₁包括的输入用于接收读使能信号R_EN和第一位线编程信号bl1。第二或非门A₆₂包括的输入用于接收第一反相器I₆₁的输出和第二位线编程信号bl2。第J或非门A_6J包括的输入用于接收前一反相器I_6(J-1)的输出和第J位线编程信号blj。所有或非门A₆₁至A_6J和反相器I61-A6J由编程电压VDD_PX供电。

在操作中，在耦合到位线BD1至BDJ中选定的一个位线的存储器单元的编程期间，对应的位线编程信号被断言(例如，处于VDD_PX)。这使得多输入或门电路600生成断言的子阵列使能信号sa_en1。如前所述，断言的子阵列使能信号sa_en1被施加到本地驱动器LD11至LDM1的相应第二输入。而且，如前所述，与待编程的存储器单元相关联的全局字线被断言，其被施加到这些本地驱动器LD11至LDM1中对应的一个本地驱动器。这样的本地驱动器接收断言的全局字线信号和断言的子阵列使能信号，并且因此在编程电压VDD_PX下生成写断言的本地字线信号以对选定的存储器单元进行编程。

如前所述，在读取操作期间，读使能信号R_EN被断言(例如，设置到编程电压VDD_PX)。这使得多输入或门电路600生成断言的子阵列使能信号sa_en1(例如，处于VDD_PX)。如前所述，OTP存储器的所有其他多输入或门电路生成断言的子阵列使能信号。分别接收断言的子阵列使能信号以及断言的全局字线信号的本地驱动器以读取(核心)电压VDD_MX生成读断言的本地字线信号，以实现通过读出放大器从存储器单元进行数据读取。

图7示出了根据本公开的另一方面的示例性本地(字线)驱动器700的示意图。本地驱动器700是先前讨论的OTP存储器300和400的本地驱动器LD11至LDMN中的任何一个的详细实现的示例。为了便于描述，本地驱动器700被描述为本地驱动器LD11的详细实现。

具体地，本地驱动器700包括功率多路复用器(“功率多工器”)710、与非门A₇₁和反相器I₇₃。功率多工器710又包括反相器I₇₁、PMOS M71、反相器I₇₂和PMOS M72。

关于功率多工器710，反相器I₇₁包括输入，该输入被配置为基于由OTP存储器300或400的控制器350或450生成的控制信号来接收读/非写使能信号反相器I₇₁包括的输出耦合到PMOS M71的栅极和反相器I₇₂的输入。PMOS M71的源极和漏极耦合在读取电压域轨VDD_MX和功率多工器710的输出电压域轨VDD_WL之间。反相器I₇₂包括的输出耦合到PMOS M72的栅极。PMOS M72的源极和漏极耦合在编程电压域轨VDD_MX和功率多工器710的输出电压域轨VDD_WL之间。如图所示，反相器I₇₁和I₇₂由编程电压VDD_PX供电。

与非门A₇₁包括用于从对应全局字线GWL1接收全局字线信号gwl1的第一输入、以及用于从多输入或门电路330-1或430-1接收子阵列使能信号sa_en1的第二输入。与非门A₇₁的输出耦合到反相器I₇₃的输入。反相器I₇₃生成本地字线信号lwl11。与门A₇₁和反相器I₇₃由功率多工器710输出的选定电压域VDD_WL供电。

在操作中，在编程期间，读/非写使能信号被设置为逻辑低电压(例如，处于VSS)。作为响应，反相器I₇₁生成逻辑高电压(例如，处于VDD_PX)。这使得PMOS M71关断并且反相器I₇₂输出逻辑低电压(例如，在VSS处)。由反相器I₇₂输出的逻辑低电压使得PMOSM72导通。因此，功率多工器710以编程电压VDD_PX生成输出电压域VDD_WL。

此外，在编程期间，与非门A₇₁接收写断言的全局字线信号gwl1和断言的子阵列使能信号sa_en1。作为响应，与非门A₇₁生成逻辑低电压(例如，在VSS处)。响应于逻辑低电压，反相器I₇₃将写断言的本地字线信号lwl11生成为逻辑高电压(例如，处于VDD_PX)，用于对接收到该信号的一个或多个存储器单元进行编程。

在读取期间，读/非写使能信号被设置为逻辑高电压(例如，处于VDD_PX)。作为响应，反相器I₇₁生成逻辑低电压(例如，处于VSS)。这使得PMOS M71导通并且反相器I₇₂输出逻辑高电压(例如，处于VDD_PX)。由反相器I₇₂输出的逻辑高电压使得PMOS M72关断。因此，功率多工器710以读取(核心)电压VDD_MX生成输出电压域VDD_WL。

此外，在读取期间，与非门A₇₁接收读断言的全局字线信号gwl1和断言的子阵列使能信号sa_en1。作为响应，与非门A₇₁生成逻辑低电压(例如，在VSS处)。响应于逻辑低电压，反相器I₇₃将读断言的本地字线信号lwl11生成为逻辑高电压(例如，处于VDD_MX)，用于实现从接收到该信号的一个或多个存储器单元读取数据。

图8示出了根据本发明的另一方面的访问(编程或读取)一组存储器单元中的至少一个的示例性方法800的流程图。方法800包括在全局字线上生成第一断言信号(框810)。用于在全局字线上生成第一断言信号的部件的示例包括OTP存储器300和400中的全局字线驱动器WD1至WDM、以及全局字线驱动器500中的任何一个。

方法800还包括生成第二断言信号(框820)。用于生成第二断言信号的部件的示例包括多输入或门电路330-1至330-K、430-1至430-K和多或门电路600中的任何一个。

方法800还包括响应于从全局字线接收到第二断言信号并且接收到第三断言信号，在本地字线上生成第三断言信号，以用于访问一组存储器单元中的至少一个存储器单元(框830)。用于生成第三断言信号的部件的示例包括OTP存储器300和400中的本地字线驱动器LD11至LDMK、以及本地字线驱动器700中的任何一个。

提供先前对本发明的描述是为了使所属领域的技术人员能够制作或使用本发明。对于本领域技术人员来说，对本公开的各种修改是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本公开无意限于本文中描述的示例，而是与符合本文中公开的原理和新颖特征相一致的最宽范围。

Claims (27)

1.一种存储器，包括：

第一全局字线；

第一组位线；

第一本地字线；

第一组存储器单元，耦合到所述第一本地字线并且分别耦合到所述第一组位线；

第一本地字线驱动器，被配置为响应于以下而在所述第一本地字线上生成第一断言信号：从所述第一全局字线接收到第二断言信号，并且接收到第三断言信号；

第一组位线驱动器，被配置为分别基于第一组位线编程信号而在所述第一组位线上施加编程电压；以及

多输入或门，被配置为响应于所述第一组位线编程信号中的至少一个位线编程信号被断言而生成所述第三断言信号。

2.根据权利要求1所述的存储器，其中所述第三断言信号指示：所述编程电压中的至少一个被施加到所述第一组位线中的至少一个位线，以分别对所述第一组存储器单元中的至少一个存储器单元进行编程。

3.根据权利要求1所述的存储器，其中所述第一断言信号被配置为实现所述第一组存储器单元中的所述至少一个存储器单元的编程。

4.根据权利要求1所述的存储器，还包括耦合到所述第一组位线的读出放大器，其中所述第一断言信号被配置为实现通过所述读出放大器从所述第一组存储器单元的数据读取。

5.根据权利要求4所述的存储器，其中所述第一组位线驱动器被配置为在通过所述读出放大器从所述第一组存储器单元的所述数据读取期间处于高阻态。

6.根据权利要求1所述的存储器，其中所述第一组存储器单元中的至少一个存储器单元被配置为EFUSE存储器单元。

7.根据权利要求1所述的存储器，其中所述第一组存储器单元中的至少一个存储器单元包括熔丝元件，所述熔丝元件与晶体管串联耦合在所述第一组位线中的对应位线与电压轨之间。

8.根据权利要求1所述的存储器，其中所述第一组存储器单元中的至少一个存储器单元被配置为反熔丝存储器单元。

9.根据权利要求1所述的存储器，其中所述第一组存储器单元中的至少一个存储器单元每个包括至少一个核心器件。

10.根据权利要求1所述的存储器，还包括：

第二本地字线；

第二组位线；

第二组存储器单元，耦合到所述第二本地字线并且分别耦合到所述第二组位线；以及

第二本地字线驱动器，被配置为响应于以下而在所述第二本地字线上生成第四断言信号：从所述第一全局字线接收到所述第二断言信号，并且接收到第五断言信号。

11.根据权利要求1所述的存储器，还包括：

第二全局字线；

第二本地字线；

第二组存储器单元，耦合到所述第二本地字线并且分别耦合到所述第一组位线；以及

第二本地字线驱动器，被配置为响应于以下而在所述第二本地字线上生成第四断言信号：从所述第二全局字线接收到第五断言信号，并且接收到所述第三断言信号。

12.根据权利要求1所述的存储器，还包括字线解码器，所述字线解码器包括被配置为生成所述第二断言信号的全局字线驱动器。

13.根据权利要求12所述的存储器，其中所述全局字线驱动器被配置为：

以第一电压生成所述第二断言信号，以用于实现所述第一组存储器单元中的至少一个存储器单元的编程；或者

以第二电压生成所述第二断言信号，以用于实现从所述第一组存储器单元中的至少一个存储器单元的数据读取。

14.一种方法，包括：

在全局字线上生成第一断言信号；

生成第二断言信号；

响应于从所述全局字线接收到所述第一断言信号并且接收到所述第二断言信号，在本地字线上生成第三断言信号，以用于访问一组存储器单元中的至少一个存储器单元；

分别基于一组位线编程信号而在一组位线上生成至少一个编程电压；以及

执行所述位线编程信号的逻辑或操作以生成所述第二断言信号。

15.根据权利要求14所述的方法，其中所述第三断言信号指示所述编程电压中的所述至少一个编程电压被施加到所述一组位线中的至少一个位线，所述一组位线分别耦合到所述一组存储器单元。

16.根据权利要求14所述的方法，其中所述第三断言信号被配置为实现所述一组存储器单元中的所述至少一个存储器单元的编程。

17.根据权利要求14所述的方法，还包括生成第四断言信号，所述第四断言信号被配置为实现从所述一组存储器单元中的所述至少一个存储器单元的数据读取，其中所述第四断言信号响应于从所述全局字线接收到第五断言信号并且接收到第六断言信号而被生成。

18.根据权利要求14所述的方法，其中所述一组存储器单元中的至少一个存储器单元被配置为EFUSE存储器单元。

19.根据权利要求14所述的方法，其中所述一组存储器单元中的至少一个存储器单元被配置为反熔丝存储器单元。

20.根据权利要求14所述的方法，其中所述一组存储器单元中的至少一个存储器单元每个包括至少一个核心器件。

21.一种装置，包括：

用于在全局字线上生成第一断言信号的部件；

用于生成第二断言信号的部件；

用于响应于从所述全局字线接收到所述第一断言信号并且接收到所述第二断言信号而在本地字线上生成第三断言信号以用于访问一组存储器单元中的至少一个存储器单元的部件；以及

用于分别基于一组位线编程信号而在一组位线上生成至少一个编程电压的部件；以及

用于执行所述位线编程信号的逻辑或操作以生成所述第二断言信号的部件。

22.根据权利要求21所述的装置，其中所述第三断言信号指示：编程电压被施加到所述一组位线中的至少一个位线，以用于对所述一组存储器单元中的所述至少一个存储器单元进行编程。

23.根据权利要求21所述的装置，其中所述第三断言信号被配置为实现所述一组存储器单元中的至少一个存储器单元的编程。

24.根据权利要求21所述的装置，还包括用于生成第四断言信号的部件，所述第四断言信号被配置为实现从所述一组存储器单元中的至少一个存储器单元的数据读取，其中所述第四断言信号响应于从所述全局字线接收到第五断言信号并且接收到第六断言信号而被生成。

25.根据权利要求21所述的装置，其中所述一组存储器单元中的至少一个存储器单元被配置为EFUSE存储器单元。

26.根据权利要求21所述的装置，其中所述一组存储器单元中的至少一个存储器单元被配置为反熔丝存储器单元。

27.根据权利要求21所述的装置，其中所述一组存储器单元中的至少一个存储器单元包括至少一个核心器件。