HK1119842B - 電源控制器的結構及其形成方法 - Google Patents

Description

电源控制器的结构及其形成方法

技术领域

本发明一般涉及电子学，更具体地，涉及形成半导体设备的方法和结构。 

背景技术

在过去，半导体工业利用各种方法和结构来形成电源控制器，其有助于将输出电压调节成期望值。在一些电源结构中，两个晶体管连接成叠层(stacked)结构或半桥(half-bridge)电路结构以驱动感应器并形成输出电压。这样的电源结构的一些例子是LLC谐振功率变换器和其他谐振式功率变换器。半桥电路中的两个晶体管的每个由单独的晶体管驱动器驱动。一般，两个晶体管同步开关，使得两个晶体管不被同时导通。为了保证一个晶体管在下一个晶体管导通之前禁止，延迟电路或者逻辑电路用于提供禁止一个晶体管和导通另一晶体管之间的空载时间(dead time)。这样一个空载时间保证击穿(shoot through)电流不由两个晶体管的同时传导形成。空载时间的持续时间是一个固定时间，并且通常被选择为最轻负载条件以确保消除击穿电流。对于谐振式功率变换器的情况，延长空载时间，以允许谐振LC谐振电路的电压摆幅改变在半桥中心处的电压。该空载时间引起半桥电路中的能量损失，降低了利用电路的系统的效率。 

因此，期望具有一种电源控制器，其更有效地降低击穿电流并控制击穿电流和谐振开关而不强加固定空载时间。 

发明内容

根据本发明的一个方面，提供一种电源控制器，其包括：开关控制器；第一电路，其配置成响应于所述开关控制器而形成第一驱动信 号以控制半桥的第一晶体管，从而调节由所述电源控制器形成的输出电压的值；第二电路，其配置成响应于所述开关控制器而形成第二驱动信号以控制所述半桥的第二晶体管；第一感测电路，其配置成接收由所述半桥形成的桥电压，并响应于具有小于第一值的值的所述桥电压而禁止驱动所述第一晶体管；以及第二感测电路，其配置成接收所述桥电压以及响应于具有大于第二值的值的所述桥电压而禁止驱动所述第二晶体管，所述第二值小于所述第一值。 

根据本发明的另一方面，提供一种电源控制器的形成方法，其包括：配置电源控制器以形成第一驱动信号，从而驱动半桥电路的第一晶体管，并形成第二驱动信号以驱动半桥电路的第二晶体管，从而将输出电压调节为期望值；以及配置所述电源控制器以禁止形成所述第一驱动信号，直到在所述半桥电路的公共连接处形成的桥电压大致达到由所述第一晶体管的第一载流电极接收的电压。 

根据本发明的又一方面，提供一种形成电源控制器的方法，其包括：配置所述电源控制器以响应于开关电源控制器而形成第一驱动信号和第二驱动信号，从而驱动半桥的第一晶体管和第二晶体管；以及配置所述电源控制器，以禁止响应于所述开关电源控制器而形成所述第一驱动信号，直到跨越半桥的第一功率开关的电压的值大致达到最小值。 

附图说明

图1示意性示出了包括根据本发明的电源控制器的电源系统的一部分的实施例； 

图2示意性示出了根据本发明的图1的电源控制器的感测电路(sense circuit)的一部分的实施例； 

图3示意性示出了根据本发明的图1的电源控制器的另一感测电路的一部分的实施例； 

图4示意性示出了根据本发明的图1的电源控制器的转换电路的一部分的实施例； 

图5示出了根据本发明在其上形成图1的电源控制器的半导体管芯(die)的简要放大平面视图； 

图6示出了根据本发明的图5的半导体管芯的一部分的简要放大截面视图； 

图7示出了根据本发明的图5的半导体管芯的另一部分的简要放大截面视图；以及 

图8示出了根据本发明的图5的半导体管芯的再一部分的简要放大截面视图。 

为了简单明了地示意，图中的元件不一定按照比例，并且在不同的图中相同的参考号码代表相同的元件。此外，为了说明的简要，省略了众所周知的步骤和元件的说明和细节。本文中使用的载流电极(current carrying electrode)是指器件的元件，例如MOS晶体管的源极或漏极、或双极晶体管的发射极或集电极、或二极管的正极或负极，其承载通过器件的电流，控制电极是指器件的元件，例如MOS晶体管的栅极或者双极晶体管的基极，其控制通过器件的电流。虽然本文中把设备解释为确定的N-沟道或P-沟道器件，本领域的技术人员应该理解根据本发明互充器件也是可能的。本领域的技术人员应该理解，本文中使用的词汇“在...期间”、“在...的时候”、以及“当...时”不是表示一旦开始操作马上就会出现反应的准确术语，而是可能会在被初始操作激起的反应之间有一些微小但合理的延迟，例如传播延迟。出于简化附图的目的，器件结构的掺杂区域示为一般具有直线边缘和精确角度的角。但是，本领域的技术人员应该理解，由于掺杂物的扩散和活动，掺杂区域的边缘一般不是直线，并且角可以不是精确的角度。 

具体实施方式

图1简要示出了包括电源控制器35的一部分的示意性实施例的电源系统10的一部分的实施例，电源控制器35用于调节由系统10形成的输出电压。如下文中进一步将看到的，控制器35配置成控制 系统10的功率开关，以在跨越(across)开关的电压处于最小值并优选地基本为零时进行开关。 

系统10在功率输入端子11和功率返回端子12之间接收功率，例如整流AC电压，并在电压输出14和电压返回(return)15之间形成输出电压。端子11和12之间的电压通常称为体电压(bulkvoltage)。系统10在图1中所示出为谐振电源系统，其包括将系统10分为一次侧和二次侧的变压器17。一次侧连接至变压器17的一次绕组，而二次侧连接至变压器17的二次绕组。二次侧一般包括整流二极管20和21、感应器22、滤波电容器23以及反馈网络26。如本领域所公知，反馈网络26接收输出电压并形成表示输出14和返回15之间的输出电压值的反馈信号。反馈网络26可以为光耦合器或者其他类型的公知的反馈网络。通常，谐振感应器18和谐振电容器19连接至变压器17的一次绕组。第一功率开关如MOS晶体管28和第二功率开关如MOS晶体管29连接在端子11和端子12之间的叠层结构或者半桥结构中。平行于晶体管28和29的二极管代表晶体管的体二极管。晶体管28和29一起连接在半桥结构的公共节点27，半桥结构的公共节点27还连接至感应器18。尽管晶体管28和29被示出位于图1实施例的控制器35之外，本领域的技术人员应该认识到，在其他实施例中，晶体管28和29可以位于控制器35中。 

在大部分实施例中，端子11和12之间的电压自整流家用电力网中接收。对于在各个不同国家中的运行，系统10配置成接收端子11和12之间的电压，根据不同的国家，其高达600伏特(600V)或者低至250伏特(250V)，其提供电压到端子11和12。因此，系统10一般在输入33上接收较低电压，其在控制器35的功率输入36和功率返回37之间施加至控制器35。输入33上接收的电压可以源自系统10的二次侧或者可以自另一源获得。包括二极管30和升压电容器31的升压网络连接在半桥的输入33和公共节点27之间。二极管30和电容器31的升压网络用于形成电源电压，所述电源电压用于形成晶体管28的驱动信号。控制器35在升压输入39上接收升压电压。这 样的升压网络对于本领域的技术人员而言众所周知。 

控制器35一般包括开关电源电路，例如脉冲频率调制(PFM)控制器66，其通过控制器35的反馈输入44自网络26接收反馈信号，并相应地形成PFM控制信号，其用于形成晶体管28和29的驱动信号。PFM控制器66可以为包括相移PWM控制器的各种公知控制器中的任意一种。控制器35包括高端(high-side)控制电路46和低端(low-side)控制电路60，所述高端控制电路46用于形成控制晶体管28的第一驱动信号，所述低端控制电路60用于形成控制晶体管29的第二驱动信号。驱动器61的输出通过控制器35的输出43连接至晶体管29。控制器35还可以包括内部调节器71，其连接在输入36和返回37之间以接收输入电压并在输出72上形成内部工作电压，其用于运行控制器35的工作元件如PFM控制器66和低端控制电路60。低端控制电路60包括驱动电路或驱动器61、控制逻辑如AND门62、以及低端感测电路或L-感测63。高端控制电路46包括驱动电路或驱动器57、逻辑电路或逻辑51、高端感测电路或H-感测52以及电平转换电路或电平变换器电路(level translator circuit)47和48。如下文进一步所视，高端控制电路46的元件自升压电压运行，所述升压电压自输入39和开关输入42之间接收运行。为了在足以启动晶体管28的电压上自驱动器57形成驱动信号，高端控制电路46自升压电压运行。升压电压由存储在电容器31上的电荷形成，其为开关晶体管28和29的结果，并且为输入39和42之间的差别值。升压电压的平均值大约等于在输入36上接收的电压减去跨越二极管30的电压降。当参考端子12时，升压电压值一般是振荡的，并且其峰值大于在端子11上接收的输入电压。 

如下文中进一步所见，高端控制电路一般形成在控制器35形成在其上的半导体管芯的隔离区或浮动区中，以将控制器35的剩余部分与用于运行电路46的升压电压隔离。对于电路46自不会损害控制器35的其他部分的更低电压运行的实施例，电路46可以不在这样的浮动区或隔离区形成。电路47和48配置成自PFM控制器66接收信 号，并将来自参考输出72电压的电压中的信号的电压值转换或变换为与用于运行电路46的升压电压相适应的更高电压值。同样，如下文中进一步所看到的，电路47和48的一部分形成在浮动区中。 

在运行中，控制器66形成由电路46使用的控制信号67，以在输出40上维持第一驱动信号并导通晶体管28。随后，PFM控制器66一般形成由电路46使用的第二控制信号以禁止晶体管28。在晶体管28被导通的时间周期中，晶体管28将来自输入端子11的电压耦合至公共节点27。接着，PFM控制器66维持由电路60使用的控制信号69以导通晶体管29。使信号69无效用于禁止晶体管29。 

开关半桥在节点27上形成桥电压，其由控制器35在开关输入42上进行接收。当跨越各个晶体管的电压降为零时，响应于PFM控制信号，期望启动晶体管28和29。H-感测52和L-感测63配置成形成控制信号，所述控制信号用于响应于PFM控制信号而一直禁止启动各个晶体管28和29，直到跨越各个晶体管28和29降低的电压达到最小值。最小值优选地为零伏特，但是，由于感测的不准确性和感测回路的时间延迟，跨越晶体管的一些电压可以降低。另外，在H-感测52和L-感测63中可以具有一些小的偏移电压，其阻止在正好为零时进行开关，因此，开关一般发生在接近零的最小值时。H-感测52和L-感测63配置成接收桥电压并禁止启动各个晶体管28和29，直到桥电压大约分别等于晶体管28的漏极或晶体管29的源极上的电压。 

图2示意性示出了L-感测63的一部分的示意性实施例。该说明参照图1和图2。L-感测63的示意性实施例包括高电压JFET晶体管或JFET 81、肖特基二极管79、双极性晶体管76、箝位(clamp)肖特基二极管77、上拉电阻器74、变极器82以及偏置电压发生器或偏置78，所述偏置电压发生器或偏置78形成用于在足以启动晶体管76的电压处偏置晶体管76的偏置电压。如下文中进一步所看到的，JFET81具有通过半导体管芯的基底连接至控制器35的最低电压的栅极，在所述半导体管芯上形成有JFET 81。当输入42上的桥电压值大于 JFET 81的箝断(pinch-off)电压时，JFET 81的沟道区基本上被载流子耗尽，这允许JFET 81降低跨越JFET 81结构的桥电压值的大部分，并将施加至二极管79的电压值限制为小于二极管79的击穿电压的值。在于2005年12月13日授权给Josef Halamik等人的美国专利号6,943,069中公开了这样的高电压JFET的一个例子，其因此以参考方式并入本文中。例如，桥电压的最大值可以高达大约600伏特(600V)，而JFET 81可以具有大约25伏特的箝断电压，其将施加至二极管79的电压限制为小于大约30伏特(30V)的电压。在二极管28导通时，桥电压处于高值，而JFET 81将相应的低电压施加至二极管79。该电压反向偏置二极管79，使得肖特基二极管77保持晶体管76禁止。禁止晶体管76迫使变极器82的输出为低，从而驱动AND门62的输出为低。本领域的技术人员应该认识到，二极管77并不是必须为肖特基二极管，而是可以为其他类型的二极管，例如P-N结二极管。 

在一些情况下，PFM控制器66维持PFM控制信号68以禁止晶体管28，并接着维持PFM控制信号69以导通晶体管29，然而，来自82的低电压阻止PFM控制信号69通过门62传播，从而禁止驱动器61形成可以导通晶体管29的驱动信号。当晶体管28和29被禁止时，由于感应器18和电容器19的振荡作用，桥电压降低。当桥电压值降低至大约等于偏置电压值减去晶体管76的基极-发射极电压(Vbe)减去二极管79的前向电压的值时，JFET 81不再运行在箝断区，这样允许电流83流过电阻器74、流过晶体管76、流过二极管79并流过JFET 81至输入42。电流流动导通了晶体管76，迫使变极器82的输出为高。注意，在输入42被迫关于返回37基本上为零电压的条件下，二极管79和JFET 81导通晶体管76。来自变极器82的高电压启动门62，并允许PFM控制信号69通过门62传播，使得驱动器61可以维持驱动信号并导通晶体管29。在跨越晶体管29降低的电压为最小值从而降低开关损耗并提高由控制器35提供至系统10的效率时，禁止控制器35导通晶体管29直到桥电压达到基本上等于端子12上的体电压的值(减去跨越晶体管29的任何电压降，例如，跨越 晶体管29的体二极管)使得晶体管29导通。 

图3示意性示出了高端控制电路46的一部分的简要实施例以及H-感测52的示意性实施例。该说明参考图1和图3。在图3中示出的逻辑51的示意性实施例包括参考发生器或参考90、比较器91、锁存器92和98、AND门93、OR门94、脉冲发生器如单冲(one-shot)99以及限制PFM控制器66断言信号67和晶体管28导通之间的最大时间间隔的最大延迟电路或最大延迟97。如图3所示，驱动器57、锁存器92和98、单冲99、最大延迟97、AND门93、OR门94、比较器91以及参考90连接成接收来自升压电压的功率，其被连接以接收输入39和输入42之间的功率。H-感测52的示意性实施例包括作为电容器86示出的存储元件、放电晶体管87、以及作为二极管85示出的高击穿电压PN结电容器。如下文中进一步所看到的，H-感测52配置成通过电荷累加和传递循环而重复地循环，其用于在跨越晶体管28的电压降为最小值时开关晶体管28。二极管85的高电压PN结电容器用于在高击穿电压PN结电容器和电容器86之间传递电荷。二极管85的击穿电压通常至少为桥电压的最大值，使得二极管85的电容可以被充电至该电压。在晶体管28被禁止和桥电压降低至大约为返回37的值之后，电容器86存储表示桥电压达到基本上等于体电压的值的电荷。随后，在晶体管29被禁止时，H-感测52利用存储在电容器86上的电荷判断桥电压再次达到大约为体电压的值，因而达到跨越晶体管28的电压为最小处的值。在跨越晶体管28的电压降为最小值并提高了开关效率时，该结构有利于导通晶体管28。跨越晶体管28的电压期望为零，但线电压的变化和其他变化可以阻止电压精确为零。一般，电压将不大于大约1伏特。 

假设比较器91的输出为高，当维持信号67以开始导通晶体管28时，信号67置位锁存器92并迫使Q输出为高。来自锁存器92的高电压通过门93和94传播，并置位锁存器98。来自锁存器98的高电压启动单冲99，这导通了晶体管87。导通晶体管87使得电容器86放电。来自锁存器98的高电压还开始导通晶体管28，这样使得输入 42上的桥电压保持基本上为端子11上的体电压(减去跨越晶体管28的电压降)。因为晶体管87导通，二极管85被反向偏置，并且二极管85的电容存储了基本上等于体电压的电压值。在单冲99的时间间隔耗尽后，晶体管87被禁止，而电容器86与二极管85的电容串联，从而形成电容性分压器。因为晶体管28仍被导通，其上的电压基本上保持为体电压，因此，电容器86上的电压基本上保持为零。选择单冲99的时间间隔以保证晶体管87保持导通，直到输入42上的电压基本上稳定为体电压。时间间隔一般小于晶体管28导通的时间，但足够地长，使得二极管85的电容有时间充电。因此，二极管85的电容在循环的电荷累加部分充电。 

在晶体管28导通足够长时间后，PFM控制器66随后维持PFM控制信号68以开始禁止晶体管28。电路48接收维持信号68并形成一个脉冲，所述脉冲具有足够长的持续时间以复位锁存器98并禁止晶体管28。此后，控制器66维持控制信号69以导通晶体管29，但是，L-感测63阻止导通晶体管29，直到跨越晶体管29的电压如上文中所述大约为零。在晶体管28禁止时，存储在感应器18中的能量开始迫使桥电压为低。因为桥电压值从端子11的体电压降低至接近返回端子12的电压，电荷从二极管85的电容传递至电容器86，从而开始使得二极管85的电容放电。当桥电压降低至基本上为端子12上的电压值(减去跨越晶体管29及其体二极管的电压降)时，存储在二极管85的电容上的电荷基本上耗尽，并且电容器86充电至表示当晶体管28导通时循环的之前部分期间的体电压值的电压值。因此，电容器86上的电压表示当晶体管28导通时体电压的之前值。电容器86和二极管85的电容的串联电容组合分配与其电容值成反比的、存储在二极管85的电容上的桥电压，如下列等式所示： 

V86＝Vbridge*(C85/(C86+C85)) 

其中， 

V86＝跨越电容器86的电压； 

Vbridge＝输入42上的桥电压； 

C86＝电容器86的电容；以及 

C85＝二极管85的电容。 

优选地，选择二极管85的设计参数使得二极管85的电容比电容器86的电容小很多，因此，二极管85的电容比电容器86可以存储大很多的电压。因此，大多数桥电压存储在二极管85的电容上，留下较少部分存储在电容器86上，如箭头84所示的电压。电容器86的电容一般选择在比二极管85的电容大10至100倍之间，优选地，比二极管85的电容大30倍。因此，二极管85的电容存储体电压值(减去跨越晶体管28的压降)的大约97％，电容器86存储大约3％。同样，存储在电容器86上的电压值优选地小于比较器91的输入、电容器86、以及晶体管87的击穿电压。 

在该电荷传递顺序期间，当电容器86充电至大于来自参考90的电压的值的电压值时，比较器91的负输入接收大于迫使比较器91的输出为低的参考电压值的值。来自比较器91的低电压阻止来自锁存器92的信号通过AND门93传播。因此，如果PFM控制器66维持PFM控制信号67，锁存器92会置位，然而，来自锁存器92的信号不会通过门93传播并且晶体管28不导通。此外，L-感测63检测跨越晶体管29的基本上零电压，并帮助门62导通晶体管29。 

当晶体管29导通时，晶体管29保持输入42上的桥电压基本上为端子12上的电压值的值(减去跨越晶体管29的电压降)。在该时间期间，电容器86迫使比较器91的输出为低，如上文所述。在运行期间的一些时刻，PFM控制器66使得禁止晶体管29的PFM控制信号69无效。当晶体管29被禁止时，存储在感应器18和电容器19(图1)中的能量使得桥电压增加，直到晶体管28的体二极管导通以将桥电压箝位为基本上等于端子11的体电压值。在无效PFM控制信号69之后，PFM控制器66迫使PFM控制信号67为高，这样使得电路47产生脉冲并置位锁存器92。然而，来自比较器91的低电压阻止来自锁存器92的高电压通过门93传播。同样，桥电压的上升值通过比较器86反向偏置二极管85，并使得电容器86将电荷传送回二极管85 的电容。当输42上的桥电压值达到基本上等于体电压的值时，电容器86上的电压值低于来自参考90的参考电压值(电压参照输入42)。此时，电容器86已经将充分的电荷传送回二极管85的电容，使得电容器86上的电压基本为零，接着输入42上的电压值基本上为晶体管28导通的之前的时间期间的桥电压值。因此，跨越晶体管28的电压降最小，并且具有导通晶体管28的适当时间并再次开始循环的电荷累加部分。基本上达到参考电压值的电容器86上的电压值迫使比较器91的输出为高。来自比较器91的高电压使能门93，并使得来自锁存器92的高电压通过OR门94传播并置位锁存器98。来自锁存器98的高电压导通晶体管28并还启动单冲99。来自单冲99的高向脉冲导通晶体管87并对来自电容器86的电荷的剩余部分放电，使得电容器86在循环的下一个充电传递部分开始时没有电荷。在单冲99的时间间隔耗尽之后，循环继续，如之前所描述的，二极管85的电荷再次开始在电容器86和二极管85之间分配，以及电容器86再次充电至表示晶体管28导通的时间期间的桥电压值的电压。 

因此，H-感测52禁止控制器35导通晶体管28，直到桥电压达到基本上等于晶体管28导通的之前的时间期间的桥电压值的值(减去跨越晶体管28的电压降，例如跨越晶体管28的漏极-源极阻抗)。在跨越晶体管28降低的电压为最小值从而降低开关损耗并提高由控制器35提供至系统10的效率时，禁止控制器35导通晶体管28直到桥电压达到基本上等于之前桥电压值使得晶体管28导通。配置二极管85以具有结电容并与电容器86共享桥电压值允许比较器91接收用于判断适当时间以导通晶体管28的小电压值。没有二极管85和电容器86的串联电容，比较器91将不得不接收大电压值，其使得难以在与逻辑51的其他元件相同的基底上构建比较器91。 

在一个示意性实施例中，体电压值大约为600伏特(600V)，并且二极管配置成具有与电容器86的电容成大约1∶30比例的电容。结果，传送至并存储在二极管85的电容上的电压在晶体管87导通期间为大约600伏特(600V)。晶体管87被禁止之后以及晶体管28被 禁止和桥电压降低至大约返回37的值之后，存储在二极管85的电容上的电荷与电容器86共享，使得电容器86存储大约20伏特(20V)的电压，并且二极管85的电容存储大约20伏特(20V)。因此，电容器86充电至表示晶体管28导通的时间期间的桥电压的最大值的电压。在该示意性实施例中，来自参考90的参考电压大约为10毫伏(10mv)，使得比较器91不改变状态，直到存储在电容器86上的电压基本上放电至零伏特，这表示在晶体管28之前导通时桥电压基本上达到体电压的之前值。 

图4示意性示出了适于用作电路47和48的电路的实施例。电平变换器电路47用于转换或变换从调节器71的电压至输入39上的升压电压的控制信号的逻辑电平的电压，所述控制信号如控制信号67。变换器电路47接收PFM控制信号67并在接收信号67的上升沿时形成负向脉冲。信号67的高电压导通晶体管101，将置位条(bar)输入拉为低并置位锁存器92。因为输入39上的升压电压可以在晶体管28的运行期间具有突发变化，并因为晶体管101的漏极具有由电容器104表示的对基底的寄生电容，电路47还包括晶体管103、电容器107、以及阻止升压电压的突发变化改变电路47的输出的电阻器106。升压电压中的突发变化会跨越电容器104被耦合并产生通过电阻器102的电流，以开始对电容器104充电。这样会产生锁存器92的不期望的寄生置位脉冲。但是，快速电压变化形成通过电阻器106的电流变化和通过其随之产生的电流，以开始对电容器107充电。至电容器107的电流形成跨越电阻器106导通晶体管103的电压降。晶体管103导通，这开始传导电流以对电容器104充电并将锁存器92的置位条输入上的电压值箝位为基本上等于输入39上的升压电压值的电压。导通晶体管103阻止升压电压值中的快速变化错误地改变锁存器92的状态。 

为了推动控制器35的该功能，输入36配置成接收小于体电压的电压，并且返回37配置成连接至端子12。输入39配置成接收升压电压。调节器71连接在输入36和返回37之间以在调节器71的输出72 上形成内部工作电压。PFM控制器66连接在输出72和返回37之间，并还具有连接至输入44以接收来自返回网络26的反馈信号的返回控制输入。JFET 81的漏极连接至输入42，而源极连接至二极管79的负极。二极管79的正极一般连接至晶体管76的发射极和二极管77的正极。二极管77的负极一般连接至晶体管76的基极和偏置78的输出。晶体管76的集电极一般连接至变极器82的输入和电阻器74的第一端子。电阻器74的第二端子连接至调节器71的输出72。变极器82的输出连接至门62的第一输入，门62具有连接至驱动器61的输入的输出。驱动器61的输出连接至输出43，输出43配置成连接至晶体管29的栅极。门62的第二输入连接成接收来自控制器66的信号69。电路47的输入连接成接收来自控制器66的信号67，而输出连接至锁存器92的置位条输入。电路48的输入连接成接收来自控制器66的信号68，而输出连接至锁存器98的复位条输入。二极管85的正极连接至返回37，而负极一般连接至比较器91的反向输入、电容器86的第一端子以及晶体管87的漏极。晶体管87的源极一般连接至电容器86的第二端子和输入42。比较器91的非反向输入连接成接收来自参考90的参考电压。比较器91的输出连接至门93的第一输入。门93的第二输入一般连接至延迟97的输入和锁存器92的Q输出。门93的输出连接至门94的第一输入，门94具有连接至锁存器98的置位输入的输出。门94的第二输入连接至延迟97的输出。锁存器98的Q输出一般连接至驱动器57的输入和单冲99的输入。驱动器57的输出连接至输出40，输出40配置成连接至晶体管28的栅极。单冲99的输出连接至晶体管87的栅极以及锁存器92的复位输入。 

图5示出了其上形成有控制器35的半导体管芯110的放大的简要平面视图。控制器35以带有数字35的盒子的一般形式示出。部分112至少包括在图4中示出的晶体管电路47的晶体管101。部分113包括在图3中示出的电路48的一些部分。部分114至少包括在图3中示出的二极管85。部分115至少包括在图2中示出的JFET 81。控 制器35以本领域的技术人员公知的半导体制备技术形成在管芯110上。 

图6示出了沿横截线6-6截取的管芯110的放大的简要横截视图。横截线6-6通过图4中所示的晶体管101和电阻器102形成。 

图7示出了沿横截线7-7截取的管芯110的放大的简要横截部分。横截线7-7通过在图3中示出的二极管85截取。该说明参考图1和图5-图7。在基底118的表面形成的掺杂区111为电路46的元件形成在其中的浮动区，包括锁存器92和98、驱动器57、单冲99、AND门93、OR门94、比较器91、参考90、晶体管87以及变换器电路47和48的一部分。通常，包括电容器107、电阻器106和102以及晶体管103的电路47和48的一部分也形成在区域111中。区域111具有与基底118的传导性相反的传导性类型。 

参考图6，管芯110形成在半导体基底118上。掺杂区120形成在基底118的表面上以起到晶体管101的作用。区域120具有与基底118的传导性相反的传导性类型。为了形成电阻器102，在区域111的表面上具有掺杂区，其具有与区域111的传导性相反的传导性类型。掺杂区域120通过导体如金属连接至电阻器102，其还提供至节点105的连接。在2005年9月13日授权给Antonin Rozsypal等人的美国专利号6,097,075中公开了利用诸如区域111的掺杂区以使电路的一部分与电路的其他部分隔离的样例。 

参考图7，二极管85包括在基底118的表面上形成的第一掺杂区126。掺杂区126形成二极管85的负极。第二掺杂区125形成在区域126的一部分中，以形成二极管85的漏极区接触。二极管85的正极通过基底118形成。区域125和126具有与基底118的传导性相反的传导性类型。 

图8示出了沿着横截线8-8的管芯110的放大的简要横截视图。在图2中示出的JFET 81和二极管79形成在部分115中。JFET 81包括形成在基底118的表面上的第一掺杂区130。区域130为与基底118的传导性类型相反的传导性类型。沿区域130的边缘形成的掺杂 区129形成漏极区接触，这在区域130和连接至区域130的传导电极之间提供低电阻连接。在区域129和区域130的对边之间的区域130的一部分表示JFET 81的漏极区。区域130的极限边缘131形成JFET81的源极。另一掺杂区134形成肖特基二极管79的负极，在表面上形成并电连接至区域134的金属135形成二极管79的正极。再一掺杂区132形成在基底1 18的表面并延伸进区域130和134，以在JFET81的源极和二极管79的负极之间形成电连接。基底118用作在基底118和区域130之间形成的JFET的栅极。具有更高箝断电压的另一JFET一般形成在区域132和基片118的界面处。这些JFET均示为JFET 81的一部分。如上文所表示，在于2005年9月13日授权给JosefHalamik等人的美国专利号6,943,069中公开了具有类似于JFET 81特征的JFET的例子。 

鉴于以上，显而易见地，公开了一种新颖的器件和方法。包括的其他特征是配置控制器35以在跨越开关的电压接近于基本为零的最小值时控制功率开关的接通和关断。这样的开关提高了由控制器35控制的系统的效率。控制器35的电路的形成部分是半导体管芯的隔离区，这便于在一个半导体管芯上形成控制器35的高电压和低电压部分。 

尽管用具体的优选实施例对本发明的主旨进行了描述，但是显然对于半导体技术领域的技术人员而言很多替换和变更是显而易见的。例如，只要电路控制功率开关以在跨越开关的电压为提高效率的低值时进行开关，其他电路就可以用于L-感测63和H-感测52。参考90可以构建为比较器91的偏移。同样，如果替换电路允许L-感测63和H-感测52禁止功率开关，直到桥电压达到使得跨越开关的电压最小的值，则其他逻辑电路可以用于门62和逻辑51。尽管控制器35示为谐振电源系统的一部分，控制器35可以用于包括升压或降压结构的其他电源结构中。另外，为了清楚地描述，在全文中使用词语“连接(connect)”，但是，其意味着与词语“耦合(couple)”具有相同的意思。因此，应该将“连接”解释为包括直接连接或间接连接。 

Claims (7)

1.一种电源控制器，其包括：

开关控制器；

第一电路，其配置成响应于所述开关控制器而形成第一驱动信号以控制半桥的第一晶体管，从而调节由所述电源控制器形成的输出电压的值；

第二电路，其配置成响应于所述开关控制器而形成第二驱动信号以控制所述半桥的第二晶体管；

第一感测电路，其配置成接收由所述半桥形成的桥电压，并响应于具有小于第一值的值的所述桥电压而禁止驱动所述第一晶体管，所述第一感测电路包括电容器、二极管、晶体管，所述电容器具有耦合成接收所述桥电压的第一端子和第二端子，所述二极管具有耦合至所述电容器的所述第二端子的负极和耦合至电源返回的正极，所述第一感测电路的晶体管具有耦合成接收所述桥电压的第一载流电极、耦合至所述电容器的所述第二端子的第二载流电极、以及耦合成接收来自所述第一驱动信号的信号的控制电极；以及

第二感测电路，其配置成接收所述桥电压以及响应于具有大于第二值的值的所述桥电压而禁止驱动所述第二晶体管，所述第二值小于所述第一值。

2.根据权利要求1所述的电源控制器，其中，所述第二电路包括JFET，所述JFET耦合成接收所述桥电压并响应于达到所述第二值的所述桥电压而形成电流。

3.根据权利要求1所述的电源控制器，其中，所述第一感测电路存储表示所述桥电压的电荷并利用所存储的电荷来确定所述第一值。

4.根据权利要求3所述的电源控制器，其中，所述第一感测电路将电容器充电至表示之前循环期间所述桥电压的值，并利用在所述电容器上存储的所述电荷来确定所述第一值。

5.一种电源控制器的形成方法，其包括：

配置电源控制器以形成第一驱动信号，从而驱动半桥电路的第一晶体管，并形成第二驱动信号以驱动半桥电路的第二晶体管，从而将输出电压调节为期望值，其中在所述半桥电路的公共连接处形成桥电压；

配置所述电源控制器以响应于在第一循环期间导通第一晶体管而在二极管的电容上存储表示基本上等于体电压的所述桥电压的值的第一信号，其中所述二极管包括被配置为与电压返回耦合的第一端子，以及与开关的第一载流电极和另一电容器的第一端子耦合的第二端子，并且其中所述另一电容器的第二端子与所述开关的第二载流电极耦合；

配置所述电源控制器以通过将电荷从所述二极管的所述电容传递至所述另一电容器来使用所述第一信号启动所述开关来存储表示所述桥电压的值的第二信号，其中所述第二信号是在所述第一循环期间在禁止所述第一晶体管后存储的；以及

配置所述电源控制器以保持所存储的第二信号，并禁止在随后的循环期间形成所述第一驱动信号，直到所述桥电压大致达到表示所存储的第二信号的值。

6.根据权利要求5所述的方法，还包括配置所述电源控制器以禁止所述第二驱动信号，直到所述桥电压大致达到由所述第二晶体管的第一载流电极接收的电压。

7.一种形成电源控制器的方法，其包括：

配置所述电源控制器以响应于开关电源控制器而形成第一驱动信号和第二驱动信号，从而驱动半桥的第一晶体管和第二晶体管，其中在所述半桥的公共连接处形成桥电压；

配置所述电源控制器以响应于在第一循环期间导通第一晶体管而在二极管的电容上存储表示变为基本上等于体电压的所述桥电压的第一值的第一信号，其中所述二极管包括被配置为与电压返回耦合的第一端子，以及与开关的第一载流电极和另一电容器的第一端子耦合的第二端子，并且其中所述另一电容器的第二端子与所述开关的第二载流电极耦合；以及

配置所述电源控制器，以通过启动所述开关并将电荷从所述二极管的所述电容传递至所述另一电容器来保持代表所述第一值的信号的值，并禁止在随后的循环期间形成所述第一驱动信号，直到所述桥电压大致达到代表所述第一值的信号的值。