HK1119791B - 电压参考电路及其方法 - Google Patents

Description

电压参考电路及其方法

技术领域

本发明一般涉及电子学，更具体地，涉及形成半导体器件的方法和结构。

背景技术

在过去，半导体工业利用各种方法和结构来构建电压参考电路。电压参考电路一般用于提供由其他电路如比较器电路使用的稳定的参考电压。一种形成电压参考电路的、普遍使用的设计技术使用能带隙(bandgap)参考作为电压参考电路的一部分。用于现有电压参考电路的一个设计参数减小参考电压的变化，其由用于运行电压参考电路的输入电压值的变化而产生。这有时称为电源抑制(power supplyrejection)。输入电压变化与参考电压变化的比称为电源抑制比(PSSR)。在2005年12月6日授权给Brass等人的美国专利号6,972,549中公开了现有电压参考电路的一个样例。然而，这样的现有电压参考电路不提供充分的电源抑制。

因此，期望有一种具有提高的电源抑制的电压参考电路。

附图说明

图1简要示出了根据本发明的电压参考电路的一部分的实施例；

图2简要示出了另一电压参考电路的一部分的实施例，其为根据本发明的图1的电压参考电路的可选实施例；以及

图3简要示出了包括根据本发明的图1的电压参考电路的半导体器件的放大的平面视图。

为了说明的简单和明了，图中的元件不一定按照比例，并且在不同的图中相同的参考号代表相同的元件。此外，为了说明的简要，省略了众所周知的步骤和元件的说明和细节。这里使用的载流电极(current carrying electrode)是指器件的元件，例如MOS晶体管的源极或漏极、或双极晶体管的发射极或集电极、或二极管的正极或负极，其承载通过该器件的电流，控制电极是指器件的元件，例如MOS晶体管的栅极或者双极晶体管的基极，其控制通过该器件的电流。虽然这里把器件解释为确定的N沟道或P沟道器件，本领域的普通技术人员应认识到，根据本发明，互补器件也是可能的。本领域的普通技术人员应认识到，这里使用的词汇“在...期间”、“在...的时候”、以及“当...时”不是表示一旦开始操作马上就会出现反应的准确术语，而是可能会在被初始操作激起的反应之间有一些微小但合理的延迟，例如传播延迟。

具体实施方式

图1简要示出了具有提高的电源抑制的电压参考电路10的实施例的一部分。电压参考电路10在输入端子11和公共返回端子12之间接收输入电压以运行电路10，并在电路10的输出13上形成稳定的参考电压。如在下文中将进一步看到的，电路10利用耦合为差分对的两个晶体管，该差分对形成电路10的能带隙参考部分的ΔVbe。电路10包括连接在差分对中的NPN双极晶体管17和28。电流源32和负载电阻器27和29一般连接至晶体管17和28。电路10的控制回路包括运算放大器36和控制晶体管33。除了与电阻器18、24和25串联的二极管耦合晶体管(diode coupled transistor)16之外，电路10还包括串联的电阻器18、24和25。除了电流源42、负载晶体管43和44以及具有帮助形成运算放大器的晶体管47和电阻器46的第二级之外，运算放大器36还包括差分耦合的晶体管37和39。放大器36的输入40向晶体管39提供输入信号，而输入38向晶体管37提供输入信号。放大器36的输出41被连接成控制晶体管33。

放大器36接收在各个节点14和15上形成的晶体管17和28的集电极电压值。放大器36和晶体管33的控制回路配置成将节点14和15上的电压值调节成基本上相等。在优选实施例中，电阻器27和29具有相等的值，使得通过电阻器27和29的相应电流26和30的值基本上相等。本领域的技术人员应认识到，还选择电阻器27和29的值以便为放大器36和晶体管33提供期望的开环增益。因此，通过各自晶体管28和17的电流26和30的值也相等。

晶体管17和28形成有具有不同尺寸的有效面积，使得晶体管17和28的Vbe不为相同的值。在优选实施例中，晶体管1 7具有比晶体管28的有效面积大大约8倍的有效面积，使得在运行中晶体管17的Vbe值比晶体管28的Vbe小大约10％。而且，因为晶体管17和28具有基本相等的电流值但是不同的有效面积尺寸，晶体管17的Vbe必须小于晶体管28的Vbe。电流源32使电流26和30的和基本上为常数。电阻器18连接在晶体管28的基极和晶体管17的基极之间以接收大致为晶体管28的Vbe和晶体管17的Vbe之间的差值的电压。该电压差通常称为由晶体管17和28形成的能带隙参考电路的ΔVbe。因此，在电阻器18两端产生的电压21等于ΔVbe。由电阻器18接收的ΔVbe使电流22流过电阻器18。因此，电流22的值表示ΔVbe。晶体管16和17之间的电流镜像结构在节点31上设置电压的极性和值。

电流22流过电阻器25、18、晶体管16和电阻器24。因此，在输出13上形成的参考电压值基本上等于：

Vref＝16Vbe+ΔVbe+((ΔVbe/R18)(R24+R25))

    ＝16Vbe+((ΔVbe/R18)(R24+R25+R18))

其中：

Vref-输出13上的输出电压；

16Vbe-晶体管16的Vbe；

ΔVbe-ΔVbe；

R18-电阻器18的值；

R24-电阻器24的值；以及

R25-电阻器25的值。

当输入端子11上的输入电压值变化时，配置放大器36以接收形成ΔVbe的晶体管17和28的集电极电压使由放大器36的输入信号的变化产生的ΔVbe的变化最小化。当输入电压变化时，这使输出电压的变化最小化。如果输入电压变化，由放大器36接收的输入信号值的任何变化对ΔVbe值有很小的影响。应该相信，电路10将电源抑制提高了大约7db。此外，将放大器36的输入连接至晶体管17和28的集电极提高了在输出13上形成的参考电压的精确性。举例来说，如果放大器36具有某个输入偏移，该偏移反应在晶体管17和28的集电极上，但是对于在电阻器21两端形成的ΔVbe值有很小的影响。应该相信，该结构优于现有技术而将参考电压值的精确性提高了2至3(2-3)倍。

由晶体管33提供至输出13上的负载(未示出)的电流值取决于晶体管33的尺寸和输入端子11上的输入电压值。连接至输出13的负载可以为无源负载或者有源负载，例如为另一电子电路的一部分的晶体管。如果晶体管33很大，晶体管33可以在输入电压的低值处提供大电流。在一个示例性实施例中，晶体管33可以在低达大约2.0伏的输入电压值处提供高达700毫安(700ma)。

为了有利于电路10的这个功能，晶体管17的集电极一般连接至节点15和电阻器29的第一端子，电阻器29具有连接至输出13的第二端子。晶体管17的发射极一般连接至电流源32的第一端子和晶体管28的发射极。晶体管28的集电极一般连接至节点14和晶体管27的第一端子，晶体管27具有连接至输出13的第二端子。晶体管17的基极一般连接至晶体管16的基极和集电极。晶体管16的发射极连接至电阻器24的第一端子，电阻器24具有连接至返回端子12的第二端子。电流源32的第二端子连接至返回端子12。晶体管16的集电极连接至节点19和电阻器18的第一端子。电阻器18的第二端子一般连接至节点20、晶体管28的基极以及电阻器25的第一端子。电阻器25具有连接至输出13的第二端子。放大器36的输入38连接至节点14，而放大器36的输入40连接至节点15。放大器36的输出41连接至晶体管33的栅极。晶体管39的基极连接至输入40，发射极连接至电流源42的第一端子。源42的第二端子连接至返回端子12。晶体管43的集电极和基极连接至晶体管39的集电极，而发射极连接至输入端子11。晶体管37的基极连接至输入38，而发射极连接至电流源42的第一端子。晶体管44的基极连接至晶体管43的基极，集电极连接至晶体管37的集电极，而发射极连接至输入端子11。晶体管47的基极连接至晶体管44的集电极，发射极连接至输入端子11，而集电极连接至输出41和电阻器46的第一端子。电阻器46的第二端子连接至返回端子12。晶体管33的源极连接至输出13，而漏极连接至输入端子11。

图2简要示出了在图1的说明中解释的电路10的可选实施例的电压参考电路50的实施例的一部分。电路50类似于电路10，除了电阻器24用电阻器52代替。电阻器52类似于电阻器24，除了电阻器52形成为电阻器段(resistor segment)的串联。所有电阻器段的总值一般提供与电阻器24相同的电阻。然而，电阻器52的值可以通过程序设计电路51修改。电路51一般接收用于设置电路51中的存储元件值的程序设计字。存储元件中存储的值用于使电阻器52的一些电阻器段两端短路，从而配置电阻器52的实际电阻。存储元件可以是电阻保险丝或者存储元件，例如EPROM或者任何其他公知的存储元件。实现电路51的电路和方法对于本领域技术人员而言是众所周知的。程序设计电路51通常具有NMOS晶体管以进行电阻器52的一部分的短路。该NMOS晶体管的栅极一般由读取存储元件的状态的变极器(inverter)驱动。当NMOS晶体管的栅极由变极器拉高时，NMOS晶体管的栅极被看作连接至电路51的电源。如果电路51的电源电压连接至端子11，端子11上的每个电压变化都通过NMOS晶体管耦合至电阻器52的一部分因而耦合至输出13的参考电压。放大器36的输出41上的电压变得小于端子11上的输入电压。如果电路51的电源电压连接至输出41，那么至参考电压的耦合被最小化。如果输出13上的PSSR良好，放大器36的输出具有相同的PSRR，因为33为电压输出器。

在图2所示的实施例中，电路51接收来自放大器36的输出41的功率。可选地，电路51可以接收来自输出13的功率。利用输出41比利用输出13向电路51提供更高的工作电压。

图3简要示出了在管芯(die)61上形成的半导体器件或集成电路60的实施例的一部分的放大的平面视图。电路10在管芯61上形成。管芯61还可以包括为了简化附图而未在图3中示出的其他电路。电路10和器件或集成电路60通过本领域技术人员公知的半导体制备技术在管芯61上形成。

鉴于上述内容，显然公开了一种新颖的器件和方法。包括其他特征的是利用一对差分耦合的晶体管形成ΔVbe生成电路。利用差分耦合的晶体管提高了电压参考电路的电源抑制。

尽管用具体的优选实施例对本发明的主题进行了描述，但是显然对于半导体技术领域的技术人员而言很多替换和变更是明显的。例如，每个源32和42可以由电阻器代替。此外，电阻器27和29可以由电流源代替。再者，晶体管37和39可以为MOS晶体管，而放大器36可以为MOS或CMOS放大器而不是双极放大器。另外，为了清楚地描述，始终使用词语“连接(connect)”，但是，其被规定为与词语“耦合(couple)”具有相同的意思。因此，应该将“连接”解释为包括直接连接或间接连接。

Claims (4)

1.一种电压参考电路，其包括：

第一晶体管，其具有第一有效面积、第一载流电极、第二载流电极以及控制电极，其中，所述第一有效面积配置成形成第一Vbe；

第二晶体管，其具有第一载流电极、第二载流电极、控制电极以及小于所述第一有效面积的第二有效面积，其中，所述第二有效面积配置成形成大于所述第一Vbe的第二Vbe；

电流源，用于形成通过所述第一和第二晶体管的偏置电流，所述电流源的第一端子耦合至所述第一晶体管的第二载流电极和所述第二晶体管的第二载流电极，所述电流源的第二端子耦合至所述电压参考电路的返回端子；

第一电阻器，其耦合成接收所述第一Vbe和所述第二Vbe之间的差值，所述第一电阻器具有第一和第二端子；

运算放大器，其具有耦合至所述第一晶体管的所述第一载流电极的第一输入、耦合至所述第二晶体管的所述第一载流电极的第二输入；

第三晶体管，与所述第一晶体管耦合在电流镜结构中，所述第三晶体管具有控制电极，该控制电极耦合至所述第一电阻器的所述第一端子，并且该控制电极公共连接到所述第三晶体管的第一载流电极和所述第一晶体管的所述控制电极，所述第三晶体管具有第二载流电极；

第二电阻器，其耦合在所述第一晶体管的所述第一载流电极和所述电压参考电路的输出之间；

第三电阻器，其耦合在所述第二晶体管的所述第一载流电极和所述电压参考电路的所述输出之间；以及

控制晶体管，其具有连接至所述运算放大器的输出的控制电极和连接至所述电压参考电路的所述输出的载流电极，

其中所述第一晶体管的第一载流电极是所述第一晶体管的集电极，且所述第二晶体管的第一载流电极是所述第二晶体管的集电极。

2.根据权利要求1所述的电压参考电路，其中，所述第一晶体管和所述第二晶体管均不耦合在二极管结构中。

3.一种形成电压参考电路的方法，其包括：

将第一晶体管和第二晶体管耦合在差分对结构中；

配置所述第一晶体管以形成小于所述第二晶体管的第二Vbe的第一Vbe，以及耦合电流源以形成通过所述第一和第二晶体管的偏置电流；

耦合第一电阻器以接收所述第一Vbe和所述第二Vbe，并形成表示所述第一Vbe和所述第二Vbe之间差值的第一电流；

耦合运算放大器，所述运算放大器具有耦合至所述第一晶体管的第一载流电极的第一输入、耦合至所述第二晶体管的第一载流电极的第二输入；

将第三晶体管与所述第一晶体管耦合在电流镜结构中，所述第三晶体管具有控制电极，该控制电极耦合至所述第一电阻器的第一端子，并且该控制电极公共连接到所述第一晶体管的控制电极和所述第三晶体管的第一载流电极，所述第一电阻器的第二端子连接至所述第二晶体管的控制电极，所述第三晶体管具有第二载流电极，其中，将所述第一晶体管和所述第二晶体管耦合在所述差分对结构中的步骤包括：将第二电阻器耦合在所述第一晶体管的第一载流电极和所述电压参考电路的输出之间，以及将第三电阻器耦合在所述第二晶体管的第一载流电极和所述电压参考电路的所述输出之间；以及

耦合控制晶体管，所述控制晶体管具有连接至所述运算放大器的输出的控制电极和连接至所述电压参考电路的所述输出的载流电极，

其中所述第一晶体管的第一载流电极是所述第一晶体管的集电极，且所述第二晶体管的第一载流电极是所述第二晶体管的集电极。

4.根据权利要求3所述的方法，其中，所述第一晶体管和所述第二晶体管均不耦合在二极管结构中。