HK1010011B - A single chip controller-memory device and a memory architecture and methods suitable for implementing the same - Google Patents
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Claims (16)
- Un circuit intégré monopuce (107) comprenant une pluralité de blocs de cellules mémoire (200a, 200b, 200c, 200d), des moyens de décodage d'adresse (201) couplant chacun desdits blocs de cellules mémoire à un bus d'adresse commun (202) et un nombre de lignes d'entrée/sortie de données (203a, 203b, 203c, 203d) couplé à un bus de données (204) ;ledit circuit intégré monopuce comprenant en outre un contrôleur (103) couplé au bus d'adresse (202) et au bus de données (204), dans lequel chaque bloc est couplé à un seul décodeur d'adresse respectif (201a, 201b, 201c, 201d) constituant lesdits moyens de décodage d'adresse et susceptible de fonctionner pour décoder les bits d'adresse de ligne ainsi que les bits d'adresse de colonne concernant ledit bloc ;caractérisé en ce que ledit contrôleur cst susceptible de fonctionner pour présenter un seul mot d'adresse ayant en même temps des informations d'adresse de ligne et de colonne sur ledit bus d'adresse afin de provoquer la communication d'un mot de données d'un nombre sélectionné desdites cellules mémoire audit bus de données ; eten ce que lesdits blocs sont susceptibles d'être adressés indépendamment et ledit contrôleur est capable de fonctionner sélectivement pour mettre hors d'utilisation un ou plusieurs blocs sélectionnés de ladite pluralité de blocs en n'adressant que des cellules mémoire des blocs restants.
- Un circuit selon la revendication 1, dans lequel la pluralité de blocs de cellules mémoire comprend au moins un bloc redondant de cellules mémoire pour utilisation en tant que remplacement d'un bloc défectueux de cellules mémoire, en faisant fonctionner le contrôleur pour isoler pour de l'utilisation ledit bloc défectueux.
- Un circuit selon l'une quelconque des revendications précédentes, dans lequel ledit contrôleur est adapté pour communiquer avec une unité d'affichage (106).
- Un circuit selon la revendication 3, comprenant en outre un circuit de conversion numérique/analogique (105) couplé à une sortie dudit contrôleur.
- Un circuit selon la revendication 3 ou la revendication 4, dans lequel ledit contrôleur comprend une palette de couleurs.
- Un circuit selon l'une quelconque des revendications précédentes dans lequel lesdits blocs de cellules mémoire (200) sont des matrices de mémoire vive.
- Un circuit selon l'une quelconque des revendications 1 à 5, dans lequel lesdits blocs de cellules mémoire (200) sont des matrices de mémoire morte.
- Un circuit selon l'une quelconque des revendications 1 à 5, dans lequel lesdits blocs de cellules mémoire (200) sont des matrices de mémoire morte programmable.
- Un circuit selon la revendication 8, dans lequel lesdites cellules mémoire de la mémoire morte programmable sont susceptibles d'être effacées.
- Un circuit selon la revendication 9, dans lequel lesdites cellules mémoires de la mémoire morte programmable effaçable sont susceptibles d'être effacées électriquement.
- Un circuit selon l'une quelconque des revendications 1 à 5, dans lequel les blocs de cellules mémoire (200) sont des matrices de cellules mémoire de type flash.
- Un circuit selon l'une quelconque des revendications précédentes, dans lequel au moins l'un desdits blocs de cellules mémoire (200) comprend une pluralité de cellules redondantes pour remplacer des cellules défectueuses à l'intérieur du bloc.
- Un circuit selon l'une quelconque des revendications précédentes, dans lequel les blocs comprennent des nombres identiques de cellules mémoire respectives.
- Un circuit selon l'une quelconque des revendications précédentes, dans lequel le contrôleur est susceptible de fonctionner pour provoquer le stockage d'un mot de données ou la lecture d'un mot de données à partir d'une pluralité de cellules mémoire situées dans plus d'un bloc de cellules mémoire.
- Un système de traitement comprenant :- une unité de traitement centrale (101) ;- un circuit intégré monopuce (107) selon l'une quelconque des revendications 3 à 14 constituant un circuit de commande d'affichage (107) ; et- un bus système (102) couplé à ladite unité de traitement centrale (101) et audit circuit circuit de commande d'affichage (107).
- Un procédé de fonctionnement d'un circuit intégré monopuce (107) comprenant une pluralité de blocs de cellules mémoire (200a, 200b, 200c, 200d), dans lequel chacun desdits blocs de cellules mémoire est couplé à un bus d'adresse commun (202) par des moyens de décodage d'adresse, et est couplé à un bus de données (204) par un nombre de lignes d'entrée/sortie de données (203a, 203b, 203c, (203d) ;ledit circuit intégré monopuce comprenant en outre un contrôleur (103) couplé au bus d'adresse et au bus de données, des décodeurs d'adresse respectifs (201a, 201b, 201c, 201d) effectuant chacun le couplage d'un parmi lesdits blocs au bus d'adresse et effectuant le décodage des bits d'adresse de ligne ainsi que les bits d'adresse de colonne concernant ledit bloc, afin d'adresser en conséquence de façon indépendante lesdits blocs ;ladite méthode comprenant : une étape consistant à susciter la présentation par ledit contrôleur d'un seul mot d'adresse ayant des informations d'adresse de ligne ainsi que d'adresse de colonne audit bus d'adresse afin qu'un nombre desdites cellules mémoire puisse communiquer un mot de données audit bus de données ;et une étape consistant à susciter l'isolement hors d'utilisation, de façon sélective, par le controleur d'un ou plusieurs hlocs sélectionnés de ladite pluralité de blocs en n'adressant que des cellules mémoire des blocs restants.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/239,608 US5473573A (en) | 1994-05-09 | 1994-05-09 | Single chip controller-memory device and a memory architecture and methods suitable for implementing the same |
| US239608 | 1994-05-09 | ||
| PCT/US1995/005761 WO1995030988A1 (fr) | 1994-05-09 | 1995-05-08 | Dispositif a memoire/controleur monopuce, et architecture de memoire et procedes destines a mettre en oeuvre ce dispositif |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| HK1010011A1 HK1010011A1 (en) | 1999-06-11 |
| HK1010011B true HK1010011B (en) | 2000-04-28 |
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