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HK1010011B - A single chip controller-memory device and a memory architecture and methods suitable for implementing the same - Google Patents

A single chip controller-memory device and a memory architecture and methods suitable for implementing the same Download PDF

Info

Publication number
HK1010011B
HK1010011B HK98110702.1A HK98110702A HK1010011B HK 1010011 B HK1010011 B HK 1010011B HK 98110702 A HK98110702 A HK 98110702A HK 1010011 B HK1010011 B HK 1010011B
Authority
HK
Hong Kong
Prior art keywords
blocks
memory cells
address
controller
circuit
Prior art date
Application number
HK98110702.1A
Other languages
English (en)
French (fr)
Chinese (zh)
Other versions
HK1010011A1 (en
Inventor
R. Mohan Rao G.
Original Assignee
Cirrus Logic, Inc.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/239,608 external-priority patent/US5473573A/en
Application filed by Cirrus Logic, Inc. filed Critical Cirrus Logic, Inc.
Publication of HK1010011A1 publication Critical patent/HK1010011A1/en
Publication of HK1010011B publication Critical patent/HK1010011B/en

Links

Claims (16)

  1. Integrierte Ein-Chip-Schaltung (107) mit einer Anzahl von Blöcken von Speicherzellen (200a, 200b, 200c, 200d), Adressdekodiermitteln (201) die jeden der Blöcke der Speicherzellen mit einem gemeinsamen Adressbus (202) koppeln, und einer Anzahl von Dateneingabe-Ausgabe-Leitungen (203a, 203b, 203c, 203d), die mit einem Datenbus (204) verbunden sind,
    wobei die integrierte Ein-Chip-Schaltung weiterhin einen Controller (103) aufweist, der mit dem Adressbus (202) und dem Datenbus (204) gekoppelt ist, wobei jeder Block mit einem einzelnen jeweiligen Adressdecoder (201a, 201b, 201c, 201d) gekoppelt ist, der das Adressdecodermittel bildet und betreibbar ist, um sowohl Zeilen- als auch Spaltenadressbits zu decodieren, die an den Block gerichtet sind,
       dadurch gekenneichnet, daß
    der Controller betreibbar ist, um ein einzelnes Adresswort mit sowohl Zeilen- als auch Spaltenadressinformation an den Adressbus abzugeben, um eine gewählte Anzahl von Speicherzellen zu veranlassen, ein Datenwort mit dem Datenbus zu kommunizieren, und
    wodurch die Blocks unabhängig adressierbar sind, wobei der Controller selektiv betreibbar ist, um einen oder mehrere ausgewählte Blöcke der Anzahl von Blöcken durch Adressieren nur von Speicherzellen der verbleibenden Blocks von der Benutzung zu isolieren.
  2. Schaltung nach Anspruch 1, wobei die Anzahl von Blökken von Speicherzellen zumindest einen redundanten Block von Speicherzellen aufweist zur Benutzung als Ersatz eines defekten Blocks von Speicherzellen durch Betrieb des Controllers zum Isolieren des defekten Blocks von der Benutzung.
  3. Schaltung nach einem der vorstehenden Ansprüche, wobei der Controller für die Kommunikation mit einer Anzeigevorrichtung (106) angepaßt ist.
  4. Schaltung nach Anspruch 3 mit weiterhin Digital/ Analog-Schaltung (105), die mit dem Ausgang des Controllers verbunden ist.
  5. Schaltung nach Anspruch 3 oder Anspruch 4, wobei der Controller eine Farbpalette aufweist.
  6. Schaltung nach einem der vorstehenden Ansprüche, wobei die Blöcke der Speicherzellen (200) Felder eines Freizugriffsspeichers sind.
  7. Schaltung nach einem der Ansprüche 1 bis 5, wobei die Blöcke der Speicherzellen (200) Felder eines Nur-Lese-Speichers sind.
  8. Schaltung nach einem der Ansprüche 1 bis 5, wobei die Blöcke der Speicherzellen (200) Felder eines programmierbaren Nur-Lese-Speichers sind.
  9. Schaltung nach Anspruch 8, wobei die programmierbaren Nur-Lese-Speicherzellen löschbar sind.
  10. Schaltung nach Anspruch 9, wobei die löschbaren, programmierbaren Nur-Lese-Speicherzellen elektrisch löschbar sind.
  11. Schaltung nach einem der Ansprüche 1 bis 5, wobei die Blöcke der Speicherzellen (200) Felder von Flash-Speicherzellen sind.
  12. Schaltung nach einem der vorstehenden Ansprüche, wobei zumindest einer der Blöcke von Speicherzellen (200) eine Anzahl von redundanten Zellen zum Ersatz von defekten Zellen innerhalb des Blocks aufweist.
  13. Schaltung nach einem der vorstehenden Ansprüche, wobei die Blöcke gleiche Anzahlen von jeweiligen Speicherzellen aufweisen.
  14. Schaltung nach einem der vorstehenden Ansprüche, wobei der Controller betreibbar ist, um zu bewirken, daß ein Datenwort in einer Anzahl von Speicherzellen, die in mehr als einem Block Speicherzellen angeordnet sind, gespeichert wird oder daraus gelesen wird.
  15. Verarbeitungssystem mit:
    - einer zentralen Verarbeitungseinheit (101)
    - einer integrierten Ein-Chip-Schaltung (107) nach einem der Ansprüche 3 bis 14, die eine Anzeigesteuerschaltung (107) bildet, und
    - einem Systembus (102), der mit der Zentralverarbeitungseinheit (101) und der Anzeigesteuerschaltung (107) gekoppelt ist.
  16. Verfahren zum Betreiben einer integrierten Ein-Chip-Schaltung (107) mit einer Anzahl von Blöcken von Speicherzellen (200a, 200b, 200c, 200d), wobei jeder der Blöcke von Speicherzellen mit einem gemeinsamen Adressbus(202) durch adressdecodierende Mittel gekoppelt ist und mit einem Datenbus (204) durch eine Anzahl von Dateneingabe/ausgabe Leitungen (203a, 203b, 203c, 203d), wobei die integrierte Ein-Chip-Schaltung weiterhin einen Controller (103) aufweist, der mit dem Adressbus und dem Datenbus verbunden ist, jeweilige Adressdecoder (201a, 201b, 201c, 201d) aufweist, die jeweils einen der Blöcke mit dem Adressbus koppeln und sowohl Zeilen als auch Spaltenadressbits decodieren, die an den Block gerichtet sind, um dadurch die Blöcke unabhängig zu adressieren, wobei das Verfahren aufweist:
    den Controller zu veranlassen, ein einzelnes Adresswort mit sowohl Zeilen- als auch Spaltenadressinformation an den Adressbus abzugeben, um zu verursachen, daß eine Anzahl der Speicherzellen ein Datenwort mit dem Datenbus kommuniziert, und
    den Controller zu veranlassen, selektiv einen oder mehrere ausgewählte Blöcke der Anzahl von Blöcken durch Adressieren nur von Speicherzellen der verbleibenden Blöcke von der Benutzung zu isolieren.
HK98110702.1A 1994-05-09 1995-05-08 A single chip controller-memory device and a memory architecture and methods suitable for implementing the same HK1010011B (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/239,608 US5473573A (en) 1994-05-09 1994-05-09 Single chip controller-memory device and a memory architecture and methods suitable for implementing the same
US239608 1994-05-09
PCT/US1995/005761 WO1995030988A1 (en) 1994-05-09 1995-05-08 A single chip controller-memory device and a memory architecture and methods suitable for implementing the same

Publications (2)

Publication Number Publication Date
HK1010011A1 HK1010011A1 (en) 1999-06-11
HK1010011B true HK1010011B (en) 2000-04-28

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