FR3070537A1 - Memoire non-volatile a encombrement restreint - Google Patents
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Abstract
Le dispositif de mémoire (EE), du type mémoire non-volatile électriquement effaçable et programmable, comprenant un plan-mémoire (PM) comportant une alternance de caissons semiconducteurs d'un premier type de conductivité (B0, B1) voisins et électriquement isolés entre eux, chaque caisson (B0, B1) comportant des mots-mémoire (WD), dans lequel un transistor de sélection de grille de commande (CGT) respectivement attribué à chaque mot-mémoire (WD) est réalisé dans et sur un caisson semiconducteur (B1, B0) voisin du caisson semiconducteur (B0, B1) comportant le mot-mémoire (WD) auquel il est attribué.
Description
Mémoire non-volatile à encombrement restreint
Des modes de réalisation concernent les mémoires, en particulier les mémoires non-volatiles, notamment des mémoires électriquement effaçable et programmable (EEPROM) compactes.
Habituellement dans les dispositifs de mémoires EEPROM, une cellule-mémoire comporte un transistor d’état destiné à stocker une information comportant une grille de commande et une grille flottante, en série avec un transistor d’accès, ou transistor de sélection de ligne de bit. Le transistor d’accès est commandé par un signal de ligne de mot et permet d’accéder électriquement au transistor d’état, notamment pour y lire ou y écrire une donnée.
Des transistors de sélection de grille de commande sont connectés entre des lignes de commande de grille et les grilles de commande des transistors d’état d’un mot-mémoire. Les transistors de sélection de grille de commande sont commandés par un signal de commande dédié et permettent d’accéder électriquement aux cellules mémoires, notamment pour y lire ou y écrire une donnée.
Les tensions mises en œuvre au cours des écritures de données, comprenant généralement un cycle d’effacement et un cycle de programmation, doivent être suffisamment élevées pour injecter ou extraire une charge de la grille flottante des transistors d’état par effet Fowler-Nordheim.
Or les transistors d’accès et de sélection de grille de commande présentent intrinsèquement des limites en tensions au-delà desquelles ils risquent des claquages, tels que des avalanches des jonctions source-substrat ou drain-substrat, et des usures prématurées.
Ces limites physiques proviennent notamment de la densification de l’agencement des composants électroniques et de la réduction de leurs tailles.
Une conséquence de la réduction de la taille des composants tels que les transistors d’accès et de sélection de grille de commande des circuits intégrés de mémoire est qu’ils ne sont plus capables de transmettre les hautes tensions nécessaires à l’écriture de données.
En effet, pendant un cycle d'effacement, des hautes tensions d’effacement de 14V à 15V sont appliquées sur les grilles de commande des transistors d’états des mots-mémoires. Un mot-mémoire comporte de façon habituelle un groupe de cellules-mémoires, par exemple un octet.
Ces hautes tensions d’effacement sont transmises à travers un transistor de sélection de grille de commande ayant une tension de claquage de sa jonction source-substrat, ou drain-substrat, de l’ordre de 12V.
Pendant un cycle de programmation, des hautes tensions de programmation de 14V à 15V sont transmises au transistor d’état d’une cellule-mémoire via le transistor d’accès.
De même, les transistors d’accès ont une tension de claquage de leurs jonctions source-substrat, ou drain-substrat, de l’ordre de 12V.
Les solutions de maximisations du facteur de couplage des grilles flottantes et de diminution d’épaisseur d’oxyde tunnel réduisent l’endurance et les performances de rétention des données, et ont en outre atteint leurs limites technologiques (avec des facteurs de couplage dépassant 80% et des épaisseurs d’oxyde tunnel inférieures à 7 nm).
La solution d’augmentation du temps d’écriture n’est pas efficace et s’opposent aux objectifs de rapidité croissante des mémoires.
La solution de tension partagée (« split voltage » selon le terme anglosaxon usuel) consiste sommairement à appliquer des combinaisons de potentiels négatifs et positifs pour atteindre les hautes tensions nécessaires sans pour autant dépasser les tensions de claquage des composants.
Cela étant les technologies de tension partagée nécessitent notamment deux pompes de charges (l’une générant un potentiel négatif et l’autre un potentiel positif), utilisant chacune une surface substantielle et relativement importante en périphérie du plan-mémoire de la mémoire.
Or, il est souhaitable de limiter l’utilisation de la surface des substrats semiconducteurs supportant des circuits intégrés, ainsi la solution de tension partagée peut être inadaptée, par exemple pour des mémoires basse densité, comportant un plan mémoire déjà petit et ne pouvant donc pas accepter une grande surface en périphérie.
Il est proposé une solution permettant de résoudre les limitations en tensions des composants, tout en réduisant la surface consommée, tant dans le plan-mémoire qu’en périphérie.
Il est ainsi proposé à cet égard un dispositif de mémoire, du type mémoire non-volatile électriquement effaçable et programmable, comprenant un plan-mémoire comportant une succession de caissons semiconducteurs d’un premier type de conductivité voisins et électriquement isolés entre eux, chaque caisson logeant des motsmémoire possédant des cellules-mémoire comprenant chacune un transistor d’état ayant une grille flottante et une grille de commande, et des transistors de sélection de grille de commande respectivement attribués à chaque mot-mémoire, chaque transistor de sélection de grille de commande étant couplé aux grilles de commande des transistors d’état du mot-mémoire auquel il est attribué, chaque transistor de sélection de grille de commande étant situé dans et sur un caisson semiconducteur voisin du caisson semiconducteur logeant le mot-mémoire auquel il est attribué.
Ainsi, il est possible d’augmenter le potentiel du caisson comportant le transistor de sélection de grille de commande afin de ne pas dépasser sa tension de claquage, sans biaiser les tensions présentes dans le caisson comportant le mot-mémoire, et sans avoir besoin de réaliser des caissons dédiés aux transistors de sélection de grille de commande. Cela étant, le dispositif proposé est compatible avec les techniques de tensions partagées.
Par exemple le dispositif comporte des puits semiconducteurs d’un deuxième type de conductivité opposé au premier type de conductivité configurés pour isoler latéralement deux caissons voisins et une couche enterrée semiconductrice du deuxième type de conductivité configurée pour isoler verticalement chaque caisson du reste d’un substrat sous-jacent semiconducteur du premier type de conductivité.
Selon un mode de réalisation, le dispositif comporte des pistes électriquement conductrices couplant chaque transistor de sélection de grille de commande aux grilles de commande des transistors d’état du mot-mémoire auquel il est attribué, chaque piste conductrice passant au-dessus d’au moins un transistor de sélection de grille de commande réalisé dans le caisson logeant ledit mot-mémoire.
Selon un mode de réalisation, les transistors de sélection de grille de commande sont, dans chaque caisson, regroupés par groupes de N transistors de sélection de grille de commande et sont respectivement attribués à N mots-mémoire appartenant à un même caisson. N étant un nombre entier, par exemple N=4.
Selon un mode de réalisation, la succession de caissons comporte une alternance de premiers caissons et de deuxièmes caissons, les premiers caissons étant électriquement couplés entre eux et les deuxièmes caissons étant électriquement couplés entre eux.
Selon un mode de réalisation dans lequel les mots-mémoires étant arrangés en rangées et en colonnes dans le plan-mémoire, la moitié des mots-mémoire d’une même rangée formant une page paire et l’autre moitié des mots-mémoires de cette rangée formant une page impaire, dans lequel les pages paires sont réalisées dans les premiers caissons et les pages impaires sont réalisées dans les deuxièmes caissons, la mémoire étant accessible par page.
Avantageusement, le dispositif comporte des moyens d’effacement configurés pour effacer les cellules-mémoire d’un motmémoire sélectionné en appliquant une tension d’effacement sur les grilles de commande des transistors d’état des cellules-mémoires du mot-mémoire sélectionné, via les bornes de conduction du transistor de sélection de grille de commande attribué audit mot-mémoire sélectionné, et en appliquant, dans le caisson contenant ledit transistor de sélection de grille de commande, une première tension de compensation adaptée pour empêcher un claquage de jonction entre le transistor de sélection de grille de commande et le caisson qui le contient.
Par exemple, les moyens d’effacement sont configurés pour appliquer ladite haute tension d’effacement égale à sensiblement 15 volts et ladite première tension de compensation égale à sensiblement 3 volts.
Selon un mode de réalisation dans lequel chaque cellulemémoire comprend un transistor d’accès couplé en série avec le transistor d’état de ladite cellule-mémoire, le dispositif comporte des moyens de programmation configurés pour programmer une cellulemémoire sélectionnée appartenant à un mot-mémoire sélectionné, en appliquant une tension de programmation sur les bornes de conduction du transistor d’accès de la cellule-mémoire sélectionnée, et en appliquant, dans le caisson contenant ledit mot-mémoire sélectionné, une deuxième tension de compensation adaptée pour empêcher un claquage de jonction entre le transistor d’accès et le caisson qui le contient.
Par exemple, les moyens de programmation sont configurés pour appliquer ladite haute tension de programmation égale à sensiblement 15 volts et ladite deuxième tension de compensation égale à sensiblement 3 volts.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
- les figures 1 à 6 illustrent des exemples de modes de réalisation et de mise en œuvre de l’invention.
La figure 1 représente une partie d’un plan-mémoire PM d’une mémoire non-volatile du type électriquement effaçable et programmable EE formée dans et sur un substrat semiconducteur d’un premier type de conductivité.
Le plan-mémoire PM possède des cellules-mémoire CEL comportant chacune un transistor d’accès TA et un transistor d’état TE ayant une grille flottante et une grille de commande.
Les cellules-mémoires sont regroupées en mot-mémoires WD possédant chacun par exemple huit cellules-mémoires.
Chaque mot-mémoire WD appartient à une colonne COL et à une rangée RG organisant matriciellement le plan-mémoire PM. Les colonnes se succèdent dans une première direction X du plan-mémoire PM et les rangées se succèdent dans une deuxième direction Y du planmémoire PM.
Dans cet exemple, la moitié des mots-mémoires appartenant à une même rangée RG forment une page. Une rangée peut comporter une page paire et une page impaire.
Une page représente par exemple la plus grande quantité de données que peut écrire la mémoire en un seul cycle d’écriture. On dit alors que la mémoire est accessible par page.
Une cellule-mémoire est accessible via des lignes de bits BL (BL0-BL15) respectives, chacune étant couplées au drain du transistor d’accès TA de la cellule respective.
Les transistors d’accès TA sont commandés sur leurs grilles par un signal de ligne de mot appliqué sur une ligne de mots WL commune à toutes les cellules-mémoires CEL d’une même rangée RG.
Les transistors d’état TE sont quant à eux commandés par un signal de commande CG appliqué sur leurs grilles de commande. Le signal de commande CG est appliqué sur les grilles de commande de tous les transistors d’état d’un mot-mémoire via les bornes de conductions d’un transistor de sélection de grille de commande CGT attribué à chaque mot-mémoire WD.
Les transistors de sélection de grille de commande CGT d’une même rangée sont commandés sur leurs grilles par un même signal dédié aux transistors de sélection de grille de commande et transmis par une ligne de commande CGL.
Les sources des transistors d’état TE sont reliées à une ligne de source SL, commune à toutes les cellules-mémoires situées dans un même caisson du plan-mémoire PM.
Dans cet exemple, une succession de caissons semiconducteurs B0, B1 voisins du plan-mémoire est représentée.
Le premier caisson B0 du premier type de conductivité, par exemple le type P, le deuxième caisson Bl est aussi du premier type de conductivité.
Comme on le verra ci-après en relation avec notamment la figure 3, le premier caisson B0 et le deuxième caisson Bl sont électriquement isolés mutuellement et du reste du substrat, par un unique puits semiconducteur d’un deuxième type de conductivité opposé au premier type de conductivité, par exemple le type N.
Comme on le verra ci-après notamment en relation avec la figure 2, une alternance de premiers caissons B0 et de deuxièmes caissons Bl du même type de conductivité dans ladite succession des caissons permet une optimisation de la quantité de surface occupée par les éléments de commande et de décodage situés en périphérie du planmémoire (non-représentés).
Les transistors de sélection de grille de commande CGT attribués aux mot-mémoires WD réalisés dans et sur le premier caisson B0 sont réalisés dans et sur le deuxième caisson Bl.
Les transistors de sélection de grille de commande CGT attribués aux mot-mémoires WD réalisés dans et sur le deuxième caisson Bl sont réalisés dans et sur le premier caisson B0.
Dans la pratique le plan-mémoire comporte une succession de nombreux premiers caissons B0 et deuxièmes caissons Bl voisins en alternance. Les premiers caissons B0 sont tous électriquement couplés ; de même, les deuxièmes caissons Bl sont tous électriquement couplés. Chaque transistor de sélection de grille de commande CGT attribué aux mots-mémoires réalisés dans les premiers caissons B0 est réalisé dans l’un des deux deuxièmes caissons Bl voisins du premier caisson B0 respectif ; de même, chaque transistor de sélection de grille de commande CGT attribué aux mots-mémoires réalisés dans les deuxièmes caissons Bl est réalisé dans l’un des deux premiers caissons B0 voisins du deuxième caisson Bl respectif.
En résumé, la mémoire comprend un plan-mémoire PM comportant une succession de caissons semiconducteurs d’un premier type de conductivité B0, Bl voisins et électriquement isolés entre eux.
Chaque caisson B0, Bl loge des mots-mémoire WD, et des transistors de sélection de grille de commande CGT respectivement attribués à chaque mot-mémoire WD, chaque transistor de sélection de grille de commande CGT étant couplé aux grilles de commande des transistors d’état TE du mot-mémoire auquel il est attribué, les transistors de sélection de grille de commande CGT étant situés dans et sur un caisson semiconducteur Bl, B0 voisin du caisson semiconducteur B0, Bl logeant le mot-mémoire WD auquel il est attribué.
La figure 2 représente un exemple de plan-mémoire PM d’une mémoire non-volatile EE de 64K du type de celle décrite précédemment.
Le plan-mémoire PM comporte dans cet exemple quatre premiers caissons B0, en considérant que les deux demi-caissons situés aux extrémités latérales (dans le sens de la première direction X, c’està-dire, sur la figure, aux extrémités gauche et droite du plan-mémoire) forment un seul caisson.
Le plan-mémoire PM comporte également dans cet exemple quatre premiers caissons Bl.
La succession de caissons comporte une alternance de premiers caissons B0 et de deuxièmes caissons Bl, les premiers caissons B0 étant électriquement couplés entre eux et les deuxièmes caissons Bl étant électriquement couplés entre eux.
Ainsi, chaque premier caisson B0 est voisin dans le planmémoire PM de deux deuxièmes caissons Bl et chaque deuxième caisson Bl est voisin dans le plan-mémoire PM de deux premiers caissons B0 (excepté les caissons situés aux extrémités du planmémoire PM).
Cette organisation permet de disposer la moitié des pages, dites pages paires EP, de façon entrelacée avec l’autre moitié des pages, dites pages impaires OP, dans la disposition matérielle du planmémoire.
En effet, la parité des pages est considérée dans le sens de leur organisation logique, dite « arrangement dans le plan-mémoire », notamment en ce qu’elles sont toujours consécutive l’une à l’autre dans l’arrangement du plan-mémoire (c’est-à-dire que la page suivant ou précédant une page paire est une page impaire, et la page suivant ou précédant une page impaire est une page paire).
Dans cet exemple chaque caisson comporte 8 mots-mémoires WD et donc selon un arrangement dans le plan-mémoire PM de 8 colonnes par caisson.
Ainsi, les colonnes ColO à Col31 (soit Col<0:3>, Col<4:ll>, Col<12:19>, Col<20:27>, Col<28:31>) sont formées dans les premiers caissons B0, l’intersection d’une rangée WL avec ces 32 colonnes consécutives forme une page paire EP.
De même, les colonnes Col32 à Col63 (soit Col<32:39>, Col<40:47>, Col<48:55>, Col<56:63>) sont formées dans les deuxièmes caissons Bl, l’intersection d’une rangée WL avec ces 32 colonnes consécutives forme une page impaire OP.
Dans cet exemple de mémoire EEPROM 64K le plan-mémoire est ainsi arrangé selon 64 colonnes (Col<0:63>) et 128 rangées (WL). Quatre rangées supplémentaires sont en outre disposées sur les bords (dans la deuxième direction Y) du plan-mémoire PM mais sont électriquement inutilisées. Ces rangées supplémentaires « factices » permettent d’éviter des effets de bords indésirables dans les rangées électriquement actives.
Cette organisation entrecroisée des pages paires EP et des pages impaires OP permet de diviser par deux le nombre de rangées physiques du plan-mémoire PM (dans la deuxième direction Y), en les disposant de façon entrecroisée dans l’arrangement des colonnes (dans la première direction X).
Ainsi, d’une part, la taille du décodeur de rangée est divisée par deux, et d’autre part, la taille du décodeur de colonne est également réduite dans le sens de la deuxième direction Y.
En effet, le décodeur de colonne, comportant essentiellement des verrous de ligne de bit et permettant d’accéder à chaque ligne de bit, est avantageusement démultiplexé vers les colonnes des rangées paires ou vers les colonnes des rangées impaires. Cette organisation, offrant deux fois plus d’espace dans la première direction X pour disposer autant de verrous de lignes de bits, permet de réduire d’autant l’encombrement du décodeur de colonnes dans la deuxième direction Y. L’encombrement du circuit de démultiplexage est par ailleurs jugé négligeable par rapport au décodeur de colonne.
Par exemple, dans une architecture habituelle de 32 colonnes physiques et 256 rangées physiques, une rangée physique comportant une page de 32 colonnes, la mémoire nécessite 8^32 = 256 verrous de lignes de bit disposés dans la longueur de 32 colonnes physiques dans la première direction X, et 256 décodeurs de rangée dans la deuxième direction Y ; tandis que dans l’exemple de cette organisation de 64 colonnes physiques et 128 rangées physiques, une rangée physique comportant 2 pages de 32 colonnes, la mémoire nécessite 8x32 = 256 verrous de lignes de bits démultiplexés disposés dans la longueur de 64 colonnes physiques dans la première direction X, et 128 décodeurs de rangée dans la deuxième direction Y.
En d’autres termes, il a été décrit un dispositif de mémoire EE dans lequel les mots-mémoires WD sont arrangés en rangées et en colonnes dans le plan-mémoire PM, les mot-mémoires WD d’une même rangée formant une page EP, OP, et dans lequel des pages paires EP sont réalisées dans les premiers caissons B0 et des pages impaires OP sont réalisées dans les deuxièmes caissons Bl, la mémoire étant accessible par page.
Ainsi, une écriture de trois pages entières et consécutives (par exemple en commençant par une page paire EP) comprend un accès à une première rangée WLi et aux colonnes ColO à Col31 dans leurs premiers caissons B0 respectifs, suivi d’un accès la même première rangée WLi et aux colonnes Col31 à Col63 dans leurs deuxièmes caissons respectifs, suivi d’un accès à une deuxième rangée WLi+1 et aux colonnes ColO à Col31 dans leurs premiers caissons B0 respectifs.
Les transistors de sélection de grille de commande CGT<0:3> et CGT<28:31 > attribués aux mots-mémoires des colonnes Col<0:3> et Col<28:31> du premier caisson B0 sont formés dans les deuxièmes caissons Bl voisins comportant respectivement les colonnes Col<32:39> et Col<56:63> ;
les transistors de sélection de grille de commande CGT<4:7> et CGT<8:11 > attribués aux mots-mémoires des colonnes Col<4:ll> du premier caisson B0 sont formés dans les deuxièmes caissons Bl voisins comportant respectivement les colonnes Col<32:39> et Col<40:47> ;
les transistors de sélection de grille de commande CGT<12:15> et CGT<16:19> attribués aux mots-mémoires des colonnes Col<12:19> du premier caisson B0 sont formés dans les deuxièmes caissons Bl voisins comportant respectivement les colonnes Col<40:47> et Col<48:55> ;
les transistors de sélection de grille de commande CGT<20:23> et CGT<24:27> attribués aux mots-mémoires des colonnes Col<20:27> du premier caisson B0 sont formés dans les deuxièmes caissons Bl voisins comportant respectivement les colonnes Col<48:55> et Col<56:63> ;
les transistors de sélection de grille de commande CGT<32:35> et CGT<36:39> attribués aux mots-mémoires des colonnes Col<32:39> du deuxième caisson Bl sont formés dans les premiers caissons B0 voisins comportant respectivement les colonnes Col<0:3> et Col<4:l 1> ;
les transistors de sélection de grille de commande CGT<40:43> et CGT<44:47> attribués aux mots-mémoires des colonnes Col<40:47> du deuxième caisson Bl sont formés dans les premiers caissons B0 voisins comportant respectivement les colonnes Col<4:ll> et Col<12:19> ;
les transistors de sélection de grille de commande CGT<48:51> et CGT<52:55> attribués aux mots-mémoires des colonnes Col<48:55> du deuxième caisson Bl sont formés dans les premiers caissons B0 voisins comportant respectivement les colonnes Col<12:19> et Col<20:27> ;
les transistors de sélection de grille de commande CGT<56:59> et
CGT<60:63> attribués aux mots-mémoires des colonnes Col<56:63>
du deuxième caisson Bl sont formés dans les premiers caissons B0 voisins comportant respectivement les colonnes Col<20:27> et Col<28:31>.
Les transistors de sélection de grille de commande CGT<i:j> sont formés sur la périphérie latérale (dans le sens de la première direction X) de leur caisson respectif, c’est-à-dire au plus près du caisson voisin comportant le mot-mémoire auquel ils sont attribués.
Ainsi, au cours d’un même cycle d’écriture, il est possible d’utiliser tous les transistors de sélection de grille de commande CGT situés dans les deuxièmes caissons Bl et attribués aux mots-mémoire WD d’une page paire EP situés dans les premiers caissons B0, ou d’utiliser tous les transistors de sélection de grille de commande CGT situés dans les premiers caissons B0 et attribués aux mots-mémoire WD d’une page impaire OP situés dans les deuxièmes caissons Bl.
La figure 3 représente une vue en coupe de l’exemple décrit précédemment en relation avec la figure 1.
Dans cet exemple, deux caissons B0, Bl voisins du planmémoire sont représentés.
Le premier caisson B0 et le deuxième caisson Bl sont du premier type de conductivité, ici le type P.
Un premier caisson B0 et un deuxième caisson Bl sont électriquement isolés latéralement (c’est-à-dire dans le sens de la première direction X) par un unique puits semiconducteur NW d’un deuxième type de conductivité opposé au premier type de conductivité, ici le type N.
Les premiers caissons B0 et les deuxièmes caissons Bl sont en outre électriquement isolés du reste du substrat Psub du premier type de conductivité au moyen d’une couche semiconductrice enterré Niso du deuxième type de conductivité et de puits semiconducteurs latéraux NW. Les puits semiconducteurs latéraux entourent le plan-mémoire PM et sont de même nature que les puits semiconducteurs NW isolant deux caissons voisins.
Chaque transistor de sélection de grille de commande CGT est couplé électriquement aux grilles de commande des transistors d’état
TE du mot-mémoire WD auquel il est attribué par une piste électriquement conductrice M passant au-dessus d’au moins un transistor de sélection de grille de commande CGT réalisé dans le caisson logeant ledit mot-mémoire WD.
Avantageusement, chaque transistor de sélection de grille de commande CGT est situé sur la périphérie latérale de son caisson respectif, c’est-à-dire entre les mots-mémoire logés dans ce caisson et le puits semiconducteur d’isolation NW.
La figure 4 représente une vue en coupe de l’exemple décrit précédemment en relation avec la figure 2.
Dans cet exemple, les transistors de sélection de grille de commande CGT sont, dans chaque caisson B0, Bl, regroupés par groupes de N transistors de sélection de grille de commande NCGT et sont respectivement attribués à N mots-mémoire NWD logés dans un même caisson voisin, avec N un nombre entier, par exemple 4.
Dans la suite, un groupe de N éléments, tels que des transistors ou des pistes conductrices, est désigné par le terme « N-uplet ».
Avantageusement, les N-uplets de transistors de sélection de grille de commande NCGT sont situés sur la périphérie latérale de leur caisson respectif, c’est-à-dire qu’ils sont réalisés entre les motsmémoire de ce caisson et les puits semiconducteurs d’isolation NW.
Lesdits N mots-mémoires NWD sont avantageusement arrangés consécutivement dans l’arrangement du plan-mémoire PM.
Chaque N-uplet de pistes électriquement conductrices, couplant respectivement les transistors de sélection de grille de commande CGT d’un N-uplet NCGT aux N mots-mémoire NWD auxquels ils sont respectivement attribués, passent ainsi au-dessus des N transistors de sélection de grille de commande du N-uplet situé dans le caisson voisin.
La valeur N est liée essentiellement aux interconnexions devant se croiser. Plus il y a de niveaux d’interconnexions dans le circuit intégré, et/ou plus le pas des interconnexions est réduit (le pas des interconnexions correspond à la largeur d’une piste métallique et la distance entre deux pistes adjacentes), plus grand pourra être le nombre N de pistes métalliques et donc de transistors de sélections de grille de commande CGT regroupés dans un caisson.
La figure 5 représente deux tableaux EL(EP), PG(EP) de valeurs en volts des tensions à appliquer aux cellules mémoire sélectionnées ou non-sélectionnées du plan-mémoire PM. Ces valeurs de tensions permettent de mettre en œuvre de façon préférentielle un effacement EL(EP) ou une programmation EL(EP), dans l’exemple d’une page paire EP d’une mémoire telle que décrite précédemment en relation avec les figures 1 à 4.
En détails les tableaux comprennent les tensions à appliquer aux lignes de commande CGL dédiées aux transistors de sélection de grille de commande, aux lignes de mot WL, aux premiers caissons B0, aux deuxièmes caissons Bl, aux grilles de commandes CG, aux lignes de bits BL, aux premières lignes de sources SLO et aux deuxièmes lignes de sources SL1 ; en fonction de la sélection ou non de la rangée WL(Sél), WL(Non sél) et de la non-sélection de la colonne COL(Non sél) ou, en cas de sélection de la colonne, de la sélection de la ligne de bit COL(Sél BL=1), ou non COL(Sél BL=0).
Les différentes valeurs de tensions permettent avantageusement d’appliquer notamment des hautes tensions d’effacement de 15V sur les grilles de commande des transistors d’état des cellules-mémoire d’un mot-mémoire sélectionné, et des hautes tensions de programmation de 15V sur la région de drain d’un transistor d’état d’une cellule-mémoire sélectionnée, tout en respectant conjointement une contrainte de claquage, une contrainte de tension de grille, et une contrainte de perturbation de cellules-mémoire non-sélectionnée.
La contrainte de claquage correspond à maintenir, dans les transistors du plan-mémoire, une tension entre la source et le caisson ou entre le drain et le caisson inférieure à 12V. Cela permet d’éviter des claquages des jonctions PN des transistors.
La contrainte de tension de grille correspond à maintenir, dans les transistors du plan-mémoire, une tension entre la grille et la région de canal inférieure à 12V. Cela permet d’éviter une usure prématurée des transistors.
La contrainte de perturbation de cellules-mémoires nonsélectionnées correspond à maintenir, dans les transistors d’état de cellules-mémoires non-sélectionnées, une tension entre la grille de commande et la région de source ou de drain inférieure à 3V. Cela permet d’éviter des pertes de charges des grilles flottantes lors de l’écriture d’une autre cellule-mémoire.
On rappelle que les exemples de valeurs présentées s’appliquent à une écriture dans une page paire EP, c’est-à-dire dont les cellules-mémoires appartiennent à un premier caisson B0.
En effacement EF(EP), une haute tension d’effacement CGT de 15V est transmise via les bornes de conduction CG du transistor de sélection de grille de commande, ainsi pour respecter la contrainte de claquage, une première tension de compensation de claquage de 3V est appliquée dans le deuxième caisson Bl.
Cette tension d’effacement de 15V étant appliquée sur une borne de conduction de tous les transistors de sélection de grille de commande de la colonne sélectionnée, une tension de compensation de tension de grille de 3V est appliquée sur les grilles des transistors de sélection de grille de commande non-sélectionnés.
Pour transmettre la tension d’effacement de 15V, une tension de 18V est appliquée sur les grilles CGL des transistors de sélection de grille de commande appartenant à la même rangée, ainsi, pour respecter la contrainte de tension de grille, une tension de compensation de tension de grille de 6V est appliquée dans les régions de canal des transistors de sélection de grille de commande nonsélectionnées.
Par conséquent cette tension de 6V est transmise aux grilles de commande de transistors d’état des mots-mémoires non sélectionnés de la même rangée, ainsi, pour respecter la contrainte de perturbation de cellules-mémoire non-sélectionnées, une tension de compensation de perturbation de 3V est appliquée sur la deuxième ligne de source SI.
En programmation PG(EP), une haute tension de programmation BL de 15V est transmise via les bornes de conduction du transistor d’état des cellules de la ligne de bit sélectionnée, ainsi pour respecter la contrainte de claquage, une deuxième tension de compensation de claquage de 3V est appliquée dans le premier caisson B0.
Pour transmettre la tension de programmation de 15V, une tension de 18V est appliquée sur les grilles WL des transistors d’accès appartenant à la même rangée, ainsi, pour respecter la contrainte de tension de grille, une tension de compensation de tension de grille de 6V est appliquée dans les régions de canal des autres transistors d’accès de la rangée.
Par conséquent cette tension de 6V est transmise aux régions de drain des transistors d’état des cellules-mémoires non-sélectionnées de la même rangée, ainsi, pour respecter la contrainte de perturbation de cellules-mémoire non-sélectionnées, une tension de compensation de perturbation de 3V est appliquée sur les grilles desdits transistors d’état.
Cette tension de compensation de perturbation de 3V est transmise par les transistors de sélection de grille de commande respectifs au moyen d’une tension de 6V appliquée sur leurs grilles CGL.
En outre, la tension de 9V de la première ligne de source SO en programmation correspond à un préchargement permettant d’éviter un passage de courant indésirable dans la cellule au cours de la programmation.
Par ailleurs, les modes de réalisation décrits précédemment en relation avec les figures 1 à 4 sont compatibles avec les technologies de tensions partagées. En effet, il peut exister des avantages à utiliser conjointement une technique de tension partagée dans les dispositifs présentés et décrit précédemment.
Par exemple, les tensions de 18V peuvent demander des technologies particulières pour être générées, telles que des pompes de charges ou des circuiteries de commutation.
Par exemple, certain procédés de fabrication produisent des transistors dont les plus tolérants ne peuvent pas supporter plus de 16V.
Ainsi, abaisser de 3V toutes les tensions mentionnées dans les tableaux de la figure 5 permet de répondre à ces exemples de limitations, la tension maximale à appliquer diminuant ainsi à 15V, tandis qu'il est introduit des tensions négatives de -3V.
Générer -3V peut être plus simple que générer 18V, ou non, cela dépend de l’environnement technologique du circuit intégré intégrant la mémoire EE.
La figure 6 représente une mémoire non-volatile EE telle que décrit précédemment en relation avec les figures 1 à 5, comportant le plan-mémoire PM et de moyen d’écriture CMD comprenant des moyens d’effacement et des moyens de programmation respectivement configurés pour mettre en œuvre des effacements et des programmations tels que décrit précédemment en relation avec la figure 5.
Dans cet exemple, la mémoire EE est incorporée à un appareil électronique APP, tel que par exemple un téléphone portable ou une tablette. Il apparaîtra à l’homme du métier que les modes de réalisation d’une mémoire tels que précédemment détaillés peuvent être inclus à tout autre produit connu et non-décrit ici.
Par ailleurs l’invention n’est pas limitée à ces modes de réalisation mais en embrasse toutes les variantes, par exemple, la densité de 64K de la mémoire décrite ci-avant en relation avec la figure 2 a été donnée à titre d’exemple, notamment car appropriée à sa représentation.
Claims (9)
1. Dispositif de mémoire, du type mémoire non-volatile électriquement effaçable et programmable, comprenant un planmémoire (PM) comportant une succession de caissons semiconducteurs d’un premier type de conductivité (B0, Bl) voisins et électriquement isolés entre eux, chaque caisson (B0, Bl) logeant des mots-mémoire (WD) possédant des cellules-mémoire comprenant chacune un transistor d’état (TE) ayant une grille flottante et une grille de commande, et des transistors de sélection de grille de commande (CGT) respectivement attribués à chaque mot-mémoire (WD), chaque transistor de sélection de grille de commande (CGT) étant couplé aux grilles de commande des transistors d’état (TE) du mot-mémoire (WD) auquel il est attribué, chaque transistor de sélection de grille de commande étant situé dans et sur un caisson semiconducteur (Bl, B0) voisin du caisson semiconducteur (B0, Bl) logeant le mot-mémoire (WD) auquel il est attribué.
2. Dispositif selon la revendication 1, comportant des puits semiconducteurs (NW) d’un deuxième type de conductivité opposé au premier type de conductivité configurés pour isoler latéralement deux caissons voisins (B0, Bl) et une couche enterrée (NISO) semiconductrice du deuxième type de conductivité configurée pour isoler verticalement chaque caisson du reste d’un substrat (Psub) sousjacent semiconducteur du premier type de conductivité.
3. Dispositif selon l’une des revendications précédentes, comportant des pistes électriquement conductrices (M) couplant chaque transistor de sélection de grille de commande (CGT) aux grilles de commande des transistors d’état (TE) du mot-mémoire (WD) auquel il est attribué, chaque piste conductrice passant au-dessus d’au moins un transistor de sélection de grille de commande (CGT) réalisé dans le caisson logeant ledit mot-mémoire (WD).
4. Dispositif selon l’une des revendications précédentes, dans lequel les transistors de sélection de grille de commande (CGT) sont, dans chaque caisson (B0, Bl), regroupés par groupes de N transistors de sélection de grille de commande (NCGT) et sont respectivement attribués à N mots-mémoire (NWD) appartenant à un même caisson (Bl, B0).
5. Dispositif selon l’une des revendications précédentes, dans lequel ladite succession de caissons comporte une alternance de premiers caissons (B0) et de deuxièmes caissons (Bl), les premiers caissons (B0) étant électriquement couplés entre eux et les deuxièmes caissons (Bl) étant électriquement couplés entre eux.
6. Dispositif selon la revendication 5, les mots-mémoires (WD) étant arrangés en rangées et en colonnes dans le plan-mémoire (PM), la moitié des mots-mémoire (WD) d’une même rangée formant une page paire (EP) et l’autre moitié des mots-mémoire (WD) de cette rangée formant une page impaire (OP), dans lequel les pages paires (EP) sont réalisées dans les premiers caissons (B0) et les pages impaires (OP) sont réalisées dans les deuxièmes caissons (Bl), la mémoire étant accessible par page.
7. Dispositif selon l’une des revendications précédentes, comportant des moyens d’effacement (CMD) configurés pour effacer les cellules-mémoire (CEL) d’un mot-mémoire sélectionné (WD) en appliquant une tension d’effacement (15V) sur les grilles de commande des transistors d’état (TE) des cellules-mémoires (CEL) du mot-mémoire sélectionné, via les bornes de conduction du transistor de sélection de grille de commande (CGT) attribué audit mot-mémoire sélectionné, et en appliquant, dans le caisson contenant ledit transistor de sélection de grille de commande (CGT), une première tension de compensation (3V) adaptée pour empêcher un claquage de jonction entre le transistor de sélection de grille de commande et le caisson qui le contient.
8. Dispositif selon l’une des revendications précédentes, dans lequel chaque cellule-mémoire (CEL) comprend un transistor d’accès (TA) couplé en série avec le transistor d’état (TE) de ladite cellulemémoire (CEL), le dispositif comportant des moyens de programmation (CMD) configurés pour programmer une cellulemémoire (CEL) sélectionnée appartenant à un mot-mémoire (WD) sélectionné, en appliquant une tension de programmation (15V) sur les bornes de conduction du transistor d’accès (TA) de la cellule-mémoire sélectionnée (CEL), et en appliquant, dans le caisson contenant ledit mot-mémoire (WD) sélectionné, une deuxième tension de 5 compensation adaptée pour empêcher un claquage de jonction entre le transistor d’accès et le caisson qui le contient (3V).
9. Appareil électronique, tel qu’un téléphone portable ou une prothèse auditive APP, incorporant un dispositif de mémoire selon l’une des revendications 1 à 8.
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