ES2254019A1

ES2254019A1 - Integrated circuit for reading vision sensor matrices, has pixel reading circuit using CMOS architecture

Info

Publication number: ES2254019A1
Application number: ES200402757A
Authority: ES
Inventors: Francisco Serra Graells; Bertrand Misischi; Lluis Teres Teres
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 2004-11-16
Filing date: 2004-11-16
Publication date: 2006-06-01
Anticipated expiration: 2024-11-16
Also published as: ES2254019B1

Abstract

Circuito Integrado para la Lectura de Matrices de Sensores de Visión. La presente invención se refiere a circuitos integrados de lectura (ROICs) de matrices de sensores de visión, tanto lineales como de plano focal. La invención introduce una nueva arquitectura CMOS de circuito de lectura de píxel especialmente compacta, ya que está basada en un reducido número de capacidades integradas y reutilizadas para múltiples usos. La invención también plantea un sistema de multiplexado temporal de las lecturas por carga que facilita la reducción de la potencia disipada en cada píxel o aumentar la velocidad de su multiplexado. Por tanto, frente al estado del arte actual, la presente invención presenta la ventaja de que permite aumentar la resolución espacial de la imagen y mejorar la resolución vertical de la señal de píxel.Integrated Circuit for Reading Vision Sensor Matrices. The present invention refers to reading integrated circuits (ROICs) of vision sensor arrays, both linear and focal plane. The invention introduces a new, particularly compact pixel reading circuit CMOS architecture, since it is based on a small number of integrated and reusable capabilities for multiple uses. The invention also proposes a system for temporary multiplexing of the readings per charge that facilitates the reduction of the power dissipated in each pixel or increasing the speed of its multiplexing. Therefore, compared to the current state of the art, the present invention has the advantage that it allows the spatial resolution of the image to be increased and the vertical resolution of the pixel signal to be improved.

Description

Circuito integrado para la lectura de matrices de sensores de visión.Integrated circuit for matrix reading of vision sensors

Technical sector

La presente invención se refiere al sector de las tecnologías de la información y de las comunicaciones, y describe un dispositivo microelectrónico específico para la lectura analógica de matrices de sensores ópticos, tanto monolíticos como híbridos, para aplicaciones de visión de alta resolución, tanto de plano focal como de tipo escáner. Frente al estado del arte actual, la presente invención presenta la ventaja de que permite aumentar la resolución espacial de la imagen y mejorar la resolución vertical de la señal de píxel.The present invention relates to the sector of information and communications technologies, and describes a specific microelectronic device for reading analog matrix of optical sensors, both monolithic and hybrids, for high resolution vision applications, both of focal plane as scanner type. Facing the state of the art today, the present invention has the advantage that it allows to increase the spatial resolution of the image and improve resolution Vertical pixel signal.

State of the art

La creciente demanda en el mercado de aplicaciones de visión portátiles de alta resolución se está traduciendo en la actualidad en la necesidad de desarrollar sistemas integrados de visión de bajo consumo y de un número cada vez mayor de píxeles por imagen. Dichas especificaciones han propiciado que en los últimos años este tipo de productos haya evolucionado hacia arquitecturas, tanto de plano focal como de escáner, basadas principalmente en una matriz de sensores ópticos monolíticamente unida (e.g. aplicaciones de espectro visible) o hibridada (e.g. aplicaciones de infra-rojos y rayos-X) con una matriz equivalente de circuitos de lectura paralela de cada píxel individual (read-out integrated circuit, ROIC) e integrada en tecnologías CMOS. Usualmente, los circuitos de lectura de cada píxel deben incluir las siguientes funciones: pre-amplificación y conversión a tensión por integración de la corriente del sensor óptico, eliminación del ruido electrónico de baja frecuencia mediante doble muestreo correlado (correlated double sampling, CDS), multiplexado temporal de todos los circuitos de lectura conectados a un bus común para la composición de la señal de vídeo de salida, y opcionalmente también pueden incorporar funciones de test, calibración y programabilidad de la sensibilidad de la lectura [C.Hsieh et al., Focal-Plane-Arrays and CMOS Readout Techniques of Infrared Imaging Systems, Transactions on Circuits and Systems for Video Technology, vol. 7, n. 4, pp. 594-605, August 1997].The growing demand in the market for high-resolution portable vision applications is currently translating into the need to develop integrated systems of low-power vision and an increasing number of pixels per image. These specifications have led to the fact that in recent years this type of product has evolved towards architectures, both focal and scanner, based mainly on a matrix of monolithically linked optical sensors (eg visible spectrum applications) or hybridized (eg infra applications -Red and X-rays) with an equivalent matrix of parallel reading circuits of each individual pixel ( read-out integrated circuit , ROIC) and integrated in CMOS technologies. Usually, the reading circuits of each pixel must include the following functions: pre-amplification and conversion to voltage by integration of the optical sensor current, elimination of low frequency electronic noise by correlated double sampling (CDS), Temporal multiplexing of all the reading circuits connected to a common bus for the composition of the output video signal, and optionally can also incorporate test, calibration and programmability functions of the reading sensitivity [C. Hsieh et al ., Focal-Plane-Arrays and CMOS Readout Techniques of Infrared Imaging Systems, Transactions on Circuits and Systems for Video Technology, vol. 7, n. 4, pp. 594-605, August 1997].

Actualmente, la investigación en nuevas arquitecturas y tecnologías de sistemas de visión integrados va encaminada a reducir el tamaño tanto del sensor como de su circuito de lectura, manteniendo sus funcionalidades. De ese modo, se pueden integrar más píxeles por imagen sin tener que aumentar el tamaño físico de la matriz de sensores, efecto que empeoraría el rendimiento de su fabricación. Por otro lado, es interesante aumentar la velocidad de multiplexado de los circuitos de lectura de píxel para poder aplicar así técnicas de sobre muestreo encaminadas también a mejorar la resolución del sistema de visión, como la integración por retardo temporal (time delay integration, TDI), pero intentando mantener o reducir la potencia disipada en dichos circuitos. Asimismo, es conveniente que los circuitos de lectura dispongan de algún grado de programabilidad que permita ajustar su sensibilidad según el tipo de sensor o las condiciones de iluminación del entorno. Finalmente, es necesario también incluir algún mecanismo de test individual de cada circuito de lectura, con el fin de verificar el correcto funcionamiento de todos los píxeles del sistema de visión previamente a su costoso proceso de encapsulado.Currently, research into new architectures and technologies of integrated vision systems is aimed at reducing the size of both the sensor and its reading circuit, while maintaining its functionalities. In this way, more pixels per image can be integrated without having to increase the physical size of the sensor array, which would worsen the performance of its manufacturing. On the other hand, it is interesting to increase the multiplexing speed of pixel reading circuits in order to apply oversampling techniques also aimed at improving the resolution of the vision system, such as time delay integration (TDI). , but trying to maintain or reduce the power dissipated in said circuits. Likewise, it is convenient that the reading circuits have some degree of programmability that allows adjusting their sensitivity according to the type of sensor or the lighting conditions of the environment. Finally, it is also necessary to include some individual test mechanism of each reading circuit, in order to verify the correct functioning of all the pixels of the vision system prior to its expensive encapsulation process.

En ese sentido, existen varias propuestas en la literatura sobre arquitecturas CMOS para los circuitos lectores de píxel, todas ellas basadas en topologías de múltiples capacidades conmutadas, y para el multiplexado temporal de dicho píxeles en modo tensión o en modo corriente [Patente US6762795, 2004-07-13, Raytheon Co (US); Patente WO03021687, 2003-03-13, Raytheon Co (US); Patente US6498346, 2002-12-24, Lockheed Corp (US); Patente US6495830, 2002-12-17, Lockheed Corp (US); Patente US6121613, 2000-09-19, Raytheon Co (US); Patente US5811808, 1998-09-22, Amber Engineering Inc (US)].In that sense, there are several proposals in the CMOS architecture literature for the reader circuits of pixel, all based on multi-capacity topologies switched, and for the temporary multiplexing of said pixels in voltage mode or current mode [US6762795, 2004-07-13, Raytheon Co (US); Patent WO03021687, 2003-03-13, Raytheon Co (US); US 6498346, 2002-12-24, Lockheed Corp (US); US6495830, 2002-12-17, Lockheed Corp (US); US 6121613, 2000-09-19, Raytheon Co (US); US5811808, 1998-09-22, Amber Engineering Inc (US)].

Description of the invention

Las actuales arquitecturas ROIC del estado de la técnica anteriormente referenciadas, requieren un elevado número de capacidades integradas que dificultan la reducción del tamaño del circuito de lectura y, por lo tanto, del píxel final. Además, las técnicas de multiplexado propuestas en estas arquitecturas, tanto en modo tensión como en modo corriente, no están especialmente optimizadas para la reducción de la potencia total disipada en el sistema integrado. La presente invención supera las limitaciones anteriores. Para ello se introduce una nueva arquitectura CMOS de circuito de lectura de píxel especialmente compacta, ya que está basada en un reducido número de capacidades integradas y reutilizadas para múltiples usos. En combinación con esta arquitectura, también se plantea un sistema de multiplexado temporal de las lecturas por carga, lo que facilita la reducción de la potencia disipada en cada píxel o aumentar la velocidad de su multiplexado.The current ROIC architectures of the state of the technique previously referenced, require a high number of integrated capabilities that make it difficult to reduce the size of the reading circuit and, therefore, the final pixel. In addition, the multiplexing techniques proposed in these architectures, both in voltage mode as in current mode, they are not especially optimized for the reduction of the total power dissipated in the integrated system. The present invention overcomes the limitations previous. For this, a new CMOS architecture of especially compact pixel reading circuit, since it is based on a small number of integrated capabilities and Reused for multiple uses. In combination with this architecture, there is also a temporary multiplexing system of load readings, which facilitates the reduction of power dissipated in each pixel or increase the speed of its multiplexed

Brief Description of the Invention

El Circuito Integrado para la Lectura de Matrices de Sensores de Visión objeto de la presente invención se caracteriza por comprender: un sensor óptico individual (1) monolítico o hibridado por cada píxel del plano focal o de la columna de escaneado; un circuito de lectura (2) de la corriente (3) para cada sensor, que realiza la pre-amplificación por integración y la eliminación de ruido de baja frecuencia mediante una única capacidad (4), así como el test individual del píxel y el control de sensibilidad mediante una única capacidad (5); un sistema de multiplexado por carga (6) del bus común (7), para la composición de la señal de vídeo (8) de la imagen de salida y en el que intervienen una capacidad (9) en cada circuito de lectura y una capacidad común (10); y un control digital secuencial de todas las llaves (véase la Figura 1).The Integrated Circuit for Matrix Reading of Vision Sensors object of the present invention are characterized by understanding: an individual optical sensor (1) monolithic or hybridized for each pixel of the focal plane or of the scan column; a reading circuit (2) of the current (3) for each sensor, which performs the pre-amplification by integration and elimination of low frequency noise through a single capacity (4), as well as the individual test of pixel and sensitivity control using a single capacity (5); a load multiplexing system (6) of the common bus (7), for the composition of the video signal (8) of the output image and in which a capacity (9) intervenes in each circuit of reading and a common ability (10); and a sequential digital control of all keys (see Figure 1).

El circuito de lectura (2) implementa la pre-amplificación por integración de la corriente (3) del sensor y la eliminación del ruido de baja frecuencia de la tensión de lectura (101) en una única capacidad (4) mediante la conmutación de las llaves integradas (102,103,104) y según el cronograma (105) (véase la Figura 2). En ese mismo circuito de lectura (2), el test individual del píxel o el control de sensibilidad de la tensión de lectura (101) también se realiza en una única capacidad (5) mediante la conmutación de las llaves integradas (201,202,203) según el cronograma (204) o (205), respectivamente (véase la Figura 3).The reading circuit (2) implements the pre-amplification by current integration (3) sensor and elimination of low frequency noise from the reading voltage (101) in a single capacity (4) by means of the switching of the integrated keys (102,103,104) and according to the schedule (105) (see Figure 2). In that same circuit of reading (2), the individual pixel test or the control of reading voltage sensitivity (101) is also performed in a single capacity (5) by switching the keys integrated (201,202,203) according to schedule (204) or (205), respectively (see Figure 3).

Por otro lado, el multiplexado temporal por carga (6) del bus común (7) para la composición de la señal de vídeo (8) de la imagen de salida a partir de las distintas tensiones de lectura (101) se implementa mediante una capacidad (9) en cada circuito de lectura (2) y una capacidad común (10) conmutadas por las llaves integradas (301,302,303) según el cronograma (304) (véase la Figura 4). Finalmente, el control digital de las llaves permite componer la señal de vídeo (8) como la secuencia ordenada de las tensiones de lectura (101) de cada píxel después de su integración temporal, o alternativamente como la secuencia en orden inverso de las tensiones de lectura (101) iniciales sin integración temporal para su calibración y compensación posterior.On the other hand, temporary multiplexing by load (6) of the common bus (7) for the composition of the video signal (8) of the output image from the different voltages of reading (101) is implemented by a capacity (9) in each reading circuit (2) and a common capacity (10) switched by the integrated keys (301,302,303) according to the schedule (304) (see Figure 4). Finally, the digital control of the keys allows composing the video signal (8) as the ordered sequence of the reading voltages (101) of each pixel after its temporary integration, or alternatively as the sequence in order inverse of initial reading voltages (101) without integration temporary for calibration and subsequent compensation.

En comparación con las referencias del estado de la técnica ya mencionadas anteriormente, la invención permite reducir las dimensiones físicas de los circuitos de lectura de píxel, gracias a la reutilización de las capacidades integradas para las distintas funciones de procesado, programación y test. En consecuencia, se puede incrementar el número de píxeles de la matriz y aumentar así la resolución horizontal de las imágenes obtenidas, a la vez que se mantienen las funcionalidades originales. Por otro lado, el novedoso sistema de multiplexado por carga, a diferencia de los métodos en el dominio de la tensión o de la corriente expuestos en las referencias del estado de la técnica, permite aumentar la velocidad de muestreo de la señal de vídeo para una determinada potencia disipada en cada circuito de lectura de píxel. El sobremuestreo de salida obtenido puede emplearse entonces para la aplicación de técnicas de reducción de ruido (e.g. TDI), y aumentar así la resolución vertical de las imágenes. Finalmente, el control digital dual de todas las llaves permite la obtención de los niveles de referencia de lectura de cada píxel para su calibración externa y compensación posterior fuera del ROIC.In comparison with the references of the state of The technique already mentioned above, the invention allows reduce the physical dimensions of the reading circuits of pixel, thanks to the reuse of integrated capabilities for the different processing, programming and test functions. In consequently, the number of pixels in the matrix can be increased and thus increase the horizontal resolution of the images obtained, while maintaining the original functionalities. For another side, the new load multiplexing system, unlike of methods in the domain of voltage or current exposed in the references of the state of the art, allows increase the sampling rate of the video signal for a certain power dissipated in each pixel reading circuit. The output oversampling obtained can then be used to the application of noise reduction techniques (e.g. TDI), and increase the vertical resolution of the images. Finally the Dual digital control of all keys allows obtaining the reference reference levels of each pixel for its external calibration and subsequent compensation outside the ROIC.

Brief description of the content of the figures

Fig.1: La figura muestra un esquema general de la invención. En la misma, se aprecia la existencia de: un sensor óptico individual (1) monolítico o hibridado por cada píxel del plano focal o de la columna de escaneado; un circuito de lectura (2) de la corriente (3) para cada sensor, que realiza la pre-amplificación por integración y la eliminación de ruido de baja frecuencia mediante una única capacidad (4), así como el test individual del píxel y el control de sensibilidad mediante una única capacidad (5); un sistema de multiplexado por carga (6) del bus común (7), para la composición de la señal de vídeo (8) de la imagen de salida y en el que intervienen una capacidad (9) en cada circuito de lectura y una capacidad común (10); y un control digital secuencial de todas las llaves.Fig. 1: The figure shows a general scheme of the invention. In it, the existence of: a sensor is appreciated individual optical (1) monolithic or hybridized for each pixel of the focal plane or scan column; a reading circuit (2) of the current (3) for each sensor, which performs the pre-amplification by integration and elimination low frequency noise through a single capacity (4) as well such as the individual pixel test and sensitivity control through a single capacity (5); a multiplexed system by load (6) of the common bus (7), for the composition of the signal of video (8) of the output image and in which a capacity (9) in each reading circuit and a common capacity (10); and a sequential digital control of all keys.

Fig.2: La figura muestra un esquema detallado de la invención, relacionado con la primera parte del circuito lector (2). En la misma, se aprecia el funcionamiento de la pre-amplificación por integración de la corriente (3) y la eliminación del ruido de baja frecuencia de la tensión de lectura (101) en una única capacidad (4) mediante la conmutación de las llaves integradas (102,103,104) y según el cronograma (105).Fig. 2: The figure shows a detailed scheme of the invention, related to the first part of the reader circuit (2). In it, the operation of the pre-amplification by current integration (3) and the elimination of low frequency noise from the voltage of reading (101) in a single capacity (4) by switching the integrated keys (102,103,104) and according to the schedule (105).

Fig.3: La figura muestra un esquema detallado de la invención, relacionado con la segunda parte del circuito lector (2). En la misma, se aprecia el funcionamiento del test individual del píxel o alternativamente el control de sensibilidad de la tensión de lectura (101) en una única capacidad (5) mediante la conmutación de las llaves integradas (201,202,203) según el cronograma (204) o (205), respectivamente.Fig. 3: The figure shows a detailed scheme of the invention, related to the second part of the reader circuit (2). In it, you can see how the individual test works of the pixel or alternatively the sensitivity control of the reading voltage (101) in a single capacity (5) by means of the switching of the integrated keys (201,202,203) according to the schedule (204) or (205), respectively.

Fig.4: La figura muestra un esquema detallado de la invención, relacionado con el multiplexado temporal (6). En la misma, se aprecia el funcionamiento del multiplexado por carga del bus común (7) para la composición de la señal de vídeo (8) de la imagen de salida a partir de las distintas tensiones de lectura (101) mediante una capacidad (9) en cada circuito de lectura (2) y una capacidad común (10) conmutadas por las llaves integradas (301,302,303) según el cronograma (304).Fig. 4: The figure shows a detailed scheme of the invention, related to temporal multiplexing (6). In the same, the operation of multiplexing by load of the common bus (7) for the composition of the video signal (8) of the output image from the different reading voltages (101) by means of a capacity (9) in each reading circuit (2) and a common capacity (10) switched by integrated keys (301,302,303) according to the schedule (304).

Detailed description of the invention

El Circuito Integrado para la Lectura de Matrices de Sensores de Visión objeto de la presente invención comprende cuatro bloques cualitativamente distintos que constituyen la cadena de procesado del ROIC (véase la Figura 1). El primer bloque está formado por un sensor óptico (1), generalmente de tipo fotónico o térmico, el cual define espacialmente cada píxel efectivo del plano focal o de la columna de escaneado del sistema de visión. En función de su responsividad, dicho sensor genera una corriente (3) proporcional a la potencia de la radiación incidente para un determinada ventana del espectro (e.g. visible, infra-rojo, rayos-X). El tamaño de píxel puede variar según la aplicación de visión específica, situándose preferentemente en la misma escala micrónica o superior a la del resto de bloques.The Integrated Circuit for Matrix Reading of Vision Sensors object of the present invention comprises four qualitatively different blocks that make up the chain ROIC processing (see Figure 1). The first block is formed by an optical sensor (1), generally of photonic type or thermal, which spatially defines each effective pixel in the plane focal or scan column of the vision system. Function of its responsiveness, said sensor generates a current (3) proportional to the power of the incident radiation for a certain window of the spectrum (e.g. visible, infra-red, x-rays). The size of Pixel may vary depending on the specific vision application, preferably located on the same micronic scale or higher to the rest of the blocks.

El segundo bloque constituye el circuito CMOS de lectura (2) asociado a cada píxel y encargado de procesar la corriente (3) generada por cada sensor (1). El tipo de conexionado con el primer bloque puede obedecer a una estrategia de encapsulado monolítica o híbrida (e.g. flip-chip). Este bloque se encarga de realizar las funciones de pre-amplificación, eliminación de ruido de baja frecuencia, test individual y control de la sensibilidad de la corriente del sensor (3) para obtener la lectura en forma de la tensión (101) de salida. En el caso de la pre-amplificación y la eliminación del ruido electrónico de baja frecuencia, se utiliza la técnica de integración capacitiva con amplificador de transimpedancia (capacitive transimpedance amplifier, CTIA) y CDS, respectivamente. Usualmente, esta doble funcionalidad requiere el uso de dos capacidades destinadas a la integración y al muestreo del ruido de salida, respectivamente. Sin embargo, la invención propone una solución de capacidad única (4) mediante la conmutación de las llaves integradas (102,103,104) según el cronograma (105) y la referencia de tensión Vref1 (véase la Figura 2). A diferencia de las técnicas anteriores, que vacían la capacidad de integración cada vez que se inicializa el píxel, la nueva estrategia realiza una pre-carga de dicha capacidad de integración con el valor invertido de la muestra del ruido de salida de la circuitería de lectura, con lo que el propio proceso de integración ya ejecuta el CDS. Respecto a la función del test de píxel, la invención propone emular la corriente (3) del sensor utilizando un sistema de pre-carga de la capacidad (5) mediante la conmutación de las llaves integradas (201,202) según el cronograma (204) y la referencia de tensión Vref1. Esta misma capacidad integrada (5) puede alternativamente reutilizarse en paralelo con la capacidad (4), mediante la conmutación de la llave integrada (203) y según el cronograma (205), para la programabilidad de distintas sensibilidades de lectura. En consecuencia, el segundo bloque (2) queda simplificado a un reducido número de capacidades integradas, lo que permite el escalado de las dimensiones del píxel y aumentar así la resolución espacial de la imagen (véase la Figura 3).The second block constitutes the CMOS reading circuit (2) associated with each pixel and responsible for processing the current (3) generated by each sensor (1). The type of connection to the first block may be due to a monolithic or hybrid encapsulation strategy (eg flip-chip). This block is responsible for carrying out the functions of pre-amplification, elimination of low frequency noise, individual test and control of the sensitivity of the sensor current (3) to obtain the reading in the form of the output voltage (101). In the case of pre-amplification and elimination of low frequency electronic noise, the capacitive integration technique with transimpedance amplifier (CTIA) and CDS, respectively, is used. Usually, this double functionality requires the use of two capacities for integration and sampling of output noise, respectively. However, the invention proposes a single capacity solution (4) by switching the integrated keys (102,103,104) according to the schedule (105) and the voltage reference Vref1 (see Figure 2). Unlike previous techniques, which empty the integration capacity each time the pixel is initialized, the new strategy preloads said integration capacity with the inverted value of the sample of the output noise of the reading circuitry , with which the integration process itself already executes the CDS. Regarding the function of the pixel test, the invention proposes to emulate the current (3) of the sensor using a capacity preload system (5) by switching the integrated keys (201,202) according to the schedule (204) and The voltage reference Vref1. This same integrated capacity (5) can alternatively be reused in parallel with the capacity (4), by switching the integrated key (203) and according to the schedule (205), for the programmability of different reading sensitivities. Consequently, the second block (2) is simplified to a reduced number of integrated capacities, which allows the scaling of pixel dimensions and thus increasing the spatial resolution of the image (see Figure 3).

El tercer bloque (6) está dedicado al multiplexado temporal de los circuitos de lectura (2) que comparten un mismo bus común (7), con el fin de componer la señal de vídeo (8) de la imagen de salida a partir de las distintas tensiones de lectura (101). Para ese propósito, la invención propone una novedosa arquitectura CMOS de multiplexado por carga, en la que intervienen una capacidad (9) en cada circuito de lectura y una capacidad común (10). Dichas capacidades integradas se conmutan mediante las llaves integradas (301,302,303) según el cronograma (304) y las referencias de tensión Vref1 y Vref2 (véase la Figura 4). El principio de funcionamiento del multiplexado por carga propuesto es el siguiente: después de una primera fase de pre-carga del bus mediante las llaves (301,302), se realiza una selección secuencial por control digital de la llave (303) de cada circuito de lectura (2), el cuál captura o libera carga desde o hacia el bus a través de la capacidad (9). Este cambio de carga es detectado y compensado por el bloque (6) mediante la capacidad (10), produciéndose la variación correspondiente en la señal de vídeo (8). Una vez finalizada la selección de dicho píxel, se compensa la captura o liberación de carga original mediante la llave (302), desapareciendo su efecto en la señal de vídeo (8). El ciclo termina con la capacidad (9) en alta impedancia para no interferir con el resto de lecturas. El sistema de multiplexado propuesto también permite ajustar la ganancia y el nivel de referencia de la señal de vídeo (8) en función de la relación de capacidades (9,10) y la referencia de tensión Vref2, respectivamente. Dado que la velocidad del multiplexado de las señales de lectura (101) no depende tanto de cada circuito lector (2) sino del bloque común (6), se puede aumentar dicha velocidad sin incrementar significativamente el consumo global de todo el sistema.The third block (6) is dedicated to Temporary multiplexing of the reading circuits (2) they share the same common bus (7), in order to compose the video signal (8) of the output image from the different voltages of reading (101). For that purpose, the invention proposes a novel CMOS architecture of load multiplexing, in which they intervene a capacity (9) in each reading circuit and a common capacity (10) These integrated capabilities are switched using the keys integrated (301,302,303) according to the schedule (304) and voltage references Vref1 and Vref2 (see Figure 4). He The principle of operation of the proposed load multiplexing is the following: after a first phase of pre-loading the bus using the keys (301,302), it make a sequential selection by digital control of the key (303) of each reading circuit (2), which captures or releases load from or to the bus through capacity (9). This change load is detected and compensated by block (6) by capacity (10), producing the corresponding variation in the video signal (8). Once the selection of said pixel is finished, the capture or release of original cargo is compensated by key (302), its effect disappearing on the video signal (8). He cycle ends with the capacity (9) at high impedance for not interfere with other readings. The multiplexing system proposed also allows you to adjust the gain and the level of reference of the video signal (8) depending on the ratio of capacities (9,10) and the voltage reference Vref2, respectively. Since the speed of multiplexing of Reading signals (101) does not depend so much on each reader circuit (2) but of the common block (6), said speed can be increased without significantly increasing the overall consumption of all the system.

El cuarto y último bloque lo constituye un control digital CMOS, encargado de la activación de las llaves del segundo y tercer bloque. Dicho control contempla dos modos distintos de funcionamiento respecto a la composición de la señal de vídeo (8): por un lado, la secuencia ordenada de las tensiones de lectura (101) de cada píxel después de su integración temporal, lo que define propiamente la señal de vídeo; por otro lado, la secuencia en orden inverso de las tensiones de lectura (101) iniciales sin integración temporal, lo que define una señal de referencia utilizable para la calibración y compensación posterior de la señal de vídeo anterior. La implementación de dicho control se obtiene mediante una secuencia de selección e inicialización consecutivas para cada píxel o una secuencia de inicialización y selección consecutivas de cada píxel, respectivamente.The fourth and last block is a CMOS digital control, responsible for activating the keys of the Second and third block. This control includes two modes distinct from operation with respect to the signal composition video (8): on the one hand, the orderly sequence of the tensions of reading (101) of each pixel after its temporary integration, what that properly defines the video signal; on the other hand, the reverse order sequence of reading voltages (101) initials without temporary integration, which defines a signal of reference usable for calibration and subsequent compensation of the previous video signal. The implementation of said control is obtained through a sequence of selection and initialization consecutive for each pixel or an initialization sequence and consecutive selection of each pixel, respectively.

Example of embodiment of the invention

A continuación se presenta un ejemplo de realización de la invención, en el que se detalla una posible implementación para cada uno de los bloques definidos en el apartado de la Descripción Detallada de la Invención. De hecho, dicho ejemplo se ha integrado y verificado físicamente, por lo que constituye por si mismo un demostrador de la viabilidad de la invención propuesta para el diseño de ROICs.Below is an example of embodiment of the invention, in which a possible detail is detailed implementation for each of the blocks defined in the section of the Detailed Description of the Invention. In fact, this example has been physically integrated and verified, so is itself a demonstrator of the viability of the proposed invention for the design of ROICs.

El primer bloque (1) se implementa en este caso con sensores ópticos de tipo fotónico para el espectro infra-rojo, y más concretamente con dispositivos de pozo cuántico (QWIP) GaAs operando a temperaturas criogénicas (i.e. 77K). La geometría horizontal de los sensores es de 50 um por 100 um, lo que genera una corriente (3) de pico de aproximadamente 5nA. Cada sensor o píxel se conecta al circuito de lectura (2) correspondiente del ROIC mediante una hibridación tipo flip-chip con contactos de 15 um por 15 um. En este caso la arquitectura del ROIC, tanto a nivel de píxel como de sistema (matriz de píxels + control digital), se ha diseñado y prototipado como circuito integrado para trabajar a la misma temperatura criogénica (77ºK) que los QWIP.The first block (1) is implemented in this case with photon-type optical sensors for the spectrum infra-red, and more specifically with devices quantum well (QWIP) GaAs operating at cryogenic temperatures (i.e. 77K). The horizontal geometry of the sensors is 50 um per 100 um, which generates a peak current (3) of approximately 5nA. Each sensor or pixel is connected to the reading circuit (2) ROIC corresponding by hybridization type flip-chip with 15 um contacts for 15 um. In this case the architecture of ROIC, both at pixel level and system (pixel matrix + digital control), has been designed and prototyped as an integrated circuit to work with it cryogenic temperature (77ºK) than the QWIP.

La arquitectura del segundo bloque (2) sigue exactamente la Descripción Detallada de la Invención mediante capacidades de poli-Si integradas en el propio proceso tecnológico CMOS. En este caso, los valores de las capacidades (4), (5) y (9) son de aproximadamente 120 fF, 60 fF y 1 pF, respectivamente. Respecto a las llaves integradas (102-104,201-203,302-303), éstas se realizan con dispositivos MOS complementarios siguiendo topologías clásicas de cancelación de inyección de carga y de acoplo del control digital. Por lo que se refiere al amplificador operacional de este bloque (2), se emplea una topología simple en Clase-A de una etapa única con entrada diferencial y salida única de 5 MOSFETs, consumiendo estáticamente alrededor de 6uA. La máscara de Si de este segundo bloque (2) reproduce las dimensiones del primer bloque (1), y se diseña de manera que las conexiones de las señales comunes a todos los píxeles (e.g. alimentaciones, referencias de tensión, buses de multiplexado) se obtengan por simple adyacencia entre píxeles.The architecture of the second block (2) follows exactly the Detailed Description of the Invention by poly-Si capabilities integrated into the own CMOS technological process. In this case, the values of the capacities (4), (5) and (9) are approximately 120 fF, 60 fF and 1 pF, respectively. Regarding the integrated keys (102-104,201-203,302-303), these are done with complementary MOS devices following classic topologies of load injection cancellation and digital control coupling. As far as the amplifier is concerned operational of this block (2), a simple topology is used in Class-A single stage with differential input and single output of 5 MOSFETs, consuming statically around 6uA The Si mask of this second block (2) reproduces the dimensions of the first block (1), and is designed so that the common signal connections to all pixels (e.g. power supplies, voltage references, multiplexing buses) get by simple adjacency between pixels.

La arquitectura del tercer bloque (6) también sigue exactamente la Descripción Detallada de la Invención. El valor de la capacidad (10) de poli-Si en este caso es de aproximadamente 1 pF. Las llaves integradas se implementan del mismo modo que en el bloque anterior. En este caso, para el amplificador operacional del bloque (6) se recurre a una topología pseudo-diferencial de entrada, cascodo y operada en Clase-AB, con un consumo estático de alrededor de 150 uA, para asegurar así una óptima velocidad de multiplexado temporal de las distintas lecturas (101). Si bien su consumo es muy superior a los circuitos de lectura (2), al ser un elemento común compartido por todos los píxeles del bus (7), éste no afecta significativamente a la potencia global disipada por el ROIC completo.The architecture of the third block (6) also exactly follow the Detailed Description of the Invention. He capacity value (10) of poly-Si in this case It is about 1 pF. The integrated keys are implemented from same way as in the previous block. In this case, for the Operational amplifier block (6) uses a topology pseudo-differential input, hull and operated in AB-Class, with a static consumption of around 150 uA, to ensure optimal multiplexing speed of the different readings (101). While its consumption is very superior to the reading circuits (2), being a common element shared by all bus pixels (7), it does not affect significantly to the overall power dissipated by the ROIC full.

El diseño del cuarto bloque se ha reducido a un registro digital CMOS con control bidireccional de desplazamiento para los dos modos de funcionamiento indicados en la Descripción Detallada de la Invención.The design of the fourth block has been reduced to a CMOS digital register with bidirectional scrolling control for the two operating modes indicated in the Description Detailed of the Invention.

En base a los bloques aquí descritos, se ha integrado en tecnología CMOS de 0.35 um de doble polySi y triple metal un ROIC completo tipo escáner de 25 mm por 2 mm de superficie para su hibridación a una matriz de 6000 QWIPs (1), organizados en 4 columnas (para TDI externo) de 3 colores y 500 píxeles cada una. Las señales de vídeo (8) de salida se componen en este caso en base a semi-columnas de 250 píxeles, obteniendo tiempos de multiplexado del orden de 60 ns para intervalos de integración de píxel de unos 15 us. Aparte de los dos modos de lectura del control digital, el ROIC resultante permite programar distintos patrones de test de píxel, así como dos posibles sensibilidades de lectura.Based on the blocks described here, it has been integrated in CMOS technology of 0.35 um double polySi and triple metal a complete ROIC scanner type of 25 mm by 2 mm of surface for hybridization to a matrix of 6000 QWIPs (1), organized in 4 columns (for external TDI) of 3 colors and 500 pixels each. The output video signals (8) are composed in this case on the basis to semi-columns of 250 pixels, obtaining times multiplexing of the order of 60 ns for integration intervals of pixel of about 15 us. Apart from the two reading modes of the digital control, the resulting ROIC allows you to program different pixel test patterns, as well as two possible sensitivities of reading.

Claims

1. Integrated circuit for reading vision sensor arrays characterized by understanding (see Figure 1):

: un sensor óptico individual (1) monolítico o hibridado por cada píxel del plano focal o de la columna de escaneado;an optical sensor individual (1) monolithic or hybridized for each pixel in the plane focal or scan column;

: un circuito de lectura (2) de la corriente (3) para cada sensor, que realiza la pre-amplificación por integración y la eliminación de ruido de baja frecuencia mediante una única capacidad (4), así como el test individual del píxel y el control de sensibilidad mediante una única capacidad (5);a circuit of reading (2) of the current (3) for each sensor, which performs the pre-amplification by integration and elimination low frequency noise through a single capacity (4) as well such as the individual pixel test and sensitivity control through a single capacity (5);

: un sistema de multiplexado por carga (6) del bus común (7), para la composición de la señal de vídeo (8) de la imagen de salida y en el que intervienen una capacidad (9) en cada circuito de lectura y una capacidad común (10);a system of multiplexed by load (6) of the common bus (7), for the composition of the video signal (8) of the output image and in which a capacity (9) intervenes in each reading circuit and a common capacity (10);

: y un control digital secuencial de todas las llaves.and a control sequential digital of all keys.

2. Integrated circuit according to claim 1, characterized (see Figure 2) because the reading circuit (2) implements the pre-amplification by integration of the current (3) and the elimination of the low frequency noise of the reading voltage (101) in a single capacity (4) by switching the integrated keys (102, 103,104) and according to the schedule (105).

3. Integrated circuit according to claim 1, characterized (see Figure 3) in that the reading circuit (2) alternatively implements the individual pixel test or the sensitivity control of the reading voltage (101) in a single capacity (5 ) by switching the integrated keys (201,202, 203) according to the schedule (204) or (205), respectively-
mind.

4. Integrated circuit according to claim 3, characterized (see Figure 3) because the reading circuit (2) implements the individual pixel test alternative in a single capacity (5) by switching the integrated keys (201,202,203) according to the schedule (204).

5. Integrated circuit according to claim 3, characterized (see Figure 3) in that the reading circuit (2) implements the alternative of sensitivity control of the reading voltage (101) in a single capacity (5) by switching the integrated keys (201,202,203) according to the schedule (205).

6. Integrated circuit according to claim 1, characterized (see Figure 4) because the temporary multiplexing system by load (6) of the common bus (7) for the composition of the video signal (8) of the output image a from the different reading voltages (101) it is implemented by means of a capacity (9) in each reading circuit (2) and a common capacity (10) switched by the integrated keys (301,302,303) according to the schedule (304).

7. Integrated circuit according to claim 1, characterized in that the digital control of the keys allows to compose the video signal (8) as the ordered sequence of the reading voltages (101) of each pixel after its temporary integration, or alternatively as the sequence in reverse order of the initial reading voltages (101) without temporary integration for calibration and subsequent compensation.