DE69327193T2

DE69327193T2 - Schnittstellenverfahren und -vorrichtung für serielles Datensignal

Info

Publication number: DE69327193T2
Application number: DE69327193T
Authority: DE
Inventors: Peter J. Vinson
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-05-15
Filing date: 1993-05-04
Publication date: 2000-04-13
Anticipated expiration: 2013-05-05
Also published as: DE69327193D1; KR100310948B1; EP0570143A2; GB9210414D0; JPH0653951A; EP0570143A3; US6115548A; KR930024341A; EP0570143B1

Description

Die vorliegende Erfindung bezieht sich auf das Einspeisen eines Datensignals und eines zugeordneten externen Taktsignals in eine Schaltung.
Eine Lösung des Problems bezüglich der Einspeisung eines Datensignals und seines zugeordneten externen Taktsignals an eine Schaltung besteht in der Verwendung des externen Taktsignals zur Bestimmung, wann jedes Bit des Datensignals eingelesen werden soll und, falls die Schaltung das Datensignal unter Verwendung einer getakteten Logik weiterverarbeitet, in der Verwendung jenes externen Takts zur Steuerung jener getakteten Logik. Eine weitere Lösung ist in US-A-4 673 979 und in EP-0 021 942 offenbart, bei der das Datensignal mit hoher Frequenz abgetastet wird und der Abtasttakt und das Datensignal gegeneinander verschoben werden. Jedoch ist es bei bestimmten Anwendungen erforderlich, einige Teile der Schaltung, die dem Datensignal Werte als Eingangssignale entnimmt, mit einer hohen Rate zu takten. In diesem Fall bestünde eine Lösung darin, unter der Steuerung des externen Takts die Daten in einen Puffer einzugeben und diese unter der Steuerung eines lokalen Systemtakts, der die restliche Schaltung steuert, aus dem Puffer auszulesen.
Diese Lösung weist einige Nachteile auf. Die geforderte Schaltung ist relativ umfangreich, wobei der Puffer so beschaffen sein muß, daß er mit zwei verschiedenen Takten betrieben werden kann, während die restliche Schaltung stets nur an den einen oder den anderen Takt angeschlossen bleibt. Das Vorsehen zweier Takte erschwert die Anwendung der gebräuchlichen Verfahren zum Prüfen einer Schaltung mittels Takten durch Prüfmuster.
Eine Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zu schaffen zum Einspeisen eines Datensignals und eines zugeordneten Taktsignals in eine Schaltung, die von einem lokalen Takt gesteuert wird, ohne daß notwendigerweise beide Takte bestimmte Elemente der Schaltung steuern können.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Lesen eines Datensignals geschaffen, dem ein Datentaktsignal mit einer Frequenz, die gleich der Bitrate des Datensignals ist, zugeordnet ist,
wobei das Verfahren das Erzeugen eines lokalen Taktsignals mit einer Frequenz, die höher als diejenige des Datentaktsignal ist, enthält,
dadurch gekennzeichnet, daß das Verfahren ferner enthält:
Abtasten des Datentaktsignals in wenigstens einem Abtastzeitpunkt während des Auftretens jedes Bits des Datensignals, wobei die Abtastzeitpunkte auf das lokale Taktsignal bezogen sind, und
Bestimmen der Zeit wenigstens eines auf das lokale Taktsignal bezogenen Lesezeitpunkts anhand des Wertes wenigstens eines früheren Abtastwerts des Datentaktsignals für jedes Bit des Datensignals und Lesen jedes Bits des Datensignals zu einem entsprechenden Lesezeitpunkt.
In einem Beispiel des Verfahrens sind die anhand der Abtastwerte des Datentaktsignals bestimmten Zeitpunkte ganze Zahlen von Perioden nach den Zeitpunkten, zu denen das Datentaktsignal abgetastet wurde, wobei die Zahl der Perioden vom erhaltenen Abtastwert des Datentaktsignals abhängt. Das Datentaktsignal kann Zeichen und Pausen mit im wesentlichen gleicher Dauer enthalten, wobei die Zahl der Perioden eins sein kann, wenn der Abtastwert des Datentaktsignals ein Zeichen ist, und zwei, wenn der Abtastwert des Datentaktsignals eine Pause ist.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird eine Vorrichtung zum Lesen eines Datensignals geschaffen, dem ein Datentaktsignal mit einer Frequenz, die gleich der Bitrate des Datensignals ist, zugeordnet ist, wobei die Vorrichtung enthält:
einen ersten Eingangsanschluß, der so angeschlossen ist, daß er das Datensignal empfängt,
einen zweiten Eingangsanschluß, der so angeschlossen ist, daß er das Datentaktsignal empfängt, und
einen lokalen Taktgenerator, der ein lokales Taktsignal mit einer Frequenz, die höher als das Datentaktsignal ist, erzeugt,
dadurch gekennzeichnet, daß die Vorrichtung ferner enthält:
ein Abtastmittel zum Abtasten von Datentaktsignalen, die an den zweiten Eingangsanschluß angelegt werden, zu Zeitpunkten, die durch die aktiven Flanken des lokalen Taktsignals bestimmt sind,
ein Speichermittel zum Speichern von Abtastwerten, die vom Abtastmittel aufgenommen werden,
ein Entscheidungsmittel, das auf die Abtastwerte anspricht, die im Speichermittel gespeichert sind,
ein Gattermittel, das als Antwort auf das Entscheidungsmittel und das lokale Taktsignal ein modifiziertes Taktsignal erzeugt, das aktive Flanken besitzt, die jenen des lokalen Taktsignals bei einer durchschnittlichen Frequenz, die gleich derjenigen des Datentaktsignals ist, entsprechen, und
ein Mittel, das als Antwort auf die aktiven Flanken des modifizierten Datentaktsignals das Datensignal liest.
Die allgemeine Lösung der vorliegenden Erfindung besteht darin, anstatt komplexe Puffer vorzusehen, die sowohl durch den lokalen Takt als auch den Datentakt gesteuert werden können, den Datentakt abzutasten, um ausreichende Informationen bezüglich des Orts der Bits innerhalb des Datensignals zu erlangen und dann das Datensignal zu lesen, wobei sowohl das Abtasten des Datentaktsignals als auch das Lesen des Datensignals vom lokalen Takt gesteuert wird.
Dies kann selbstverständlich durch mehrfaches Abtasten des Datentaktsignals während jeder seiner Perioden und Vergleichen dieser Abtastwerte untereinander, um den Ort der Merkmale des Taktsignals wie etwa ansteigende oder abfallende Flanken und somit den Ort der Bits innerhalb des Datensignals zu ermitteln, erreicht werden.
Es könnte jedoch unzweckmäßig bzw. Überflüssig sein, einen solchen Hochgeschwindigkeits-Abtastprozeß vorzusehen. Wenn der Abtastprozeß z. B. von einem Teil einer Schaltung abgewickelt wird, der außerdem die im Datensignal enthaltenen Daten in irgendeiner einfachen Weise verarbeitet, ist keine so hohe Taktrate erforderlich. Ein anderes Beispiel wäre, daß die Weiterverarbeitungsschaltung Teil eines größeren Systems wäre, das bei einer Standardfrequenz arbeitet.
Die vorliegende Erfindung ist so entworfen, daß sie solchen Verhältnissen gerecht wird, in denen ein Datensignal und ein zugeordnetes Datentaktsignal in eine Schaltung eingespeist werden sollen, die mit einer etwas schnelleren Taktrate arbeitet, auch wenn sie eingesetzt werden kann, wenn andere Verhältnisse herrschen.
Im folgenden wird die Erfindung mit Bezug auf die begleitenden Figuren beschrieben, wovon:
Fig. 1 ein Beispiel einer Schaltung zum Lesen eines Datensignals unter Verwendung eines lokal erzeugten Taktsignals zeigt;
Fig. 2 die Arbeitsweise des Algorithmus zeigt, der von der Schaltung aus Fig. 1 angewandt wird;
die Fig. 3 und 4 veranschaulichen, warum Unbestimmtheiten in der Abtastung des Datentaktsignals durch die Schaltung aus Fig. 1 das korrekte Lesen der Daten nicht berühren; und
Fig. 5 ein Diagramm ist, das, eine Beschränkung des Verhältnisses der Frequenzen des Datentakts und des lokalen Takts, falls die Schaltung aus Fig. 1 nicht durch Unbestimmtheiten in der Abtastung des Datentaktsignals beeinflusst werden soll, erläutert.
In Fig. 1 wird ein von einem empfangenen Teletextsignal abgeleitetes Taktsignal TCLK über einen Eingangsanschluß 1 und einen Inverter 2 an den Takteingang eines D-Flipflops 3 und den Digitaleingang eines D-Flipflops 4 angelegt. Ein von dem empfangenen Teletextsignal abgeleitetes Datensignal TDATA wird über einen zweiten Eingangsanschluß 5 an den Digitaleingang des Flipflops 3 angelegt.
Lokal erzeugte Zweiphasentaktsignale LCLK1 und LCLK2 werden über Eingangsanschlüsse 6 und 6' an die jeweiligen Eingänge des Flipflops 4 und eines weiteren D-Flipflops 7 angelegt. Die Flipflops 4 und 7 sind vom Master-Slave-Typ mit zwei getrennten Takteingängen. Das Taktsignal LCLK1 ist außerdem an einen Eingang eines UND-Gatters 8 mit zwei Eingängen geschaltet. Der Q-Ausgang des Flipflops 4 ist mit dem Digitaleingang des Flipflops 7 und außerdem mit einem Eingang eines NICHT-UND- Gatters 9 mit zwei Eingängen verbunden. Der zweite Eingang des NICHT-UND-Gatters 9 ist so geschaltet, daß er den -Ausgang des Flipflops 7 empfängt. Der Ausgang des NICHT-UND-Gatters 9 ist mit dem zweiten Eingang des UND-Gatters 8 verbunden.
Das Ausgangssignal des UND-Gatters 8 ist ein modifiziertes LCLK1-Taktsignal, das zusammen mit dem nicht modifizierten LCLK2-Taktsignal an die jeweiligen Takteingänge zweier D-Flipflops 10 und 11 angelegt wird, die ebenfalls vom Master- Slave-Typ sind und die ersten beiden Stufen eines Schieberegisters bilden, das zur Konvertierung der Teletextdaten vom seriellen in das parallele Format verwendet wird. Das modifizierte LCLK1-Taktsignal und das Taktsignal LCLK2 werden außerdem an die Takteingänge der übrigen, aus Flipflops desselben Typs wie 10 und 11 gebildeten (nicht gezeigten) Stufen dieses Schieberegisters und über die Anschlüsse 12 und 12' an andere (ebenfalls nicht gezeigte) Teile des Systems wie etwa Bit- und Zeichenzähler, die das Weiterleiten der empfangenen Daten steuern, angelegt. Der Q-Ausgang des Flipflops 3, an dem stabile Daten SDATA auftreten, ist mit dem Digitaleingang des Flipflops 10 verbunden. Der Q-Ausgang des Flipflops 10 ist mit dem Digitaleingang des Flipflops 11 verbunden, wobei ähnliche Verbindungen zwischen den Flipflops, die die anderen Stufen des Schieberegisters bilden, hergestellt sind.
Die Flipflops 4 und 7 tasten die an ihre Digitaleingänge angelegten Signale an den abfallenden Flanken des lokalen Taktsignals LCLK1 ab, während die Flipflops 10, 11 des Schieberegisters die an ihre Digitaleingänge angelegten Signale an den abfallenden Flanken des modifizierten Taktsignals abtasten und das Flipflop 3 das an seinen Digitaleingang angelegte Signal an den abfallenden Flanken von TCLK abtastet, die selbstverständlich zu denselben Zeitpunkten wie die ansteigenden Flanken des an den Takteingang des Flipflops 4 angelegten invertierten TCLK-Signals auftreten.
Die Daten eines Teletextsignals besitzen eine binäre Form, wobei die NRZ(engl. non-return-to-zero)-Codierung bei einer Bitrate von 6,9375 MHz angewandt wird. Die Teletextdaten werden vom Fernsehsignal, auf dem sie transportiert wurden, getrennt, wobei aus den Daten ein Taktsignal abgeleitet wird, das dazu verwendet wird, die zeitliche Abstimmung der Daten mit Hilfe des Flipflops 3 zu stabilisieren. Die stabilisierten Daten treten sequentiell am Q-Ausgang des Flipflops 3 auf.
In der Datenverarbeitungsschaltungsanordnung, für die die in Fig. 1 gezeigte Schaltung die Eingangsschnittstelle darstellt, wird ein lokal erzeugter Takt verwendet, der in Abhängigkeit davon, ob ein spannungsgesteuerter Oszillator oder ein Frequenzvervielfacher zur Erzeugung der Signale für die Anzeige der Teletextdaten verwendet wird, eine Frequenz von entweder 11,0 MHz oder 11,5625 MHz besitzt.
Ein Zweck der in Fig. 1 gezeigten Schaltung besteht darin, die Teletextdaten mit einer Bitrate von 6,9375 MHz zu empfangen, so daß diese von der unter der Steuerung eines mit 11,0 MHz oder 11,5625 MHz betriebenen Takts arbeitenden Schaltungsanordnung verarbeitet werden können. Während des Betriebs der Schaltung wird das UND-Gatter 8 geöffnet, um ausgewählte Impulse der ersten Phase LCLK1 des lokal erzeugten Takts durchzulassen, so daß ein modifiziertes Taktsignal mit einer durchschnittlichen Frequenz von 6,9375 MHz erzeugt wird. Dieses modifizierte Taktsignal taktet die Bits der Teletextdaten trotz der Tatsache, daß die zweite Phase LCLK2 nicht modifiziert ist, mit der Rate des modifizierten Taktsignals in das Schieberegister ein. Das modifizierte Taktsignal ermöglicht deshalb, daß die Bits der Teletextdaten zur Verarbeitung in ihren richtigen Gruppen weitergeleitet werden.
Die Schwierigkeiten, die möglicherweise infolge der im Vergleich zu TCLK höheren Raten von LCLK1 und LCLK2 auftreten, bestehen darin, daß ein aktiver Übergang des modifizierten Taktsignals, der bewirkt, daß das Flipflop 10 der ersten Stufe des Schieberegisters auf das vom Flipflop 3 ausgegebene Teletextdatenbit anspricht, zu einem Zeitpunkt auftreten könnte, zu dem das Datenbit wechselt, und daß ein Teletextdatenbit zweimal abgetastet werden könnte. Wenn eines von beiden eintritt, könnte vom Flipflop 10 ein falsches Datenbit gespeichert werden. Jedoch dienen die Flipflops 4 und 7 und die Gatter 8 und 9 dazu, zu verhindern, daß dies eintritt.
Die Schaltungsanordnung aus Fig. 1 führt den folgenden Algorithmus aus:
WENN (MOMENTAN ABGETASTETES TCLK IST HOCH) [BEDINGUNG 1] ODER WENN (ZUVOR ABGETASTETES TCLK IST TIEF) [BEDINGUNG 2] DANN LESE SDATA BEIM NÄCHSTEN AKTIVEN ÜBERGANG VON LCLK1
Die TCLK-Abtastwerte werden in inverser Form in den Flipflops 4 und 7 gespeichert, wobei das Flipflop 4 den invertierten momentanen TCLK-Abtastwert speichert, während das Flipflop 7 den invertierten vorhergehenden TCLK-Abtastwert speichert. Das NICHT-UND-Gatter 9 spricht auf den Q-Ausgang des Flipflops 4 und den -Ausgang des Flipflops 7 an, so daß ein H-Ausgangssignal (H = HIGH = Hochpegel) erzeugt wird, wenn entweder der Q-Ausgang des Flipflops 4 oder der -Ausgang (oder beide) L (L = LOW = Tiefpegel) ist. Wenn die Inversion durch den Inverter 2 berücksichtigt wird, folgt daraus, daß der Ausgang des Gatters 9 H ist, wenn BEDINGUNG 1 oder BEDINGUNG 2 eintritt. Das Ausgangssignal des Gatters 9 steuert das Gatter 8 in der Weise, daß die Impulse von LCLK1 zu den Schieberegisterstufen 10, 11 und dem Anschluß 12 gemäß dem Algorithmus durchgelassen werden.
Das allgemeine Verfahren des Algorithmus besteht darin, TCLK einmal oder mehrmals während eines Bits von SDATA abzutasten, um zu erkennen, ob ein Abtastwert einem H- oder einem L-Anteil von TCLK entspricht, und dann für jeden TCLK-Abtastwert einen Zeitpunkt in bezug auf den Abtastzeitpunkt zu wählen, zu dem SDATA zu lesen ist, wobei dieser Zeitpunkt während des nächsten Bits von SDATA nach dem Zeitpunkt, zu dem der entsprechende Abtastwert von TCLK genommen wurde, liegt.
In vielen Fällen ist es wünschenswert, jedes Bit einmal und nur einmal zu lesen. Um dies zu erreichen, sollte jeder Algorithmus gemäß dem obigen allgemeinen Verfahren auch ein Verfahren liefern, das sicherstellt, daß, wenn für ein bestimmtes Bit von SDATA mehrere Zeitpunkte gewählt werden können, SDATA tatsächlich nur einmal gelesen wird. Der spezielle Algorithmus, den die Schaltung aus Fig. 1 anwendet, stellt sicher, daß durch Abtasten von TCLK und Lesen von SDATA lediglich zu diskreten Zeitpunkten unter der Steuerung des lokalen Takts LCLK1 und durch Sicherstellen, daß, wenn mehrere Abtastwerte von TCLK während eines Bits von SDATA verfügbar sind, so daß mehrere Zeitpunkte zum Lesen von SDATA während des nächsten Bits gewählt werden können, die Wahl stets auf denselben Zeitpunkt fällt, somit das Bit von SDATA nur einmal gelesen wird.
Fig. 2 ist ein Diagramm, das die Arbeitsweise des Algorithmus veranschaulicht. In Fig. 2, welche die Wellenformen des Teletexttaktsignals TCLK und die stabilisierten, über der Zeit t aufgezeichneten Teletextdaten SDATA zeigt, stehen die Symbole TTC und TLC für die Periodenzeitpunkte des Teletexttakts bzw. des lokalen Takts. TCLK hat L- und H-Anteile mit der Dauer TC1 bzw. TC2, so daß TC1 + TC2 = TTC.
Der Balken A repräsentiert Zeitpunkte, zu denen TCLK H ist und als H abgetastet wird. Wie aus der Aussage des Algorithmus ersichtlich ist, führt ein solcher Abtastwert dazu, daß SDATA um eine Periode von LCLK1 später gelesen wird. In der Schaltung aus Fig. 1 wird SDATA, als Ausgang des Flipflops 3, vom Flipflop 10 gelesen. In Fig. 2 ist um eine Periode von LCLK1 später als der Balken A ein Balken B gezeigt, der somit die Zeitpunkte repräsentiert, zu denen die sich daraus ergebende Leseoperation stattfindet.
Der Balken C repräsentiert Zeitpunkte, zu denen TCLK L ist und als L abgetastet wird. Der Balken D repräsentiert die Zeitpunkte, zu denen das entsprechende Lesen um zwei Perioden von LCLK1 später erfolgt.
In der Schaltung aus Fig. 1 läßt das Gatter 8 nur die durch den Algorithmus gewählten Impulse von LCLK1 zum Flipflop 10 durch; in der Praxis kann das Gatter 8 während einer Periode, die vom Beginn des Balkens B bis zum Ende des Balkens D geht, geöffnet werden.
Damit bei Anwendung des Algorithmus SDATA das Abtasten von TCLK während eines Bits von SDATA zum Lesen während seines nächsten Bits führt, müssen Beschränkungen in bezug auf das Verhältnis der Perioden von TCLK und LCLK1 auferlegt werden; aus Fig. 2 ist ersichtlich, daß
TLC > TC2
TLC < TTC
2 · TLC > TTC
2 · TLC < TC2 + TTC
In Fig. 2 repräsentieren X und Y Perioden am Beginn und am Ende eines Bits, in denen sich SDATA ändern kann, wodurch das Lesen von SDATA unzuverlässig wird. Wenn diese Perioden sehr groß sind, müssen die obigen Beschränkungen, wenn SDATA in seinen stabilen Perioden gelesen werden soll, abgeändert werden in
TLC > TC2 + X
TLC < TTC - Y
2 · TLC > TTC + X
2 · TLC < TC2 + TTC - Y
Weitere Modifikationen können erforderlich sein, um durch die Gatter 2, 8 und 9 und die Flipflops 3, 4 und 7 der Schaltung aus Fig. 1 eingebrachte Verzögerungszeiten zuzulassen, falls diese Verzögerungen bei den betreffenden Frequenzen groß sein sollten.
Wie oben angemerkt wurde, stellt der Algorithmus sicher, daß, wenn mehr als ein Zeitpunkt zum Lesen eines bestimmten Bits von SDATA gewählt werden kann, dieses Bit tatsächlich nur einmal gelesen wird. Mit den obigen Beschränkungen des Verhältnisses der Perioden der Takte ist die maximale Anzahl von Abtastwerten von TCLK während eines Bits zwei, ein Abtastwert während der L-Periode von TCLK (Balken C) und ein Abtastwert während der H-Periode von TCLK (Balken A). Da das Abtasten von TCLK im Verlauf des Balkens A um TTC später als jenes im Verlauf des Balkens C geschehen würde und die entsprechende Wahl der Zeitpunkte zum Lesen von SDATA das Ein- oder Zweifache von TCC wäre, würde diese Wahl genau auf denselben Zeitpunkt fallen. Im Ergebnis wird SDATA nur einmal während dieses Bits ge lesen; in Fig. 2 würde der Lesezeitpunkt im Überlappungsbereich der Balken B und D liegen.
Die Fig. 3 und 4 veranschaulichen die Fähigkeit des Algorithmus ein Bit von SDATA trotz einer nicht korrekten Abtastung von TCLK zu lesen (in der Schaltung aus Fig. 1 wird die invertierte Form von TCLK vom Flipflop 4 abgetastet). Die Fig. 3 und 4 zeigen die Wellenformen jener Signale, LCLK1 den lokalen Takt, TCLK den Teletexttakt und SDATA die stabilisierten Teletextdaten. Pfeile repräsentieren Abtastzeitpunkte.
Die abfallenden Flanken von LCLK1 bestimmen die Zeitpunkte, zu denen TCLK abgetastet wird. Diese sind durch die Pfeile 12, 13, 14a, 14b, 15 und 16 dargestellt. Die Pfeile geben außerdem die Werte von TCLK in den Abtastzeitpunkten an, wobei kurze Pfeile H repräsentieren und lange Pfeile L repräsentieren. Die Zeitpunkte, die durch den Algorithmus bestimmt werden, wenn SDATA abgetastet wird, werden durch die Pfeile 17, 18a, 18b und 19 repräsentiert. Durch Verfolgen der Zustände des Algorithmus wird deutlich, daß die Abtastwerte 12 und 13 von TCLK zum Abtastwert 17 von SDATA führen und daß die Abtastwerte 15 und 16 von TCLK zum Abtastwert 19 von SDATA führen. Wenn der Abtastwert 14 von TCLK betrachtet wird, wird deutlich, daß er sehr nahe bei einer ansteigenden Flanke von TCLK liegt, so daß der genommene Abtastwert H 14a oder L 14b sein kann. Jedoch beeinflusst diese Unbestimmtheit den abgetasteten Wert von SDATA nicht. Wenn der Algorithmus für den Fall, in dem H 14a abgetastet wird, verfolgt wird, zeigt sich, daß SDATA bei 18a abgetastet wird, während ähnlicherweise für L 14b SDATA bei 18b abgetastet wird, was im selben Bit von SDATA geschieht. Dies bedeutet, daß unabhängig davon, welcher Wert erhalten wird, wenn TCLK bei 14 abgetastet wird, derselbe Wert für die resultierende Abtastung von SDATA erhalten wird.
Der Fall einer Abtastung von TCLK nahe bei einer abfallenden Flanke ist in Fig. 4 gezeigt. Im Ergebnis kann der genommene Abtastwert H 20a oder L 20b sein. In beiden Fällen zeigt sich durch Verfolgen des Algorithmus, daß der bezeichnete Satz von Abtastwerten von TCLK dazu führt, daß SDATA in genau denselben Zeitpunkten abgetastet wird.
Fig. 5 zeigt weitere Beschränkungen des Verhältnisses der Perioden von TCLK und LCLK1 infolge einer in den Fig. 3 und 4 gezeigten möglichen nicht korrekten Abtastung von TCLK. Damit der von der Schaltung aus Fig. 1 angewandte Algorithmus ein Bit trotz einer nicht korrekten Abtastung von TCLK korrekt lesen kann, ist eine Forderung, daß, wenn eine Abtastung von TCLK einen unbestimmten Wert ergeben könnte, die unmittelbar vorhergehenden und unmittelbar nachfolgenden Abtastungen bestimmte Werte liefern müssen. In Fig. 5 sind die Signalform von TCLK und außerdem eine Signalform gezeigt, welche die Werte angibt, die TCLK liefern würde, wenn es in jenen Abschnitten von TCLK abgetastet würde, in denen der Abtastwert bestimmt ist; die Pausenintervalle auf beiden Seiten der abfallenden und ansteigenden Flanken von TCLK, in denen die Abtastung von TCLK unbestimmte Werte ergeben würde, sind mit DF1, DF2, DR1 bzw. DR2 bezeichnet. Die Pfeile 22 und 23 repräsentieren zwei um TLC beabstandete Abtastwerte von TCLK; wenn ihr Abstand geringer wäre, könnten zwei aufeinanderfolgende unbestimmte Abtastwerte, z. B. der Abtastwert 22 während des Intervalls DF und der Abtastwert 23 während des Intervalls DR, auftreten. Die sich ergebende Beschränkung des Verhältnisses der Perioden von TCLK und LCLK lautet
TLC > TC1 + DF1 + DR2.
Die Pfeile 24 und 25 repräsentieren zwei zu 22 und 23 ähnliche Abtastwerte, wovon der erste jedoch näher bei einer ansteigenden Flanke als bei einer abfallenden Flanke von TCLK liegt. Die entsprechende Beschränkung lautet:
TLC > TC2 + DR1 + DF2
Die zwei Beschränkungen können kombiniert werden, so daß sie
2 · TLC > TTC + DR + DF
ergeben, die im Gegensatz zu jenen, die im Zusammenhang mit Fig. 2 abgehandelt wurden, nicht vom Zeichen-Pausen-Verhältnis von TCLK abhängen, selbstverständlich nur dann, wenn sich die Intervalle DR und DF nicht überlappen.
Die Periode des lokalen Takts TLC kann das 0,5- bis 1,0fache jener des Datentakts TTC sein, wenn DR und DF vernachlässigbar sind. Die vom Zeichen-Pausen-Verhältnis abhängigen Beschränkungen begrenzen diese selbstverständlich in Abhängigkeit vom spezifischen Zeichen-Pausen-Verhältnis des Datentakts TLCK weiter. Ein Zeichen-Pausen-Verhältnis von 1 : 1 bietet im allgemeinen einige Vorteile, z. B. das Fehlen eines Gleichspannungspegels, wenn das Zeichen und die Pause durch gleiche oder entgegengesetzte Spannungen repräsentiert werden. Bei einem Verhältnis von 1 : 1 und am Bitübergang von SDATA vernachlässigbaren Perioden X und Y ist TCL in einer Weise beschränkt, daß sie das 0,5- bis 1,0fache von TTC beträgt.
Für die spezifische Anwendung der Erfindung zum Einspeisen eines Teletextsignals in eine digitale Verarbeitungsschaltung betragen die betreffenden Frequenzen 6,9375 MHz für TCLK und TDATA und entweder 11,0 MHz oder 11,5625 für LCLK1 und LCLK2, womit die obigen Beschränkungen eingehalten werden. Die Erfindung kann selbstverständlich auf andere Signaltypen und andere Taktfrequenzen innerhalb der angegebenen Beschränkungen angewandt werden.
Die oben mit Bezug auf Fig. 1 beschriebene Schaltung kann in vielfältiger Weise modifiziert werden. Beispielsweise können die Flipflops 4, 7, 10 und 11 von einem Typ wie etwa TDN11 sein, der zusätzlich zu seiner Eigenschaft als Zweiphasentyp einen zweiten Eingang und einen dritten Takteingang besitzt, die zum Zusammenschluß der Flipflops zu einem langen Schieberegister benutzt werden können, so daß die Schaltung einschließlich jener Teile, die nicht gezeigt oder nicht beschrieben sind, eine Abtast-Prüfprozedur durchführen kann. Die obige Beschreibung von Fig. 1 bezieht sich auf das lokal erzeugte Taktsignal LCLK1, dem ein zweites, zu diesem gegenphasiges Taktsignal LCLK2 zugeordnet ist. Es wäre selbstverständlich möglich, die Flipflops 4, 7, 10 und 11 als Einphasen flipflops einzusetzen, die von LCLK1 oder dem modifizierten Taktsignal allein gesteuert werden, wenn jene Signale, bevor sie an die einzelnen Flipflops angelegt werden, entsprechend verzögert werden.

Claims

1. Verfahren zum Lesen eines Datensignals (TDATA), dem ein Datentaktsignal (TCLK) mit einer Frequenz, die gleich der Bitrate des Datensignals ist, zugeordnet ist,

wobei das Verfahren das Erzeugen eines lokalen Taktsignals (LCLK1, LCLK2) mit einer Frequenz, die höher als diejenige des Datentaktsignals ist, enthält,

dadurch gekennzeichnet, daß das Verfahren ferner enthält:

Abtasten des Datentaktsignals (TCLK) in wenigstens einem Abtastzeitpunkt während des Auftretens jedes Bits des Datensignals (TDATA), wobei die Abtastzeitpunkte auf das lokale Taktsignal (LCLK1, LCLC2) bezogen sind, und

Bestimmen der Zeit wenigstens eines auf das lokale Taktsignal (LCLK1, LCLK2) bezogenen Lesezeitpunkts anhand des Wertes wenigstens eines früheren Abtastwerts des Datentaktsignals (TCLK) für jedes Bit des Datensignals (TDATA) und Lesen jedes Bits des Datensignals (TDATA) zu einem entsprechenden Lesezeitpunkt.

2. Verfahren nach Anspruch 1, bei dem jeder Abtastwert des Datentaktsignals (TCLK) einen Lesezeitpunkt bestimmt.

3. Verfahren nach Anspruch 2, bei dem derselbe Lesezeitpunkt aus zwei früheren aufeinanderfolgenden Abtastwerten des Datentaktsignals (TCLK) bestimmt wird.

4. Verfahren nach irgendeinem vorangehenden Anspruch, bei dem die Bestimmung der Zeit eines Lesezeitpunkts das Bestimmen des Intervalls zwischen einem Abtastzeitpunkt und seinem entsprechenden Lesezeitpunkt enthält.

5. Verfahren nach Anspruch 4, bei dem das Intervall zwischen einem Abtastzeitpunkt und seinem entsprechenden Lesezeitpunkt eine ganze Zahl von Perioden des lokalen Taktsignals (LCLK1, LCLK2) ist.

6. Verfahren nach Anspruch 4 oder Anspruch 5, bei dem die Abtastwerte des Datentaktsignals (TCLK) in Abhängigkeit vom Signalpegel zum jeweiligen Abtastzeitpunkt in digitaler Form gespeichert werden.

7. Verfahren nach Anspruch 6, bei dem die Länge des Zeitintervalls zwischen einem Abtastzeitpunkt und einem Lesezeitpunkt durch den digitalen Wert des Datentaktsignals (TCLK) zum Abtastzeitpunkt bestimmt wird.

8. Verfahren nach Anspruch 7, bei dem das Zeitintervall zwei Perioden des lokalen Taktsignals (LCLK1, LCLK2) beträgt, falls das Datentaktsignal (TCLK), wenn es abgetastet wird, einen ersten digitalen Wert besitzt, und eine Periode des lokalen Taktsignals beträgt, falls das Datentaktsignal, wenn es abgetastet wird, einen zweiten digitalen Wert besitzt.

9. Verfahren nach Anspruch 7 oder 8, bei dem das Zeichen- Pausen-Verhältnis des Datentaktsignals (TCLK) im wesentlichen gleich 1 : 1 ist.

10. Verfahren nach irgendeinem vorangehenden Anspruch, bei dem jedes Bit des Datensignals (TDATA) genau einmal gelesen wird.

11. Verfahren nach irgendeinem vorangehenden Anspruch, bei dem Bits des Datensignals (TDATA) nur während Perioden gelesen werden, in denen der Signalpegel konstant ist.

12. Verfahren nach irgendeinem vorangehenden Anspruch, bei dem das Datensignal (TDATA) eine Bitrate von 6,9375 MHz besitzt und der lokale Takt (LCLK1, LCLK2) eine Frequenz von 11,0 MHz oder 11,5625 MHz besitzt.

13. Vorrichtung zum Lesen eines Datensignals (TDATA), dem ein Datentaktsignal (TCLK) mit einer Frequenz, die gleich der Bitrate des Datensignals ist, zugeordnet ist, wobei die Vorrichtung enthält:

einen ersten Eingangsanschluß (5), der so angeschlossen ist, daß er das Datensignal (TDATA) empfängt,

einen zweiten Eingangsanschluß (1), der so angeschlossen ist, daß er das Datentaktsignal (TCLK) empfängt, und

einen lokalen Taktgenerator, der ein lokales Taktsignal (LCLK1, LCLK2) mit einer Frequenz, die höher als das Datentaktsignal (TCLK) ist, erzeugt,

dadurch gekennzeichnet, daß die Vorrichtung ferner enthält:

ein Abtastmittel (4) zum Abtasten von Datentaktsignalen (TCLK), die an den zweiten Eingangsanschluß (1) angelegt werden, zu Zeitpunkten, die durch die aktiven Flanken des lokalen Taktsignals (LCLK1, LCLK2) bestimmt sind,

ein Speichermittel (4, 7) zum Speichern von Abtastwerten, die vom Abtastmittel aufgenommen werden,

ein Entscheidungsmittel (9), das auf die Abtastwerte anspricht, die im Speichermittel gespeichert sind,

ein Gattermittel (8), das als Antwort auf das Entscheidungsmittel und das lokale Taktsignal (LCLK1) ein modifiziertes Taktsignal (CLOCK 1 OUT) erzeugt, das aktive Flanken besitzt, die jenen des lokalen Taktsignals (LCLK1) bei einer durchschnittlichen Frequenz, die gleich derjenigen des Datentaktsignals (TCLK) ist, entsprechen, und

ein Mittel (10, 11), das als Antwort auf die aktiven Flanken des modifizierten Datentaktsignals (CLOCK 1 OUT) das Datensignal liest.

14. Vorrichtung nach Anspruch 13, wobei das Speichermittel (4, 7) so beschaffen ist, daß es einen von zwei digitalen Werten für jeden der Abtastwerte, die vom Abtastmittel aufgenommen werden, in Abhängigkeit davon speichert, ob der Pegel des Datentaktsignals zum Abtastzeitpunkt oberhalb oder unterhalb eines Schwellenpegels liegt.

15. Vorrichtung nach Anspruch 14, wobei das Entscheidungsmittel (9) das Gattermittel (8) dazu veranlaßt, eine aktive Flanke aus dem lokalen Taktsignal (LCLK1) zu wählen, falls der letzte Abtastwert einen ersten digitalen Wert besitzt oder falls der dem letzten Abtastwert unmittelbar vorhergehende Abtastwert einen zweiten digitalen Wert besitzt.

16. Vorrichtung nach irgendeinem der Ansprüche 13 bis 15, wobei das Mittel (10, 11) zum Lesen des Datensignals ein Signalspeicher ist.