DE69320681T2

DE69320681T2 - Digitales Filter

Info

Publication number: DE69320681T2
Application number: DE69320681T
Authority: DE
Inventors: Hiroyuki Kamakura-Shi Kanagawa 248 Nishimura; Toshiaki Fremont Ca 94538 Yoshino
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-03-18
Filing date: 1993-03-16
Publication date: 1999-01-21
Anticipated expiration: 2013-03-17
Also published as: EP0566246A1; US5523962A; JPH05291880A; DE69320681D1; JP3297880B2; EP0566246B1

Description

Gebiet der Erfindung

Diese Erfindung betrifft einen Typ digitaler Filter. Insbesondere betrifft diese Erfindung ein schnelles digitales Filter, das für die Verwendung in einem System geeignet ist, bei dem eine schnelle Verarbeitung gefordert wird, z. B. bei einer Videosignale verarbeitenden Schaltung.

Hintergrund der Erfindung

Es gibt zwei Typen digitaler Filter: IIR-Filter (IIR = Infinite Impulse Response) mit einer Impulsantwort unendlicher Länge und FIR-Filter (FIR = Finite Impulse Response) mit einer Impulsantwort endlicher Länge. Gewöhnlich kann jedes analoge Filter in ein IIR-Filter umgewandelt werden. Im Vergleich mit FIR-Filtern weisen IIR-Filter eine steile Grenzfrequenzkennlinie auf.
Fig. 15 zeigt den Aufbau eines direkten IIR-Filters zweiter Ordnung. Dieses IIR-Filter besteht aus vier Addierern 301, 302, 303, 304, fünf Multiplizierern 305, 306, 307, 308, 309 und zwei Verzögerungsregistern 310, 311. Einer der Eingangsanschlüsse des Addierers 301 ist mit dem Signaleingangsanschluß 300 verbunden, der andere Eingangsanschluß mit dem Ausgangsanschluß des Addierers 302. Der Ausgangsanschluß des Addierers 301 ist mit dem Eingangsanschluß des Multiplizierers 305 und dem Eingangsanschluß der Verzögerungseinrichtung 310 verbunden. Der Ausgangsanschluß des Multiplizierers 305 ist mit einem der Eingangsanschlüsse des Addierers 303 verbunden. Der Ausgangsanschluß des Addierers 304 ist mit dem anderen Eingangsanschluß des Addierers 303 verbunden und der Ausgangsanschluß des Addierers 303 mit dem Signalausgangsanschluß 312. Der Ausgangsanschluß des Verzögerungsregisters 310 ist mit dem Eingangsanschluß des Multiplizierers 306, dem Eingangsanschluß des Multiplizierers 308 und dem Eingangsanschluß des Verzögerungsregisters 311 verbunden. Der Ausgangsanschluß des Verzögerungsregisters 311 ist mit dem Eingangsanschluß des Multiplizierers 307 und dem Eingangsanschluß des Multiplizierers 309 verbunden. Einer der Eingangsanschlüsse des Addierers 302 ist mit dem Ausgangsanschluß des Multiplizierers 306 verbunden, der andere Eingangsanschluß mit dem Ausgangsanschluß des Multiplizierers 307. Einer der Eingangsanschlüsse des Addierers 304 ist mit dem Ausgangsanschluß des Multiplizierers 308 verbunden, der andere Eingangsanschluß mit dem Ausgangsanschluß des Multiplizierers 309.
Der Addierer 301 addiert das Eingangssignal x(n) und das Ausgangssignal des Addierers 302 und gibt das Ergebnis aus. Der Multiplizierer 305 multipliziert das Ausgangssignal des Addierers 301 mit dem Koeffizienten b&sub0; und gibt das Ergebnis aus. Der Addierer 303 addiert das Ausgangssignal des Multiplizierers 305 und das Ausgangssignal des Addierers 304 und gibt das Ausgangssignal y(n) aus. Das Verzögerungsregister 310 fügt dem Ausgangssignal des Addierers 301 eine Sollverzögerungszeit hinzu und gibt dann das Ergebnissignal aus; das Verzögerungsregister 311 fügt dem Ausgangssignal des Verzögerungsregisters 310 eine Verzögerungszeit hinzu und gibt das Ergebnissignal aus. Die Multiplizierer 306 und 308 multiplizieren das Ausgangssignal des Verzögerungsregisters 311 mit den Koeffizienten a&sub1; bzw. b&sub1; und geben die jeweils resultierenden Signale aus. Die Multiplizierer 307 und 309 multiplizieren das Ausgangssignal des Verzögerungsregisters 311 mit den Koeffizienten a&sub2; bzw. b&sub2; und geben die resultierenden Signale aus. Der Addierer 302 addiert das Ausgangssignal des Multiplizierers 306 und das Ausgangssignal des Addierers 307 und gibt das Ergebnissignal aus. Der Addierer 304 addiert die Ausgangssignale der Multiplizierer 308 und 309 und gibt das Ergebnissignal aus.
Die Frequenzkennlinie des IIR-Filters hängt von den Koeffizienten a&sub1;, a&sub2;, b&sub0;, b&sub1; und b&sub2; der verschiedenen Multiplizierer ab. Das Eingangssignal x(n) des Addierers 301 wird durch Filterung gemäß der obenerwähnten Frequenzkennlinie bearbeitet, und das Ausgangssignal y(n) wird durch den Addierer 303 ausgegeben.
Bei diesem Typ eines IIR-Filters muß die Ordnung des verwendeten Filters erhöht werden, um die Frequenzkennlinie steiler zu machen. Wenn beispielsweise die Ordnung des in Fig. 15 gezeigten IIR-Filters zweiter Ordnung zu einem IIR-Filter dritter Ordnung erweitert wird, entsteht der in Fig. 16 gezeigte Aufbau. Wenn die Ordnung weiter erhöht wird, besitzt das IIR- Filter N-ter Ordnung den in Fig. 17 gezeigten Aufbau.
Der Aufbau des in Fig. 16 gezeigte IIR-Filters dritter Ordnung entsteht durch leiterartiges Erweitern des in Fig. 15 gezeigten Filters zweiter Ordnung mit zwei Addierern 313, 314, einem Verzögerungsregister 315 und zwei Multiplizierern 316, 317. Das heißt: der Addierer 313 wird zwischen dem Multiplizierer 307 und dem Addierer 302 eingesetzt, der Addierer 314 zwischen dem Multiplizierer 309 und dem Addierer 304; das Verzögerungsregister 315 wird an den Verbindungspunkt des Verzögerungsregisters 311 und der Multiplizierer 307 und 309 angeschlossen, der Multiplizierer 316 zwischen dem Verzögerungsregister 315 und dem Addierer 313 und der Multiplizierer 317 zwischen dem Verzögerungsregister 315 und dem Addierer 314.
Ähnlich wird das in Fig. 17 gezeigte IIR-Filter N-ter Ordnung durch Erweitern des in Fig. 15 gezeigten IIR-Filters zweiter Ordnung mit 2 N-4 Addierern, N-2 Verzögerungsregistern und 2 N-4 Multiplizierern gebildet. Auf diese Weise werden bei den direkten IIR-Filtern jedesmal, wenn die Ordnung des Filters um eins erhöht wird, ein Verzögerungsregister, zwei Multiplizierer und zwei Addierer leiterartig hinzugefügt.
Wenn bei dem obenerwähnten direkten IIR-Filter die Addierer in Reihe geschaltet werden, um einen leiterartigen Aufbau zu bilden, ist die Anzahl der in Reihe geschalteten Addierer und die Operationszeit für die während eines Zyklus durchgeführten Additionen angewachsen, da die Ordnung des Filters angewachsen ist. Beispielsweise muß bei dem IIR-Filter zehnter Ordnung während eines Zyklus die Operationszeit das 10fache der Operationszeit eines einzelnen Addierers sein, da 10 Addierer in Reihe geschaltet sind. Andererseits ist bei Filtern, die im Bereich der bildverarbeitenden Operationen verwendet werden, eine schnelle Operation zur Durchführung der Filterung des Bildsignals erforderlich. Beispielsweise muß beim heutigen TV- System die Bearbeitung jedes Ausgangssignals in einer Zeitperiode durchgeführt werden, die nur 66 ns beträgt (für einen Pixel-Zyklus). Folglich kann zur Zeit im Bereich der direkten IIR-Filter und hoher Ordnung kein IIR-Filter hoher Ordnung erhalten werden, das gleichzeitig die Eigenschaft besitzt, die Bearbeitung jedes Zyklus in so kurzer Zeit durchzuführen.
Das Dokument "Realisation of Recursive Digital Filters through State Feedback of Nonrecursive Systems" aus "Frequenz", Bd. 39, Mai 1985, Nr. 5, Seiten 118-125 [FENG u. a.] offenbart ein Verfahren zur Durchführung einer beliebigen Übertragungsfunktion H(z) durch ein rekursives digitales Filter. Die Durchführung geschieht in zwei Schritten. Im ersten Schritt wird eine nichtrekursive Zwischenübertragungsfunktion verwirklicht, die dieselben Nullstellen wie die Sollübertragungsfunktion H(z) besitzt. Alle Pole der Übertragungsfunktion des nichtrekursiven digitalen Filters liegen bei z = 0, wobei deren Anzahl gleich der Anzahl der Pole von H(z) ist. Im zweiten Schritt, werden die Pole des nichtrekursiven digitalen Filters durch Zustandsrückkopplung verschoben, so daß sie mit den Polen der spezifizierten Übertragungsfunktion übereinstimmen, während die Nullstellen unverändert bleiben.
Der Zweck dieser Erfindung besteht darin, die obenerwähnten Probleme der herkömmlichen Verfahren dadurch zu lösen, daß ein Typ digitaler Filter geschaffen wird, bei dem die Operationsdurchführungszeit auf eine Sollzeit beschränkt werden kann, selbst wenn die Ordnung des Filters deutlich angewachsen ist.
Die vorliegende Erfindung ist in den beigefügten Ansprüchen definiert und stellt Filter bereit, wie sie in Anspruch 1 (für Italien und die Niederlande) und in den Ansprüchen 1 und 9 (für Großbritannien, Frankreich und Deutschland) beansprucht sind.
Nach dieser Erfindung wird die Filterung durch das digitale Filter in drei Blöcken mittels erster und zweiter Verzögerungseinrichtungen durchgeführt, d. h. einer ersten Verarbeitungseinheit, die das erste Transversalfilter enthält, einer zweiten Verarbeitungseinheit, die das zweite Transversalfilter enthält, und einer dritten Verarbeitungseinheit, die das dritte Transversalfilter sowie den ersten Addierer und die dritte Verzögerungseinrichtung enthält. Da die ersten, zweiten und dritten Transversalfilter in Transpositionsform vorliegen, sind sie für die Ordnung des Filters irrelevant. In diesem Fall ist die Operationszeit nicht größer als die Summe der Zeit s eines Addierers und eines Multiplizierers, die in dem Transversalfilter in Reihe geschaltet sind. Die dritte Verarbeitungseinheit enthält den ersten Addierer, die dritte Verzögerungseinrichtung und das dritte Transversalfilter. Da der Aufbau aus Addierern und Multiplizierern, die in einem oder mehreren Abschnitten kettenartig verbunden sind, nur für das dritte Transversalfilter zutrifft, übersteigt die Operationszeit nicht die Summe der Operationszeiten eines Addierers und eines Multiplizierers, die in dem dritten Transversalfilter in Reihe geschaltet sind. Folglich kann die Operation bei dem erfindungsgemäßen digitalen Filter bei hoher Geschwindigkeit durchgeführt werden, wobei nur eine geringe Zeit für die Prozeßoperationen, die von der Ordnung des Filters unabhängig sind, aufgebracht werden muß.
Darüber hinaus ändert sich die Filterkennlinie nicht, auch wenn die erste, zweite oder dritte Verarbeitungseinheit ausgetauscht wird; somit ist es möglich, diese drei Verarbeitungseinheiten jeweils auszutauschen.

Kurzbeschreibung der Zeichnung

Im folgenden wird anhand von Beispielen auf die beigefügte Zeichnung Bezug genommen, worin
Fig. 1 ein Diagramm ist, das die Architektur einer ersten Ausführung des erfindungsgemäßen digitalen Filters darstellt,
Fig. 2 ein Diagramm ist, das die durch Modifikation des digitalen Filters nach Fig. 1 erhaltene Architektur darstellt,
Fig. 3 ein Diagramm ist, das die Architektur des durch die Formel (2) wiedergegebenen digitalen Filters darstellt,
Fig. 4 ein Diagramm ist, das die Architektur des durch die Formel (4) wiedergegebenen digitalen Filters darstellt,
Fig. 5 ein Diagramm ist, das die Architektur der drei als Kaskade geschalteten Blockabschnitte zeigt, die in Fig. 4 in der Transpositionsform darstellt sind,
Fig. 6 ein Diagramm ist, das die Architektur darstellt, bei der eine zeitliche Wiederabstimmung für den Block 100' des in Fig. 5 gezeigten digitalen Filters durchgeführt wird,
Fig. 7 ein Diagramm ist, das die Architektur einer modifizierten Version des in Fig. 1 gezeigten digitalen Filters darstellt,
Fig. 8 ein Diagramm ist, das die Architektur einer zweiten Ausführung des erfindungsgemäßen digitalen Filters darstellt,
Fig. 9 ein Diagramm ist, das die Architektur einer weiteren Ausführung des erfindungsgemäßen digitalen Filters darstellt,
Fig. 10 ein Diagramm ist, das die Architektur einer modifizierten Version des in Fig. 9 gezeigten digitalen Filters darstellt,
Fig. 11 ein Diagramm ist, das die Architektur einer modifizierten Version des in Fig. 9 gezeigten digitalen Filters darstellt,
Fig. 12 ein Diagramm ist, welches das digitale Filter nach Fig. 10 in Form von Blöcken darstellt,
Fig. 13 ein Diagramm ist, welches das digitale Filter nach Fig. 11 in Form von Blöcken darstellt,
Fig. 14 ein Diagramm ist, welches das Block-Layout des digitalen Filters nach Fig. 1 darstellt,
Fig. 15 ein Diagramm ist, das die Architektur eines direkten digitalen Filters zweiter Ordnung mit unendlicher Impulsantwort darstellt,
Fig. 16 ein Diagramm ist, das die Architektur eines direkten digitalen Filters dritter Ordnung mit unendlicher Impulsantwort darstellt und
Fig. 17 ein Diagramm ist, das die Architektur eines direkten digitalen Filters N-ter Ordnung mit unendlicher Impulsantwort darstellt.
In der Zeichnung verwendete Bezeichnungen:
TF&sub1;: erstes Transversalfilter
TF&sub2;: zweites Transversalfilter
TF&sub3;: drittes Transversalfilter
DR&sub1;: erstes Verzögerungsregister
DR&sub2;: zweites Verzögerungsregister
Im folgenden wird diese Erfindung unter Bezugnahme auf die in den Fig. 1 bis 14 dargestellten Ausführungen genauer erläutert.
Fig. 1 zeigt die Architektur einer ersten Ausführung des erfindungsgemäßen digitalen Filters. Dieser Typ eines digitalen Filters ist ein IIR-Filter, das drei Transversalfilter TF&sub1;, TF&sub2;, TF&sub3;, die im wesentlichen in Transpositionsform vorliegen, drei Verzögerungsregister DR&sub1;, DR&sub2;, DR&sub3; und einen Addierer AD enthält.
Das erste Transversalfilter TF&sub1; enthält zwei Addierer 11, 12, zwei Multiplizierer 13, 14 und zwei Verzögerungsregister 15, 16. Der Signaleingangsanschluß 10 dieses digitalen Filters ist im ersten Transversalfilter TF&sub1; mit einem der Eingangsanschlüsse des Addierers 11, dem Eingangsanschluß des Multiplizierers 13 und dem Eingangsanschluß des Multiplizierers 14 verbunden. Der andere Eingangsanschluß des Addierers 11 ist mit dem Ausgangsanschluß des Verzögerungsregisters 15 verbunden; der Ausgangsanschluß des Addierers 11 ist mit dem Eingangsanschluß des ersten Verzögerungsregisters DR&sub1; als Ausgangsanschluß des ersten Transversalfilters TF&sub1; verbunden. Der Ausgangsanschluß des Multiplizierers 13 ist mit einem der Eingangsanschlüsse des Addierers 12 verbunden; der Ausgangsanschluß des Multiplizierers 14 ist mit Eingangsanschluß des Verzögerungsregisters 16 verbunden und der Ausgangsanschluß des Verzögerungsregisters 16 mit dem anderen Eingangsanschluß des Addierers 12. Der Eingangsanschluß des Addierers 12 ist mit dem Eingangsanschluß des Verzögerungsregisters 15 verbunden.
Das zweite Transversalfilter TF&sub2; enthält zwei Addierer 20, 21, zwei Multiplizierer 22, 23 und zwei Verzögerungsregister 24, 25. Der Ausgangsanschluß des ersten Verzögerungsregisters DR&sub1; ist in dem zweiten Transversalfilter TF&sub2; mit einem der Ein gangsanschlüsse des Addierers 20, dem Eingangsanschluß des Multiplizierers 22 und dem Eingangsanschluß des Multiplizierers 23 verbunden. Der andere Eingangsanschluß des Addierers 20 ist mit dem Ausgangsanschluß des Verzögerungsregisters 24 verbunden; der Ausgangsanschluß des Addierers 20 ist mit dem Ausgangsanschluß des zweiten Transversalfilter TF&sub2; und dem Eingangsanschluß des zweiten Verzögerungsregisters DR&sub2; verbunden. Der Ausgangsanschluß des Multiplizierers 22 ist mit einem der Eingangsanschlüsse des Addierers 21 verbunden, der Ausgangsanschluß des Multiplizierers 23 mit dem Eingangsanschluß des Verzögerungsregisters 25 und der Ausgangsanschluß der Verzögerungseinrichtung 25 mit dem anderen Eingangsanschluß des Addierers 21. Der Ausgangsanschluß des Addierers 21 ist mit dem Eingangsanschluß des Verzögerungsregisters 24 verbunden.
Der Ausgangsanschluß des zweiten Verzögerungsregisters DR&sub2; ist mit einem der Eingangsanschlüsse des Addierers AD verbunden, während der andere Eingangsanschluß des Addierers AD mit dem Ausgangsanschluß des dritten Transversalfilters TF&sub3; verbunden ist und der Ausgangsanschluß des Addierers AD mit dem Eingangsanschluß des dritten Verzögerungsregisters DR&sub3;. Der Ausgangsanschluß des dritten Verzögerungsregisters DR&sub3; ist mit dem Signalausgangsanschluß 40 dieses digitalen Filters und dem Eingangsanschluß des dritten Transversalfilters TF&sub3; verbunden.
Das dritte Transversalfilter TF&sub3; enthält einen Addierer 30, zwei Multiplizierer 31, 32 und drei Verzögerungsregister 33, 34, 35. Der Ausgangsanschluß des dritten Verzögerungsregister DR&sub3; ist in dem dritten Transversalfilter TF&sub3; mit den Eingangsanschlüssen der Multiplizierer 31, 32 verbunden. Der Ausgangsanschluß des Multiplizierers 31 ist mit einem der Eingangsanschlüsse des Addierers 30 verbunden, der Ausgangsanschluß des Multiplizierers 32 mit dem Eingangsanschluß des Verzögerungsregisters 35, der Ausgangsanschluß des Verzögerungsregisters 35 mit dem Eingangsanschluß des Verzögerungsregisters 34 und der Ausgangsanschluß des Verzögerungsregisters 34 mit dem anderen Eingangsanschluß des Addierers 30. Der Ausgangsanschluß des Addierers 30 ist mit dem Eingangsanschluß des Verzögerungsregisters 33 verbunden und der Ausgangsanschluß des Verzögerungsregisters 33 als Eingangsanschluß des dritten Transversalfilters TF&sub3; mit dem anderen Eingangsanschluß des Addierers AD.
Im ersten Transversalfilter TF&sub1; multiplizieren die Multiplizierer 13, 14 den Eingangsanschlußwert x(n) mit den Koeffizienten b&sub1; bzw. b&sub2; und geben die resultierenden Signale aus. Das Verzögerungsregister 16 fügt dem Ausgangssignal des Multiplizierers 14 eine Verzögerungszeit hinzu und gibt das Ergebnissignal aus. Der Addierer 12 addiert das Ausgangssignal des Multiplizierers 13 und das Ausgangssignal des Verzögerungsregisters 16 und gibt das Ergebnissignal aus. Das Verzögerungsregister 15 fügt dem Ausgangssignal des Addierers 12 eine Verzögerungszeit hinzu und gibt das Ergebnissignal aus. Der Addierer 11 addiert das Eingangssignal x(n) und das Ausgangssignal des Verzögerungsregisters 15 und gibt das Ergebnissignal als Ausgangssignal des ersten Transversalfilters TF&sub1; aus.
Das erste Verzögerungsregister DR&sub1; fügt dem Ausgangssignal des ersten Transversalfilters TF&sub1; eine Sollverzögerungszeit hinzu und gibt das Ergebnissignal aus.
Im zweiten Transversalfilter TF&sub2; multiplizieren die Multiplizierer 22, 23 das Ausgangssignal des ersten Verzögerungsregisters DR&sub1; mit den Koeffizienten a&sub1; bzw. -a&sub2;; das Verzögerungsregister 25 fügt dem Ausgangssignal des Multiplizierers 23 eine Sollverzögerungszeit hinzu und gibt das Ergebnissignal aus; der Addierer 21 addiert das Ausgangssignal des Multiplizierers 22 und das Ausgangssignal des Verzögerungsregisters 25 und gibt das Ergebnissignal aus; das Verzögerungsregister 24 fügt dem Ausgangssignal des Addierers 21 eine Sollverzögerungszeit hinzu und gibt das Ergebnissignal aus; der Addierer 20 addiert das Ausgangssignal des ersten Verzögerungsregisters DR&sub1; und das Ausgangssignal des Verzögerungsregisters 24 und gibt das Ergebnissignal als Ausgangssignal des zweiten Transversalfilters TF&sub2; aus.
Das zweite Verzögerungsregister DR&sub2; fügt dem Ausgangssignal des zweiten Transversalfilters TF&sub2; eine Sollverzögerungszeit hinzu.
Der Addierer AD addiert das Ausgangssignal des zweiten Verzögerungsregisters DR&sub2; und das Ausgangssignal des dritten Transversalfilters TF&sub3; und gibt das Ergebnissignal aus. Das dritte Verzögerungsregister DR&sub3; fügt dem Ausgangssignal des Addierers AD eine Sollverzögerungszeit hinzu und gibt das Ergebnissignal als Ausgangssignal des digitalen Filters aus.
Im dritten Transversalfilter TF&sub3; multiplizieren die Multiplizierer 31, 32 das Ausgangssignal des dritten Verzögerungsregisters DR&sub3; mit den Koeffizienten 2xa&sub2;+ (a&sub1;)² bzw. -(a&sub2;)² und geben die resultierenden Signale aus; das Verzögerungsregister 35 fügt dem Ausgangssignal des Multiplizierers 32 eine Sollverzögerungszeit hinzu und gibt das Ergebnissignal aus; das Verzögerungsregister 34 fügt dem Ausgangssignal des Multiplizierers 32 eine Sollverzögerungszeit hinzu und gibt das Ergebnissignal aus; der Addierer 30 addiert das Ausgangssignal des Multiplizierers 31 und das Ausgangssignal des Verzögerungsregisters 34 und gibt das Ergebnissignal aus; das Verzögerungsregister 33 fügt dem Ausgangssignal des Addierers 30 eine Sollverzögerungszeit hinzu und gibt das Ergebnissignal als Ausgangssignal des dritten Transversalfilters TF&sub3; aus.
Die Frequenzkennlinie dieses IIR-Filters hängt von den Koeffizienten der verschiedenen Multiplizierern in den verschiedenen Transversalfiltern TF&sub1; bis TF&sub3; ab. Das Eingangssignal x(n) des ersten Transversalfilters TF&sub1; wird durch Filterung gemäß der Frequenzkennlinie bearbeitet, und das Ausgangssignal y(n) wird von dem dritten Verzögerungsregister DR&sub3; ausgegeben.
Das in Fig. 1 gezeigte IIR-Filter kann zu der in Fig. 2 gezeigten Architektur modifiziert werden. Bei dem in Fig. 2 gezeigten IIR-Filter wird dem ersten Transversalfilter TF&sub1; ein Multiplizierer 17 hinzugefügt, dem zweiten Transversalfilter TF&sub2; ein Multiplizierer 26 und dem dritten Transversalfilter TF&sub3; zwei Multiplizierer 36, 37 und zwei Addierer 38, 39. Das heißt: Im ersten Transversalfilter TF&sub1;' wird der Multiplizierer 17 mit dem Koeffizienten 1 zwischen dem Filtereingangsanschluß 10 und einem der Eingangsanschlüsse des Addierers 12 eingesetzt. Im zweiten Transversalfilter TF&sub2;' wird der Multiplizierer 26 mit dem Koeffizienten 1 zwischen dem Ausgangsanschluß des ersten Verzögerungsregisters DR&sub1; und einem der Eingangsanschlüsse des Addierers 20 eingesetzt. Im dritten Transversalfilter TF&sub3;' wird der Addierer 38 zwischen dem Ausgangsanschluß des Verzögerungsregisters 33 und dem anderen Eingangsanschluß des Addierers AD eingesetzt, der Multiplizierer 36 mit dem Koeffizienten 0 wird zwischen dem Ausgangsanschluß des dritten Verzögerungsregisters DR&sub3; und einem der Eingangsanschlüsse des Addierers 38 angeschlossen, der Addierer 39 wird zwischen dem Ausgangsanschluß des Verzögerungsregisters 35 und dem Eingangsanschluß des Verzögerungsregisters 34 eingesetzt, und der Multiplizierer 32 mit dem Koeffizienten 0 wird zwischen dem Ausgangsanschluß des dritten Verzögerungsregisters DR&sub3; und dem anderen Eingangsanschluß des Addierers 39 angeschlossen.
Die in Fig. 2 gezeigten Transversalfilter TF&sub1;', TF&sub2;' und TF&sub3;' sind FIR-Transpositionsfilter der Ordnung 2, 2 und 3 und äquivalent zu den Transversalfiltern TF&sub1;, TF&sub2; und TF&sub3;. Das heißt, daß in dem ersten Transversalfilter TF&sub1;' der Signaleingangswert des Addierers 11 mit jenem identisch ist, wenn der Multiplizierer 17 nicht eingesetzt ist (erstes Transversalfilter TF&sub1; in Fig. 1), da der Koeffizient des Multiplizierers 1 ist. Im zweiten Transversalfilter TF&sub2;' ist der Signaleingangswert des Addierers 20 mit jenem identisch, wenn der Multiplizierer 26 nicht eingesetzt ist (zweites Transversalfilter TF&sub2; in Fig. 1), da der Koeffizient des Multiplizierers 26 gleich 1 ist. Im dritten Transversalfilter TF&sub3; dienen die Addierer 38, 39 als Puffer, da die Koeffizienten der Multiplizierer 36, 37 gleich 0 sind, und die Signaleingangswerte des Addierers AD und der Verzögerungsregister 33, 34 sind mit jenen identisch, wenn die Multiplizierer 31, 32 und Addierer 38, 39 nicht eingesetzt sind (drittes Transversalfilter TF&sub3; in Fig. 1). Folglich ist das in Fig. 1 gezeigte digitale Filter mit dem in Fig. 2 gezeigten digitalen Filter quasi äquivalent.
Zurück zu Fig. 1 wird bei diesem IIR-Filter die Filterung unter Verwendung der folgenden drei Signalverarbeitungseinheiten durchgeführt, deren Funktionen durch die ersten und zweiten Verzögerungsregister DR&sub1; und DR&sub2; aufgeteilt werden, d. h.: die Signalverarbeitungseinheit TF&sub1; besitzt die Übertragungsfunktion B(z), die Signalverarbeitungseinheit TF&sub2; besitzt die Übertragungsfunktion A(-z) und die Signalverarbeitungseinheit TF&sub3; besitzt die Übertragungsfunktion 1/A(-z) A(z). Aufgrund dieser Aufteilung hängt die in diesem IIR-Filter benötigte Zeit zur Durchführung eines Operationszyklus von der längsten Operationszeit unter den Operationszeiten der obenerwähnten Signalverarbeitungseinheiten TF&sub1;, TF&sub2; und SF (AD, DR&sub3;, TF&sub3;) ab. In jeder Signalverarbeitungseinheit hängt die für die Operation benötigte Zeit von der Operationszeit jeder aus einem Multiplizierer und einem Addierer bestehenden Multiplizierer-Addierer-Kette ab. Folglich ist die für einen Operationszyklus des digitalen Filters benötigte Zeit annähernd gleich der durch einen Multiplizierer und einen Addierer benötigten Zeit.
In diesem Fall ist die Signalverarbeitungseinheit TF&sub1; äquivalent zu dem in Fig. 2 gezeigten FIR-Transpositionsfilter TF&sub1;'; die Signalverarbeitungseinheit TF&sub2; zu dem in Fig. 2 gezeigten FIR-Transpositionsfilter TF&sub2;', und die Signalverarbeitungseinheit SF (AD, DR&sub3;, TF&sub3;) zu der Schaltung, die, wie in Fig. 2 gezeigt wird, aus einer Kombination des Addierers AD, dem dritten Verzögerungsregister DR&sub3; und dem dritten FIR-Transpositionsfilter TF&sub3;' besteht. Da die für einen Operationszyklus der FIR-Filter TF&sub1;', TF&sub2;' und TF&sub3;' benötigten Zeiten von der Operationszeit der einen Multiplizierer und einen Addierer umfassenden Multiplizierer-Addierer-Kette abhängt, ist die für einen Operationszyklus benötigte Zeit in jedem FIR-Filter gleich der Summe der für einen Multiplizierer und einen Addierer benötigten Operationszeiten. In dem in Fig. 2 gezeigten digitalen Filter wird die für einen Operationszyklus benötigte Zeit, da die Multiplizierer-Addierer-Kette den Multiplizierer 36, den Addierer 38 und den Addierer AD umfaßt, gleich der Summe der Operationszeiten eines Multiplizierers und zweier Addierer.
Da jedoch der Koeffizient des Multiplizierers 36 gleich 0 ist, führen der Multiplizierer 36 und der Addierer 38 eigentlich keine Operation durch. Folglich ist auch in dem in Fig. 2 gezeigten digitalen Filter die für einen Operationszyklus benötigte Zeit gleich der Operationszeit der in jedem FIR- Filter TF&sub1;', TF&sub2;' und TF&sub3;' einen Multiplizierer und einen Addierer umfassenden Multiplizierer-Addierer-Kette, d. h. gleich der Summe der für einen Multiplizierer und einen Addierer benötigten Operationszeiten.
Das erfindungsgemäße digitale Filter ist ein digitales Filter, das mathematisch gesehen dem herkömmlich verwendeten direkten IIR-Filter äquivalent ist und die geringstmögliche Zeit zur Durchführung der obenerläuterten Filterung besitzt. Im folgenden wird dies genauer erklärt.
Fig. 15 zeigt das obenerwähnte direkte IIR-Filter zweiter Ordnung. Die Übertragungsfunktion dieses IIR-Filters lautet:
H(z) = B(z)/A(z) (1)
Zuallererst wird diese Übertragungsfunktion H(z) mit Z&supmin;³ multipliziert:
H'(z) = {B(z) · Z&supmin;³}/A(z) (2)
Da der Ausdruck Z&supmin;³, der in dieser Formel (2) die Verzögerung angibt, keinen Einfluß auf die Übertragungsfunktion H(z) hat, ist H(z) quasi äquivalent zu H'(z).
Danach wird die Übertragungsfunktion H'(z) mit A(-z)/A(-z) multipliziert:
H"(z) = H'(z) · {A(-z)/A(-z)}
H" (z) = {B(z) · A(-z) · Z&supmin;³}/{A(z) · A(-z)} (3)
In dieser Formel (3) ist H'(z) = H"(z) und H(z) = H"(z), da {A(-z)/A(-z)} = 1.
Danach wird diese Übertragungsfunktion H"(z) in die Formeln dreier Kaskadenfilter aufgesplittet:
H"(z) = {B(z) · Z&supmin;¹} · {A(-z) · Z&supmin;¹} · {Z&supmin;¹/[A(-z) · A(z)]} (4)
In Fig. 3 gibt die Formel (2) die Architektur des digitalen Filters wieder. Den Aufbau dieses digitalen Filters betreffend wird das in Fig. 15 gezeigte direkte IIR-Filter zweiter Ordnung in den rekursiven Abschnitt 50 und den nichtrekursiven Abschnitt 51 durch die zwischen diesen eingefügten drei Pipelineregister 52 aufgeteilt. Der rekursive Abschnitt 50 gibt die Übertragungsfunktion B(z) wieder, der nichtrekursive Abschnitt 51 die Übertragungsfunktion 1/A(z) und die Pipelineregister 52 die Übertragungsfunktion Z&supmin;³.
Fig. 4 stellt eine Hardwarearchitektur nach Formel (4) dar, die durch verteiltes vorgreifendes Transponieren (scattered look-ahead translation) der Formel (2) erhalten wurde. Der erste Block 80 gibt die Übertragungsfunktion B(z) wieder und der zweite Block 100 die Übertragungsfunktion 1/[A(-z) · A(z)]. Da Z&supmin;¹ die Verzögerung darstellt, mit der die Übertragungsfunktion gegebenenfalls multipliziert wird, bleibt die Kennlinie der Übertragungsfunktion dieselbe.
Fig. 5 zeigt eine Architektur, die durch die Transpositionsformen 80', 90' und 100' der drei in Fig. 4 gezeigten, als Fig. 5 zeigt eine Architektur, die durch die Transpositionsformen 80', 90' und 100' der drei in Fig. 4 gezeigten, als Kaskade geschalteten Blockabschnitte 80, 90 und 100 dargestellt wird. Durch diese Darstellung der Transpositionsformen wird in dem ersten Blockabschnitt 80' das Verzögerungsregister 85 zwischen dem Addierer 82 und dem Addierer 81 eingefügt und das Verzögerungsregister 86 zwischen dem Multiplizierer 84 und dem Addierer 82. Im zweiten Blockabschnitt 90' wird das Verzögerungsregister 95 zwischen dem Addierer 92 und dem Addierer 91 eingefügt und das Verzögerungsregister 96 zwischen dem Multiplizierer 94 und dem Addierer 92. Ähnlich werden im dritten Blockabschnitt 100' die Verzögerungsregister 106, 107 zwischen dem Addierer 102 und dem Addierer 101 eingefügt und die Verzögerungsregister 108, 109 zwischen dem Multiplizierer 105 und dem Addierer 102.
Fig. 6 zeigt die Architektur der zeitlichen Wiederabstimmung für den in Fig. 5 gezeigten Block 100'. Durch die zeitliche Wiederabstimmung werden die Verzögerungsregister 106, 110 des Blocks 100' aus Block 100' entfernt und ein neues Verzögerungsregister 111 rechts von dem Ausgang des Addierers 101 eingesetzt. Bei dieser in Fig. 6 gezeigten Architektur ist der Aufbau völlig identisch mit jenem der Architektur des digitalen Filters in der ersten Ausführung dieser Erfindung.
Wie in Fig. 6 gezeigt ist, sind der Block der Übertragungsfunktion B(z), der Block der Übertragungsfunktion A(-z) und der Block der Übertragungsfunktion 1/A(-z) · A(z) in Reihe geschaltet. Die Verknüpfungsreihenfolge dieser drei Blöcke kann beliebig gewählt werden. Beispielsweise tritt keine Änderung der Filterkennlinie auf, selbst wenn der Block der Übertragungsfunktion 1/A(-z) · A(z), der Block der Übertragungsfunktion B(z) und der Block der Übertragungsfunktion A(-z) hintereinandergeschaltet werden. Dies ist aus Formel (4) deutlich ersichtlich.
digitale Filter als erste Ausführung dieser Erfindung zu dem in Fig. 15 gezeigten direkten IIR-Filter zweiter Ordnung äquivalent ist. Bei dem in Fig. 1 gezeigten digitalen Filter besteht der Kettenaufbau des Operators, der die Operationszeit eines Zyklus bestimmt, nur aus der einen Multiplizierer und einen Addierer umfassenden Multiplizierer-Addierer-Kette; somit übersteigt die benötigte Operationszeit nicht die Summe der durch einen Multiplizierer und einen Addierer benötigten Zeiten.
Das IIR-Filter nach Fig. 1 kann ebenfalls zu der in Fig. 7 gezeigten Architektur modifiziert werden. Das in Fig. 7 gezeigte IIR-Filter wird durch Erweitern des in Fig. 1 gezeigten IIR-Filters mit den vier Addierern 121, 131, 141, 142 und vier Multiplizierern 122, 132, 143, 144 gebildet. Im ersten Transversalfilter 120 wird der Addierer 121 zwischen dem Verzögerungsregister 15 und dem Addierer 11 eingesetzt, und der Multiplizierer 122 wird zwischen dem Signaleingangsanschluß 10 und dem Addierer 121 angeschlossen. Im zweiten Transversalfilter 130 wird der Addierer 131 zwischen dem Verzögerungsregister 24 und dem Addierer 20 eingesetzt, und der Multiplizierer 132 wird zwischen dem Verzögerungsregister DR&sub1; und dem Addierer 131 angeschlossen. Im dritten Transversalfilter 140 wird der Addierer 141 zwischen dem Verzögerungsregister 33 und dem Addierer AD eingesetzt, der Multiplizierer 143 wird zwischen dem Signalausgangsanschluß 40 und dem Addierer 141 angeschlossen, der Multiplizierer 142 wird zwischen dem Verzögerungsregister 35 und 34 eingesetzt, und der Multiplizierer 144 ist zwischen dem Signalausgangsanschluß 40 und dem Addierer 142 angeschlossen.
Bei diesem IIR-Filter bilden der Addierer 11 und das Verzögerungsregister DR&sub1;, der Addierer 20 und das Verzögerungsregister DR&sub2; sowie der Addierer AD und das Verzögerungsregister DR&sub3; die Addierer-Register-Blöcke 150, 160 bzw. 170. Zusätzlich bildet das Transversalfilter 120 mit den drei Multiplizierern 122, 13, 14, zwei Addierern 121, 12 und zwei Verzögerungsregi- DR&sub3; die Addierer-Register-Blöcke 150, 160 bzw. 170. Zusätzlich bildet das Transversalfilter 120 mit den drei Multiplizierern 122, 13, 14, zwei Addierern 121, 12 und zwei Verzögerungsregistern 15, 16 ein FIR-Transpositionsfilter zweiter Ordnung. Ähnlich ist das Transversalfilter 130 mit den drei Multiplizierern 132, 22, 23, zwei Addierern 131, 21 und zwei Verzögerungsregistern 24, 25 ein FIR-Transpositionsfilter zweiter Ordnung. Andererseits ist das Transversalfilter 140 mit den vier Multiplizierern 143, 31, 144, 32, drei Addierern 141, 30, 142 und drei Verzögerungsregistern 33, 34, 35 ein FIR-Transpositionsfilter dritter Ordnung.
Die vier Multiplizierer 122, 132, 143, 144, die dem in Fig. 1 gezeigten IIR-Filter hinzugefügt werden, besitzen die Koeffizienten 0. Folglich üben die Addierer 121, 131, 141, 142 eine Pufferfunktion aus. Folglich sind die Eingangssignale der Addierer 11, 20, AD in Fig. 1 mit jenen identisch vor Hinzufügen der vier Addierer 121, 131, 141, 142 und vier Multiplizierer 122, 132, 143, 144. Folglich ist das IIR-Filter nach Fig. 1 äquivalent zu dem IIR-Filter nach Fig. 7. Auf diese Weise enthält in der ersten Ausführung dieser Erfindung das IIR-Filter drei Addierer-Register-Blöcke 150, 160, 170 und drei FIR-Filter 120, 130, 140.
Bei dem in Fig. 7 gezeigten digitalen Filter wird die Filterung unter Verwendung zweier Addierer-Register-Blöcke 150, 160 durchgeführt. Genauer gesagt ist die Funktion durch zwei Verzögerungsregister DR&sub1; und DR&sub2; in die folgenden drei Signalverarbeitungsabschnitte unterteilt, d. h.: in einen ersten Signalverarbeitungsabschnitt mit dem Addierer-Register-Block 150 und dem FIR-Filter 120, einen zweiten Signalverarbeitungsabschnitt mit dem Addierer-Register-Block 160 und dem FIR- Filter 130 und einen dritten Signalverarbeitungsabschnitt mit dem Addierer-Register-Block 170 und dem FIR-Filter 140.
Bei dem in Fig. 7 gezeigten digitalen Filter enthält der Kettenaufbau des größten Operators, der die für einen Operati onszyklus benötigte Zeit bestimmt, die Multiplizierer-Addierer-Kette mit dem Multiplizierer 122 und den Addierern 121, 11, die Multiplizierer-Addierer-Kette mit dem Multiplizierer 132 und den Addierern 131, 20 und die Multiplizierer-Addierer- Kette mit dem Multiplizierer 143 und den Addierern 141, AD. Für jede dieser drei Multiplizierer-Addierer-Ketten ist die für einen Operationszyklus benötigte Zeit gleich der Summe der für einen Multiplizierer und einen Addierer benötigten Zeiten. Da jedoch die Koeffizienten der Multiplizierer 122, 132, 143 gleich 0 sind führen die Multiplizierer 122, 132, 143 und die Addierer 121, 131, 141 eigentlich keine Operation durch. Folglich ist bei dem in Fig. 7 gezeigten digitalen Filter mit den Addierer-Register-Blöcken 150, 160, 170, den FIR-Filtern zweiter Ordnung 120, 130 und dem FIR-Filter dritter Ordnung 140 die für einen Operationszyklus benötigte Zeit gleich der Summe der Operationszeiten eines Multiplizierers und eines Addierers, d. h. gleich der Operationszeit der Multiplizierer- Addierer-Kette, die in den FIR-Filtern 120, 130 und 140 einen Multiplizierer und einen Addierer umfaßt.
Fig. 8 zeigt die Architektur einer zweiten Ausführung des erfindungsgemäßen digitalen Filters. Bei dieser Ausführung wird das IIR-Filter durch Erweitern des IIR-Filters nach Fig. 1 mit drei Addierern 181, 191, 201, drei Multiplizierern 182, 192, 202 und vier Verzögerungsregistern 183, 193, 203, 204 gebildet. Im ersten Transversalfilter 180 wird der Addierer 181 zwischen dem Multiplizierer 14 und dem Verzögerungsregister 16 eingesetzt, der Multiplizierer 181 wird mit dem Signaleingangsanschluß 10 verbunden, und das Verzögerungsregister 183 wird zwischen dem Multiplizierer 182 und dem Addierer 181 angeschlossen. Im zweiten Transversalfilter 190 wird der Addierer 191 zwischen dem Multiplizierer 23 und dem Verzögerungsregister 25 eingesetzt, der Multiplizierer 192 wird mit dem Ausgangsanschluß des ersten Verzögerungsregister DR&sub1; verbunden, und das Verzögerungsregister 193 wird zwischen dem Multiplizierer 192 und dem Addierer 191 angeschlossen. Im dritten Transversalfilter 200 wird der Addierer 201 zwischen sind zwischen dem Multiplizierer 202 und dem Addierer 201 hintereinandergeschaltet. Das in Fig. 8 gezeigte digitale Filter ist mathematisch gesehen zu dem in Fig. 16 gezeigten direkten IIR-Filter dritter Ordnung äquivalent.
Fig. 9 zeigt die Architektur einer dritten Ausführung des digitalen Filters. Dieses digitale Filter ist zu dem in Fig. 17 gezeigten direkten IIR-Filter N-ter Ordnung äquivalent.
Aus den zweiten und dritten Ausführungen ist ersichtlich, daß bei dem direkten IIR-Filter jedesmal, wenn die Ordnung um eins erhöht wird, der Signalverarbeitungseinheit TF&sub1; ein Multiplizierer, ein Addierer und ein Verzögerungsregister, der Signalverarbeitungseinheit TF&sub2; ein Multiplizierer, ein Addierer und ein Verzögerungsregister und der Signalverarbeitungseinheit TF&sub3; ein Multiplizierer, ein Addierer und zwei Verzögerungsregister leiterartig hinzugefügt werden.
Ebenso wie bei der ersten Ausführung kann auch das digitale Filter bei der dritten Ausführung zu den in Fig. 10 und Fig. 11 gezeigten Architekturen modifiziert werden.
Das in Fig. 10 gezeigte digitale Filter wird durch Erweitern des in Fig. 9 gezeigten digitalen Filters mit sechs Multiplizierern 241, 251, 265, 266, 267, 268 und vier Addierern 261, 262, 263, 264 aufbereitet. Ebenso wie in der modifizierten Version der in Fig. 2 gezeigten ersten Ausführung enthält es drei Transversalfilter 240, 250, 260, drei Verzögerungsregister DR&sub1;, DR&sub2;, DR&sub3; und einen Addierer AD. Die Transversalfilter 240, 250, 260 sind FIR-Transpositionsfilter der Ordnung N, N und 2 N-1 (wobei N eine ganze Zahl ³ 2 ist). Das digitale Filter wird durch die Verzögerungsregister DR&sub1;, DR&sub2; in drei Signalverarbeitungseinheiten aufgeteilt. Das FIR-Filter N-ter Ordnung 240 ist die erste Signalverarbeitungseinheit mit der Übertragungsfunktion B(z), das FIR-Filter N-ter Ordnung 250 ist die zweite Signalverarbeitungseinheit mit der Übertra gungsfunktion A(-z), und die Schaltung, die aus dem Addierer AD, dem Verzögerungsregister DR&sub3; und dem FIR-Filter (2 N-1)-ter Ordnung 260 besteht, dient als dritte Signalverarbeitungseinheit mit der Übertragungsfunktion 1/A(-z) · A(z). In diesem Fall ändert sich die Filterkennlinie nicht, wenn sich die Ordnung der ersten Signalverarbeitungseinheit, der zweiten Signalverarbeitungseinheit und der dritten Signalverarbeitungseinheit ändert.
Folglich besteht bei dem in Fig. 10 gezeigten digitalen Filter der Kettenaufbau des Operators, der die für einen Operationszyklus benötigte Zeit bestimmt, aus der Multiplizierer-Addierer-Kette, die in jedem FIR-Filter 240, 250, 260 einen Multiplizierer und einen Addierer umfaßt. In jeder Multiplizierer- Addierer-Kette übersteigt die für einen Operationszyklus benötigte Zeit nicht die Summe der für einen Multiplizierer bzw. einen Addierer benötigten Zeiten. Wie bei dem Kettenaufbau der Operatoren der dritten Signalverarbeitungseinheit gibt es eine Multiplizierer-Addierer-Kette, die den Multiplizierer 265, den Addierer 261 und den Addierer AD umfaßt. Da jedoch der Koeffizient des Multiplizierers 265 gleich 0 ist, ist die eigentliche Operationszeit dieser Multiplizierer-Addierer- Kette nur so groß wie die Operationszeit des Addierers AD.
Das in Fig. 11 gezeigte digitale Filter wird durch Erweitern des in Fig. 9 gezeigten digitalen Filters mit sechs Multiplizierern 271, 281, 291, 292, 293, 294 und sechs Addierern 272, 282, 295, 296, 297, 298 aufbereitet. Ebenso wie in der modifizierten Version der in Fig. 7 gezeigten ersten Ausführung enthält es drei Transversalfilter 270, 280, 290 und drei Addierer-Register-Blöcke 300, 310, 320. Die Transversalfilter 270, 280, 290, sind sämtliche FIR-Transpositionsfilter der Ordnung N, N und 2 N-1 (wobei N eine ganze Zahl ≥ 2 ist). Das digitale Filter wird durch die Addierer-Register-Blöcke 300, 310, oder genauer durch die Verzögerungsregister DR&sub1;, DR&sub2;, in drei Signalverarbeitungseinheiten aufgeteilt. Der Addierer- Register-Block 300 und das FIR-Filter N-ter Ordnung 270 bilden drei Signalverarbeitungseinheiten aufgeteilt. Der Addierer- Register-Block 300 und das FIR-Filter N-ter Ordnung 270 bilden die erste Signalverarbeitungseinheit mit der Übertragungsfunktion B(z), der Addierer-Register-Block 310 und das FIR-Filter N-ter Ordnung 280 bilden die zweite Signalverarbeitungseinheit mit der Übertragungsfunktion A(-z), und der Addierer-Register- Block 320 und das FIR-Filter (N-1)-ter Ordnung 290 bilden die dritte Signalverarbeitungseinheit mit der Übertragungsfunktion 1/A(-z)· A(z). In diesem Fall ändert sich die Filterkennlinie nicht, wenn sich die Ordnung der ersten Signalverarbeitungseinheit, der zweiten Signalverarbeitungseinheit und der dritten Signalverarbeitungseinheit ändert.
Folglich besteht bei dem in Fig. 11 gezeigten digitalen Filter der Kettenaufbau des Operators, der die für einen Operationszyklus benötigte Zeit bestimmt, aus der Multiplizierer-Addierer-Kette, die in jedem FIR-Filter 270, 280, 290 einen Multiplizierer und einen Addierer umfaßt. In jeder Multiplizierer- Addierer-Kette übersteigt die für einen Operationszyklus benötigte Zeit nicht die Summe der für einen Multiplizierer bzw. einen Addierer benötigten Zeiten. Wie bei dem Kettenaufbau der Operatoren der dritten Signalverarbeitungseinheit gibt es eine Multiplizierer-Addierer-Kette, der den Multiplizierer 271 und die Addierern 272, 11 umfaßt. Da jedoch der Koeffizient des Multiplizierers 271 gleich 0 ist, ist die eigentliche Operationszeit dieser Multiplizierer-Addierer-Kette nur so groß wie die Operationszeit des Addierers 11.
Der gleiche Aufbau gilt für die Multiplizierer-Addierer-Kette mit dem Multiplizierer 281 und den Addierern 282, 20 und die Multiplizierer-Addierer-Kette mit dem Multiplizierer 291 und den Addierern 295, AD.
Wie aus der obenerwähnten Ausführung deutlich zu ersehen ist, kann das direkte IIR-Filter N-ter Ordnung (wobei N eine ganze Zahl ³ 2 ist) zu einem digitalen Filter weiterentwickelt werden, das zwei FIR-Transpositionsfilter N-ter Ordnung, ein FIR-Transpositionsfilter der Ordnung 2 N-1, drei Verzögerungsregister und einen Addierer oder drei Addierer-Register- Blöcke, zwei FIR-Transpositionsfilter N-ter Ordnung und ein FIR-Transpositionsfilter der Ordnung 2 N-1 enthält. Bei dem weiterentwickelten digitalen Filter wird die Filterung durch einen in drei Signalverarbeitungseinheiten und zwei Verzögerungsregister aufgeteilten Aufbau durchgeführt. Da die für diese drei Signalverarbeitungseinheiten benötigte Operationszeit gleich der Summe der für einen Multiplizierer und einen Addierer in der aus einem Multiplizierer und einem Addierer bestehenden Multiplizierer-Addierer-Kette benötigten Operationszeiten ist, kann die Operation bei hoher Geschwindigkeit durchgeführt werden. Bei diesem Typ eines digitalen Filters beschränkt sich die Operationszeit auf die Operationszeit der aus einem Multiplizierer und einem Addierer bestehenden Multiplizierer-Addierer-Kette, selbst dann, wenn die Ordnung des Filters angewachsen ist. Folglich ändert sich die für die Operation benötigte Zeit nicht.
Fig. 12 oder Fig. 13 zeigen den Aufbau des Blockdiagramms des IIR-Filters N-ter Ordnung in der dritten, in Fig. 9 gezeigten Ausführung als allgemeines Beispiel des erfindungsgemäßen digitalen Filters. Fig. 12 ist ein Blockdiagramm des in Fig. 10 dargestellten digitalen Filters. Fig. 13 ist ein Blockdiagramm des in Fig. 11 dargestellten digitalen Filters. In Fig. 12 bilden der Addierer AD und das Verzögerungsregister DR&sub3; den Addierer-Register-Block 269. Natürlich können die in Fig. 1 und Fig. 8 gezeigten ersten und zweiten Ausführungen dieser Erfindung den durch die in Fig. 12 bzw. Fig. 13 dargestellten Aufbau besitzen.
In Fig. 12 und 13 können die zwei Verzögerungsregister DR&sub1; und DR&sub2; in Fällen, in denen die Operationszeit kein ernstes Problem darstellt, entfernt werden, da diese Verzögerungsregister die Kennlinie des digitalen Filters insgesamt nicht beeinflussen.
Fig. 14 zeigt das Hardwarelayout, wenn das in Fig. 1 gezeigte architektonische Diagramm der ersten Ausführung dieser Erfindung, d. h. ein Halbleiter-IC, technisch ausgeführt werden soll. Aus Fig. 14 ist ersichtlich, daß die Elemente aus Fig. 1 in geradlinigem Aufbau angeordnet werden, um das digitale Filter zu realisieren, und daß das Block-Layout sehr einfach ist. In dieser Ausführung beziehen sich die "Anschlüsse" auf die internen Anschlüsse, d. h. auf einen Abschnitt der gegenseitigen Verdrahtung. In den in Fig. 8 und 9 gezeigten zweiten und dritten Ausführungen dieser Erfindung kann ebenfalls dasselbe einfache Hardware-Block-Layout wie bei der ersten Ausführung realisiert werden.
Wie oben erläutert kann bei dieser Erfindung eine systematische Weiterentwicklung des IIR-Filters des direkten Typs in drei FIR-Transpositionsfilter (Transversalfilter), drei Verzögerungsregister und einen Addierer, wie in Fig. 12 gezeigt, oder in drei Addierer-Register-Blöcke und drei FIR-Transpositionsfilter (Transversalfilter), wie in Fig. 13 gezeigt, realisiert werden. Bei dem digitalen Filter mit dem obenerwähnten Aufbau ist die für einen Operationszyklus benötigte Zeit gleich der Summe der Operationszeiten eines Multiplizierers und eines Addierers und von der Ordnung des Filters unabhängig. Folglich besitzt das gebildete digitale Filter noch eine geringe Operationszeit, selbst wenn die Ordnung des Filters angewachsen ist. Als Ergebnis ist es möglich, ein digitales Filter mit hoher Geschwindigkeit zu realisieren, ohne die Frequenzkennlinie ungünstig zu beeinflussen. Darüber hinaus kann die automatische Synthese des VLS-Layouts mit Hilfe eines Compilers für Halbleiterchips realisiert werden.

Claims

1. Digitales Filter mit unendlicher Impulsantwort zum Filtern eines Eingangssignals, mit:

einem Eingangsanschluß (10) zum Empfangen des zu filternden Eingangssignals;

einem ersten Transversalfilter (TF&sub1;), das einen an den Eingangsanschluß angeschlossenen Eingang zum Empfangen des zu filternden Eingangssignals besitzt und ein erstes gefiltertes Ausgangssignal erzeugt;

einer ersten Verzögerungseinrichtung (DR&sub1;), die an den Ausgang des ersten Transversalfilters angeschlossen ist;

einem zweiten Transversalfilter (TF&sub2;), das einen an den Ausgang der ersten Verzögerungseinrichtung angeschlossenen Eingang besitzt und ein zweites gefiltertes Ausgangssignal erzeugt;

einer zweiten Verzögerungseinrichtung (DR&sub2;), die an den Ausgang des zweiten Transversalfilters angeschlossen ist;

einem Ausgangsanschluß (40), der an den Ausgang der zweiten Verzögerungseinrichtung angeschlossen ist;

einer Addierereinrichtung (AD) mit einem an den Ausgang der zweiten Verzögerungseinrichtung angeschlossenen Eingang;

einer dritten Verzögerungseinrichtung (DR&sub3;) mit einem an den Ausgang der Addierereinrichtung angeschlossenen Eingang;

wobei die Addierereinrichtung und die dritte Verzögerungseinrichtung zwischen die zweite Verzögerungseinrichtung und den Ausgangsanschluß geschaltet sind;

wobei der Ausgangsanschluß, von dem das gefilterte Ausgangssignal des digitalen Filters mit unendlicher Impulsantwort bereitgestellt wird, an den Ausgang der dritten Verzögerungseinrichtung angeschlossen ist;

einem dritten Transversalfilter (TF&sub3;) mit einem an den Ausgang der dritten Verzögerungseinrichtung angeschlossenen Eingang und einem an den zweiten Eingang der Addierereinrichtung angeschlossenen Ausgang; und

wobei die erste und die zweite Verzögerungseinrichtung jeweils erste und zweite Verzögerungsregister enthalten.

2. Digitales Filter nach Abspruch 1, ferner dadurch gekennzeichnet, daß das dritte Transversalfilter (TF&sub3;) versehen ist mit mehreren Multiplizierern (31, 32), die zueinander und zum Ausgang der dritten Verzögerungseinrichtung (DR&sub3;) parallelgeschaltet sind;

wenigstens einem Addierer (33), der einem der Multiplizierer entspricht und einen an den Ausgang des einen Multiplizierers angeschlossenen ersten Eingang besitzt;

jeweiligen weiteren Verzögerungseinrichtungen (33, 34, 35), die am Eingang und am Ausgang des Addierers des dritten Transversalfilters angeordnet sind, wobei eine erste der weiteren Verzögerungseinrichtungen an einen zweiten Eingang des Addierers des dritten Transversalfilters angeschlossen ist und eine zweite der weiteren Verzögerungseinrichtungen an den Ausgang des Addierers des dritten Transversalfilters angeschlossen ist und einen Ausgang besitzt, der an den zweiten Eingang der Addierereinrichtung angeschlossen ist.

3. Digitales Filter nach Anspruch 1, ferner dadurch gekennzeichnet, daß das dritte Transversalfilter (TF&sub3;) versehen ist mit mehreren Addierern (30, 38, 39), die allen bis auf einen der mehreren Multiplizierern entsprechen und jeweils einen Eingang besitzen, der an den Ausgang des ihm entsprechenden Multiplizierers angeschlossen ist;

die weitere Verzögerungseinrichtung des dritten Transversalfilters eine entsprechende Verzögerungseinrichtung enthält, die zwischen aufeinanderfolgende Addierer des dritten Transversalfilters eingefügt ist und damit eine Kette aus abwechselnden Verzögerungseinrichtungen und Addierern definiert;

die weitere Verzögerungseinrichtung einen Eingang für einen nachfolgenden Addierer bereitstellt bzw. einen Eingang von einem vorhergehenden Addierer empfängt; und

der Addierer des dritten Transversalfilters, der sich am Ende der Kette aus abwechselnden Verzögerungseinrichtungen und Addierern befindet, an den zweiten Eingang der Addierereinrichtung angeschlossen ist.

4. Digitales Filter nach Anspruch 1, ferner gekennzeichnet durch eine erste und eine zweite Gruppe von Addierereinrichtungen und Verzögerungseinrichtungen (201, 231, 203, 204), die an den Ausgang des ersten Transversalfilters bzw. des zweiten Transversalfilters angeschlossen sind, wobei die dem ersten Transversalfilter zugeordnete Verzögerungseinrichtung die erste Verzögerungseinrichtung ist und die dem zweiten Transversalfilter zugeordnete Verzögerungseinrichtung die zweite Verzögerungseinrichtung ist;

die erste Gruppe und die zweite Gruppe aus Addierereinrichtungen und Verzögerungseinrichtungen mit der Addierereinrichtung und der dritten Verzögerungseinrichtung, die mit dem dritten Tranversalfilter funktional gekoppelt sind, in Serie geschaltet sind; und

der Eingangsanschluß an einen ersten Eingang der Addierereinrichtung angeschlossen ist, die in der ersten Gruppe von Addierereinrichtungen und Verzögerungseinrichtungen enthalten ist, die dem ersten Transversalfilter funktional zugeordnet sind.

5. Digitales Filter nach irgendeinem vorangehenden Anspruch, ferner dadurch gekennzeichnet, daß jedes der ersten und zweiten Transversalfilter (TF&sub1;, TF&sub2;) versehen ist mit einer Kette aus abwechselnden Addierern und Verzögerungsregister;

mehreren Multiplizierern (13, 14, 122; 22, 23, 122), die zueinander parallelgeschaltet sind und einen ersten Multiplizierer (14; 23), der an den Eingang eines Verzögerungsregisters (16; 25) an einem Ende der Kette angeschlossen ist, und wenigstens einen weiteren Multiplizierer (13; 22) enthalten, der an einen zweiten Eingang des einem vorhergehenden Verzögerungsregister folgenden Addierers (12; 21) angeschlossen ist; und

die mehreren Multiplizierer jeweils einen an den Eingangsanschluß (10; 20) angeschlossenen Eingang besitzen.

6. Digitales Filter nach Anspruch 5, ferner gekennzeichnet durch weitere Verzögerungsregister und Addierer in der Kette aus abwechselnden Verzögerungsregistern und Addierern; und

weitere Multiplizierer, die in den mehreren parallelgeschalteten Multiplizierern enthalten sind und einen an den Eingangsanschluß angeschlossenen Eingang zum Empfangen des Eingangssignals sowie einen Ausgang besitzen, der an einen zweiten Eingang eines entsprechenden Addierers angeschlossen ist, der in der Kette aus abwechselnden Verzögerungsregistern und Addierern enthalten ist.

7. Digitales Filter nach Anspruch 1, ferner dadurch gekennzeichnet, daß das dritte Transversalfilter (TF&sub3;) versehen ist mit einer Kette aus abwechselnden Verzögerungseinrichtungen und Addierern, in der erste und zweite Paare Verzögerungseinrichtungen (203, 204; 34, 35) auf gegenüberliegenden Seiten des in der Kette enthaltenen ersten Addierers angeordnet sind, wobei das erste Paar Verzögerungseinrichtungen (203, 204) an einen ersten Eingang des Addierers (201) angeschlossen ist und das zweite Paar Verzögerungseinrichtungen (34, 35) an den Ausgang des in der Kette aus abwechselnden Verzögerungseinrichtungen und Addierern des dritten Transversalfilters enthaltenen Addierers angeschlossen ist;

und mehreren Multiplizierern (31, 32, 202, 232), die zueinander parallelgeschaltet sind und jeweils Eingänge besitzen, die an den Ausgang der dritten Verzögerungseinrichtung (DR&sub3;) angeschlossen sind, wobei die Ausgänge sämtlicher bis auf einen der mehreren Multiplizierer an entsprechende Addierer angeschlossen sind, die in der Kette aus abwechselnden Verzögerungseinrichtungen und Addierern des dritten Transversalfilters enthalten sind; und

der Ausgang des verbleibenden Multiplizierers (232) der mehreren zum dritten Transversalfilter parallelgeschalteten Multiplizierer an den Eingang des ersten Paars Verzögerungseinrichtungen angeschlossen ist.

8. Digitales Filter nach Anspruch 5, wobei jedes der ersten und zweiten Transversalfilter ferner einen weiteren Multiplizierer enthält, der zu den mehreren Multiplizierern parallelgeschaltet ist und einen an den Eingangsanschluß angeschlossenen Eingang zum Empfangen des Eingangssignals sowie einen Ausgang besitzt, der an den ersten Eingang des Addierers angeschlossen ist, der am oberen Ende der Kette aus abwechselnden Addierern und Verzögerungsregistern enthalten ist.

9. Digitales Filter mit unendlicher Impulsantwort zum Filtern eines Eingangssignals, mit:

einem Eingangsanschluß (10) zum Empfangen des zu filternden Eingangssignals;

einem ersten Transversalfilter (TF&sub1;), das einen an den Eingangsanschluß angeschlossenen Eingang besitzt, um das zu filternde Eingangssignal zu empfangen, und ein erstes gefiltertes Ausgangssignal erzeugt;

einer zweiten Verzögerungseinrichtung (DR&sub2;), die an den Ausgangs des zweiten Transversalfilters angeschlossen ist;

einer Addierereinrichtung (AD) mit einem Eingang, der an den Ausgang der zweiten Verzögerungseinrichtung angeschlossen ist;

einer dritten Verzögerungseinrichtung (DR&sub3;) mit einem Eingang, der an den Ausgang der Addierereinrichtung angeschlossen ist;

einem dritten Transversalfilter (TF&sub3;) mit einem Eingang, der an den Ausgang der dritten Verzögerungseinrichtung angeschlossen ist, und einem Ausgang, der an einen zweiten Eingang der Addierereinrichtung angeschlossen ist;

wobei das erste und das zweite Transversalfilter Vorwärtsregelungsschaltungen sind.

10. Digitalfilter nach Anspruch 9, ferner dadurch gekennzeichnet, daß die erste und die zweite Verzögerungseinrichtung jeweils erste und zweite Verzögerungsregister enthalten.

11. Verfahren zum Filtern eines digitalen Signals, enthaltend:

Vorsehen eines ersten Transversalfilters (TF&sub1;), wovon ein Eingangsanschluß an den Signaleingangsanschluß angeschlossen ist;

Vorsehen einer ersten Verzögerungseinrichtung (DR&sub1;), wovon ein Eingangsanschluß an den Ausgangsanschluß des ersten Filters angeschlossen ist;

Vorsehen eines zweiten Transversalfilters (TF&sub2;), das an den Ausgangsanschluß der ersten Verzögerungseinrichtung angeschlossen ist;

Vorsehen einer zweiten Verzögerungseinrichtung (DR&sub2;), wovon ein Eingangsanschluß an den Ausgangsanschluß des zweiten Filters angeschlossen ist;

Vorsehen einer Addierereinrichtung (AD), wovon ein Eingangsanschluß an den Ausgangsanschluß der zweiten Verzögerungseinrichtung angeschlossen ist;

Vorsehen einer dritten Verzögerungseinrichtung (DR&sub3;), wovon ein Eingangsanschluß an den Ausgangsanschluß der Addie rereinrichtung angeschlossen ist und ein Ausgangsanschluß an den Signalausgangsanschluß angeschlossen ist; und

Vorsehen eines dritten Transversalfilters (TF&sub3;), wovon ein Eingangsanschluß an den Ausgangsanschluß der dritten Verzögerungseinrichtung angeschlossen ist und ein Ausgangsanschluß an den anderen Eingangsanschluß der Addierereinrichtung angeschlossen ist;

wobei die erste und die zweite Verzögerungseinrichtung jeweils erste und zweite Verzögerungsregister enthalten und/oder das erste und das zweite Transversalfilter Vorwärtsregelungsschaltungen sind.