DE69223714T2

DE69223714T2 - Halbleiter-Speichereinrichtung und Verfahren zur Output-Kontrolle

Info

Publication number: DE69223714T2
Application number: DE69223714T
Authority: DE
Inventors: Tetsuya Aono; Yutaka Ikeda; Yoshinori Mizugai; Koichi Nagase; Akio Nakayama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-27
Filing date: 1992-09-23
Publication date: 1998-05-20
Anticipated expiration: 2012-09-24
Also published as: EP0534394A3; DE69223714D1; JPH0589663A; US5309398A; EP0534394A2; KR950014551B1; EP0534394B1; KR930006722A

Description

Halbleiterspeichervorrichtung und Verfahren zum Steuern ihrer Ausgabe

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleiterspeichervorrichtung und ein Verfahren zum Steuern ihrer Ausgabe, und insbesondere auf eine Halbleiterspeichervorrichtung, bei der Daten einer Mehrzahl von Bits simultan aus ihrem Speicherzellenfeld ausgelesen werden können, und ein Verfahren zum Steuern ihrer Ausgabe.

Beschreibung der zugehörigen Technik

Wenn herkömmlicherweise eine Halbleiterspeichervorrichtung wie ein Direktzugriffsspeicher (im folgenden als DRAM bezeichnet) mit einem Datenübertragungsbus mit verschiedener Breite verbunden ist, ist es ein Problem, wie die Ausgabe zu der Halbleiterspeichervorrichtung bzw. die Eingabe von der Halbleiterspeichervorrichtung zu steuern ist.
Fig. 3 ist ein Blockschaltbild, das einen herkömmlichen DRAM zeigt, der mit einem Datenübertragungsbus unterschiedlicher Bitbreite verbunden ist. In der Figur ist die Bitbreite des DRAM 1 so ausgewählt, daß sie n Bit beträgt (n ist eine ganze Zahl gleich oder größer als 2). Mit anderen Worten, der DRAM 1 kann Daten von n Bit zu einer Zeit schreiben und lesen. Ein mit dem DRAM 1 verbundener Datenübertragungsbus 2 weist eine Bitbreite auf, die zu m Bit gewählt ist (m = n/2). Eine Ausgabe von n Bit von dem DRAM 1 ist in eine obere Bitgruppe BGu der höherwertigen m Bit und eine untere Bitgruppe BGL der niederwertigen m Bit unterteilt, und die Bitgruppen sind jeweils mit dem Datenübertragungsbus 2 verbunden. Der DRAM 1 wird mit einem Zeilenadreßstrobesignal RAM durch einen Eingangsanschluß 3, einem oberen Spaltenadreßstrobesignal CASU durch einen Eingangsanschluß 4 und ein unteres Spaltenadreßstrobesignal CASL durch einen Eingangsanschluß 5 beliefert. Der DRAM 1 wird ebenfalls mit Adreßdaten durch Eingangsanschlüsse 61-6k beliefert.
Der in Fig. 3 gezeigte DRAM 1 steuert die Ausgabe der oberen Bitgruppe BGU als Reaktion auf das obere Spaltenadreßstrobesignal CASU und steuert die Ausgabe der unteren Bitgruppe BGL als Reaktion auf das untere Spaltenadreßstrobesignal CASL.
Fig. 4 ist ein Zeitablaufdiagramm, das die Tätigkeit des in Fig. 3 gezeigten DRAM zeigt, wenn das obere Spaltenadreßstrobesignal CASU und das untere Spaltenadreßstrobesignal CASL in Phase an den DRAM angelegt werden. Wie in der Figur gezeigt ist, kollidieren, wenn das obere Spaltenadreßstrobesignal CASU und das untere Spaltenadreßstrobesignal CASL in Phase sind, eine Ausgabe der oberen Bitgruppe BGU und eine Ausgabe der unteren Bitgruppe BGL miteinander auf dem Datenübertragungsbus 2.
Der herkömmliche Ansatz zum Verhindern der Datenkollision ist es, eines von dem oberen Spaltenadreßstrobesignal CASU und dem unteren Spaltenadreßstrobesignal CASL zu aktivieren und das andere zu deaktivieren. Zum Beispiel ist in Fig. 5 nur das obere Spaltenadreßstrobesignal CASU aktiviert. Nur Daten der oberen Bitgruppe BGU werden daher auf den Datenübertragungsbus 2 ausgegeben.
Wenn sie mit einem Datenübertragungsbus mit einer kleinen Bitbreite verbunden ist, kann eine herkömmliche Halbleiterspeichervorrichtung, die wie oben aufgebaut ist, nur m-Bitdaten ausgeben, was nur die Hälfte der Ausgabebitbreite n ist, die die Halbleiterspeichervorrichtung tatsächlich aufweist, und daher ist die Datenübertragungsrate niedrig.
Aus der EP 0 030 007 ist seine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruches 1 und ein Verfahren zum Steuern der Ausgabe einer Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruches 3 bekannt.
Es ist die Aufgabe der vorliegenden Erfindung, weiter die Ausgaberate solch einer Halbleiterspeichervorrichtung zu verbessern und ein Verfahren zum Steuern dieser Ausgabe dieser Halbleiterspeichervorrichtung vorzusehen.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung mit den Merkmalen des Anspruches 1, weiter wird diese Aufgabe gelöst durch ein Verfahren zum Steuern der Ausgabe einer Halbleiterspeichervorrichtung mit den Merkmalen des Anspruches 3.
Bei der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung unterteilt das Ausgabemittel Lesedaten von n Bit in eine Mehrzahl von Bitgruppen und gibt sequentiell die unterteilten Bitgruppen als Reaktion auf eine Mehrzahl von extern angelegten Taktsignalen aus. Somit können alle Daten von n Bit, die simultan aus dem Speicherzellenfeld ausgelesen sind, zu einem Datenübertragungsbus in Zeitunterteilungsweise ausgegeben werden, wodurch die Datenübertragungsrate verbessert wird.
Gemäß dem Verfahren des Steuerns einer Ausgabe von der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung können ähnlich alle Daten von n Bit, die aus einem Speicherzellenfeld ausgelesen werden, zu einem Datenübertragungsbus ausgegeben werden,wodurch die Datenübertragungsrate vergrößert wird.
Die vorangehenden und anderen Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlich aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockschaltbild, das einen Aufbau eines DRAM gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 ist ein Zeitablaufdiagramm, das den Betrieb der in Fig. 1 gezeigten Halbleiterspeichervorrichtung in ihrem Pagemodus zeigt;
Fig. 3 ist ein Schaltbild, das einen herkömmlichen DRAM zeigt;
Fig. 4 ist ein Zeitablaufdiagramm, das den Betrieb eines herkömmlichen DRAM zeigt; und
Fig. 5 ist ein Zeitablaufdiagramm, das andere Betriebsarten des herkömmlichen DRAM zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 1 ist ein Blockschaltbild, das einen Aufbau eines DRAM gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 1 enthält ein DRAM 100 einen Zeilenadreßpuffer 101, einen Spaltenadreßpuffer 102, einen Zeilenadreßdecoder 103, einen Spaltenadreßdecoder 104, ein Speicherzellenfeld 105, eine Leseverstärkergruppe 106, einen oberen 10-Puffer 107, einen unteren IO-Puffer 108, einen RAS-Puffer 109, einen oberen CAS-Puffer 110, einen unteren CAS-Puffer 111, einen OE-Puffer 112 und einen Taktgenerator 113.
Extern an Eingangsanschlüsse 61-6k angelegte Adreßdaten werden an den Zeilenadreßpuffer 101 und Spaltenadreßpuffer 102 angelegt. Der Zeilenadreßpuffer 101 und der Spaltenadreßpuffer 102 halten die Zeilenadreßdaten bzw. Spaltenadreßdaten als Reaktion auf Taktsignale von dem Taktgenerator 113. Die von dem Zeilenadreßpuffer 101 ausgegebenen Zeilenadreßdaten werden an den Zeilenadreßdecoder 103 angelegt. Die von dem Spaltenadreßpuffer 102 ausgegebenen Spaltenadreßdaten werden an den Spaltenadreßdecoder 104 angelegt.
Das Speicherzellenfeld 105 enthält eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen, die zum Kreuzen dieser Wortleitungen ausgelegt sind, und eine Mehrzahl von Speicherzellen, die an den Kreuzungspunkten der Wortleitungen und der Bitleitungen angeordnet sind. Der Zeilenadreßdecoder 103 wählt eine Wortleitung in dem Speicherzellenfeld 105 auf der Grundlage der von dem Zeilenadreßpuffer 101 angelegten Zeilenadreßdaten aus. Der Spaltenadreßdecoder 104 wählt eine Bitleitung in dem Speicherzellenfeld 105 auf der Grundlage der von dem Spaltenadreßpuffer 102 angelegten Spaltenadreßdaten aus. Das Speicherzellenfeld 105 ist in eine Mehrzahl von Sektoren unterteilt, und entsprechend werden n Speicherzellen in den Sektoren zu einer Zeit durch den Zeilenadreßdecoder 103 und den Spaltenadreßdecoder 104 ausgewählt. Die Leseverstärkergruppe 106 enthält eine Mehrzahl von Leseverstärkern, die entsprechend den Bitleitungen in dem Speicherzellenfeld 105 vorgesehen sind.
Die aus dem Speicherzellenfeld 105 ausgelesenen Daten von n Bit werden durch die Leseverstärkergruppe 106 verstärkt, dann in eine obere Bitgruppe B% und eine untere Bitgruppe BGL unterteilt, und die Gruppen werden an den oberen IO-Puffer 107 und den unteren IO-Puffer 108 angelegt. Der obere IO-Puffer 107 wird mit den Daten der höher signifikanten m Bit unter den oben beschriebenen Daten von n Bit versehen. Der untere 10-Puffer 108 wird mit den Daten der niedriger signifikanten m Bit unter den oben beschriebenen Daten von n Bit versehen. Der obere 10-Puffer 107 hält die Daten der höher signifikanten m Bit als Reaktion auf ein von dem Taktgenerator 113 angelegtes Taktsignal 4)U. Der untere 10-Puffer 108 hält die Daten der niedriger signifikanten m Bit als Reaktion auf ein von dem Taktgenerator 113 angelegtes Taktsignal φL. Die Ausgangsdaten von dem oberen 10-Puffer 107 werden zu dem Datenübertragungsbus 2 durch Ausgangsanschlüsse 81-8m geführt. Die Ausgangsdaten von dem unteren 10-Puffer 108 werden zu dem Datenübertragungsbus 2 durch Ausgangsanschlüsse 91-9m geführt.
Der RAS-Puffer 109 nimmt das an einem Eingangsanschluß 3 aufgenommene Zeilenadreßstrobesignal RAS und hält es. Der obere CAS- Puffer 110 nimmt ein an einem Eingangsanschluß 4 aufgenommenes oberes Spaltenadreßstrobesignal CASU und hält es. Der untere CAS- Puffer 111 nimmt ein an einem Eingangsanschluß 5 empfangenes unteres Spaltenadreßstrobesignal CASL auf und hält es. Der OE- Puffer 112 nimmt ein an einem Eingangsanschluß 7 empfangenes Ausgabefreigabesignal OE auf und hält es. Der Taktgenerator 113 erzeugt verschiedene Taktsignale auf der Grundlage des von dem RAS-Puffer 109 zugeführten Zeilenadreßstrobesignals RAS, des von dem oberen CAS-Puffer 110 zugeführten oberen Spaltenadreßstrobesignais CASU, des von dem unteren CAS-Puffer 111 zugeführten unteren Spaltenadreßstrobesignals CASL und des von dem OB-Puffer 112 zugeführten Ausgabefreigabesignals OE. Die von dem Taktgenerator 113 erzeugten Taktsignale werden an den Zeilenadreßpuffer 101, den Spaltenadreßpuffer 102, die Leseverstärkergruppe 106, den oberen IO-Puffer 107 und den unteren IO-Puffer 108 angelegt.
Die Zeiten des Haltens der Zeilenadreßdaten und der Spaltenadreßdaten des Zeilenadreßpuffers 101 und des Spaltenadreßpuffers 102 werden durch die von dem Taktgenerator 113 zugeführten Taktsignale gesteuert. Die Aktivierung/Deaktivierung der Leseverstärkergruppe 106 wird als Reaktion auf von dem Taktgenerator 113 zugeführte Taktsignale gesteuert. Die Zeiten des Haltens von Daten, die aus dem Speicherzellenfeld 105 gelesen sind, des oberen IO-Puffers 107 und des unteren IO-Puffers 108 werden als Reaktion auf die von dem Taktgenerator 113 zugeführten Taktsignale φU und φL gesteuert.
Fig. 2 ist ein Zeitablaufdiagramm, das die Tätigkeit in seinem Pagemodus in der in Fig. 1 gezeigten Ausführungsform zeigt. Der Betrieb in dem Pagemodus wird zum Darstellen des Betriebes der in Fig. 1 gezeigten Ausführungsform in Zusammenhang mit Fig. 2 dargestellt.
In dem Pagemodus werden Daten für eine Zeile in dem Speicherzellenfeld 105 sequentiell von dem Ende der Zeile ausgelesen, indem die Spaltenadressen sequentiell geändert werden, wobei die Zeilenadresse festgehalten wird. Wenn das Lesen der Daten für eine Zeile beendet ist, wird die Zeilenadresse um eins aktualisiert, und die Daten in der nächsten Zeile werden sequentiell ausgelesen. Fig. 2 stellt den Betrieb dar, wenn Daten aus einer bestimmten Zeile in dem Speicherzellenfeld 105 ausgelesen werden. Das Zeilenadreßstrobesignal RAS wird von dem H-Pegel zu dem L- Pegel heruntergezogen und aktiviert. Der L-Pegelzustand des Zeilenadreßstrobesignales RAS wird bis zu dem Ende des Lesens der Daten für die eine Zeile aufrechterhalten. Der Zeilenadreßpuffer 101 hält die Zeilenadreßdaten als Reaktion auf das Steigen des Zeilenadreßstrobesignales RAS. Eine Ausgabe von dem Zeilenadreßpuffer 101 wird an den Zeilenadreßdecoder 103 angelegt. Der Zeilenadreßdecoder 103 wählt eine Wortleitung in dem Speicherzellenfeld auf der Grundlage der angelegten Zeilenadreßdaten aus. Somit werden die Daten einer Speicherzelle, die zu der ausgewählten Wortleitung gehört, auf eine Bitleitung ausgelesen.
Das obere Spaltenadreßstrobesignal CASU und das untere Spaltenadreßstrobesignal CASL sind um 180º gegeneinander phasenverschoben.Der Spaltenadreßpuffer 102 hält die Spaltenadreßdaten als Reaktion auf das Fallen des oberen Spaltenadreßstrobesignales CASU. Die von dem Spaltenadreßpuffer 102 gehaltenen Spaltenadreßdaten werden an den Spaltenadreßdecoder 104 angelegt. Der Spaltenadreßdecoder 104 wählt eine Bitleitung, mit der jeder Sektor in dem Speicherzellenfeld 105 verknüpft ist, auf der Grundlage der angelegten Spaltenadreßdaten aus. Somit werden die aus entsprechenden Speicherzellen in jedem Sektor in dem Speicherzellenfeld 105 ausgelesenen Daten von n Bit bei der Leseverstärkergruppe 106 verstärkt, und die verstärkten Daten werden an den oberen IO-Puffer 107 und den unteren IO-Puffer 108 angelegt. Der obere IO-Puffer 107 hält die Ausgabedaten der höher signifikanten m Bit als Reaktion auf das von dem Taktgenerator 113 angelegte Taktsignal φU. Der untere IO-Puffer 108 hält die Ausgabedaten der niedriger signifikanten m Bit als Reaktion auf das von dem Taktgenerator 113 zugeführte Taktsignal φL. Wie in Fig. 2 gezeigt ist, sind die Taktsignale φU und φL gegeneinander um 180º phasenverschoben. Folglich werden die von dem oberen IO-Puffer 107 gehaltenen Daten und die von dem unteren IO-Puffer 108 gehaltenen Daten an den Datenübertragungsbus 2, ohne einander zu überlappen, angelegt.
Bei der in Fig. 1 gezeigten Ausführungsform werden die Daten der höher signifikanten m Bit und die Daten der niedriger signifikanten m Bit aus den Daten von n Bit, die simultan aus dem Speicherzellenfeld 105 ausgelesen werden, sequentiell zu dem Datenübertragungsbus 2, ohne einander zu überlappen, übertragen. Als Resultat kann eine Datenübertragungsrate, die ungefähr zweimal so hoch wie die des in Fig. 3 gezeigten herkömmlichen DRAM 1 ist, vorgesehen werden.
Der Betrieb in dem Pagemodus ist als ein Beispiel beschrieben worden, aber ähnliche Effekte zu der oben beschriebenen Ausführungsform können in dem Falle eines gewöhnlichen Lesemodus vorgesehen werden, wenn die Daten von n Bit, die simultan aus dem Speicherzellenfeld ausgelesen werden, in eine Mehrzahl von Bitgruppen unterteilt werden und die Gruppen sequentiell ausgegeben werden.
Obwohl bei der oben beschriebenen Ausführungsform die Daten von n Bit, die simultan aus dem Speicherzellenfeld 105 ausgelesen werden, in zwei Bitgruppen unterteilt werden, die auszugeben sind, ist die vorliegende Erfindung anwendbar auf den Fall, in dem die Daten von n Bit in drei oder mehr Bitgruppen unterteilt werden, die ausgegeben sind.
Ebenfalls ist bei der oben beschriebenen Ausführungsform der Fall beschrieben, in dem DRAMs benutzt werden, die vorliegende Erfindung ist auf andere Arten von Halbleiterspeichervorrichtungen, wie ein statischer RAM oder eine nicht-flüchtige Halbleiterspeichervorrichtung, anwendbar.
Wie oben beschrieben wurde, werden gemäß der vorliegenden Erfindung Daten einer Mehrzahl von Bit, die simultan aus einem Speicherzellenfeld ausgelesen werden, in eine Mehrzahl von Bitgruppen unterteilt, und alle Gruppen können zu einem Datenübertragungsbus geführt werden, wodurch deutlich die übertragungsrate der Daten im Vergleich mit einer herkömmlichen Halbleiterspeichervorrichtung vergrößert werden kann.
Obwohl die vorliegende Erfindung im einzelnen beschrieben und dargestellt wurde, ist es klar zu verstehen, daß dieses nur als Darstellung und Beispiel dient&sub1; und daß es nicht als Weg der Beschränkung genommen werden kann, der Umfang der vorliegenden Erfindung ist nur durch den Inhalt der beigefügten Ansprüche begrenzt.

Claims

1. Halbleiterspeichervorrichtung, von der Daten von n Bit, wobei n eine ganze Zahl gleich oder größer 2 ist, simultan aus einem Speicherzellenfeld (105) mit einer Mehrzahl von Speicherzellen ausgelesen werden können, mit:

einem Auswahimittel (103, 104) zum simultanen Auswählen von n peicherzellen in dem Speicherzellenfeld auf der Grundlage extern angelegter Adreßdaten;

gekennzeichnet durch:

ein Ausgabemittel (107, 108, 113) zum Unterteilen der Daten von n Bit, die aus den n Speicherzellen ausgelesen sind, die von dem Auswahlmittel ausgewählt sind, in eine Mehrzahl von Bitgruppen und zum sequentiellen Ausgeben der Mehrzahl von Bitgruppen als Reaktion auf eine Mehrzahl von extern angelegten Taktsignalen (CASU, CASL),

wobei die Mehrzahl von Taktsignalen ein erstes und ein zweites Spaltenadreßstrobesignal (CASU, CASL) enthält, die um 180º gegeneinander phasenverschoben sind.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das Ausgabemittel die Daten von n Bit, die aus dem Speicherzellenfeld ausgelesen sind, in eine erste Bitgruppe der höher signifikanten n/2 Bit und eine zweite Bitgruppe der niedriger signifikanten n/2 Bit unterteilt und die erste Bitgruppe als Reaktion auf das erste Spaltenadreßstrobesignal ausgibt und die zweite Bitgruppe als Reaktion auf das Spaltenadreßstrobesignal ausgibt.

3. Verfahren zum Steuern der Ausgabe einer Haibleiterspeichervorrichtung, die das Lesen von Daten von n Bit, wobei n eine ganze Zahl gleich oder größer als 2 ist, simultan aus einem Speicherzellenfeld (105) mit einer Mehrzahl von Speicherzellen ermöglicht,

gekennzeichnet durch:

einen ersten Schritt des extern Anlegens einer Mehrzahl von Taktsignalen, die gegeneinander phasenverschoben sind, an die Halbleitervorrichtung und

einen zweiten Schritt des Unterteilens der Daten von n Bit, die aus dem Speicherzellenfeld ausgelesen werden, in eine Mehrzahl von Bitgruppen und sequentiell Ausgeben der unterteilten Bitgruppen als Reaktion auf die Mehrzahl von Taktsignalen (CASU, CASL),

wobei die Mehrzahl von Taktsignalen ein erstes und zweites Spaltenadreßstrobesignal (CASU, CASL) enthält, die um 180º gegeneinander phasenverschoben sind.

4. Verfahren zum Steuern der Ausgabe einer Halbleiterspeichervorrichtung nach Anspruch 3, bei der

der zweite Schritt die Daten von n Bit, die aus dem Speicherzellenfeld ausgelesen werden, in eine erste Bitgruppe von höher signifikanten n/2 Bit und eine zweite Bitgruppe von niedriger signifikanten n/2 Bit unterteilt und die erste Bitgruppe als Reaktion auf das erste Spaltenadreßstrobesignal ausgibt und die zweite Bitgruppe als Reaktion auf das zweite Spaltenadreßstrobesignal ausgibt.