DE69220725T2

DE69220725T2 - Herstellungsverfahren eines Kondensatorelementes für ein DRAM

Info

Publication number: DE69220725T2
Application number: DE69220725T
Authority: DE
Inventors: Kiyoshi Takeuchi
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1991-04-05
Filing date: 1992-04-03
Publication date: 1998-02-26
Anticipated expiration: 2012-04-04
Also published as: DE69220725D1; JP2797746B2; EP0513988A1; EP0513988B1; JPH04307965A; US5162253A

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung kapazitiver Elemente für integrierte Schaltungen.
Bei der Verdichtung von dynamischen Direktzugriff speichern (DRAM) ist ungeachtet der minimierten Fläche pro Bit immer noch ein größerer Kapazitätswert pro Einheitsfläche erforderlich, da es aufgrund der Einschränkung, daß eine bestimmte Widerstandsfähigkeit gegen Alphastrahlen gewünscht wird, schwierig ist, den erforderten Kapazitätswert eines Kondensators zur Datenspeicherung zu verringern. Ein dünnerer Isolierfilm für den Kondensator kann ein Mittel sein, das vorangehende Problem zu vermeiden, jedoch ist lediglich eine begrenzte Verringerung der Isolierfilmdicke möglich. Für ein DRAM hohen Speichervermögens von vier Megabits oder mehr ist ein Verfahren vorgeschlagen worden, bei dem die Kapazität auf der Innenwand einer in einem Substrat vorgesehenen Öffnung (Grabenkapazität) erhalten wird oder die Kapazität auf der Seitenwand einer über einem Substrat erhobenen Kondensatorelektrode (Stapelkapazität) erhalten wird. Diese Verfahren können jedoch nicht für ein DRAM von 64 Megabits oder mehr angewendet werden, da sie eine zu große Tiefe oder Höhe erfordern. Somit wird ein Verfahren zum Verwenden geschichteter kapazitiver Elektroden für das DRAM von 64 Megabits oder mehr vorgeschlagen, um ohne Zunahme der Höhe den vergrößerten Oberflächenbereich der Stapelkapazitätselektroden zu erhalten. Ein Beispiel einer derartigen Struktur ist "a memory cell having fin-type capacitors" (eine Speicherzelle mit rippenartigen Kondensatoren), die von T. Ema et al. bei dem "the International Electron Devices Meeting", 1988, in den Tagungsdokumenten, S. 592, vorgeschlagen wird.
In Figur 1 liefert das Einsetzen einer Störstelle in ein Siliziumsubstrat 201 eine aktive Siliziumschicht 202. Ein Schichtenisolierfilm 210 aus Siliziumnitrid und eine Zwischenlage 211 aus Siliziumdioxid werden dann nacheinander abgelagert. Eine Kontaktöffnung wird ausgebildet, die bis an die aktive Schicht 202 reicht, und dann wird eine kapazitive Polysiliziumelektrode 214 vorgesehen, die sich durch die Kontaktöffnung hindurch erstreckt und eine Speicherknotenelektrode (eine sogenannte Rippe) eines Speicherzellenkondensators bildet, der mit der aktiven Siliziumschicht 202 verbunden ist.
In Figur 2 wird die Zwischenlage 211 selektiv entfernt, um die Unterseite der kapazitiven Polysiliziumelektrode 214 freizulegen, und ein kapazitiver Isolierfilm 205 wird auf der gesamten freigelegten Oberfläche der kapazitiven Polysiliziumelektrode 214 ausgebildet. Eine kapazitive Polysiliziumelektrode 204 wird dann durch ein Dampfphasen-Wachstumsverfahren ausgebildet, um den kapazitiven Isolierfilm 205 innerhalb der Elektrode 204 einzubetten, die durch den kapazitiven Isolierfilm 205 als eine Gegenelektrode zu der kapazitiven Polysiliziumelektrode 214 wirkt.
Die kapazitive Polysiliziumelektrode 204 bildet die Zellenplattenelektrode eines Speicherzellenkondensators, wobei die Elektrode 204 mit allen Zellen eines Speichers gemeinsam verbunden ist, so daß sie auf einer Vergleichsspannung gehalten wird. Bei dieser Anordnung umschließt die kapazitive Polysiliziumelektrode 204 die kapazitive Polysiliziumelektrode 214 von oben und unten her, um die Kapazität zu erhöhen. Ferner können der kapazitive Isolierfilm 205 und die kapazitive Polysiliziumelektrode 204 zusammenhängend ausgebildet werden, um einen kapazitiven Isolierfilm hoher Qualität zu erzeugen.
Jedoch besitzt bei dem hier vorstehend beschriebenen herkömmlichen Verfahren ein Teil der Elektrode während ihres Herstellungsprozesses keine darunterliegende Unterstützung und wird somit in der Atmosphäre instabil gehalten. Dies bewirkt das Problem der geringen mechanischen Festigkeit während der Handhabung. Eine hohe Qualität eines kapazitiven Isolierfilms ist erforderlich, um einen ausreichend dünnen Film zu erzeugen, wenn ein engerer Zwischenraum unterhalb des ungestützten Abschnitts der Elektrode eingerichtet werden soll, um das vollständige Einbetten mit Elektrodenmaterial sicherzustellen. Der Herstellungsprozeß ist in diesem Fall nicht so gut geeignet, wie wenn ein dickeres Filmmaterial und ein breiterer Zwischenraum verwendet werden, wenn dies auch die Möglichkeiten für die Form der Elektrode einschränkt.
Das früher veröffentlichte U.S.-Patent Nr. US-A-4899203 beschreibt ein kapazitives Element für eine integrierte Schaltung, das wie folgt aufgebaut ist. Eine erste Plattenelektrode und ein erster dielektrischer Film werden auf einem Substrat ausgebildet und dann wird mit Photolithographie durch diese Schichten ein Kontaktloch ausgebildet, um einen Bereich hoher Störstellenkonzentration des Substrats unterhalb freizulegen. Die Oberfläche der Einheit wird dann zwischen 800º und 900º oxidiert, um an den Kanten der innerhalb des Kontaktlochs freigelegten ersten Plattenelektrode und auf dem freigelegten Substrat an dem Boden des Kontaktlochs isolierende Oxidschich ten auszubilden. Die Einheit wird dann durch reaktive Ionenätzung geätzt, um die letzte Schicht des isolierenden Oxids zu entfernen. Eine Speicherschaltelektrode wird dann abgelagert, die den Boden und die Wände des Kontaktlochs bedeckt und um das Kontaktloch herum den dielektrischen Film überlappt. Ein zweiter dielektrischer Film wird dann über der gesamten Einheit ausgebildet, gefolgt von einer zweiten Plattenelektrode. Die erste und die zweite Plattenelektrode sind über eine Aussparung elektrisch verbunden, die zu einer Seite der Speicherschaltelektrode hin in dem ersten und zweiten dielektrischen Film ausgebildet ist.
Bei diesem bekannten Verfahren wird der erste dielektrische Film, während er auf der Oberfläche der Einheit freigelegt ist, der photolithographischen Ätzung, der Oxidation bei 800º bis 900º und der reaktiven lonenätzung ausgesetzt.
Die früher veröffentlichte Japanische Patentanmeldung Nr. JP-A-2135771 beschreibt ein Verfahren zum Herstellen eines mehrschichtigen, geschichteten kapazitiven Elements. Dieses Verfahren ist zu demjenigen zum Herstellen der Einschichtelektrode ähnlich, die in den Figuren 1 und 2, wie vorstehend beschrieben, veranschaulicht ist, außer daß die Hauptspeicherschaltelektrode durch abwechselndes Ablagern einer Folge von Elektrodenschichten und Zwischenlagenschichten ausgebildet wird, um eine mehrrippige Speicherschaltelektrode zu erzeugen.
Die Zwischenlagenschichten werden dann entfernt und ein dielektrischer Film auf der Speicherschaltelektrode abgelagert. Diese mehrrippige Struktur wird dann in Elektrodenmaterial eingebettet, das die zweite Elektrode des kapazitiven Elements bildet.
Die früher veröffentlichte Japanische Patentanmeldung Nr. JP 59-231851 beschreibt ein Verfahren zur Herstellung eines kapazitiven Elements für eine Halbleiterspeicherzelle. Bei diesem Verfahren werden nacheinander auf einem Substrat eine untere Elektrodenschicht, ein Si&sub3;N&sub4;-Film und eine obere Elektrodenschicht abgelagert, wobei die obere Elektrodenschicht eine zentrale Aussparung besitzt. Ein zweiter Si&sub3;N&sub4;-Film wird dann über der oberen Elektrodenschicht und der Bodenfläche sowie den Wänden der Aussparung abgelagert, eine Öffnung wird geätzt, die sich von der Oberfläche des zweiten Si&sub3;N&sub4;-Films innerhalb der Aussparung zu dem Substrat hin erstreckt und eine letzte Elektrodenschicht wird ausgebildet, die den zweiten Si&sub3;N&sub4;-Film bedeckt und die Öffnung füllt, so daß sie die untere Elektrodenschicht und das Substrat berührt. Bei diesem Verfahren wird der zweite dielektrische Si&sub3;N&sub4;-Film, während er auf der Oberfläche der Einheit freigelegt ist, einem Ätzungsprozeß ausgesetzt.
Die Erfindung stellt ein Verfahren zur Herstellung eines kapazitiven Elements bereit, wie es in den angehängten unab hängigen Patentansprüchen bestimmt ist, auf die jetzt Bezug genommen werden sollte. Bevorzugte Merkmale der Erfindung werden in den abhängigen Unteransprüchen bestimmt.
Das Verfahren der Erfindung kann für die Verwendung in einer integrierten Schaltung vorteilhaft ein kapazitives Element herstellen, das zwei Elektroden, eine A-Elektrode und eine B- Elektrode, besitzt. Mindestens ein Teil der A-Elektrode ist aus einem ersten und zweiten Leiter aufgebaut. Ein Teil des zweiten Leiters und ein Teil der B-Elektrode werden durch einen kapazitiven Isolierfilm getrennt jeweils über- und untereinander angeordnet. Ein Teil des ersten Leiters wird unter der B-Elektrode angeordnet, die von ihm ebenfalls durch einen kapazitiven Isolierfilm getrennt ist. Ein weiterer Teil des ersten Leiters wird unterhalb angeordnet und auf einer Seite der B-Elektrode mit einem Abschnitt des zweiten Leiters verbunden. Das Verfahren weist vorzugsweise die Schritte auf: Ausbilden des ersten Leiters über einem Substrat, Vorsehen eines ersten kapazitiven Isolierfilms auf seiner Oberfläche, die die B-Elektrode über einem Substratabschnitt bildet, an dem der erste Leiter nicht vorhanden ist, und über einem Teil des ersten Leiters, Ausbilden eines zweiten kapazitiven Isolierfilms auf einer freigelegten Oberfläche des ersten Leiters und auf der Oberfläche der B-Elektrode, Ausbilden des zweiten Leiters über einem Teil der B-Elektrode und über mindestens einem Teil des ersten Leiters, Ausbilden einer Öffnung oder Aussparung in einem Teil des Bereichs, in dem der zweite Leiter direkt über dem ersten Leiter ausgebildet ist, so daß die Öffnung oder Aussparung durch den zweiten Leiter dringt, um den ersten Leiter zu erreichen, und Ablagern eines Leiters auf der Innenwand der Öffnung oder Aussparung.
Bei einem Herstellungsverfahren gemäß der Erfindung kann das geschichtete kapazitive Element ohne eine Stufe erhalten werden, in der das Elektrodenmaterial in der Atmosphäre instabil gehalten wird. Dies kann vorteilhafterweise zu einer geeigneteren Herstellung dünnerer Elektroden führen und so kann ein größerer Kapazitätswert als auf dem Stand der Technik erhalten werden, indem die Anzahl der geschichteten Elektroden innerhalb einer begrenzten Höhe vergrößert wird. Ferner kann der kapazitive Isolierfilm und die den Isolierfilm bedeckende Elektrodenschicht zusammenhängend ausgebildet werden.
Bevorzugte Ausführungsformen eines Verfahrens zur Herstellung eines kapazitiven Elements für integrierte Schaltungen gemäß der vorliegenden Erfindung werden hier nachstehend im Detail mit Bezug auf die dazugehörigen Zeichnungen vollständig beschrieben werden.
Figur 1 ist eine Schnittansicht einer Zwischenstufe bei der Herstellung eines kapazitiven Elements, die ein herkömmliches Verfahren zum Herstellen eines kapazitiven Elements für eine integrierte Schaltung veranschaulicht;
Figur 2 ist eine Schnittansicht des vollständigen kapazitiven Elements aus Figur 1, die eine herkömmliche Einheit für ein kapazitives Element für eine integrierte Schaltung veranschaulicht;
Figur 3 ist eine Schnittansicht eines kapazitiven Elements für eine integrierte Schaltung, das mit einem Verfahren gemäß einer ersten Ausführungsform der Erfindung ausgebildet ist;
Figur 4 ist eine Schnittansicht eines kapazitiven Elements, das mit einem Verfahren gemäß einer zweiten Ausführungsform der Erfindung ausgebildet ist;
Figur 5 ist eine Schnittansicht eines kapazitiven Elements, das mit einem Verfahren gemäß einer dritten Ausführungsform der Erfindung ausgebildet ist;
Figur 6 ist eine Schnittansicht eines kapazitiven Elements, das mit einem Verfahren gemäß einer vierten Ausführungsform der Erfindung ausgebildet ist;
Figur 7 ist eine Schnittansicht eines Abschnitts des kapazitiven Elements aus Fig. 6, die eine erste Verbindung der Zellenplattenelektroden veranschaulicht; und
Figur 8 ist eine Schnittansicht eines Abschnitts des kapazitiven Elements aus Fig. 6, die eine zweite, alternative Verbindung der Zellenplattenelektroden veranschaulicht.
Bei der ersten Ausführungsform aus Figur 3 bildet eine kapazitive Polysiliziumelektrode 114aa eine Speicherknotenelektrode und kapazitive Polysiliziumelektroden 104aa und 104ba sehen Zellenplattenelektroden vor. Eine aktive Siliziumschicht 102 ist auf einem Siliziumsubstrat 101 in einem Bereich ausgebildet, in dem ein Schichtenisolierfilm 103 die gesamte Oberfläche des Substrats bedeckt. Der Schichtenisolierfilm 103 ist herkömmlicherweise ein Siliziumnitridfilm, ist jedoch bei der Erfindung nicht auf dieses Material beschränkt. Ein Polysiliziumfilm wird dann durch Ablagerung ausgebildet, um eine kapazitive Polysiliziumelektrode 104aa zu erzeugen, und ein erster kapazitiver Isolierfilm 105a wird auf der gesamten Oberfläche ausgebildet. Die kapazitive Polysiliziumelektrode 104aa ist auf dem gesamten Bereich der Einheit mit Ausnahme mindestens eines Teils der aktiven Siliziumschicht 102 ausgebildet. Der kapazi- Live Isolierfilm 105a ist auf der derartig freigelegten Oberfläche des Schichtenisolierfilms 103 ausgebildet, und bei den folgenden Prozeßschritten verbleibt die kapazitive Isolierschicht 105a an der richtigen Stelle, ohne daß sie entfernt wird, jedoch hat der Rest der kapazitiven Isolierschicht 105a auf dem freigelegten Bereich des Isolierfilms 103 im wesentlichen keine Beziehung mit der Erfindung und wird deshalb in allen Zeichnungen weggelassen. Ein Polysiliziumfilm wird dann abgelagert, um die kapazitive Polysiliziumelektrode 114aa auszubilden, wobei eine Fläche bedeckt wird, die den Bereich über der aktiven Siliziumschicht 102 enthält. Die kapazitive Polysiliziumelektrode 114aa muß dann in eine Form mit einer Öffnung geformt werden, durch die ein Polysiliziumstecker 106a führen kann, ohne die kapazitive Polysiliziumelektrode 104aa zu berühren.
Die Öffnung wird durch Ätzen vorgesehen, um durch die kapazitive Polysiliziumelektrode 114aa die aktive Siliziumschicht 102 zu erreichen. Ein Polysiliziumstecker 106a wird in die Öffnung eingesetzt, um die aktive Siliziumschicht 102 mit der kapazitiven Polysiliziumelektrode 114aa in elektrischen Kontakt zu bringen. Polysilizium oder andere Materialien, wie etwa Wolfram, können für das Steckermaterial verwendet werden. Der Abschnitt des ersten kapazitiven Isolierfilms 105a, der nicht mit der kapazitiven Polysiliziumelektrode 114aa beschichtet ist, wird dann entfernt und ein zweiter kapazitiver Isolierfilm 105b wird auf der gesamten Oberfläche der Einheit ausgebildet. Danach wird ein Polysiliziumfilm auf der gesamten Oberfläche abgelagert, um eine kapazitive Polysiliziumelektrode 104ba zu erzeugen.
In dem Bereich, in dem die kapazitive Polysiliziumelektrode 104aa unterhalb der kapazitiven Polysiliziumelektrode 104ba und des kapazitiven Isolierfilms 105b liegt, wird eine Öffnung durch Ätzen vorgesehen, um durch die kapazitive Polysiliziumelektrode 104ba die kapazitive Polysiliziumelektrode 104aa zu erreichen. Die Öffnung wird dann mit einem Polysiliziumstecker 106b gefüllt, um die kapazitive Polysiliziumelektrode 104aa mit der kapazitiven Polysiliziumelektrode 104ba zu verbinden. Die Öffnung kann bis an den Schichtenisolierfilm 103 reichen. Bei der Ausführungsform können zwei Verbindungen mittels Steckern, die in zwischen den leitenden Schichten vorgesehenen Öffnungen ausgebildet sind, hergestellt werden, d.h. eine zum Bilden der Speicherknotenelektrode und eine andere zum Bilden der Zellenplattenelektrode.
Die zweite Ausführungsform, wie in FIG. 4 gezeigt, ist eine weiterentwickelte Abänderung der ersten Ausführungsform, bei der die Speicherknotenelektrode aus zwei Schichten, einer kapazitiven Polysiliziumelektrode 114ab und einer kapazitiven Polysiliziumelektrode 114bb, gebildet wird und die Zellenplattenelektrode drei Schichten, die kapazitiven Polysiliziumelektroden 104ab und 104bb und eine kapazitive Polysiliziumelektrode 104cb, aufweist.
Die kapazitiven Polysiliziumelektroden 104ab und 114ab werden mit dem gleichen Verfahren wie die kapazitiven Polysiliziumelektroden 104aa und 114aa der ersten Ausführungsform ausgebildet. Der kapazitive Isolierfilm 105a wird dann entfernt, indem die kapazitive Polysiliziumelektrode 114ab als eine Maske verwendet wird, und der zweite kapazitive Isolierfilm 105b wird auf der gesamten Oberfläche ausgebildet. Die kapazitive Polysiliziumelektrode 104bb wird dann unter der gleichen Einschränkung wie die kapazitive Polysiliziumelektrode 104ab ausgebildet und ein dritter kapazitiver Isolierfilm 105c wird über der gesamten Oberfläche ausgebildet. Die kapazitive Polysiliziumelektrode 114bb wird dann ausgebildet. Die kapazitive Polysiliziumelektrode 114bb wird unter der gleichen Einschränkung wie die kapazitive Polysiliziumelektrode 114ab ausgebildet. Eine Öffnung wird durch Ätzen vorgesehen, um die aktive Siliziumschicht 102 zu erreichen, indem die kapazitiven Polysiliziumelektroden 114bb und 114ab von der Oberfläche der kapazitiven Polysiliziumelektrode 114bb her eindringen. Die Öffnung wird mit einem Polysiliziumstecker 106c gefüllt, um die aktive Siliziumschicht 102 mit den kapazitiven Polysiliziumelektroden 114ab und 114bb zu verbinden. Der freigelegte Abschnitt des dritten kapazitiven Isolierfilms 105c wird dann entfernt und ein vierter kapazitiver Isolierfilm 105d wird auf der gesamten Oberfläche ausgebildet. Danach wird eine kapazitive Polysiliziumelektrode 104cb auf der gesamten Oberfläche ausgebildet.
In einem Bereich, in dem die kapazitive Polysiliziumelektrode 104bb unterhalb der kapazitiven Polysiliziumelektrode 104cb (getrennt durch den kapazitiven Isolierfilm 105d) ausgebildet ist und die kapazitive Polysiliziumelektrode 104ab unterhalb der kapazitiven Polysiliziumelektrode 104bb (getrennt durch den kapazitiven Isolierfilm 105b) ausgebildet ist, wird eine Öffnung durch Ätzen vorgesehen, um die kapazitive Polysiliziumelektrode 104ab zu erreichen, indem die kapazitiven Polysiliziumelektroden 104cb und 104bb von der Oberfläche der kapazitiven Polysiliziumelektrode 104cb her eindringen. Ein Polysiliziumstecker 106d wird in der Öffnung ausgebildet, um die kapazitiven Polysiliziumelektroden 104ab, 104bb und 104cb miteinander zu verbinden. Die Ausführungsform stellt eine kapazitive Polysiliziumelektrode mit drei Schichten bereit, die durch einen einzigen Polysiliziumstecker verbunden sind, um die Zellenplattenelektrode vorzusehen. Verfahren zum Herstellen von Elektroden mit mehreren Schichten sind in Hinblick auf diese Ausführungsform offensichtlich.
Bei der dritten Ausführungsform in FIG. 5 ist eine Öffnung in dem Schichtenisolierfilm 103 vorgesehen, um die aktive Schicht 102 zu erreichen, und eine kapazitive Polysiliziumelek trode 114ac ist in einem Bereich einschließlich der Öffnung ausgebildet. Danach werden die folgenden Schritte der Reihe nach ausgeführt: Bildung des ersten kapazitiven Isolierfilms 105a', Bildung einer kapazitiven Polysiliziumelektrode 104ac, selektives Entfernen des kapazitiven Isolierfilms 105a', Bildung des zweiten kapazitiven Isolierfilms 105a, Bildung einer kapazitiven Polysiliziumelektrode 114bc, Bildung eines Polysiliziumsteckers 106e zum Verbinden der kapazitiven Polysiliziumelektrode 114bc mit der kapazitiven Polysiliziumelektrode 114ac, selektives Entfernen des kapazitiven Isolierfilms 105a, Bildung des dritten kapazitiven Isolierfilms 105b und Bildung der kapazitiven Polysiliziumelektrode 104bc. Übermäßiges Bohren der Öffnung zum Aufnehmen des Polysiliziumsteckers 106e ist gemäß der Ausführungsform in einem geringen Maß zulässig. Das gleiche Verfahren wie für die erste Ausführungsform kann auf diese Ausführungsform angewendet werden, um den Stekker vorzusehen, der die kapazitiven Polysiliziumelektroden 104ac und 104bc miteinander verbindet, um die Zellenplattenelektrode auszubilden.
Die vierte Ausführungsform der FIGN. 6 bis 8 enthält ein Beispiel, bei dem die Erfindung auf "the memory cell structure with an increased capacitance per unit area by laminating adjacent storage node electrodes with each others" (die Speicherzellenstruktur mit einer vergrößerten Kapazität je Einheitsfläche durch Aneinanderschichten benachbarter Speicherknotenelektroden), die von Inoue et al. in "The International Electron Devices Meeting", 1989, in den Tagungsdokumenten, S. 31, vorgeschlagen wird, angewendet wird.
In FIG. 6 weisen zwei aneinander geschichtete benachbarte Speicherknotenelektroden jeweils eine kapazitive Polysiliziumelektrode 114ad, die mit einer aktiven Siliziumschicht 102a durch einen Polysiliziumstecker 106f verbunden ist, und eine kapazitive Polysiliziumelektrode 114bd auf, die durch einen Polysiliziumstecker 1069 mit einer aktiven Siliziumschicht 102b verbunden ist. Die Zellenplattenelektrode wird aus kapazitiven Polysiliziumelektroden 104ad, 104bd und 104cd gebildet.
Ein Verfahren zur Herstellung gemäß dieser Ausführungsform umfaßt die Schritte: Ausbilden der kapazitiven Polysiliziumelektrode 104ad, des ersten kapazitiven Isolierfilms 105a, der kapazitiven Polysiliziumelektrode 114ad, des Polysiliziumsteckers 106f, des zweiten kapazitiven Isolierfilms 105b und der kapazitiven Polysiliziumelektrode 104bd wie bei der ersten Ausführungsform, Entfernen der kapazitiven Polysiliziumelektroden 104bd und 104ad von einem Bereich, der mindestens einen Teil des Bereichs genau oberhalb der aktiven Siliziumschicht 102b einschließt, Ausbilden des dritten kapazitiven Isolierfilms 105c, Ausbilden der kapazitiven Polysiliziumelektrode 114bd, Ausbilden des Polysiliziumsteckers 1069, selektives Entfernen des kapazitiven Isolierfilms 105c, Ausbilden des vierten Isolierfilms 105d und Ausbilden der kapazitiven Polysiliziumelektrode 104cd. Somit kann die Struktur, wie in Figur 6 gezeigt, erhalten werden.
Bei einem ersten Verfahren, wie in FIG. 7 gezeigt, wird ein zweiter Schichtenisolierfilm 107 auf der gesamten Oberfläche ausgebildet. Eine Öffnung, die von dem Schichtenisolierfilm 107 aus mindestens so weit wie die kapazitive Polysiliziumelektrode 104ad reicht, wird dann in einem Bereich ausgebildet, in dem die kapazitiven Polysiliziumelektroden 104cd, 104bd und 104ad auf die kapazitiven Isolierfilme 105d und 105b geschichtet sind. Ein Polysiliziumstecker 106h wird ausgebildet, der die Öffnung füllt, um die kapazitiven Polysilizium elektroden 104cd, 104bd und 104ad miteinander zu verbinden. Schließlich wird eine Aluminiumelektrode 108 in Verbindung mit dem Polysiliziumstecker 106h ausgebildet, um die in FIG. 7 gezeigte Struktur zu erhalten.
Ein zweites Verfahren ist in FIG. 8 gezeigt. Hier ist eine Verbindung 109 aus Polysilizium an einem schräg abgeschnittenen Bereich vorgesehen, an dem die kapazitiven Polysiliziumelektroden 104cd, 104bd und 104ad mit den kapazitiven Isolierfilmen 105d und 105b geschichtet sind, so daß die kapazitiven Polysiliziumelektroden 104cd, 104bd und 104ad miteinander verbunden sind, um die in Figur 8 gezeigte Struktur zu erhalten.
Die Verfahren der Verbindung der Zellenplattenelektroden, die in den Figuren 7 und 8 in Bezug auf die vierte Ausführungsform der Erfindung veranschaulicht sind, können natürlich auch auf die anderen Ausführungsformen angewendet werden.
Wie hier vorstehend vollständig beschrieben ist, werden in Übereinstimmung mit den Ausführungsformen Verfahren zum Herstellen kapazitiver Elemente unterschiedlicher Formen bereitgestellt, bei denen geschichtete Speicherknotenelektroden ohne einen Schritt ausgebildet werden, bei dem sich die Elektroden in einem instabilen Zustand befinden, in dem die Speicherknotenelektrode während des Herstellungsvorgangs teilweise in der Luft ohne darunterliegende Unterstützung gehalten wird. Dies vermindert beträchtlich die Einschränkungen für Dicke und Größe der Elektrodenschichten, die erzeugt werden können, wo durch eine Zunahme der Anzahl der Schichten, die geschichtet werden können, und ein größerer Kapazitätswert pro Einheitsfläche ermöglicht wird. Außerdem werden die Vorteile des herkömmlichen Verfahrens, bei dem die kapazitiven Isolierfilme und die Elektrodenschichten, die die Filme umgeben, zusammenhängend sind, zufriedenstellend aufrechterhalten.

Claims

1. Verfahren zum Herstellen eines kapazitiven Elements über einer Oberfläche eines Halbleitersubstrats (101) mit einem darin befindlichen aktiven Bereich (102), das die folgenden Schritte aufweist:

(A): Ausbilden einer ersten Schicht (104aa, 104ab, 104ac, 104ad) einer A-Elektrode (104) des kapazitiven Elements über einer Halbleitersubstratoberfläche, wobei die erste Schicht von dem Substrat elektrisch isoliert ist, und die eine darin bestimmte Aussparung einer ersten Breite besitzt;

(B): Ausbilden eines ersten dielektrischen Films (105a) auf der freigelegten Oberfläche der ersten Schicht der A-Elektrode;

(C): Ausbilden einer ersten Schicht (114aa, 114ab, 114bc, 114ad, 114bd) einer B-Elektrode (114), die sich sowohl innerhalb der Aussparung in der ersten Schicht der A-Elektrode befindet als auch seitlich erstreckt, um die erste Schicht der A- Elektrode um die Aussparung herum zu überlappen, wobei die ersten Schichten der A- und B-Elektroden durch den ersten dielektrischen Film getrennt sind;

(D): Ausbilden einer Öffnung mit einer zweiten Breite, die geringer ist als die erste Breite, die sich von der freigelegten Oberfläche der B-Elektrode durch die Aussparung in entweder den aktiven Bereich des Substrats oder eine leitende Schicht (114ac) in elektrischem Kontakt mit dem aktiven Bereich des Substrats erstreckt;

(E): Füllen der Öffnung mit einem leitenden Material (106a, 106c, 106e, 106f, 106g), um die B-Elektrode mit dem aktiven Bereich elektrisch zu verbinden;

(F): Ausbilden eines zweiten dielektrischen Films (105b) über den freigelegten Oberflächen der B-Elektrode und dem die Öffnung füllenden leitenden Material; und

(G): Ausbilden einer zweiten Schicht (104ba, 104bb, 104bc, 104bd) der A-Elektrode über der zweiten dielektrischen Schicht, um die B-Elektrode zu bedecken und um mindestens einen Abschnitt der ersten Schicht der A-Elektrode zu überlappen, wobei zwischen der ersten und der zweiten Schicht der A-Elektrode eine elektrische Verbindung (106b, 106d, 106h, 109) hergestellt wird.

2. Verfahren nach Anspruch 1, bei dem in Schritt (B) der erste dielektrische Film ebenfalls auf der Bodenfläche der Aussparung ausgebildet wird.

3. Verfahren nach Anspruch 1 oder 2, bei dem vor Schritt (F) der dielektrische Film von der freigelegten Oberfläche der ersten Schicht der A-Elektrode abgezogen wird, wobei die erste Schicht der B-Elektrode als eine Maske verwendet wird.

4. Verfahren nach Anspruch 1, 2 oder 3 zum Ausbilden zweier benachbarter kapazitiver Elemente auf dem gleichen Substrat, bei dem die ersten Schichten (114ad, 114bd) der B-Elektroden der kapazitiven Elemente einander überlappen und durch eine Zwischenschicht (104bd) der A-Elektrode getrennt sind, wobei die A-Elektrode den beiden kapazitiven Elementen gemeinsam ist.

5. Verfahren nach einem der vorstehenden Ansprüche, bei dem die in Schritt (D) ausgebildete Öffnung sich in eine leitende Schicht (114ac) erstreckt, die sich in elektrischem Kontakt mit dem aktiven Bereich des Substrats befindet, wobei die leitende Schicht außer an dem Kontakt mit dem aktiven Bereich von dem Substrat isoliert ist und von einem darüberliegenden Abschnitt der ersten Schicht (104ac) der A-Elektrode durch einen dielektrischen Film (105a) getrennt ist, wobei die erste Schicht der A-Elektrode in Schritt (A) über der leitenden Schicht mit der Aussparung ausgebildet ist, die in ihr über der leitenden Schicht angeordnet ist, so daß die leitende Schicht in dem vollständigen kapazitiven Element eine Basisschicht der B- Elektrode bildet.

6. Verfahren zum Herstellen eines kapazitiven Elements über einer Oberfläche eines Halbleitersubstrats (101) mit einem darin befindlichen aktiven Bereich (102), das die folgenden Schritte aufweist:

(A): Ausbilden einer ersten Schicht (104ab) einer A-Elektrode (104) des kapazitiven Elements über der Halbleitersubstratoberfläche, wobei die erste Schicht von dem Substrat elektrisch isoliert ist, und die eine darin bestimmte Aussparung einer ersten Breite besitzt;

(C): Ausbilden einer ersten Schicht (114ab) einer B-Elektrode (114), die sich sowohl innerhalb der Aussparung in der ersten Schicht der A-Elektrode befindet als auch seitlich erstreckt, um die erste Schicht der A-Elektrode um die Aussparung herum zu überlappen, wobei die ersten Schichten der A- und B- Elektroden durch den ersten dielektrischen Film getrennt sind;

(D): Ausbilden eines weiteren dielektrischen Films (105b) über der freigelegten Oberfläche der ersten oder vorausgehenden Schicht der B-Elektrode;

(E) Ausbilden einer weiteren Schicht (104bb) der A-Elektrode über der ersten oder vorausgehenden Schicht (114ab) der B-Elektrode und über mindestens einem benachbarten Abschnitt der ersten oder vorausgehenden Schicht (104ab) der A-Elektrode, wobei die weitere Schicht der A-Elektrode durch den obersten dielektrischen Film von der ersten oder vorausgehenden Schicht der B-Elektrode beabstandet ist, und die eine darin bestimmte Aussparung besitzt, so daß ein Abschnitt der ersten oder vorausgehenden Schicht der B-Elektrode, die von dem obersten dielektrischen Film bedeckt ist, an der Bodenfläche der Aussparung freigelegt ist;

(F) Ausbilden eines weiteren dielektrischen Films über der freigelegten Oberfläche der weiteren Schicht der A-Elektrode;

(G): Ausbilden einer weiteren Schicht (114bb) der B-Elektrode, die sich sowohl innerhalb der Aussparung der weiteren Schicht der A-Elektrode befindet als auch seitlich erstreckt, um die weitere Schicht der A-Elektrode um die Aussparung herum zu überlappen, wobei die weiteren Schichten der A- und B-Elektroden durch den obersten dielektrischen Film getrennt sind;

Wiederholen der Schritte (D) bis (G), falls erforderlich und wie gefordert, bis zum:

(H): Ausbilden einer Öffnung mit einer zweiten Breite, die geringer ist als die erste Breite, die sich von der freigelegten Oberfläche der B-Elektrode durch die Aussparung in entweder den aktiven Bereich des Substrats oder eine leitende Schicht (114ac) in elektrischem Kontakt mit dem aktiven Bereich des Substrats erstreckt;

(I): Füllen der Öffnung mit einem leitenden Material (106c), um die B-Elektrode mit dem aktiven Bereich elektrisch zu verbinden;

(J): Ausbilden eines letzten dielektrischen Films (105d) über der freigelegten Oberfläche der B-Elektrode und dem die Öffnung füllenden leitenden Material; und

(K): Ausbilden einer letzten Schicht (104cb) der A-Elektrode über der letzten dielektrischen Schicht, um die B-Elektrode zu bedecken und um mindestens einen benachbarten Abschnitt der vorausgehenden Schicht der A-Elektrode zu überlappen, wobei zwischen allen Schichten der A-Elektrode eine elektrische Verbindung (106d, 106h, 109) hergestellt wird.

7. Verfahren nach Anspruch 6, bei dem in Schritt (B) oder (F) der erste oder weitere dielektrische Film ebenfalls auf der Schicht an der Bodenfläche der Aussparung ausgebildet ist.

8. Verfahren nach einem der Ansprüche 6 oder 7, bei dem vor Schritt (D) oder (J) der oberste dielektrische Film von der freigelegten Oberfläche der ersten oder vorausgehenden Schicht der A-Elektrode abgezogen wird, wobei die erste oder weitere Schicht der B-Elektrode als eine Maske verwendet wird.

9. Verfahren nach einem der Ansprüche 6, 7 oder 8 zum Ausbilden zweier benachbarter kapazitiver Elemente auf dem gleichen Substrat, bei dem Schichten (114ad, 114bd) der B-Elektroden der kapazitiven Elemente einander überlappen, wobei jedes Paar der überlappenden Schichten durch eine Schicht (104bd) der A-Elektrode getrennt ist und die A-Elektrode den beiden kapazitiven Elementen gemeinsam ist.

10. Verfahren gemäß einem der Ansprüche 6 bis 9, bei dem die in Schritt (H) ausgebildete Öffnung sich in eine leitende Schicht (114ac) erstreckt, die sich in elektrischem Kontakt mit dem aktiven Bereich des Substrats befindet, wobei die leitende Schicht außer an dem Kontakt mit dem aktiven Bereich von dem Substrat isoliert ist und von einem überlappenden Abschnitt der ersten Schicht (104ac) der A-Elektrode durch einen dielektrischen Film (105a') getrennt ist, wobei die erste Schicht der A-Elektrode in Schritt (A) über der leitenden Schicht mit einer Aussparung ausgebildet ist, die in ihr über der leitenden Schicht angeordnet ist, so daß die leitende Schicht bei dem vollständigen kapazitiven Element eine Basisschicht der B- Elektrode bildet.