DE69023783T2

DE69023783T2 - Statischer BICMOS-Speicher mit Funktionsstabilität.

Info

Publication number: DE69023783T2
Application number: DE69023783T
Authority: DE
Inventors: Hiep V Tran
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1989-02-14
Filing date: 1990-01-26
Publication date: 1996-04-18
Anticipated expiration: 2010-01-27
Also published as: EP0383078B1; US4939693A; DE69023783D1; KR900013521A; JPH02297797A; EP0383078A1; JP2912659B2

Description

Die Erfindung bezieht sich auf das Gebiet der integrierten Schaltungen und richtet sich genauer gesagt auf eine Speichervorrichtung gemäß dem Oberbegriff von Anspruch 1. Eine Speichervorrichtung dieses Typs ist in IEEE JOURNAL OF SOLID STATE CIRCUITS, Band 23, Nr. 5, Oktober 1988, New York, USA, HIEP VAN TRAN et al: "An 8-ns 256K ECL SRAM with CMOS Memory Array and Battery Backup Capability", S. 1041 bis 1047, offenbart.

Hintergrund der Erfindung

Als integrierte Schaltungen ausgeführte Speichervorrichtungen sind häufig in Zeilen und Spalten von Speicherzellen aufgeteilt, wobei die Zeilen und Spalten gemäß dem Wert der Abschnitte der Speicheradresse, die Zeilen- und Spaltenadressen darstellen, getrennt ausgewählt werden. Bei solchen Vorrichtungen bezieht sich der Begriff "Wortleitungen" im allgemeinen auf einen Satz von Leitern, von denen einer, wenn er aktiv ist, die adressierte Zeile von Speicherzellen auswählt. Der Begriff "Bitleitungen" bezieht sich im allgemeinen auf einen Satz von Leitern, die Daten zwischen Speicherzellen in der adressierten Zeile und einem Leseverstärker übertragen. Der Leseverstärker ist eine Schaltung, die den Datenzustand der Daten auf einer angegliederten Bitleitung abfragt und der im allgemeinen den abgefragten Datenzustand für die Übertragung zu Ausgangsstufen der Schaltung verstärkt.
Kürzlich wurde die Verwendung von bipolaren und MOS-Transistoren in einer einzigen integrierten Schaltung (gewöhnlich als BiCMOS-Technologie bezeichnet) auf statische RAMS (SRAMs) angewendet. Ein solcher SRAM ist in meiner Patentschrift US-A-4 825 413, eingereicht am 24. Februar 1987 und veröffentlicht am 25.04.89 und in meiner Patentschrift US-A-4 862 421, eingereicht am 16. Februar 1988 und veröffentlicht am 29.08.89, die beide auf Texas Instruments Incorporated übertragen sind, beschrieben und ist ebenfalls in "An 8ns Battery Back-Up Submicron BiCMOS 256k ECL SRAM" von H. V. Tran et al, 1988 International Solid-State Circuits Conference Digest of Technical Papers (IEEE, 1988), S. 188-89 und 364 sowie in "An 8ns Battery Back-Up Submicron BiCMOS 256k ECL SRAM" von H. V. Tran et al, IEEE J. Solid State Circuits, Band 23 (IEEE, Oktober 1988), S. 1041-47, beschrieben. Der in der erwähnten Patentschrift US-A-4 862 421 beschriebene Speicher stellt einen einzigen Leseverstärker für jede Spalte in der Matrix von Speicherzellen bereit. Das Vorsehen eines solchen einzigen Leseverstärkers verbessert die Auflösung beim Abfragen, da die Länge der mit ihm verbundenen Bitleitungen gegenüber dem Fall, in dem ein einziger Leseverstärker mit mehreren Spalten im Speicher verbunden wäre, reduziert ist.
Bei der Patentschrift US-A-4 862 421 besteht der Leseverstärker aus einem Paar emittergekoppelter bipolarer Transistoren, wobei ihre Basen mit den komplementären Bitleitungen der Spalte verbunden sind. Eine Stromquelle in Gestalt eines MOS-Transistors ist mit den Emittern des Paars verbunden, so daß der von den Basen der Transistoren empfangene Differenzstrom einen Differenz-Kollektorstrom durch das Paar erzeugt, der eine Differenzspannung an den Kollektoren erzeugt, die zu einem Zweitstufen-Leseverstärker übertragen wird. Jede der Bitleitungen in der gewählten Spalte wird aktiv in einen niedrigen Zustand versetzt. Die Bitleitung auf niedrigerem Potential wird über die Speicherzelle in einen niedrigen Zustand versetzt, und die Bitleitung auf höherem Potential wird durch den Strom, der in die Basis des Leseverstärkers fließt, in einen niedrigen Zustand versetzt.
Wenn die Größe der Speichervorrichtung, bei der ein solcher Leseverstärker verwendet wird, wächst, wachsen auch die Länge und die parasitäre Kapazität der Bitleitungen. Wenn die Kapazität der Bitleitungen genügend groß ist, ist der beim Pull-down-Vorgang in die Basis des Leseverstärker-Transistors fließende Strom möglicherweise nicht genügend groß, um die auf höherem Potential liegende Bitleitung völlig in den niedrigen Zustand zu versetzen, so daß die Bitleitung effektiv schwimmt. Wenn die Bitleitung, die sich im logischen H-Zustand befindet, effektiv schwimmt, kann Rauschen der Stromversorgung, das in die Bitleitung eingekoppelt wird, das Potential der Bitleitung erhöhen, wodurch der Betrag der Differenzspannung vergrößert wird und das Ansprechen des Speichers verlangsamt wird, falls im folgenden Zyklus eine weitere Speicherzelle des entgegengesetzten Datenzustands in derselben Spalte gelesen wird.
Es ist daher ein Gegenstand dieser Erfindung, einen verbesserten Leseverstärker durch Bereitstellung von aktiven Pull-down- Vorrichtungen für die Bitleitungen zu schaffen.
Es ist ein weiterer Gegenstand dieser Erfindung solche Pulldown-Vorrichtungen zu schaffen, die durch das Spalten-Adressierungssignal wahlweise aktiviert werden.
Änderungen der Bitleitungs-Differenzspannung eines solchen Speichers sind ebenfalls unerwünscht. Solche Änderungen können von Änderungen im Herstellungsprozeß der Vorrichtung herrühren, die zu Änderungen der elektrischen Parametern wie der Schwellenspannung, der effektiven Kanallänge und der k'-Parameter der MOS-Transistoren führen. Falls die Bitleitungs-Differenzspannung von diesen Transistorparametern empfindlich abhängt, so ist es wahrscheinlich, daß die Ausbeute bei der Fertigung der Speichervorrichtung infolge der Empfindlichkeit der Leistungsfähigkeit der Vorrichtung für Änderungen der Fertigungsparameter verschlechtert wird. Solche Änderungen der Bitleitungs-Differenzspannung können ebenfalls infolge von Änderungen der Betriebsparameter der Vorrichtung wie der Spannung der Stromversorgung und der Temperatur auftreten. Falls die Leistungsfähigkeit auf Änderungen dieser Parameter reagiert, kann der spezifizierte Betriebsbereich der Vorrichtung eingeschränkt sein.
Es ist daher ein weiterer Gegenstand dieser Erfindung, einen solchen Speicher bereitzustellen, dessen Leistungsfähigkeit eine reduzierte Empfindlichkeit gegenüber Fertigungs- und Betriebsparametern aufweist.
Weiterhin kann bei Architekturen mit langen Bitleitungen der Bitleitungswiderstand zwischen den Pull-up-Widerständen und der gewählten Zelle die Bitleitungs-Differenzspannung deutlich beeinflussen. Es ist vorzuziehen, die Bitleitungs-Differenzspannung so anzupassen, daß dabei der Bitleitungs-Reihenwiderstand in Betracht gezogen wird und weiterhin die Bitleitungs-Differenzspannung unabhängig von der Position der gewählten Zelle in der Spalte konstant gehalten wird, so daß keine adressenabhängigen Leistungsfähigkeitsänderungen auftreten können.
Es ist daher ein weiterer Gegenstand dieser Erfindung, einen Leseverstärker zu schaffen, der weiterhin Reihenstromquellentransistoren aufweist, die durch eine Verstärkungs-Steuerschaltung gesteuert werden, so daß die Bitleitungs-Differenzspannung unabhängig von der Position der gewählten Zelle in der Spalte relativ konstant gehalten wird.
Weitere Gegenstände der Erfindung sind für Durchschnittsfachleute beim Lesen der folgenden Beschreibung zusammen mit den Zeichnungen ohne weiteres erkennbar.

Zusammenfassung der Erfindung

Das Speichergerät, das die Merkmale des kennzeichnenden Teils von Anspruch 1 aufweist, kann in einen BiCMOS-SRAM- Lese/Schreib-Speicher eingebaut werden, der ein Paar jeder Spalte von Speicherzellen zugeordneter komplementärer Bitleitungen aufweist sowie einen jeder Spalte zugeordneten Leseverstärker. Die Leseverstärker beinhalten emittergekoppelte bipolare Transistoren, deren Basen mit den Bitleitungen der Spalte verbunden sind und deren Emitter mit einer Stromquelle verbunden sind. Pull-down-Vorrichtungen, die durch das Spalten-Auswahlsignal gesteuert werden, sind mit den Bitleitungen und der Referenzversorgung verbunden, so daß ein Pull-down-Strom aufrechterhalten wird, wodurch verhindert wird, daß eine der Bitleitungen schwimmt, so daß die Differenzspannung aufrechterhalten wird. Zum ersten Mal werden die Gate-Anschlüsse von Feldeffekttransistoren, die Teil der Pull-down-Vorrichtungen sind, gleichzeitig durch das Spalten-Auswahlsignal gesteuert, so daß beide Bauteile gleichzeitig betriebsfähig sind. Bei einer weiteren Ausführungsform wird eine Verstärkungs-Steuerschaltung bereitgestellt, die die Differenzspannung für eine Blindspalte mißt und die den Stromfluß durch die Pull-down-Vorrichtung so anpaßt, daß eine relativ konstante Differenzspannung aufrechterhalten wird und die Empfindlichkeit der Speichervorrichtung für Fertigungs- und Betriebsparameter verringert wird.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein elektrisches Blockdiagramm eines statischen RAMs (SRAM) gemäß der Erfindung.
Fig. 2 ist ein schematisches elektrisches Diagramm einer konventionellen CMOS-Speicherstelle, wie sie im SRAM aus Fig. 1 verwendet werden kann.
Fig. 3 ist ein schematisches elektrisches Diagramm eines Bitleitungspaars in Verbindung mit der Bitleitungs-Pull-up-Schaltung und einem Erststufen-Leseverstärker.
Fig. 4 ist ein schematisches elektrisches Diagramm, das die Funktionsweise des erfindungsgemäßen Leseverstärkers während eines Lesezyklus veranschaulicht.
Fig. 5 ist ein schematisches elektrisches Diagramm, das eine zweite Ausführungsform der Erfindung veranschaulicht, die eine Verstärkungs-Steuerschaltung für den Pull-down-Strom zeigt.
Fig. 6 ist ein elektrisches Diagramm der Verstärkungs-Steuerschaltung aus Fig. 5 in schematischer Form.
Figuren 7 und 8 sind schematische elektrische Diagramme, die weitere Ausführungsformen der Schaltung zum Erkennen der Bitleitungs-Differenzspannung in der Verstärkungs-Steuerschaltung aus Fig. 6 zeigen.
Fig. 9 ist ein schematisches elektrisches Diagramm einer weiteren Ausführungsform des Bitleitungspaars aus Fig. 3.

Detaillierte Beschreibung der bevorzugten Ausführungsform

In Fig. 1 ist ein Blockdiagramm eines statischen RAMs (SRAM) 1 dargestellt. Diese Ausführungsform des SRAMs 1 ist ein 1 Megabit-Speicher mit einem einzigen Ein-/Ausgabe-Anschluß E/A (d.h. der SRAM 1 ist als ein 1 Megabit x 1-Speicher ausgeführt). Die Speicherelemente des SRAMS 1 sind in der Matrix 2 enthalten, die in dieser Ausführungsform in 512 Zeilen x 2048 Spalten aufgeteilt ist. Der SRAM 1 empfängt auf den Adresseneingängen An Adresseninformationen. Um jedes Bit innerhalb des 1 Megabit- Speichers einzeln adressieren zu können, gibt es 19 Adresseneingänge An. Falls es nötig wäre, gleichzeitig auf mehr als 1 Bit zuzugreifen (beispielsweise wenn der 1 Megabit-SRAM 1 als 128k x 8-Speicher mit acht Eingängen und acht Ausgängen ausgeführt wäre) wären weniger Adresseneingänge An erforderlich.
Die Adresseneingänge An sind mit den Adressen-Pufferspeichern 4 verbunden, die, wie in der Technik wohlbekannt ist, den Wert der Adresse, die extern an die Adresseneingänge An angelegt ist, zwischenspeichern. Neun der neunzehn auf die Adressen-Puffer 4 übertragenen Bits werden auf den X-Decodierer 6 zur Auswahl einer der 512 Zeilen in der Matrix 2 übertragen, wobei die neun Bits einer Zeilenadresse entsprechen. Die übrigen zehn auf die Adressenpuffer 4 übertragenen Bits, die einer Spaltenadresse entsprechen, werden auf einen Erststufen-Y-Decodierer 8 zur Auswahl einer der 2048 Spalten in der Matrix 2 übertragen und von einem der 2048 Erststufen-Leseverstärker 10 abgefragt. Jede der 2048 Spalten und entsprechend jeder der 2048 Erststufen-Leseverstärker sind mit einem komplementären Bitleitungspaar verbunden, wie im nachfolgenden Text beschrieben wird, und der ausgewählte der 2048 Erststufen-Leseverstärker fragt die Differenzspannung der komplementären Bitleitungen ab. Eine Gruppe von Bitleitungs-Pull-up-Transistoren 21 ist im SRAM 1 bereitgestellt, wie im folgenden in näheren Einzelheiten beschrieben ist.
Fünf der zehn Spaltenadressenbits werden zur Auswahl einer der Zweitstufen-Leseverstärker 14 auch auf den Zweitstufen-Y-Decodierer 12 übertragen. Während Fig. 1 zwei getrennte Y-Decodierer 8 und 12 zeigt, kann der Zweitstufen-Y-Decodierer 12 wahlweise auch in den Erststufen-Y-Decodierer 8 eingegliedert sein. Bei einer solchen Eingliederung würde das Ausgangssignal des Zweitstufen-Leseverstärkers 14 nicht nur verwendet werden, um den passenden Zweitstufen-Leseverstärker 14 auszuwählen, sondern auch zur Decodierung des Spaltenadressensignals zur Auswahl eines der Erststufen-Leseverstärker 10, falls mehrere Decodierungsstufen innerhalb des Erststufen-Y-Decodierers 8 erwünscht sind und falls die Unterbrechung zwischen den darin befindlichen Decodiererstufen an dem erforderlichen Punkt ausgeführt wird, um einen der Zweitstufen-Leseverstärker 14 auszuwählen. Die 2048 Erststufen-Leseverstärker 10 sind in 32 x 32 Gruppen eingeteilt, wobei jede Gruppe ein komplementäres Paar lokaler Datenleitungen 16 als Ausgang aufweist. Einer der Zweitstufen-Leseverstärker 14 ist jeweils jeder Gruppe von 32 Erststufen-Leseverstärkern zugeordnet und ist an seinem Eingang mit dem zugeordneten Paar lokaler Datenleitungen 16 verbunden. Ein komplementäres Paar von Datenausgabeleitungen 18 wird durch Zweitstufen-Leseverstärker 14 angesteuert. Beim Betrieb wird der der Spaltenadresse entsprechende Erststufen-Leseverstärker 10 durch ein Signal vom Erststufen-Y-Decodierer 8 aktiviert, während der y-Decodierer 8 die übrigen der Erststufen- Leseverstärker 10 daran hindert, den Datenzustand des ihm zugeordneten Paars von Bitleitungen aus der Matrix 2 abzufragen. Derjenige der Zweitstufen-Leseverstärker 14, der der Gruppe von Erststufen-Leseverstärkern 10 der gewählten Spalte entspricht, wird ebenfalls aktiviert und die anderen Zweitstufen-Leseverstärker 14 werden deaktiviert. Der ausgewählte der Zweitstufen-Leseverstärker 14 gibt zur Datenübertragung zur Ein-/Ausgabe-Schaltung 20 auf den Datenausgabeleitungen 18 eine Differenzspannung aus, die die Verstärkung der Differenzspannung auf der lokalen Datenleitung 16 an seinem Eingang ist. Die Ein-/Ausgabe-Schaltung 20 überträgt den Zustand der Datenausgabeleitungen 18 zum Ein-/Ausgabe-Anschluß E/A.
Zur Ein-/Ausgabe-Schaltung 20 des SRAMs 1 aus Fig. 1 werden ebenfalls Eingabedaten vom Ein-/Ausgabe-Anschluß E/A übertragen. Die Festlegung, ob ein Lese- oder ein Schreibzyklus gewünscht ist, hängt vom Zustand des R/W_-Anschlusses ab, der mit der Ein-/Ausgabe-Schaltung 20 verbunden ist. Während eines Schreibzyklus überträgt die Ein-/Ausgabe-Schaltung 20 den zum Ein-/Ausgabe-Anschluß E/A übertragenen logischen Zustand extern zu einem Dateneingabebus 22, der die Wahr- und Komplement-Zustände der Eingabedaten zur Übertragung zur gewählten Speicherzelle in der Matrix 2 zum Erststufen-Leseverstärker 10 überträgt. Der Dateneingabebus 22 ist auch mit einer Pull-up-Steuerschaltung 23 verbunden, um die Schreibwiederherstellungsoperation zu bewirken, die im folgenden in näheren Einzelheiten beschrieben ist.
Der SRAM 1 weist auch eine Referenzspannungsschaltung 24 auf, an die die Spannungen Vcc und Vee (Massepotential) der Stromversorgung angelegt sind. Die Spannungen Vcc und Vee der Stromversorgung sind über den SRAM 1 verteilt zur Bereitstellung von Vorspannungen mit Transistoren verbunden, wobei diese Verbindungen zum Zwecke einer deutlicheren Darstellung in Fig. 1 nicht gezeigt sind. Die spezielle Ausführungsform des in diesem Text beschriebenen SRAMS 1 ist ein BiCMOS-SRAM, bei dem sowohl bipolare Transistoren als auch p-Kanal- und n-Kanal-MOS-Transistoren verwendet werden. Gewisse Schaltungen dieser Ausführungsform des SRAMS 1 sind als emittergekoppelte Logik ausgeführt. Wo emittergekoppelte Logik verwendet wird, stellt die Referenzspannungsschaltung 24 eine Bandabstands-Referenzspannung bereit.
In Fig. 2 ist eine konventionelle statische CMOS-Speicherzelle 24, wie sie im BiCMOS-SRAM 1 verwendet wird, dargestellt. Die Speicherzelle 24 ist gemäß der wohlbekannten Ausführung als kreuzgekoppelter Inverter aufgebaut. Da sowohl p-Kanal- als auch n-Kanal-Transistoren verfügbar sind, werden CMOS-Inverter in der Speicherzelle 24 verwendet. Ein erster CMOS-Inverter in der Speicherzelle 24 besteht aus einem p-Kanal-Transistor 26 und einem n-Kanal-Transistor 28, deren Source-Drain-Pfade in Reihe zwischen Vcc und Masse verbunden sind und deren Gate-Anschlüsse miteinander verbunden sind. Der zweite CMOS-Inverter in der Speicherzelle 24 ist ähnlich aufgebaut, wobei die Source-Drain-Pfade des p-Kanal-Transistors 30 und des n-Kanal- Transistors 32 zwischen Vcc und Masse in Reihe geschaltet sind und ihre Gate-Anschlüsse ebenfalls miteinander verbunden sind. Die Kreuzkopplung wird dadurch erreicht, daß die Gate-Anschlüsse der Transistoren 26 und 28 mit den Drain-Anschlüssen der Transistoren 30 und 32 verbunden sind (Schaltungspunkt S1 aus Fig. 2) und daß die Gate-Anschlüsse der Transistoren 30 und 32 mit den Drain-Anschlüssen der Transistoren 26 und 28 verbunden sind (Schaltungspunkt S2 aus Fig. 2). Der n-Kanal-Durchgangstransistor 34 weist einen mit dem Schaltungspunkt 51 und einer ersten Bitleitung BL verbundenen Source-Drain-Pfad auf und sein Gate-Anschluß ist mit der Wortleitung WL verbunden. In ähnlicher Weise weist der n-Kanal-Durchgangstransistor 36 einen mit dem Schaltungspunkt S2 und einer zweiten Bitleitung BL_ verbundenen Source-Drain-Pfad auf, und sein Gate-Anschluß ist ebenfalls mit der Wortleitung WL verbunden.
Beim Betrieb sind die Spannungen der Schaltungspunkte S1 und S2 infolge des kreuzgekoppelten Charakters des CMOS-Inverters innerhalb der Speicherzelle 24 notwendigerweise logische Komplemente voneinander. Der auf höherem Potential liegende der beiden Schaltungspunkte S1 und S2 wird durch einen der angegliederten p-Kanal-Transistoren 26 und 30 auf H-Pegel gelegt und der auf niedrigerem Potential liegende der beiden Knoten S1 und S2 wird durch einen der angegliederten n-Kanal-Transistoren 28 bzw. 32 auf L-Pegel gelegt. Für die folgende Beschreibung wird der Strom, der den auf niedrigerem Potential liegenden der beiden Schaltungspunkte S1 und S2 durch die n-Kanal-Transistoren 28 bzw. 32 auf L-Pegel legt, als icell bezeichnet. Wenn die Wortleitung WL durch den in Fig. 1 gezeigten X-Decodierer 6 aktiviert wird, werden die Durchgangstransistoren 34 und 36 entsprechend der an den Adresseneingängen An anliegenden Zeilenadresse eingeschaltet und die Schaltungspunkte S1 und S2 mit den Bitleitungen BL bzw. BL_ verbunden. Demgemäß sind die Zustände der Bitleitungen BL und BL_ logische Komplemente voneinander, wenn eine Speicherzelle 24 durch das Aktivieren der Wortleitung WL damit verbunden wird.
Wie vorausgehend für diese Ausführungsform beschrieben, gibt es 512 Wortleitungen WL und 2048 Paare von Bitleitungen BL und BL_ in der Matrix 2 aus Fig. 1. Für jeden Wert der durch den X-Decodierer 6 decodierten Zeilenadresse wird eine Wortleitung WL aktiviert und verbindet 2048 Speicherzellen 24 mit den 2048 Paaren von Bitleitungen BL und BL_. Da die anderen 511 Wortleitungen WL auf niedrigem logischen Pegel liegen, wird nur die eine Speicherzelle 24, die mit der gewählten Wortleitung WL in jeder Spalte verbunden ist, mit den beiden Bitleitungen des Paars BL und BL_ zugleich verbunden.
In Fig. 3 ist eine Spalte der Matrix 2 dargestellt. Zum Zwecke der Deutlichkeit sind nur zwei Speicherzellen 24 zusammen mit nur zwei Wortleitungen WLn und WLn&sbplus;&sub1; dargestellt. Wie vorausgehend beschrieben, weist jede Spalte 512 Speicherzellen 24 auf, die 512 unabhängigen Wortleitungen WL zugeordnet sind. In der in Fig. 3 gezeigten Spalte sind die Zellen 24 als mit den komplementären Bitleitungen BL und BL_ verbunden dargestellt. Die Bitleitungen BL und BL_ sind mit dem Erststufen-Leseverstärker 10 und über n-p-n-Pull-up-Transistoren 38a bzw. 38b mit Vcc verbunden. Die Pull-up-Transistoren 38 entsprechen den in Fig. 1 gezeigten Pull-up-Vorrichtungen für die Bitleitungen 21. Die Basen der Pull-up-Transistoren 38a und 38b werden durch die Pull-up-Steuerschaltung 23 angesteuert, die von der Ein/Ausgabe-Schaltung 20 auf dem Dateneingabebus 22 getaktete Eingabedaten empfängt.
Die Schreibschaltung für eine spezielle Spalte besteht aus n- Kanal-Transistoren 48a und 48b, deren Source-Drain-Pfade in einem Pfad zwischen den Bitleitungen BL und BL_ und Masse verbunden sind. Die Gate-Elektroden der n-Kanal-Transistoren 48a und 48b werden durch Daten-Eingabeleitungen 22_ bzw. 22 gesteuert, wobei eine dieser Leitungen in der Zeit, in der eine Schreiboperation ausgeführt werden soll, auf einen logischen H-Pegel gelegt wird, wobei die Wahl der Dateneingabeleitung 22 oder 22_ von den am Ein-/Ausgabe-Anschluß E/A empfangenen Eingabedaten abhängt. Während Lesezyklen verbleiben beide Dateneingabeleitungen 22 und 22_ auf einem niedrigen logischen Pegel. Die n-Kanal-Transistoren 46a und 46b sind einerseits zwischen den Transistoren 48a und 48b und andererseits zwischen den Bitleitungen BL bzw. BL_ in Reihe miteinander verbunden. Die Gate-Anschlüsse beider Transistoren 46a und 46b werden durch die Leitung YSEL gesteuert, so daß der Zustand der Dateneingabeleitungen 22 und 22_ nur die ausgewählte der 2048 Spalten betrifft und von den anderen Spalten isoliert ist.
Der Erststufen-Leseverstärker 10 bestehen aus zwei emittergekoppelten n-p-n-Transistoren 42a und 42b, deren Basen mit den Bitleitungen BL bzw. BL_ verbunden sind. Die Emitter der Transistoren 42a und 42b sind mit dem Drain-Anschluß des n-Kanal- Transistors 45 verbunden, dessen Source-Anschluß mit Masse verbunden ist und dessen Gate-Anschluß mit der Leitung YSEL verbunden ist. Der Transistor 45 wird gesperrt, wenn die Spalte nicht ausgewählt ist (d. h., wenn die Leitung YSEL auf L-Pegel liegt) und wird durchgeschaltet, wenn die Spalte ausgewählt wird (d. h., wenn die Leitung YSEL auf H-Pegel liegt) und wirkt als Stromquelle. Die Leitung YSEL ist auch mit einem p-Kanal- Transistor 47 verbunden, der dazu dient, die Bitleitungen BL und BL_ auszugleichen, wenn der Transistor 47 infolge der auf L-Pegel liegenden Leitung YSEL durchgeschaltet ist. Die Leitung YSEL einer speziellen Spalte liegt während Zyklen, in denen die Spalte nicht ausgewählt ist, auf L-Pegel, so daß die Bitleitungen BL und BL_ ausgeglichen sind. Die Kollektoren der Transistoren 42a und 42b sind mit den lokalen Datenleitungen 16_ bzw. 16 verbunden. Wie vorausgehend für diese Ausführungsform beschrieben wurde, benutzen die 32 Erststufen-Leseverstärker 10 die lokalen Datenleitungen 16 und 16_ gemeinsam. Die lokalen Datenleitungen 16 und 16a_ werden über Widerstände 44 auf den hohen Pegel Vcc gelegt, so daß die auf höherem Pegel liegende der beiden Bitleitungen BL und BL_, die ihrem bipolaren Transistor 42 den größeren Basisstrom liefert, so daß durch diesen ein größerer Kollektorstrom fließt, die lokale Datenleitung 16 oder 16 auf niedrigen Pegel zieht, wobei an der anderen lokalen Datenleitung infolge des Pull-up-Widerstands 44 weiterhin eine hohe Spannung anliegt.
Gemäß der vorliegenden Erfindung weist der Erststufen-Leseverstärker 10 weiterhin n-Kanal-MOS-Transistoren 50a und 50b auf. Die Drain-Anschlüsse der Transistoren 50a und 50b sind an den Basen der Transistoren 42a bzw. 42b mit den Bitleitungen BL bzw. BL_ verbunden, und ihre Source-Anschlüsse liegen auf Masse. Es sei bemerkt, daß es aus Layout-Gründen vorzuziehen ist, daß die Source-Anschlüsse der Transistoren 50a und 50b mit derselben Referenzversorgung verbunden sind, in diesem Fall wie beim Transistor 45 mit Masse (oder Vee). Natürlich können die Source-Anschlüsse der Transistoren 50a und 50b mit einer anderen Referenzspannung verbunden werden als die, mit der der Source-Anschluß des Transistors 45 verbunden ist, falls dies gewünscht ist. Die Gate-Elektroden der Transistoren 50a und 50b werden durch den Zustand der Spaltenauswahlleitung YSEL gesteuert. Die Transistoren 50a und 50b dienen dazu, für die ausgewählte Spalte zusätzlichen Pull-down-Strom bereitzustellen, um zu gewährleisten, daß die auf höherem Potential liegende Bitleitung nicht aufgrund von in diese eingekoppeltes Rauschen der Stromversorgung oder anderes Rauschen unerwünscht stark
schwimmt, wie im folgenden beschrieben wird. Für nicht ausgewählte Spalten befindet sich die Leitung YSEL in einem niedrigen logischen Zustand, so daß die Transistoren 50a und 50b gesperrt sind und keinen Ruhestrom ziehen.
In Fig. 4 ist eine äquivalente Schemazeichnung für eine ausgewählte Spalte in der Matrix 2 gezeigt, die den Nutzen der Transistoren 50a und 50b während eines Lesevorgangs veranschaulicht. Wie in der bereits erwähnten Patentschrift US-A-4 862 421 beschrieben ist, sind die Basen eines jeden der Pull-up-Transistoren 38a und 38b zur Durchführung eines Lesevorgangs mit Vcc vorgespannt. Die Spannung an den Emittern der Pull-up-Transistoren 38a und 38b beträgt daher Vcc-Vbe. In der folgenden Beschreibung wird angenommen, daß der Zustand der gewählten Zelle 24 derart ist, daß die Bitleitung BL_ in einen H-Zustand versetzt wird und die Bitleitung BL in einen L-Zustand (d.h. die Zelle 24 speichert einen Nullzustand). Die Schaltung arbeitet natürlich bei dem entgegengesetzten Datenzustand symmetrisch. Unter weiterer Bezugnahme auf Fig. 2 wird die Bitleitung BL für diesen Datenzustand durch den n-Kanal- Transistor 28 auf niedrigen Pegel gegelegt, wobei ein Strom hier mit icell bezeichnet wird. Die auf höherem Potential liegende Bitleitung BL_ wird durch den Basisstrom in den bipolaren Transistor 42b im Leseverstärker 10 auf niedrigen Pegel gelegt, wobei ein Strom als iB bezeichnet wird.
Die Differenzspannung zwischen den Bitleitungen BL und BL_ beim Lesevorgang kann daher durch die folgende Beziehung gefunden werden:
dVBL = (icell-iB)R&sub3;&sub9; + Vthln[(icell+iPD)/(iB+iPD)] (1)
wobei dVBL die Bitleitung-Differenzspannung ist, R&sub3;&sub9; der Widerstandswert der Widerstände 39a und 39b ist, Vth die thermische Spannung kT/q ist (ungefähr 25 mV bei Zimmertemperatur) und iPD der Strom durch jeden der Transistoren 50a und 50b ist.
Der erste Term in Gleichung (1) ist die Differenz der Spannungsabfälle an den Widerständen 39a und 39b infolge der Differenz der durch sie fließenden Ströme. Es ist natürlich zu bemerken, daß iPD auch durch die Widerstände 39a und 39b fließt, jedoch ist zum Zwecke der Berechnung des Differenzstromes der Spannungsabfall infolge von iPD für beide Widerstände 39a und 39b gleich. Der Wert des ersten Terms von Gleichung (1) hängt daher von der Strombelastbarkeit (d.h. dem k'-Wert) desjenigen der n-Kanal-Transistoren 28 und 32 ab, der in der ausgewählten Speicherzelle 24 leitet.
Der zweite Term aus Gleichung (1) ist die Differenz der Basis- Emitter-Spannungen Vbe der Pull-up-Transistoren 38a und 38b infolge der Differenz der von ihnen abgegebenen Ströme. Bei der in der angesprochenen Patentschrift US-A-4 862 421 beschriebenen Anordnung ist iPD Null, da keine Pull-down-Transistoren 50a und 50b vorhanden sind. Bei einer solchen Anordnung bestimmen die Strombelastbarkeit der n-Kanal-Transistoren in den Speicherzellen 24 und auch der Basisstrom iB folglich die Differenzspannung Vbe.
Diese Anordnung ist insofern ausreichend, als die bipolaren Transistoren 42 ausreichend Basisstrom ziehen können, um zu verhindern, daß die auf höherem Potential liegende Bitleitung (in diesem Beispiel die Bitleitung BL_) schwimmt. Wenn jedoch die Größe des Speichers wächst, wenn beispielsweise mehr Speicherzellen jeder der Spalten zugeordnet werden, wächst auch die parasitäre Kapazität der Metall- oder anderer Bitleitungs-Leiterbahnen. Die erhöhte Kapazität stellt eine erhöhte Last für die bipolaren Transistoren 42a und 42b dar, wobei eine solche erhöhte Last die Fähigkeit der Transistoren 42 verringert, die auf höherem Potential liegende Bitleitung auf niedrigem Pegel zu halten, und die Wahrscheinlichkeit erhöht, daß die Bitleitung effektiv schwimmt. Wie vorausgehend beschrieben wurde, kann, wenn die auf höherem Potential liegende Bitleitung BL_ effektiv schwimmt, Rauschen aus der Stromversorgung oder anderes Rauschen in diese einkoppeln und die Bitleitungs-Differenzspannung erhöhen. Wenn der nachfolgende Zyklus gegenüber dem vorausgehenden Zyklus den entgegengesetzten Datenzustand hat, muß jegliche Differenzspannung auf den Bitleitungen der gewählten Spalte entladen werden, bevor die Speicherzelle den Differenzstrom des richtigen Speicherzustands wiederherstellt. Die Zeit, die für die Speicherzelle und den bipolaren Transistor 42 erforderlich ist, um die vorherige Differenzspannung zu entladen, wird daher zu einem Faktor bei der Speicherzugriffszeit. Wenn auch der Ausgleichstransistor 47 bereitgestellt ist, um die Bitleitungen BL und BL_ auszugleichen, wird dieser Transistor 47 nur dann durchgeschaltet, wenn sich die Spalte in einem nicht ausgewählten Zustand befindet. Wenn bei Hochleistungs- SRAMs dieselbe Spalte in aufeinanderfolgenden Zyklen ausgewählt wird, wird der Transistor 27 entweder nie durchgeschaltet, oder er wird nur für eine sehr kurze Zeit zwischen Zyklen durchgeschaltet sein, was bei einer großen Bitleitungs-Differenzspannung unzureichend sein kann, um die vom vorausgehenden Zyklus herrührende Differenz zu entladen.
In der Ausführungsform der Figuren 3 und 4 werden jedoch die Pull-down-Transistoren 50a und 50b bereitgestellt, um einen zusätzlichen Pull-down-Strom zusätzlich zu dem des bipolaren Transistors 42 (in diesem Fall 42b) bereitzustellen, der der auf höherem Potential liegenden Bitleitung in der ausgewählten Spalte zugeordnet ist. Dieser zusätzliche Pull-down-Strom reduziert die Rauschempfindlichkeit des Speichers.
Unter Bezugnahme auf den zweiten Term aus Gleichung (1) vermindert sich weiterhin der Wert dieses zweiten Terms (1), wenn iPD sich erhöht, was zu einer Verringerung des Werts von dVBL führt. Da der Leseverstärker 10 einen Strom anstelle einer Differenzspannung abfragt, solange eine feststellbare Stromdifferenz bestehen bleibt, ist eine geringe Bitleitungs-Differenzspannung nicht unerwünscht. In der Tat ist bei Betrachtung des Falls aufeinanderfolgender Lesezyklen (oder eines Lesevorgangs nach einem Schreibvorgang), wobei sich der Datenzustand der ausgewählten Spalte von Zyklus zu Zyklus ändert, eine geringe Bitleitungs-Differenzspannung bevorzugt. Die Pull-down-Transistoren 50a und 50b bieten demnach den Vorteil der Verringerung der Bitleitungs-Differenzspannung, wodurch in den folgenden Lesezyklen eine schnelle Zugriffszeit ermöglicht wird.
Die vorausgehend in bezug auf die Figuren 3 und 4 beschriebene Ausführungsform der Erfindung bietet die Vorteile verbesserter Rauschunempfindlichkeit ebenso wie einer verbesserten Leistungsfähigkeit durch die verringerte Bitleitungs-Differenzspannung. In Fig. 5 ist eine zweite bevorzugte Ausführungsform der Erfindung dargestellt, die durch die Steuerung des Stromes iPD eine verbesserte Stabilität der Funktionsweise des Speichers bieten kann. Wie vorausgehend in bezug auf Gleichung (1) beschrieben wurde, bestimmen die Betriebskenndaten der n-Kanal- Pull-down-Transistoren 28 und 32 in der Speicherzelle 24 den Strom icell, der diejenige der Bitleitungen BL und BL_ auf niedrigem Pegel zieht, die auf niedrigerem logischem Pegel liegt. Demzufolge ist der erste Term in Gleichung (1), der die Bitleitung-Differenzspannung dVBL bestimmt, und demzufolge der Wert von dVBL selbst stark von den Betriebskenndaten der n-Kanal-MOS-Transistoren 28 und 32 abhängig. Die in Fig. 5 gezeigte Ausführungsform richtet sich auf die Einstellung des Stromes iPD, um Änderungen der Bitleitungs-Differenzspannung dVBL über einen Temperatur- und Spannungsbereich ebenso wie über einen Bereich von MOS-Transistor-Parametern wie Schwellenspannung, effektive Kanallänge und k' zu kompensieren.
Der Leseverstärker 10' in der Ausführungsform von Fig. 5 enthält zusätzliche n-Kanal-Transistoren 52a und 52b, die in Reihe mit den Transistoren 50a bzw. 50b zwischen den Bitleitungen BL und BL_ und Masse verbunden sind. Die Gate-Elektroden der Transistoren 52a und 52b werden durch eine automatische Verstärkungssteuerschaltung 54 gesteuert. Der Zweck der Transistoren 52a und 52b liegt darin, den durch sie fließenden Strom iPD zu steuern. Die Bitleitungs-Differenzspannung dVBL kann relativ konstant gehalten werden, wenn der Widerstand RBL sich erhöht, falls der zweite Term, der exponentiell vom Stromverhältnis der Bitleitungen BL und BL_ abhängt, entsprechend angepaßt wird. Die automatische Verstärkungssteuerschaltung 54 ist dafür vorgesehen, dies durch Verringerung der Gate-Spannung der Transistoren 52 (und damit des durch sie fließenden Source-Drain- Stromes), die abhängig ist von einer Vergrößerung von RBL, zu erreichen, sowie durch Vergrößerung der Gate-Spannung der Transistoren 52, entsprechend einer Verringerung von RBL.
In Fig. 6 ist eine Ausführungsform der automatischen Verstärkungssteuerschaltung 54 und ihr Zusammenwirken mit einer ausgewählten Spalte in der Matrix 2 dargestellt. Die automatische Verstärkungssteuerschaltung 54 besteht aus einer Schaltung 56 zum Erkennen der Bitleitungs-Differenzspannung, die mit Ausgängen zu einer Pegelverschiebevorrichtung 58 versehen ist, die Ausgänge zu einem Operationsverstärker 60 aufweist. Der Ausgang des Operationsverstärkers 60 ist mit den Gate-Anschlüssen der Transistoren 52a und 52b verbunden und ist weiterhin in rückgekoppelter Weise mit der Schaltung 56 zum Erkennen der Bitleitungs-Differenzspannung verbunden.
Die Schaltung 56 zum Erkennen der Bitleitungs-Differenzspannung enthält gewissermaßen eine Blindspalte, die die Funktionsweise einer Spalte in der Matrix 2 zur Bestimmung der richtigen Ansteuerung der Transistoren 52a und 52b simuliert. Diese Blindspalte enthält Pull-up-Transistoren 62a und 62b, deren Kollektoren und Basen jeweils mit Vcc verbunden sind, wodurch eine Vorspannung ähnlich wie für die Pull-up-Transistoren 38a und 38b in der Matrix 2 bereitgestellt wird. Die Widerstände 64a und 64b sind mit den Emittern der Transistoren 62a und 62b verbunden und weisen einen ähnlichen Wert auf wie die Widerstände 39a und 39b in der Matrix 2. N-Kanal-MOS-Transistoren 66, die zwischen der Bitleitung DBL und Masse in Reihe geschaltet sind, und deren Gate-Elektroden mit Vcc verbunden sind, sind dafür ausgelegt, den Strom icell, der vom n-Kanal-MOS-Transistor in der ausgewählten Speicherzelle 24 gezogen wird, zu emulieren. Die Schaltung 56 zum Erkennen der Bitleitungs-Differenzspannung enthält weiterhin einen dem Leseverstärker 10' ähnlichen Leseverstärker, der emittergekoppelte bipolare Transistoren 68a und 68b enthält, deren Kollektoren mit Vcc verbunden sind, deren Basen mit den Blindbitleitungen DBL bzw. DBL_ verbunden sind und deren Emitter gemeinsam mit der Drain-Elektrode des n-Kanal-MOS-Transistors 70 verbunden sind, dessen Source-Elektrode mit Masse verbunden ist, und als Stromquelle für die emittergekoppelten Transistoren 68 dient. Die Gate-Elektrode des Transistors 70 ist auf Vcc vorgespannt, so daß er die ausgewählte Spalte in der Matrix 2 emuliert. Die Basen der Transistoren 68a und 68b sind jeweils an den Blindbitleitungen DBL und DBL_ mit einer Kaskoden-Pull-down-Stromquelle ähnlich der in der Matrix 2 verbunden. Die Kaskoden-Stromquellen bestehen aus Transistoren 74a und 72a, die in Reihe zwischen der Blindbitleitung DBL und Masse verbunden sind, sowie den Transistoren 74b und 72b, die in Reihe zwischen der Blindbitleitung DBL_ und Masse verbunden sind. Die Gate-Anschlüsse der Transistoren 72 sind auf Vcc vorgespannt, um die ausgewählte Spalte in der Matrix 2 zu emulieren. Die Gate-Elektroden der Transistoren 74 sind durch das Ausgangssignal der automatischen Verstärkungssteuerschaltung 54 vom Operationsverstärker 60 vorgespannt, der auch die Gate-Anschlüsse der Transistoren 52a und 52b in der Matrix 2 vorspannt.
Die Blindbitleitungen DBL und DBL_ sind auch mit der Pegelverschiebungsschaltung 58 verbunden. Die Aufgabe der Pegelverschiebungsschaltung 58 liegt darin, die Signale auf den Blindbitleitungen DBL und DBL_ auf die für den Operationsverstärker 60 besten Eingangsbetriebspegel zu verschieben und das Eingangssignal des Operationsverstärkers 60 über den Betriebsbereich des Speichers stabil zu halten. Die Pegelverschiebevorrichtung 58 enthält bipolare Transistoren 76a und 76b, deren Basen mit den Bitleitungen DBL_ bzw. DBL verbunden sind und deren Kollektoren auf Vcc vorgespannt sind. Die Emitter der Transistoren 76a und 76b sind über Widerstände 78a bzw. 78b mit Stromquellen 80a und 80b verbunden. Die Widerstände 78a und 78b weisen vorzugsweise denselben Wert R&sub7;&sub8; auf und werden verwendet, um eine Offsetspannung Vos festzulegen, die gleich dem Produkt aus R&sub7;&sub8; und der Differenz der Ströme ist, die von den Stromquellen 80a und 80b bereitgestellt werden. Diese Offsetspannung wird als die Spannung gewählt, die für die Blindbitleitungs-Differenzspannung dVDBL gewünscht ist. Die Stromquellen 80a und 80b liefern dadurch fließende stabile Referenzströme und werden vorzugsweise durch eine Bandabstands-Referenzschaltung erzeugt, um für Vos Temperatur- und Spannungsstabilität zu erreichen. Ein Beispiel einer BiCMOS-Bandabstands-Referenzschaltung ist in meiner anhängigen Patentanmeldung US-A-4 906 863, veröffentlicht am 06.03.90 und eingereicht am 16. Februar 1988, übertragen auf Texas Instruments Incorporated beschrieben und wird durch diese Referenz in diesen Text eingegliedert.
Am nichtinvertierenden Eingang des Operationsverstärkers 60 liegt die Spannung am Knoten N+ zwischen dem Widerstand 78b und der Stromquelle 80b an und an seinem invertierenden Eingang liegt die Spannung am Knoten N- zwischen dem Widerstand 78a und der Stromquelle 80a an. Infolge des von den Stromquellen 80a und 80b abgegebenen konstanten Stromes bleibt der Spannungsabfall an den Widerständen 78a und 78b relativ konstant, solange die Basis-Emitter-Übergänge der Transistoren 76a und 76b in Durchlaßrichtung vorgespannt sind, so daß die Transistoren 76 durchgeschaltet sind. Entsprechend folgt die Spannung am Schaltungspunkt N+ im wesentlichen Schwankungen der Spannung an der Basis des Transistors 76b (auf der Blindbitleitung DBL_), und die Spannung am Schaltungspunkt N- folgt im wesentlichen Schwankungen der Spannung an der Basis des Transistors 76a (auf der Blindbitleitung DBL). Der Operationsverstärker 60 kann jede Art von Operationsverstärker sein, der mit dem Speicher in die integrierte Schaltung eingegliedert sein kann. Da sowohl bipolare als auch MOS-Transistoren im hier beschriebenen BiCMOS- Speicher verwendet werden, kann der Operationsverstärker 60 falls gewünscht, natürlich auch vom BiCMOS-Typ sein. Der Ausgang des Operationsverstärkers 60 ist mit den Gate-Anschlüssen der Transistoren 52 in der Matrix 2 verbunden und ebenso mit den Gate-Anschlüssen der Transistoren 74 in der Schaltung 56 zum Erkennen der Bitleitungs-Differenzspannung.
Beim Betrieb stellt die Schaltung 56 zum Erkennen der Bitleitungs-Differenzspannung mit Hilfe der nur mit der Blindbitleitung DBL verbundenen Transistoren 66 über den Betrieb der emittergekoppelten bipolaren Transistoren 68a und 68b und die Stromquelle 70 einen Differenzstrom zwischen den Blindbitleitungen DBL und DBL_ her. Wie im Falle einer ausgewählten Spalte in der Matrix 2 führt dies gemäß der obigen Gleichung (1) zu einer Blindbitleitungs-Differenzspannung dVDBL (wobei sich die Blindbitleitung DBL_ relativ zur Blindbitleitung DBL in einem hohen Zustand befindet). Diese Blindbitleitungs-Differenzspannung dVDBL wird über die Schaltung 58 zum Verschieben des Pegels zu den Eingängen des Operationsverstärkers 60 übertragen. In dem Fall, in dem die Spannung dVDBL die gewünschte Offsetspannung Vos in der Schaltung 58 zum Verschieben des Pegels überschreitet, wird die Spannung am Schaltungspunkt N+ höher als die Spannung am Schaltungspunkt N-, da der Schaltungspunkt N+ im wesentlichen Änderungen der Basisspannung des Transistors 76b folgt. Eine solche höhere Blindbitleitungs-Differenzspannung kann durch Änderungen des Wertes der Versorgungsspannung Vcc oder der Temperatur des Speichers bewirkt werden, die eine Änderung der Betriebskenndaten des Transistors 66 bewirken. Diese Situation bewirkt, daß sich die Ausgangsspannung des Operationsverstärkers 60 erhöht, wodurch sich die Spannung an den Gate-Elektroden der Transistoren 52 in der Matrix 2 erhöht und ebenso an den Gate-Anschlüssen der Transistoren 72 in der Schaltung 56 zum Erkennen der Blindbitleitungs-Differenzspannung. Dies erhöht den Pull-down-Strom iPD' der Blindbitleitungen DBL und DBL_ und erhöht auch den Pull-down-Strom iPD für die Bitleitungen BL und BL_ in der ausgewählten Spalte in der Matrix 2. Es soll bemerkt werden, daß die nicht ausgewählten Spalten in der Matrix 2 überhaupt keinen Pull-down-Strom aufweisen, da die ihnen zugeordneten Transistoren 50 durch den L- Zustand der zugeordneten Leitung YSEL gesperrt werden. Der erhöhte Strom iPD' führt nach Gleichung (1) zu einer verringerten Blindbitleitungs-Differenzspannung dVDBL, wodurch die Spannung am Schaltungspunkt N- wächst, was zu einer weiteren Abstimmung am Ausgang des Operationsverstärkers 60 führt.
In ähnlicher Weise wird in dem Fall, in dem die Blindbitleitungs-Differenzspannung dVDBL kleiner ist als die Offsetspannung Vos (infolge von ähnlichen Änderungen der Betriebsparameter wie im Falle der erhöhten Blindbitleitungs-Differenzspannung, jedoch mit einer entgegengesetzten Richtung der Änderung) der Schaltungspunkt N+ auf niedrigem Pegel in bezug auf den Schaltungspunkt N- liegen. Dies erzeugt eine Verringerung der Ausgangsspannung des Operationsverstärkers 60, was wiederum zu einer verringerten Gate-Ansteuerung der Transistoren 52 und 74 führt und damit zu einer Verringerung der Ströme iPD und iPD'. Die Verringerung des Stromes iPD erzeugt eine Vergrößerung der Blindbitleitungs-Differenzspannung.
Diese Anordnung mit positiver Rückkopplung führt schließlich zu einer Blindbitleitungs-Differenzspannung dVDBL, die gleich der Offsetspannung Vos der Schaltung 58 zum Verschieben des Pegels ist. Da die Offsetspannung Vos durch Ströme von Stromquellen festgelegt ist, die über einen gegebenen Temperatur- und Spannungsbereich relativ stabil sind, ist die Offsetspannung Vos ähnlich stabil, und demgemäß ist die Blindbitleitungs-Differenzspannung dVBL So abgestimmt, daß sie ebenfalls über den Spannungs- und Temperaturbereich relativ stabil ist. Darüber hinaus werden die Offsetspannung Vos und dementsprechend die Bitleitungs-Differenzspannung dVBL in dem Maße, in dem die Stromquellen 80a und 80b über einen Bereich von MOS-Transistor- Schwellenspannungen, effektiven Kanallängen und k'-Werten stabil sind, durch die erfindungsgemäße Schaltung stabilgehalten.
Bei den vorhergehenden Ausführungsformen der Erfindung wird der Reihenwiderstand der Bitleitungen BL und BL_ nicht als ein Faktor bei der Festlegung der Bitleitungs-Differenzspannung dVBL angesehen. Jedoch kann mit wachsender Länge der Bitleitungen BL und BL_, insbesondere bei Speichern mit hoher Dichte, in denen die Breite des Metalls oder anderer Leiter für die Bitleitungen BL und BL_ verringert ist, der Reihenwiderstand der Bitleitungen BL und BL_ beträchtlich werden. In dem Fall, in dem die ausgewählte Speicherzelle 24 sich relativ nahe an dem Leseverstärker befindet, kann der in Reihe mit den Widerständen 39a und 39b aus den Figuren 3 und 4 liegende Bitleitungswiderstand besonders bedeutsam sein. Es sei auch bemerkt, daß die p-Kanal- Transistoren 26 und 30 in den Speicherzellen 24 die Bitleitungen BL oder BL_ (in Abhängigkeit vom Datenzustand) nicht aktiv auf hohen Pegel ziehen, da die Spannung der auf hohem Pegel liegenden Bitleitung infolge der Pull-up-Transistoren 38 auf Vcc-Vbe liegt. Entsprechend ist die Source-Drain-Spannung des "durchgeschalteten" der Transistoren 26 und 30 nicht in ausreichendem Maße größer als die Schwellenspannung des Transistors, als daß die p-Kanal-Transistoren 26 oder 30 die Bitleitung auf hohen Pegel ziehen könnten. Entsprechend ergibt sich die folgende Gleichung, wenn man den Bitleitungs-Reihenwiderstand zum Widerstand R&sub3;&sub9; aus Gleichung (1) hinzufügt:
wobei RBL der Widerstand der Bitleitung zwischen der ausgewählten Speicherzelle 24 und dem Widerstand 39 ist und wobei RBLtot der Reihenwiderstand der gesamten Länge der Bitleitung ist. Es sei bemerkt, daß der Wert von RBL auf die Länge der Bitleitung zwischen der ausgewählten Speicherzelle 24 und dem Widerstand 39 begrenzt ist, da sehr wenig Strom durch den Abschnitt der Bitleitungen BL oder BL_ fließt, der sich zwischen der ausgewählten Speicherzelle 24 und der Basis des zugeordneten Transistors 42 befindet (so daß an diesem ein sehr geringer Spannungsabfall auftritt).
Wenn sich der Wert der Widerstände RBL und RBLtot erhöht, wächst nach Gleichung (2) auch der Wert der Bitleitungs-Differenzspannung dVBL. Wie vorausgehend diskutiert wurde, ist es vorzuziehen, die Bitleitungs-Differenzspannung zu minimieren, um eine hohe Leistungsfähigkeit für den Fall bereitzustellen, in dem ein Lesezyklus in derselben ausgewählten Spalte ausgeführt wird, wie der vorausgehende Zyklus und zum entgegengesetzten Datenzustand führt, so daß es daher wünschenswert ist, dVBL So anzupassen, daß die erhöhten Widerstände kompensiert werden. Weiterhin ist es wünschenswert, die adressenabhängigen Änderungen der Bitleitungs-Differenzspannung zu entfernen, da sich der Wert von RBL mit der Zeilenadresse der ausgewählten Speicherzelle 24 ändert.
In Fig. 7 ist eine weitere Ausführungsform der Erfindung dargestellt, die dafür vorgesehen ist, für den Fall, daß sich der Widerstand RBL infolge der Auswahl einer Speicherzelle 24, die sich in der ausgewählten Spalte in der Nähe des Leseverstärkers 10' befindet, erhöht, eine relativ konstante Bitleitungs-Differenzspannung dVBL aufrechtzuerhalten. In der Schaltung aus Fig. 7 wird dies dadurch erreicht, daß der zweite Term aus Gleichung (2) soweit angepaßt wird, wie es notwendig ist, um das Anwachsen des ersten Terms aus Gleichung (2) infolge des Widerstands der Bitleitung zu kompensieren. Dies wird erreicht, indem ein Reihenwiderstand in die Blindbitleitungen DBL und DBL_ eingefügt wird, der dem Bitleitungs-Reihenwiderstand der Bitleitungen BL und BL_ auf der auf hohem Pegel liegenden Seite und dem Abschnitt des Bitleitungs-Reihenwiderstandes der Bitleitungen BL und BL_ zwischen der gewählten Speicherzelle 24 und dem Pull-down-Widerstand 39 auf der auf niedrigem Pegel liegenden Seite entspricht. Die Hinzufügung eines solchen Reihenwiderstandes in eine Schaltung 56' zum Erkennen der Bitleitungs-Differenzspannung aus Fig. 7 ermöglicht die Kompensierung des Pull-down-Stromes iPD gemäß des Bitleitungs-Reihenwiderstandes ebenso wie die Anpassung des Pull-down-Stromes iPD gemäß der Adresse der ausgewählten Zeile.
Die Ausführungsform aus Fig. 7 veranschaulicht die Schaltung 56' zum Erkennen der Bitleitungs-Differenzspannung, die mehrere Blindspeicherzellen 82 enthält. Ähnlich wie die Transistoren 66 in der vorausgehend beschriebenen Ausführungsform dienen die Zellen 82 dazu, den von der ausgewählten Speicherzelle 24 in der Matrix 2 gezogenen Strom icell zu emulieren. Jede der Blindspeicherzellen 82 enthält ein Transfer-Gate 86, das mit der Blindbitleitung DBL und dem Drain-Anschluß eines n-Kanal- Transistors 84 verbunden ist, dessen Gate-Elektrode auf Vcc vorgespannt ist und dessen Source-Elektrode auf Masse liegt. Das Transfer-Gate verbindet den Transistor 84 in Abhängigkeit von einem an seinem Gate-Anschluß empfangenen Blindwortleitungssignal DWL mit der Blindbitleitung DBL. Wie vorausgehend bemerkt, ziehen die p-Kanal-Transistoren 26 und 30 in den Speicherzellen 24 die Bitleitungen BL oder BL_ nicht aktiv auf hohen Pegel (abhängig vom Datenzustand), da die Spannung der auf hohem Pegel liegenden Bitleitung infolge der Pull-up-Transistoren 38 bei Vcc-Vbe liegt. Dementsprechend ist die Source- Drain-Spannung des "durchgeschalteten" der Transistoren 26 und 30 nicht in ausreichendem Maße größer als die Schwellenspannung des Transistors, um es zu ermöglichen, daß einer der p-Kanal- Transistoren 26 oder 30 die Bitleitung auf hohen Pegel zieht. Wie vorausgehend weiter bemerkt wurde, trägt der Bereich der Blindbitleitung DBL zwischen der ausgewählten Blindzelle 82 und dem bipolaren Transistor 68a nicht zum effektiven Reihenwiderstand der Blindbitleitung DBL bei, da dadurch ein sehr geringer Strom fließt. Dementsprechend kann die Emulation des Bitleitungs-Reihenwiderstandes durch die Verbindung der Blindbitleitungen DBL und DBL_ mit der Schaltung 58 zur Verschiebung des Pegels in der Nähe der Basen der Transistoren 68 erreicht werden. Jede der Blindzellen 82 simuliert auf diese Weise die Eigenschaften einer ausgewählten Speicherzelle 24 in der Matrix 2 in bezug auf ihre Verbindung mit den Bitleitungen BL und BL_.
Die mehreren Blindzellen 82 werden durch Blindwortleitungen DWL ausgewählt, die durch die Zeilendecodierer 6 (siehe Fig. 1) entsprechend der auf den neun höchstwertigen Adresseneingängen An empfangenen Zeilenadresse erzeugt werden. Die mehreren Blindzellen 82, die unterschiedlichen Blindwortleitungen DWL zugeordnet sind, fügen auf diese Weise der Blindbitleitung auf dieselbe Art, wie ein solcher veränderlicher Bitleitungs-Reihenwiderstand in der Matrix 2 hinzugefügt wurde, einen veränderlichen Bitleitungs-Reihenwiderstand hinzu.
Der übrige Teil der automatischen Verstärkungssteuerschaltung 54 arbeitet in derselben Weise wie vorausgehend beschrieben wurde. Jedoch ändert sich im selben Ausmaß, in dem sich der Reihenwiderstand der Blindbitleitung DBL ändert, gemäß Gleichung (2) auch die Blindbitleitungs-Differenzspannung dVDBL. Ein Anwachsen des Reihenwiderstandes der Blindbitleitung DBL würde zu einer größeren Blindbitleitungs-Differenzspannung führen, was über die vorausgehend beschriebene Schaltung 58 zum Verschieben des Pegels ein Eingangssignal für den Operationsverstärker 60 darstellen würde und den Strom iPD durch die Transistoren 72 und 52 erhöhen würde, wodurch sich die Blindbitleitungs-Differenzspannung verringern und die Bitleitungs- Differenzspannung dVBL in der ausgewählten Spalte der Matrix 2 verringern würde. In dem Maße, in dem der Blindbitleitungs- Reihenwiderstand mit dem Bitleitungs-Reihenwiderstand in der ausgewählten Spalte der Matrix 2 übereinstimmt, kann die Schaltung aus Fig. 7 ein genaues Abstimmen des Pull-down-Stromes iPD bewirken und dementsprechend die Bitleitungs-Differenzspannung dVBL über den Bereich der Zeilenadressen und dementsprechend die Bitleitungs-Reihenwiderstände im Speicher stabilisieren.
Unterschiedliche Techniken können zum Anordnen der Blindzellen 82 abhängig von den Platz- und Genauigkeitserfordernissen des Speicher-Layouts verwendet werden. Beispielsweise läge die genaueste Emulation des Bitleitungs-Reihenwiderstandes in der Schaltung 56' zum Erkennen der Bitleitungs-Differenzspannung darin, wenn jeder der Zeilen in der Matrix 2 eine Blindzelle 82 entsprechen würde. In dem vorausgehend beschriebenen 1-Megabit- SRAM mit 512 Zeilen wären 512 Blindzellen 82 innerhalb der Schaltung 56' zum Erkennen der Bitleitungs-Differenzspannung bereitgestellt, wobei 512 Blindwortleitungen DWL den 512 Wortleitungen in der Matrix 2 eindeutig zugeordnet wären. Wahlweise könnte eine den Raum besser ausnutzende Technik bei weniger Blindzellen 82 verwendet werden. Wenn beispielsweise vier Blindzellen 82 in der Schaltung 56' zum Erkennen der Bitlei. tungs-Differenzspannung bereitgestellt wären, wären nur vier Blindwortleitungen DWL erforderlich. Der Zeilendecodierer 6 könnte diese vier Blindwortleitungen DWL entsprechend der in der Matrix 2 ausgewählten Zeile durch Decodieren der beiden höchstwertigen Reihenadressenbits ansteuern. Eine solche Anordnung mit weniger Blindzellen 82 könnte bis zu einem gewissen Grade eine verbesserte Genauigkeit bei einem Minimum an erforderlicher Schaltungsfläche bieten. Natürlich könnte jede Anzahl von Speicherzellen 82 von zwei bis zur Anzahl der tatsächlich in der Matrix 2 vorhandenen Zeilen verwendet werden. Es ist natürlich vorzuziehen, daß die Anzahl der Blindzellen 82 eine Potenz von 2 ist, so daß das Decodieren der Zeilenadresse zum Ansteuern der Blindwortleitungen DWL relativ einfach gehalten wird.
Fig. 8 veranschaulicht eine weitere alternative erfindungsgemäße Ausführungsform, mit der die Auswirkungen eines erhöhten Bitleitungs-Reihenwiderstandes infolge einer Auswahl von Speicherzellen 24 in der Nähe des Leseverstärkers 10' in der Matrix 2 angesprochen werden. In Fig. 8 weist eine Schaltung 56'' zum Erkennen der Bitleitungs-Differenzspannung mehrere Blindspalten auf, wobei jede mit Transistoren zum Emulieren des Stromes icell der ausgewählten Speicherzelle 24 versehen ist. Jedoch weist jede der mehreren Blindspalten unterschiedliche Pull-up- Widerstände zwischen den Pull-up-Transistoren 62a und der darinliegenden Blindbitleitung DBL auf. Zur Erreichung des höchsten Genauigkeitsgrades wäre der sich ändernde Widerstand in Reihe mit der Blindbitleitung DBL gleich dem Wert des Pullup-Widerstands 39 zuzüglich einem Widerstandswert, der ungefähr gleich dem durchschnittlichen Bitleitungs-Reihenwiderstand der Speicherzellen wäre, die eine Zeilenadresse im Bereich entsprechend der Blindspalte aufweisen. Beispielsweise können die vier Blindspalten aus Fig. 8 den nach Zeilenadressen ersten bis vierten Viertein aus der Matrix 2 entsprechen. Dementsprechend können die Widerstände 64a und 64b für die vier in Fig. 8 gezeigten Blindspalten einen Widerstand haben, der gleich der Summe aus dem Widerstand 39 in der Matrix 2 ist und einem Achtel des Bitleitungs-Reihenwiderstandes einer der Bitleitungen BL und BL_, die Widerstände 64a' und 64b' können einen Widerstand haben, der gleich ist der Summe der Widerstände 39a zuzüglich drei Achteln des Bitleitungs-Reihenwiderstandes einer der Bitleitungen BL und BL_, die Widerstände 64a'' und 64b'' können einen Widerstand haben, der gleich ist der Summe der Widerstände 39a zuzüglich fünf Achteln des Bitleitungs-Reihenwiderstandes einer der Bitleitungen BL und BL_, und die Widerstände 64a''' und 64b''' können einen Widerstand haben, der gleich ist der Summe des Widerstandes 39a und sieben Achtein des Bitleitungs-Reihenwiderstandes einer der Bitleitungen BL und BL_.
Eine der Blindspalten wird entsprechend der vom Zeilendecodierer 16 decodierten Zeilenadresse so ausgewählt, daß sie der Stelle der ausgewählten Speicherzelle 24 in der Matrix 2 entspricht. Dies kann im Falle von vier Blindspalten durch Decodieren der zwei höchstwertigen Bits der Zeilenadresse durchgeführt werden, um vier Blindspalten-Auswahlleitungen DSELO bis DSEL3 anzusteuern. Diese Blindspalten-Auswahlleitungen können dann die ausgewählte Leitung aus dem Blindbitleitungspaar DBL und DBL_ mit dem Eingang der Schaltung 58 zum Verschieben des Pegels verbinden. Die nicht ausgewählten der Blindspalten können das Ausgangssignal des Operationsverstärkers 60 empfangen, jedoch wird die Änderung von iPD in diesen Spalten natürlich nicht zur Schaltung 58 zum Verschieben des Pegels rückgekoppelt. Falls es gewünscht ist, können die Blindspalten-Auswahlleitungen auch verwendet werden, um die Gate-Anschlüsse der Transistoren 74 zu steuern, so daß die nicht ausgewählten der Blindspalten keinen Gleichstrom entnehmen, wenn sie nicht ausgewählt sind.
Es ist natürlich zu bemerken, daß jede beliebige Anzahl von Blindspalten in der Ausführungsform von Fig. 8 verwendet werden kann. Es ist natürlich vom Standpunkt des Decodierens vorzuziehen, daß die Anzahl der Blindspalten eine Potenz von 2 ist.
In Fig. 9 ist eine weitere Ausführungsform der Erfindung dargestellt, die den Strom iPD entsprechend dem Bitleitungs-Reihenwiderstand anpaßt. Bei dieser Ausführungsform ist die automatische Verstärkungssteuerschaltung 54 nicht als in der Spalte enthalten gezeigt, obwohl die vorausgehend in bezug auf die Figuren 5 und 6 beschriebene automatische Verstärkungssteuerschaltung 54 in Kombination mit der Ausführungsform aus Fig. 9 enthalten sein kann. Fig. 9 veranschaulicht eine Spalte in der Matrix 2, die n-Kanal-Transistoren 92a und 92b in Reihe mit Pull-down-Transistoren 50a bzw. 50b bereitstellt. Die Gate-Anschlüsse der Transistoren 92a und 92b werden durch einen Digital-Analog-Wandler 94 angesteuert, der die Zeilenadresse von den Adresseneingängen An vorzugsweise über einen Adressenpuffer (nicht dargestellt) empfängt und der eine Spannung an seinem Ausgang entsprechend dem Adressenwert der empfangenen Zeile ausgibt. Die Gate-Anschlüsse der Transistoren 92a und 92b können auf diese Weise gesteuert werden, um im Fall, daß sich die ausgewählte Zeile in der Nähe des Leseverstärkers 1'' befindet (d.h., im Fall eines erhöhten Bitleitungs-Reihenwiderstandes, der eine erhöhte Bitleitungs-Differenzspannung dVBL nach Gleichung (2) bewirkt), ein erhöhtes iPD bereitzustellen, und im Falle, daß sich die ausgewählte Zeile vom Leseverstärker 10'' entfernt befindet (im Falle eines verminderten Bitleitungs- Reihenwiderstandes, der nach Gleichung (2) eine verminderte Bitleitungs-Differenzspannung erzeugt), ein vermindertes iPD bereitstellen. Entsprechend kann der Pull-down-Strom direkt in Abhängigkeit von der ausgewählten Zeilenadresse abgestimmt werden.
Fig. 9 zeigt eine weitere Verbesserung des Bitleitungsschemas des Speichers. Die Verbesserung aus Fig. 9 ist insbesondere nützlich, wenn die Matrix 2 in Blöcke aufgeteilt ist, bei denen eine Wortleitung nur für den Block ausgewählt wird, der die (durch die Spaltenadresse) ausgewählte Zelle enthält und wo keine Wortleitung in den anderen Blöcken ausgewählt wird. Eine solche Aufteilung der Blöcke ist insbesondere zur Verringerung der Verlustleistung vorzuziehen. Ein Beispiel einer solchen Speicherorganisation für ein in 512 Zeilen und 2048 Spalten aufgeteiltes 1-Megabit-SRAM wäre die Einteilung der 2048 Spalten in 16 Blöcke mit jeweils 128 Spalten. Im Betrieb weist jede der nicht ausgewählten Spalten in dem Block, der die ausgewählte Wortleitung aufweist, eine mit den Bitleitungen BL und BL_ verbundene Speicherzelle 24 auf, so daß eine der Bitleitungen BL und BL_ durch die entsprechenden n-Kanal-Transistoren 28 oder 32 in der Speicherzelle 24 in der ausgewählten Zeile auf eine Spannung in der Nähe von Vcc-Vbe heruntergezogen wird. Der durch den Transistor 47 zwischen den Bitleitungen BL und BL_ in einer nicht ausgewählten Spalte bereitgestellte Ausgleich verhindert dann, daß beide Bitleitungen BL und BL_ auf eine unerwünscht hohe Spannung schwimmen.
In der in Fig. 3 gezeigten Schaltung sind unter der Voraussetzung, daß der Speicher in solche Blöcke eingeteilt ist, keine Speicherzellen 24 für die Blöcke, die keine aktivierten Wortleitungen aufweisen, mit den Bitleitungen BL und BL_ verbunden. Da die Bitleitungen BL und BL_ in diesen Spalten nicht auf niedrigen Pegel gezogen werden, kann in die Bitleitungen BL und BL_ eingekoppeltes Rauschen deren Potential auf einen unerwünscht hohen Pegel anheben, wodurch die Leistungsfähigkeit bei einem Speicherzyklus, in dem eine Zelle in dem vorher nicht ausgewählten Block ausgewählt wird, verlangsamt wird, da die Bitleitungen BL und BL_ zunächst entladen werden müssen, bevor gültige Daten abgefragt werden können. Es sei bemerkt, daß die Zeit, während der ein Block aus der Matrix 2 ungewählt bleiben kann, ziemlich groß sein kann, beispielsweise im Falle eines wiederholten Zugriffs auf in Speicherzellen, die sequentielle Adressen aufweisen, gespeicherte Daten, so daß eine große Anzahl von Zugriffen in einem Block des Speichers 2 durchgeführt wird.
Die in Fig. 9 dargestellte Verbesserung stellt einen p-Kanal- Transistor 96 bereit, der mit der Bitleitung BL_ und einer Referenzspannung Vcc-Vbe verbunden ist. Die Spannung Vcc-Vbe ist bevorzugt, da sie die Spannung ist, auf die die nicht ausgewählten Bitleitungen in dem Block, der die ausgewählte Speicherzelle 24 enthält, vorgespannt sind. Der Gate-Anschluß des Transistors 96 wird durch die Spaltenauswahlleitung YSEL gesteuert. Im Falle, daß die Spalte nicht ausgewählt wird, liegt die Leitung YSEL auf niedrigem Pegel, wodurch der Transistor 47 durchgeschaltet wird und die Bitleitungen ausgleicht und gemäß dieser Ausführungsform der Erfindung den Transistor 96 durchschaltet, so daß die Spannung Vcc-Vbe mit den Bitleitungen verbunden wird. Entsprechend bietet der Transistor 96 den zusätzlichen Vorteil, zu verhindern, daß die Bitleitungen BL und BL_ während nicht ausgewählter Zyklen schwimmen, wodurch die Zeit, die in aufeinanderfolgenden Zyklen erforderlich ist, damit sich die Bitleitungen BL und BL_ von in diese eingekoppeltem Rauschen erholen, verringert wird.
Das Vorsehen des zusätzlichen Transistors 96 für alle Spalten in der Matrix 2, wie vorausgehend in bezug auf Fig. 9 beschrieben wurde, stellt sicher, daß das Potential der Bitleitungen BL unabhängig von der Blockorganisation der Matrix 2 auf einem wünschenswerten Niveau liegt. Es sei weiter bemerkt, daß die Leitung, die Vcc-Vbe bereitstellt, von den Bitleitungen des gewählten Blocks kommen kann, ohne daß sie eine externe (in bezug auf Matrix 2) und komplizierte Referenz-Folgeschaltung erfordert. Die resultierende Vorspannung ist unabhängig von Betriebs- und Verfahrensänderungen über die Matrix 2 richtig. Falls es wünschenswert ist, für nicht ausgewählte Bitleitungen eine von Vcc-Vbe abweichende Spannung bereitzustellen, kann eine solche andere Spannung daher durch Verbinden der Bitleitungen zwischen allen Blöcken wie zuvor beschrieben auf alle Bitleitungen übertragen werden.

Claims

1. Speichervorrichtung enthaltend:

mehrere Speicherzellen (24), die in Zeilen und Spalten angeordnet sind;

einen Zeilendecodierer (6) zum Auswählen einer Zeile in Abhängigkeit von einem Adressensignal;

mehrere Bitleitungspaare (BL, BL_), wobei jedes der Bitleitungspaare einer Spalte von Speicherzellen zum Übertragen eines Differenzsignals von einer Speicherzelle in der Spalte einer gewählten Zeile zugeordnet ist; und

einen Leseverstärker (10), der mit einem Bitleitungspaar (BL, BL_) verbunden ist, wobei der Leseverstärker enthält:

einen ersten und einen zweiten bipolaren Transistor (42a, 42b), deren Basen mit der ersten und zweiten Bitleitung des Bitleitungspaares (BL, BL_) verbunden sind, und deren Emitter miteinander verbunden sind;

eine Lese-Stromquelle (45), die zwischen den Emittern der bipolaren Transistoren (42a, 42b) und einer ersten Referenzspannung angeschlossen ist; und

eine erste und eine zweite Pull-down-Stromquelle (46a, 46b), die zwischen den Basen des ersten bzw. des zweiten bipolaren Transistors (42a, 42b), und einer zweiten Referenzspannung angeschlossen sind, wobei die erste und die zweite Pull-down-Stromquelle einen ersten bzw. einen zweiten Feldeffekttransistor (46a, 46b) enthalten, und daß

die Gate-Anschlüsse des ersten und des zweiten Feldeffekttransistors (46a, 46b) durch ein Spaltenauswahlsignal (ysel) gesteuert sind, ein erster und ein zweiter Auswahltransistor (48a, 48b) in Reihe mit der ersten bzw. zweiten Pull-down-Stromquelle (46a, 46b) zwischen den Basis-Anschlüssen des ersten und zweiten bipolaren Transistors (42a, 42b) und der zweiten Referenzspannung angeschlossen sind, dadurch gekennzeichnet, daß sie weiterhin eine dritte und eine vierte Pull-down-Stromquelle (50a, 50b) enthält, die einen dritten bzw. einen vierten Feldeffekttransistor (50a, 50b) aufweisen, wobei die dritte und die vierte Stromquelle direkt zwischen den Basis-Anschlüssen des ersten bzw. zweiten bipolaren Transistors und der zweiten Referenzspannung angeschlossen sind, wobei die Gate-Anschlüsse des dritten und vierten Feldeffekttransistors (50a, 50b) durch das Spaltenauswahlsignal (ysel) gesteuert sind.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Lese-Stromquelle einen Feldeffekttransistor (45) enthält, dessen Source-Drain-Pfad zwischen den Emittern des ersten und zweiten bipolaren Transistors (42a, 42b) und der ersten Referenzspannung liegt und dessen Gate- Anschluß durch das Spaltenauswahlsignal (ysel) gesteuert ist.

3. Speichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die ersten und zweiten Referenzspannungen gleich sind.

4. Speichervorrichtung nach den Ansprüchen 1, 2 oder 3, dadurch gekennzeichnet, daß sie mehrere Leseverstärker enthält.

5. Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jeder Leseverstärker einer einzigen Spalte von Speicherzellen zugeordnet ist.

6. Speichervorrichtung nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß sie weiterhin einen Ausgleichstransistor (47) enthält, der jedem Bitleitungspaar zugeordnet ist, wobei der Ausgleichstransistor (47) einen Source- Drain-Pfad aufweist, der mit den Bitleitungen des Bitleitungspaares (BL, BL_) verbunden ist, und dessen Gate-Anschluß durch das Spaltenauswahlsignal (ysel) gesteuert ist, so daß die Bitleitungen des Bitleitungspaares (BL, BL_) in Abhängigkeit von der dazu zugeordneten, nicht ausgewählten Spalte, miteinander verbunden werden.

7. Speichervorrichtung nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß sie weiter einen Vorspannungstransistor (96) enthält, der jedem Bitleitungspaar (BL, BL_ zugeordnet ist, wobei der Source-Drain-Pfad des Vorspannungstransistors (96) zwischen einer Bitleitung seines Bitleitungspaares (BL, BL_) und einer dritten Referenzspannung angeschlossen ist und dessen Gate-Anschluß durch das Spaltenauswahlsignal (ysel) gesteuert ist, so daß das Bitleitungspaar (BL, BL_) in Abhängigkeit von der ihr zugeordneten, die nicht ausgewählten Spalte mit der dritten Referenzspannung verbunden wird.

8. Speichervorrichtung nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß es zusätzlich Mittel (54) zum Steuern des von der ersten und zweiten Pull-down-Stromquelle bereitgestellten Stroms enthält.

9. Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das Steuermittel Mittel (94) zum Anlegen eines Signals entsprechend der Adresse der gewählten Zeile an die erste und die zweite Pull-down-Stromquelle enthält.

10. Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das Anlegungsmittel einen Digital-/Analog- Wandler (94) enthält, bei dem ein Ausgang mit den Gate- Anschlüssen des ersten und zweiten Feldeffekttransistors verbunden ist.

11. Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das Steuermittel enthält:

eine Bitleitungs-Differenzspannungs-Erkennungsschaltung (56), die einen Ausgang aufweist, und

einen Verstärker (60), der ein Ausgangssignal der Bitleitungs-Differenzspannungs-Erkennungsschaltung (56) empfängt und der eine Steuerspannung in Abhängigkeit vom Ausgangssignal der Bitleitungs-Differenzspannungs-Erkennungsschaltung (56) an die erste und zweite Pull-down- Stromquelle anlegt.

12. Speichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Bitleitungs-Differenzspannungs- Erkennungsschaltung (56) enthält:

ein Blind-Bitleitungspaar (DBL, DBL_);

Mittel (66) zum Erzeugen eines Differenzsignals auf dem Blind-Bitleitungspaar (DBL, DBL_);

einen Blind-Leseverstärker enthaltend:

einen ersten und zweiten bipolaren Blind-Transistor (68a, 68b), deren Basisanschlüsse mit der ersten und zweiten Blind-Bitleitung des Bitleitungspaares (DBL, DBL_) verbunden sind und deren Emitter miteinander verbunden sind;

eine Blind-Lesestromquelle (70), die zwischen den Emittern der bipolaren Blind-Transistoren (68a, 68b) und der ersten Referenzspannung angeschlossen ist und

eine erste und eine zweite Blind-Pull-down-Stromquelle (74a, 74b), die zwischen der Basis des ersten bzw. zweiten bipolaren Blind-Transistors (68a, 68b) und der zweiten Referenzspannung angeschlossen sind, wobei die erste und die zweite Blind-pull-down-Stromquelle (74a, 74b) durch das Ausgangssignal des Verstärkers gesteuert werden, wobei der Ausgang der Bitleitungs-Differenzspannungs-Erkennungsschaltung (56) das Blind-Bitleitungspaar (DBL, DBL_) enthält.

13. Speichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß sie weiterhin eine Pegelverschiebungsschaltung (58) enthält, die mit dem Blind-Bitleitungspaar (DBL, DBL_) verbunden ist, und mit dem Verstärker zum Bereitstellen eines Signals entsprechend dem Differenzsignal verbunden ist.

14. Speichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Pegelverschiebungsschaltung folgendes enthält:

einen ersten und zweiten Transistor (76a, 76b), die mit der ersten bzw. zweiten Blind-Bitleitung im Blind-Bitleitungspaar (DBL, DBL_) verbunden sind;

einen ersten und zweiten Widerstand (78a, 78b), die mit dem ersten und zweiten Transistor verbunden sind und

eine erste und zweite Pegelverschiebungs-Stromquelle (80a, 80b), die mit dem ersten bzw. zweiten Widerstand (78a, 78b) und einer Referenzspannung verbunden sind.

15. Speichervorrichtung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß das Mittel zum Erzeugen eines Differenzsignals Pull-down-Mittel (66) enthält, die mit einer der Blind-Bitleitungen verbunden sind.

16. Speichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß das Mittel zum Erzeugen eines Differenzsignals mehrere Pull-down-Mittel enthält, wobei jedes über ein Selektionsgatter mit einer der Blind-Bitleitungen verbunden ist, wobei die Selektionsgatter durch ein Signal gesteuert werden, das der Adresse der ausgewählten Zeile entspricht.

17. Speichervorrichtung nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, daß die Bitleitungs-Differenzspannungs-Erkennungsschaltung (56) folgendes enthält:

mehrere Blind-Spalten und

eine Auswahlschaltung, die das Blind-Bitleitungspaar (DBL, DBL_) aus einer der Spalten entsprechend der Adresse der ausgewählten Zeile mit dem Verstärker verbindet.

18. Speichervorrichtung nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß der erste und der zweite Auswahltransistor (48a, 48b) durch das Spalten-Auswahlsignal (ysel) so gesteuert werden, daß die Basen des ersten und zweiten bipolaren Transistors in Abhängigkeit von der ihnen zugeordneten, nicht ausgewählten Spalte nicht mit der zweiten Referenzspannung verbunden werden.