DE69022025T2

DE69022025T2 - Synchronisierungsschaltung für ein synchrones Vermittlungssystem.

Info

Publication number: DE69022025T2
Application number: DE69022025T
Authority: DE
Inventors: Gerard Barucchi; Jean Calvignac; Jose Galcera; Daniel Orsatti; Gilles Toubol; Andre Tracol
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-03-13
Filing date: 1990-03-13
Publication date: 1996-04-18
Anticipated expiration: 2010-03-14
Also published as: EP0447731A1; JPH0568026A; EP0447731B1; JPH0793615B2; DE69022025D1; US5134636A

Description

Beschreibung der Erfindung

Bereich der Erfindung

Die vorliegende Erfindung betrifft eine Synchronisierungsschaltung, die es ermöglicht, die Datenbits, die von entfernten Einheiten mit ihren eigenen Taktsignalen kommen, am Eingang eines Vermittlungssystems mit dem Systemtaktsignal zu resynchronisieren, wenn die Taktsignale der Einheiten und des Systems dieselbe Frequenz haben, aber phasenverschoben sein können. Die Synchronisierungsschaltung ermöglicht es auch, die Datenbitrahmen auf der Rahmenebene zu synchronisieren.

Stand der Technik

Die Entwicklung synchroner Vermittlungssysteme in Richtung höherer Anschlußzahlen und höherer Übertragungsgeschwindigkeiten macht es schwierig, mit einem zentralen Systemtakt zu arbeiten.
In einem Vermittlungssystem, das Datenbitrahmen zwischen Einheiten vermitteln kann, die über Übertragungsmedien wie beispielsweise Kabel oder Lichtwellenleiter, die eine unterschiedliche Länge haben, an das Vermittlungssystem angeschlossen sind, verursachen die unterschiedlichen Übertragungsverzögerungen auf den verschiedenen Medien einen zeitlichen Versatz der Rahmen am Eingang des Vermittlungssystems, da die Übertragungsverzögerungen bei hohen Übertragungsgeschwindigkeiten eine oder mehrere Bitperioden erreichen können. Auch hängen die Übertragungsverzögerungen von den Übertragungsmedien und von der Temperatur ab, was den zeitlichen Versatz der Rahmen noch erhöht.
So ist der Neuabgleich der Rahmen auf Bitebene und auch auf Rahmenebene notwendig, wenn man keine identischen Übertragungsmedien verwenden möchte, die das Vermittlungssystem und die entfernten Einheiten, die sich in einer beliebigen Entfernung vom System befinden können, miteinander verbinden.
Abgleichschaltungen gibt es bereits. Die meisten der herkömmlichen Verfahren erforderten Signale mit einer höheren Frequenz als der Bitfrequenz des eintreffenden Datensignals, um das eintreffende Signal abzutasten, die Phasenunterschiede zwischen den verschiedenen ankommenden Rahmen in Form der Anzahl der Abtastwerte zu zählen und die so gemessenen Unterschiede auszugleichen.
Wenn F beispielsweise die Frequenz des Systemtaktes ist, werden die eintreffenden Datensignale mit einer Frequenz n.F abgetastet, und die gezählte Anzahl der Abtastwerte zwischen den Eingangssignalübergängen und den Taktübergängen wird gespeichert und dient dazu, das Schieben der Datenbitrahmen durch ein Schieberegister zu steuern, um die Phasenunterschiede auszugleichen.
Eine solche Lösung kann nicht verwendet werden, wenn die Übertragungsfrequenz zu hoch ist und einen Wert erreicht, der gleich der höchstmöglichen Abtastfrequenz ist.
In dem im IEEE Journal of Solid State Circuits, Jahrgang 23, Nr. 2, April 1988, veröffentlichten Artikel mit dem Titel "A 45 Mbits/s CMOS VLSI digital phase aligner" ist eine Schaltung beschrieben, die Phasenkompensationsinformationen durch das Abtasten des Eingangssignals mit um 0º, 90º, 180º und 270º phasenverschobenen Taktsignalen und durch anschließendes Betrachten der Abweichungen zwischen den so erhaltenen Abtastwerten erzeugt.
Diese Abgleichschaltung verwendet komplexe Steuerlogikschaltungen und ermöglicht lediglich einen Neuabgleich auf Bitebene, nicht aber auf Rahmenebene.
Auch beschreibt die US-Patentschrift 3 531 777 eine Synchronisierungsschaltung, welche die Synchronisierung auf Bitebene durchführt, indem sie die Eingangssignale mit Geschwindigkeiten in getrennte Pufferspeicher schreibt, die mit den eigentlichen Ziffernsignal-Übertragungsgeschwindigkeiten der verschiedenen Eingangssignale synchronisiert werden, Lesemittel, um die Signale aus den Pufferspeichern mit einer Geschwindigkeit zu lesen, die vom Ausgang der Überlagerungsoszillatorschaltung gesteuert wird, eine Vielzahl von Phasendiskriminatorschaltungen, von denen jede so angeordnet ist, daß sie, je nach dem Phasenabgleich eines Eingangssignals in bezug auf den Ausgang der Überlagerungsoszillatorschaltung, ein Phasenfehlersignal erzeugt, Mittel, um das Phasenfehlersignal zu mitteln, um ein gemitteltes Fehlersignal zu erzeugen, und Steuermittel, die auf das gemittelte Fehlersignal ansprechen, um die Frequenz der Überlagerungsoszillatorschaltung so zu verschieben, daß das gemittelte Fehlersignal reduziert wird.
In der US-Patentschrift 4 359 770 ist ein Bitpuffersystem beschrieben, das ein Schieberegister für die Speicherung der Übertragungsdatensignale umfaßt. Dieses Patent lehrt nicht, wie die Synchronisierung auf der Bit- und Rahmenebene durchgeführt werden kann.

Zusammenfassung der Erfindung

Eine Aufgabe der vorliegenden Erfindung ist es, eine Synchronisierungsschaltung bereitzustellen, die Bits mit der Frequenz eines ersten Taktes empfängt und diese Bits automatisch mit einem zweiten Taktsignal resynchronisiert, das ein beliebiges Phasenverhältnis zu dem ersten Taktsignal hat, und die auch die Bitrahmen auf der Rahmenebene resynchronisiert.
Eine Aufgabe der vorliegenden Erfindung ist es, eine solche Schaltung vorzusehen, die eine Bit- und Rahmenresynchronisierung der Bitrahmen durchführt, die am Eingang eines Vermittlungssystems empfangen werden.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine solche Schaltung vorzusehen, die sehr einfach und preiswert ist.
Die Synchronisierungsschaltung empfängt Datenbits auf einer Eingangsleitung mit der Frequenz der Impulse eines ersten Taktsignals (CS) und stellt die Datenbits auf einer ersten Ausgangsleitung mit der Frequenz der Impulse eines zweiten Taktsignals (CO) bereit, das ein beliebiges Phasenverhältnis zu dem ersten Taktsignal hat. Sie umfaßt die folgenden Mittel zur Durchführung der Synchronisierung auf Bitebene:
- einen ersten Zähler, der die Impulse des ersten Taktsignals CS modulo n zählt, wobei n eine ganze Zahl und mindestens gleich 2 ist;
- einen zweiten Zähler, der die Impulse des zweiten Taktsignals CO modulo n zählt, wobei der erste und der zweite Zähler anfangs auf unterschiedliche Anfangswerte gesetzt werden;
- einen ersten Puffer mit n Stufen;
- eine erste Gatteranordnung, die auf die von dem ersten Zähler erreichten Werte anspricht, um die empfangenen Bits in einer ersten vorher festgelegten Reihenfolge zyklisch in die Stufen des ersten Puffers zu leiten und um sie dort zu speichern, wobei die Nummer der Stufe, in die ein empfangenes Bit geleitet wird, von einem ersten Verhältnis bestimmt wird, das zwischen den Nummern der Stufen und den von dem ersten Zähler erreichten Werten bestimmt wird,
- eine zweite Gatteranordnung, die auf die von dem zweiten Zähler erreichten Werte anspricht, um die in den Stufen des ersten Puffers gespeicherten Bits in einer zweiten vorher festgelegten Reihenfolge zyklisch auf die erste Ausgangsleitung zu leiten, wobei die Nummer der Stufe, von der ein Bit auf die Ausgangsleitung geleitet wird, von einem zweiten Verhältnis zwischen den Nummern der Stufen und den von dem zweiten Zähler erreichten Werten bestimmt wird, so daß die Bits mit der Frequenz der Impulse des zweiten Taktsignals auf der ersten Ausgangsleitung in derselben Reihenfolge bereitgestellt werden, in der sie empfangen werden.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung werden der erste und der zweite Zähler anfangs auf einen Wert gesetzt, der sich von dem jeweils anderen Wert durch eine ganze Zahl x unterscheidet, die gleich oder größer als n/2 ist, wobei n gleich 4 gewählt wird. Außerdem ist das erste Verhältnis identisch mit dem zweiten Verhältnis.
Des weiteren kann die Synchronisierungsschaltung die Datenbits mit der Frequenz der Impulse des ersten Taktsignals in Rahmen empfangen, die von den Impulsen eines ersten Rahmensynchronisationssignals begrenzt werden, das von dem ersten Taktsignal abgeleitet wird, um die Datenbits auf einer zweiten Ausgangsleitung mit der Frequenz des zweiten Taktsignals in Rahmen bereitzustellen, die von den Impulsen eines zweiten Rahmensynchronisationssignals begrenzt werden, das dieselbe Frequenz wie das erste Rahmensynchronisationssignal, aber ein beliebiges Phasenverhältnis zu dem ersten Rahmensynchronisationssignal hat. Um diese Synchronisierung auf Rahmenebene durchzuführen, umfaßt die Schaltung folgendes:
- einen zweiten Puffer mit n Stufen,
- eine dritte Gatteranordnung, die auf die von dem ersten Zähler erreichten Werte anspricht, um die Impulse des ersten Rahmensynchronisationssignals in die Stufen des zweiten Puffers zu leiten, die von dem ersten Verhältnis bestimmt werden,
- eine vierte Gatteranordnung, die auf die von den zweiten Zählmitteln erreichten Werte anspricht, um die Impulse durchzulassen, die in den Stufen des zweiten Puffers gespeichert sind, die von dem zweiten Verhältnis bestimmt werden, und um somit ein resynchronisiertes Rahmensignal auf einer resynchronisierten Rahmenleitung zu liefern,
- eine Rahmenresynchronisierungsschaltung, die mit der resynchronisierten Rahmenleitung und der ersten Ausgangsleitung verbunden ist und auf das zweite Rahmensynchronisationssignal anspricht, um die Datenbits von der ersten Ausgangsleitung mit den zweiten Rahmensynchronisationsimpulsen abzugleichen und die so abgeglichenen Datenbits auf der zweiten Ausgangsleitung bereitzustellen.

Kurze Beschreibung der Figuren

Fig. 1 stellt die Realisierung der Synchronisierungsschaltung gemäß der vorliegenden Erfindung in einem synchronen Vermittlungssystem dar.
Fig. 2 stellt den Bitsynchronisationsteil der in Fig. 1 gezeigten Schaltung 70-1 dar.
Fig. 3 stellt die in Fig. 1 gezeigte Steuerschaltung 104 dar.
Fig. 4 stellt den Rahmensynchronisationsteil der in Fig. 1 gezeigten Schaltung 70-1 dar.
Fig. 5 stellt ein Impulsdiagramm dar, das die Funktionsweise der Schaltung von Fig. 4 zeigt.

Ausführliche Beschreibung der Erfindung

Fig. 1 stellt ein Blockdiagramm eines synchronen Vermittlungssystems dar, in das die Synchronisierungsschaltung gemäß der zugrundeliegenden Erfindung integriert ist. Die auszutauschenden Daten werden in Datenverarbeitungseinheiten, wie beispielsweise 10, 12, 14 und 16, verarbeitet. Ein Vermittlungssystem 18 wählt Paare von Einheiten aus, die miteinander verbunden werden müssen, damit eine Quelleneinheit Daten an eine Zieleinheit senden kann. Die Daten werden von jeder Einheit 10, 12, 14 und 16 über die jeweiligen Datenausgabebusse 20, 22, 24 und 26 bereitgestellt. Jede Einheit 10, 12, 14 und 16 empfängt Daten über das Vermittlungssystem und die Dateneingabebusse 30, 32, 34 beziehungsweise 36.
In dieser Beschreibung sind mit "Daten" jedwede Art von binär codierten Informationen gemeint. Auch wurden der Veranschaulichung halber nur vier Einheiten dargestellt, jedoch kann eine beliebige Anzahl von Einheiten verwendet werden. Das Vermittlungssystem kann jedwede Art von Vermittlungsalgorithmus verwenden.
Die Datenbits werden auf den Dateneingabebussen 30, 32, 34 und 36 im Gleichlauf mit einem allgemeinen Systemtaktsignal CO gesendet, das von einem Taktschaltkreis 38 auf der Leitung 40 erzeugt wird. Dieses Taktsignal wird über die Leitungen 40-10, 40- 12, 40-14 und 40-16 an jede Einheit verteilt. Im allgemeinen werden die Datenbits in Rahmen angeordnet, die von den Impulsen eines Rahmensynchronisationssignals begrenzt werden. Das an die Einheiten 10, 12, 14 und 16 gelieferte Rahmensynchronisationssignal FO wird durch den Zähler 42 von dem Taktsignal CO abgeleitet, so daß jeder Rahmen eine feste ganze Zahl von Bits enthält.
Jede Datenverarbeitungseinheit 10, 12, 14 und 16 enthält eine Zeitgeberschaltung 50, 52, 54 und 56, die aus dem von den Leitungen 40 und 44 empfangenen Taktsignal CO und dem Rahmensynchronisationssignal FO jeweils das Einheitentaktsignal CS auf den Leitungen 58-10, 58-12, 58-14 und 58-16 und das Einheiten- Rahmensynchronisationssignal FS auf den Leitungen 60-10, 60-12, 60-14 und 60-16 erzeugt. Das Taktsignal CS hat dieselbe Frequenz wie das Taktsignal CO, ihre Phasenunterschiede resultieren aus der Entfernung zwischen dem Vermittlungssystem und den Datenverarbeitungseinheiten. Auch hat das Rahmensynchronisationssignal FS dieselbe Frequenz wie das Signal FO, wird aber im Hinblick auf das Rahmensynchronisationssignal FO durch die Zähler 62-10, 62-12, 62-14 und 62-16 vorgerückt, um die Verzögerung vorwegzunehmen, zu der es bei den Daten in Stromaufwärtsrichtung vom Adapter zum Schalter kommt.
In einem solchen System besteht die Notwendigkeit, die vom Vermittlungssystem 18 von den Bussen 20, 22, 24 oder 26 empfangenen Daten mit dem Systemtaktsignal CO und dem Rahmensynchronisationssignal FO zu resynchronisieren, um diese Daten auf den Bussen 30, 32, 34 oder 36 zu vermitteln, wie schematisch durch die gestrichelten Linien innerhalb des Vermittlungssystems gezeigt ist.
Dies ist die Aufgabe der Schaltungen 70, 72, 74 und 76, welche die Daten von den Datenausgabebussen 20, 22, 24 beziehungsweise 26, die Taktsignale CS und CO und die Rahmensynchronisationssignale FS und FO empfangen, um auf ihren Ausgabebussen 80, 82, 84 und 86 die resynchronisierten Daten am Eingang des Vermittlungssystems 18 bereitzustellen.
Diese Schaltungen 70, 72, 74 und 76 enthalten zwei Stufen, die mit 70-1 und 70-2, 72-1 und 72-2, 74-1 und 74-2 beziehungsweise 76-1 und 76-2 bezeichnet sind, wobei die erste Stufe die Phasenunterschiede auf Bitebene und die zweite Stufe die Phasenunterschiede auf Rahmenebene verarbeitet.
Fig. 2 zeigt eine ausführliche Darstellung der ersten Stufe 70-1 in der Schaltung 70. Die anderen Stufen 72-1, 74-1 und 76-1 sind identisch mit der Stufe 70-1.
Diese erste Stufe umfaßt zwei Zähler 100 und 102. In einer bevorzugten Ausführungsform der Erfindung werden die Zähler durch eine Steuerschaltung 104 anfangs auf verschiedene Werte gesetzt. Bei den Zählern 100 und 102 handelt es sich um Modulo-n-Zähler, und sie zählen die Impulse der Signale CO beziehungsweise CS. Der Anfangswert des Zählers 100 ist 0, und der Anfangswert des Zählers 102 ist die ganze Zahl, die gleich oder größer als n/2 ist, wobei n größer als 2 und vorzugsweise gleich 4 ist.
Die Anfangswerte werden durch die Steuerschaltung 104 und das UND-Gatter 105 gesetzt, das verhindert, daß die Taktimpulse CS an den Zähler 102 geliefert werden, bevor ein Startimpuls von der Schaltung 104 erzeugt wird, um die Anfangswerte der Zähler 100 und 102 festzulegen, wie später beschrieben wird.
Die Decodierschaltungen 106 und 108 sprechen auf die von den Zählern 100 und 102 erreichten Werte an, die sie von den Bussen 101 beziehungsweise 103 empfangen, um je nach den Zählerwerten eine ihrer vier Ausgangsleitungen zu aktivieren.
Die Decodierschaltung 106 hat vier Ausgangsleitungen 110-1, 110- 2, 110-3 und 110-4, die aktiviert werden, wenn die Zählerwerte 1, 2, 3 beziehungsweise 4 sind.
Die Decodierschaltung 108 hat vier Ausgangsleitungen 112-1, 112- 2, 112-3 und 112-4, die aktiviert werden, wenn die Zählerwerte 1, 2, 3 beziehungsweise 4 sind.
Der Datenausgabebus 20 ist ein paralleler Bus, der m Bits übertragen kann und m Leitungen 20-1 bis 20-m umfaßt. Jede Leitung 20-i (mit 1< i< m) des Busses wird den Eingängen eines vierstufigen zyklischen Puffers 114-i durch die UND-Gatteranordnung 113-1 zur Verfügung gestellt, so daß zu jedem Bitzeitpunkt des Taktsignals CS das Bit auf der Leitung 20-i in eine Stufe des zyklischen Puffers 114-i, je nach dem vom Zähler 102 erreichten Wert, geleitet wird.
In Fig. 2 sind der zyklische Puffer 114-1 und die Gatteranordnung 113-1, 119-1, 120-1 für die Datenausgabeleitung 20-1 gezeigt. Eine identische Anordnung gibt es für die Resynchronisierung des FS-Signals, das von der Leitung 60-10 mit dem Taktsignal CO empfangen wird. Sie umfaßt den zyklischen Puffer 114-FS, die UND-Gatteranordnungen 113-FS und 119-FS und die ODER-Gatteranordnung 120-FS, die auf ihrer Ausgangsleitung 61-10 ein resynchronisiertes FS-Signal FSR liefert.
Nur der Aufbau des zyklischen Puffers 114-1, der UND-Gatteranordnungen 113-1 und 119-1 und der ODER-Gatteranordnung 120- 1 wird ausführlich beschrieben. Jede Stufe des zyklischen Puffers 114-1 hat eine Ausgangsleitung 116-1, 116-2, 116-3 und 116- 4, von denen jede einem Eingang eines UND-Gatters 118-1, 118-2, 118-3 und 118-4 in der UND-Gatteranordnung 119-1 zur Verfügung gestellt wird.
Das UND-Gatter 118-1 wird durch ein aktives Signal auf der Ausgangsleitung 110-1 der Decodierschaltung 106 konditioniert, das UND-Gatter 118-2 wird durch ein aktives Signal auf der Ausgangsleitung 110-2 konditioniert, das UND-Gatter 118-3 wird durch ein aktives Signal auf der Ausgangsleitung 110-3 konditioniert, und das UND-Gatter 118-4 wird durch ein aktives Signal auf der Ausgangsleitung 110-4 konditioniert.
Die Ausgangsleitungen der vier UND-Gatter 118-1 bis 118-4 werden den Eingängen des ODER-Gatters 120-1 zur Verfügung gestellt, dessen Ausgangsleitung eine Leitung 21-1 unter den m Datenausgabeleitungen 21-1 bis 21-m darstellt, die dem Rahmensynchronisationsteil 70-2 zur Verfügung gestellt werden.
Der Zähler 102 und die Decodierschaltung 108 ermöglichen es, daß die auf der Leitung 20-1 im Gleichlauf mit dem Taktsignal CS empfangenen Datenbits sequentiell in einer Stufe des zyklischen Puffers entsprechend dem von dem Zähler erreichten Wert angeordnet werden können. Der Zähler 100 und die Decodierschaltung 106 ermöglichen es, daß die im zyklischen Puffer gespeicherten Datenbits im Gleichlauf mit dem Systemtaktsignal CO auf die Leitung 21-1 geleitet werden können, wie in der nachstehenden Tabelle erklärt ist.
Die Zähler 100 und 102, die Decodierschaltungen 106 und 108 und die Steuerschaltung 104 steuern die zyklischen Puffer 114-1 bis 114-m und 114-FS gemeinsam.
Es gibt ein festes Verhältnis zwischen der Nummer der Stufe des zyklischen Puffers, in die ein Bit geschrieben wird, und dem Wert, der vom Zähler 102 erreicht wird, und es gibt ein festes Verhältnis zwischen der Stufe des zyklischen Puffers, aus der ein Bit gelesen wird, und dem Wert, der vom Zähler 100 erreicht wird. Diese Relationen müssen festgelegt werden, so daß die Bits in derselben Reihenfolge gelesen werden, in der sie geschrieben werden. Jedwede Relationen können festgelegt werden. In einer bevorzugten Ausführungsform der vorliegenden Erfindung ist, da die Zähler 100 und 102 auf verschiedene Anfangswerte gesetzt werden, das Verhältnis zwischen den vom Zähler 102 erreichten Werten und der Nummer der Stufe, in die ein Bit geschrieben wird, identisch mit dem Verhältnis zwischen dem vom Zähler 100 erreichten Wert und der Nummer der Stufe, aus der ein Bit gelesen wird, wie in der folgenden Tabelle gezeigt ist. Zähler Schreibe in Puffer Lese aus Puffer
Die Steuerschaltung 104 spricht auf die Zählerwerte an den Ausgängen der Decodierschaltungen 106 und 108 an, um auf ihrer Ausgangsleitung 122 ein START/STOP-Signal zu erzeugen, das an einen Eingang des UND-Gatters 105 geliefert wird, um zu verhindern, daß das Taktsignal CS an den Zähler gelegt wird, bevor eine Startbedingung gesetzt ist. Die einzigen möglichen Startbedingungen sind die folgenden: ZÄHLER
Wie in Fig. 3 gezeigt ist, umfaßt die Steuerschaltung 104 eine Vergleichsschaltung, die aus den UND-Gattern 130, 132, 134 und 136 besteht.
Das UND-Gatter 100 ist mit den Leitungen 110-1 und 112-3 verbunden und liefert somit ein aktives Signal auf seiner Ausgangsleitung 131, wenn die Werte in den Zählern 100 und 102 gleichzeitig "1" und "3" sind.
Das UND-Gatter 132 ist mit den Leitungen 110-2 und 112-4 verbunden und liefert somit ein aktives Signal auf seiner Ausgangsleitung 133, wenn die Werte in den Zählern 100 und 102 gleichzeitig "2" und "4" sind.
Das UND-Gatter 134 ist mit den Leitungen 110-3 und 112-1 verbunden und liefert somit ein aktives Signal auf seiner Ausgangsleitung 135, wenn die Werte in den Zählern 100 und 102 gleichzeitig "3" und "1" sind.
Das UND-Gatter 136 ist mit den Leitungen 110-4 und 112-2 verbunden und liefert somit ein aktives Signal auf seiner Ausgangsleitung 137, wenn die Werte in den Zählern 100 und 102 gleichzeitig "4" und "2" sind.
Die Ausgangsleitungen 131, 133, 135 und 137 werden den Eingängen des ODER-Gatters 140 zur Verfügung gestellt, dessen Ausgangsleitung dem Setzeingang des Zwischenspeichers 142 zur Verfügung gestellt wird. Die Leitung 141 wird dem Inverter 144 zur Verfügung gestellt, dessen Ausgangsleitung 145 dem Rücksetzeingang des Zwischenspeichers 142 zur Verfügung gestellt wird. Die Ausgangsleitung 122 wird aktiviert, wenn der Zwischenspeicher 142 gesetzt ist, d.h. wenn eine START-Bedingung vorliegt. Somit wird das Taktsignal CS erst an den Zähler 102 geliefert, wenn der Zähler 100 einen Wert erreicht, der bei einem Vergleich mit dem Wert im Zähler 102 günstig abschneidet.
Der Rahmensynchronisationsteil 70-2 der Schaltung 70 ist in Fig. 4 gezeigt. Die Ausgangsleitungen 21-1 bis 21-m des Teils 70-1 werden einer Schieberegisteranordnung 150 zur Verfügung gestellt.
Die Schieberegisteranordnung 150 umfaßt m Schieberegister 151-1 bis 151-m mit p Stufen. Der Wert p wird als Funktion des größten Phasenunterschiedes zwischen den Rahmensynchronisationssignalen FO und FS gewählt. In einer bevorzugten Ausführungsform der Erfindung wird p gleich 3 gewählt. Jede Stufe ist durch die Bezugszahl 151 gekennzeichnet, auf die ein Zusatz folgt, der die Schieberegisternummer und die Stufennummer angibt, beispielsweise kennzeichnet 151 m-2 die zweite Stufe des Schieberegisters 151-m. Jede Datenleitung 21-1 bis 21-m wird dem Eingang eines jeweiligen Schieberegisters 151-1 bis 151-m zur Verfügung gestellt, so daß die mit dem Taktsignal CO resynchronisierten Datenbits, gesteuert vom Taktsignal CO, in den Schieberegistern 151-1 bis 151-m verschoben werden.
Die Datenbits von den Leitungen 21-1 bis 21-m und die verzögerten Datenbits von den Ausgängen 152, 153 und 154 einer jeden Stufe der Schieberegister 151-1 bis 151-m werden einer Multiplexer-Anordnung 156 zur Verfügung gestellt, welche die Datenbits, von einem Durchschaltsignal auf einer Leitung 158, 159, 160 beziehungsweise 161 gesteuert, von einem ausgewählten Bus 21, 152, 153 oder 154 auf den Bus 80 leitet.
Die Gattersteuersignale werden aus dem resynchronisierten FSR- Signal von der Leitung 61-10 durch die Steuerschaltung 162 erzeugt.
Diese Schaltung umfaßt ein Schieberegister 164 mit p = 3 Stufen 164-1, 164-2 und 164-3, das von dem Taktsignal auf der Leitung 40-10 gesteuert wird. Das Signal FSR auf der Leitung 61-10 wird an den Eingang einer ersten Stufe 164-1 geliefert.
Die Leitung 61-10, die Ausgangsleitungen 166, 167, 168 und jede Stufe 164-1, 164-2 und 164-3 werden ersten Eingängen der UND- Gatter 169, 170, 171 beziehungsweise 172 zur Verfügung gestellt. Die zweiten Eingänge dieser UND-Gatter sind mit der Leitung 44- 10 verbunden, so daß sie das Rahmensynchronisationssignal FO empfangen. Da das Signal FSR auf der Bitebene resynchronisiert wird, wie in dem Impulsdiagramm von Fig. 5 gezeigt ist, stellt ein Gatter unter den UND-Gattern 169 bis 172 eine Übereinstimmung zwischen dem Synchronisationsimpuls des Signals FO und entweder dem resynchronisierten Impuls des Signals FSR auf der Leitung 61-10 oder den verzögerten Impulsen auf der Leitung 166, 167 oder 168 fest.
Die Ausgangsleitungen der UND-Gatter 169, 170, 171 und 172 werden dem Setzeingang der Zwischenspeicher 173, 174, 175 und 176 zur Verfügung gestellt, deren Rücksetzeingänge mit der Leitung 44-10 verbunden sind.
Auf diese Weise werden die Zwischenspeicher 173 bis 176 am Anfang einer jeden Rahmenperiode zurückgesetzt, und dann wird nur ein Zwischenspeicher während der Rahmenperiode gesetzt, und zwar je nachdem, welches UND-Gatter 169 bis 172 eine Übereinstimmung feststellt. Wie in dem Impulsdiagramm von Fig. 5 gezeigt ist, stellt beispielsweise das UND-Gatter 170 die Übereinstimmung fest, und der Zwischenspeicher 174 wird gesetzt und erzeugt auf seiner Ausgangsleitung 159 ein aktives Durchschaltsignal, um die verzögerten Datenbits auf dem Bus 152 an den Bus 80 zu leiten.
Beim nächsten aktiven Impuls des Signals FO wird der Zwischenspeicher 174 zurückgesetzt, und das Durchschaltsignal wird von einem der Zwischenspeicher 173 bis 176 erzeugt, und zwar je nachdem, welches der UND-Gatter 169 bis 172 die Übereinstimmung feststellt.
Auf diese Weise werden die Datenbits auf dem Bus 80 auf der Bitebene und auf der Rahmenebene resynchronisiert und können auf einen ausgewählten Dateneingabebus 30, 32, 34 oder 36 geschaltet werden.

Claims

1. Eine Synchronisierungsschaltung, die Datenbits auf einer Eingangsleitung (20-1) mit der Frequenz der Impulse eines ersten Taktsignals (CS) in Rahmen empfängt, die von den Impulsen eines ersten Rahmensynchronisationssignals begrenzt werden, das von dem ersten Taktsignal abgeleitet wird, um die Datenbits auf einer ersten Ausgangsleitung (80) mit der Frequenz eines zweiten Taktsignals (CO) in Rahmen bereitzustellen, die von den Impulsen eines zweiten Rahmensynchronisationssignals begrenzt werden, das dieselbe Frequenz wie das erste Rahmensynchronisationssignal, aber ein beliebiges Phasenverhältnis zu dem ersten Synchronisationssignal hat, und die folgendes enthält:

- ein erstes Zählmittel (102), das die Impulse des ersten Taktsignals modulo n zählt, wobei n eine ganze Zahl und mindestens gleich 2 ist,

- ein zweites Zählmittel (100), das die Impulse des zweiten Taktsignals modulo n zählt,

- ein erstes Puffermittel (114-1) mit n Stufen,

- ein erstes Durchschaltmittel (113-1), das auf die von dem ersten Zählmittel erreichten Werte anspricht, um die empfangenen Bits in einer ersten vorher festgelegten Reihenfolge zyklisch in die Stufen des ersten Puffermittels zu leiten und um sie dort zu speichern, wobei die Nummer der Stufe, in die ein empfangenes Bit geleitet wird, von einem ersten Verhältnis bestimmt wird, das zwischen den Nummern der Stufen und den von dem ersten Zählmittel erreichten Werten bestimmt wird,

- zweite Durchschaltmittel (119-1, 120-1), die auf die von dem zweiten Zählmittel erreichten Werte ansprechen, um die in den Stufen des ersten Puffermittels gespeicherten Bits in einer zweiten vorher festgelegten Reihenfolge zyklisch auf eine zweite Ausgangsleitung (21-1) zu leiten, wobei die Nummer der Stufe, von der ein Bit auf die zweite Ausgangsleitung geleitet wird, von einem zweiten Verhältnis zwischen den Nummern der Stufen und den von dem zweiten Zählmittel erreichten Werten bestimmt wird, so daß die Bits mit der Frequenz der Impulse des zweiten Taktsignals auf der ersten Ausgangsleitung in derselben Reihenfolge bereitgestellt werden, in der sie empfangen werden,

- die Synchronisierungsschaltung des weiteren die Merkmale aufweist, daß das erste und das zweite Zählmittel anfangs auf einen ersten beziehungsweise auf einen zweiten Anfangswert gesetzt wird, wobei der zweite Anfangswert ein anderer ist als der erste, und die Synchronisierungsschaltung dadurch gekennzeichnet ist, daß sie folgendes umfaßt:

- ein zweites Puffermittel (114-FS) mit n Stufen,

- ein drittes Durchschaltmittel (113-FS), das auf die von dem ersten Zählmittel erreichten Werte anspricht, um die Impulse des ersten Rahmensynchronisationssignals in die Stufen des zweiten Puffers zu leiten, die von dem ersten Verhältnis bestimmt werden,

- vierte Durchschaltmittel (119-FS, 120-FS), die auf die von dem zweiten Zählmittel erreichten Werte ansprechen, um die Impulse durchzulassen, die in den Stufen des zweiten Puffermittels gespeichert sind, die von dem zweiten Verhältnis bestimmt werden, und um auf diese Weise ein resynchronisiertes Rahmensignal auf einer resynchronisierten Rahmenleitung (61-10) zu liefern,

- eine Rahmenresynchronisierungsschaltung (150, 152), die mit der resynchronisierten Rahmenleitung und der zweiten Ausgangsleitung verbunden ist und auf das zweite Rahmensynchronisationssignal anspricht, um die Datenbits von der zweiten Ausgangsleitung mit den zweiten Rahmensynchronisationsimpulsen abzugleichen und um die so abgeglichenen Datenbits auf der ersten Ausgangsleitung (80) bereitzustellen.

2. Eine Synchronisierungsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß das erste und das zweite Zählmittel anfangs auf Werte gesetzt werden, die sich durch eine ganze Zahl x, die gleich oder größer als n/2 ist, unterscheiden.

3. Eine Synchronisierungsschaltung gemäß Anspruch 2, dadurch gekennzeichnet, daß n gleich 4 ist.

4. Eine Synchronisierungsschaltung gemäß Anspruch 2 oder 3, dadurch gekennzeichnet, daß das erste und das zweite Verhältnis identisch sind.

5. Eine Synchronisierungsschaltung gemäß jedem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Rahmenresynchronisierungsschaltung folgendes umfaßt:

- ein erstes Schieberegister (151-1) mit p Stufen, in das die Datenbits von der zweiten Ausgangsleitung (21- 1) eingegeben werden und in dem sie, gesteuert von dem zweiten Taktsignal (CO), verschoben werden, wobei p eine ganze Zahl größer 2 ist,

- ein zweites Schieberegister (164) mit p Stufen, in welches das resynchronisierte Rahmensignal eingegeben wird und in dem es, gesteuert von dem zweiten Taktsignal, verschoben wird,

- Meßmittel (169), die auf das zweite Rahmensynchronisationssignal und das resynchronisierte Rahmensignal am Eingang des zweiten Schieberegisters und auf das verzögerte Rahmenresynchronisationssignal am Ausgang einer jeden Stufe des zweiten Schieberegisters ansprechen, um am Anfang eines jeden Rahmens die Anzahl der Taktimpulse des zweiten Taktsignals zu messen, die den zweiten Rahmensynchronisationsimpuls und den resynchronisierten Rahmenimpuls trennen,

- ein fünftes Durchschaltmittel (156), das auf die von den Meßmitteln durchgeführte Messung reagiert, um die Datenbits von der zweiten Ausgangsleitung oder die verzögerten Datenbits an einem Ausgang einer ausgewählten Stufe des ersten Schieberegisters je nach der gemessenen Anzahl von Taktimpulsen auf die erste Ausgangsleitung zu leiten.