DE69022925T2

DE69022925T2 - Halbleiteranordnung und Verfahren zum Test derselben.

Info

Publication number: DE69022925T2
Application number: DE69022925T
Authority: DE
Inventors: Akira Masuko; Aiichiro Sakumoto; Ken Yamamoto
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-08-03
Filing date: 1990-08-03
Publication date: 1996-04-18
Anticipated expiration: 2010-08-04
Also published as: DE69022925D1; EP0414014B1; EP0414014A2; US5132614A; EP0414014A3

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit einem Halbleiterchip, mit einer Vielzahl von Ausgangsanschlüssen und auf ein Verfahren zum Testen des Chips.
Ein Verfahren und eine Vorrichtung dieses Typs sind in Patent Abstracts of Japan, Band 9, Nr. 165 E-327) (1888), 10. Juli 1985, und JP-A-60 412 37 offenbart.
Allgemein wird ein LSI-Tester für einen Test, wie etwa Selektion von LSIs, verwendet. Bei herkömmlichen Techniken muß der Tester, um einen LSI zu testen, Anschlüsse entsprechend der Anzahl von Anschlüssen eines LSIs aufweisen. Wenn die Anzahl von Anschlüssen des Testers kleiner ist als die des LSI, kann der LSI getestet werden mittels Zusammenfassens der zu testenden Anschlüsse unter Verwendung eines Relais. In Fig. 1 bezeichnet das Bezugszeichen 101 einen LSI; und 102 einen Tester. Die Bezugssymbole n (n = 1, 2, ...) bezeichnen invertierte Signale von an Ausgangsanschlüsse ausgegebenen Daten; SWn (n = 1, 2, ...) Relais, die zwischen den LSI und den Tester eingefügt sind; On (n = 1, 2, ...) Ausgangsanschlüsse des LSIs; und En (n = 1, 2, ...) an den Tester gelieferte Signale.
Jedes Paar von Ausgängen On des LSIs 101 sind über ein entsprechendes Relais SWn gemeinsam verbunden, und jeder gemeinsame Verbindungspunkt ist mit einem entsprechenden, der Meßanschlüsse des Testers 102 verbunden. Aus diesem Grund kann der LSI 101, der eine größere Anzahl von Ausgangsanschlüssen als die Anzahl von Meßanschlüssen des Testers 102 aufweist, getestet werden. Alle Ausgangsanschlüsse On können durch Umschalten der Relais getestet werden. Das Signal Im (m = 1, 2, ...), das an den Tester 102 geliefert wird, entspricht I(2m-1), wenn das Relais SW(2m-1) in einen EIN-Zustand versetzt ist, und das Relais SW2m in einen AUS-Zustand versetzt ist. Wenn das Relais SW(2m-1) in einen AUS-Zustand versetzt ist, und das Relais SW2m in einen EIN-Zustand versetzt ist, entspricht das Signal Em I2m.
Jedoch ist ein LSI mit dem Fortschritt der Halbleitertechnik hoch integriert, und ein Anwachsen der Anzahl von Anschlüssen des LSI ist zu erwarten. Andererseits kann die Entwicklung eines Testers zum Testen des obigen LSI mit dem Anwachsen der Anzahl von Anschlüssen des LSI nicht schritthalten, und eine Vorrichtung mit großen Abmessungen ist erforderlich. Aus diesem Grund erhöhen sich die Produktionskosten. Wenn, wie oben beschrieben, ein Test unter Verwendung eines Relais oder ähnlichem durchgeführt wird und die zu vermessenden Anschlüsse zusammengefaßt werden, wächst die Anzahl von Meßanschlüssen des Testers abhängig vom Anwachsen der Anschlüsse des LSI an, die Kapazität eines Relais und die Charakteristika und Zuverlässigkeit des Tests verschlechtern sich, und die Verdrahtung ist kompliziert.
Es ist eine Aufgabe der Erfindung, eine Halbleitervorrichtung zum Testen eines LSI mit einer großen Anzahl von Ausgangsanschlüssen selbst in einem Tester mit einer kleinen Anzahl von Meßanschlüssen vorzusehen und ein Verfahren und eine Vorrichtung zum Testen desselben.
Gemäß einem Aspekt der Erfindung ist eine Halbleitervorrichtung vorgesehen, mit
einem Halbleiterchip mit einer Vielzahl von Datenleitungen und einer Vielzahl von jeweils mit den Datenleitungen verbundenen Ausgangsanschlüssen, wobei der Halbleiterchip Auswahleinrichtungen umfaßt, welche betreibbar sind, nur eine Datenleitung unter den Datenleitungen als Reaktion auf eine Vielzahl von Steuersignalen auszuwählen, und Daten auf der ausgewählten Datenleitung an einen der Ausgangsanschlüsse zu liefern;
einer Verbindungseinrichtung zum Verbinden der Ausgangsanschlüsse miteinander, wobei die Verbindungseinrichtung ein Isolierband und eine Vielzahl von auf dem Isolierband zu bildenden Anschlußbeinen umfaßt, wobei das Isolierband ein Loch zum Unterbringen des Halbleiterchips in der Mitte einschließt, wobei ein Ende eines jeden Anschlußbeins mit einem der Ausgangsanschlüsse verbunden ist, und die anderen Enden jeweiliger Anschlußbeine miteinander verbunden sind, um eine Testelektrode zu bilden, die mit einem Eingang der Testeinrichtung zu verbinden ist.
Gemäß einem anderen Aspekt der Erfindung ist ein Verfahren zum Testen eines Halbleiterchips mit einer Vielzahl von Ausgangsanschlüssen vorgesehen, mit den Schritten:
Anordnen des Halbleiterchips in der Mitte eines Loches in einem Isolierband;
internes Anordnen der Ausgangsanschlüsse des Halbleiterchips in wenigstens einer Gruppe von Ausgangsanschlüssen, und elektrisches Verbinden der Ausgangsanschlüsse der wenigstens einen Gruppe miteinander über jeweilige Anschlußbeine, die auf dem Isolierband gebildet und miteinander verbunden sind, um eine Testelektrode zum Testen zu bilden;
Auswählen und Aktivieren von nur einem Ausgangsanschluß zum Testen unter den Ausgangsanschlüssen der wenigstens einen Gruppe;
Ausgeben von Daten von dem Halbleiterchip durch den gewählten Ausgangsanschluß;
Messen der durch den ausgewählten Ausgangsanschluß ausgegebenen Daten;
Wiederholen der Auswahl-, Ausgabe- und Meßschritte für jeden Ausgangsanschluß in der wenigstens einen Gruppe; und
elektrisches Trennen der Ausgangsanschlüsse der wenigstens einen Gruppe voneinander.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Zeichnungen verstanden werden, welche zeigen:
Fig. 1 ist ein Schaltkreisdiagramm, welches eine grundlegende Struktur zum Durchführen eines herkömmlichen Verfahrens zum Testen einer Halbleitervorrichtung zeigt;
Fig. 2 ist ein Schaltkreisdiagramm, welches eine grundlegende Struktur zum Durchführen eines Verfahrens zum Testen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt;
Fig. 3 bis 5 sind Schaltkreisdiagramme, welche jeweils Anordnungen zum Zuführen von jeweiligen Steuersignalen zeigen;
Fig. 6 ist ein Zeitdiagramm, welches Signale gemäß einem Halbleitertestverfahren der vorliegenden Erfindung zeigt;
Fig. 7 ist eine Ansicht, welche eine grundlegende Anordnung zeigt, welche ein Verfahren zum Testen einer Halbleitervorrichtung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung ausbildet;
Fig. 8 ist eine Ansicht, welche eine grundlegende Anordnung zeigt, welche ein Verfahren zum Testen einer Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung ausbildet;
Fig. 9 ist eine Aufsicht, welche eine Struktur einer Verbindungseinrichtung zeigt; und
Fig. 10 ist eine Ansicht, welche die Verbindungseinrichtung in Fig. 9 im Detail zeigt.
Das erste Ausführungsbeispiel der vorliegenden Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen beschrieben. Dieselben Bezugszeichen bezeichnen in allen Zeichnungen dieselben Teile, und eine detaillierte Beschreibung davon wird ausgelassen.
Fig. 2 zeigt eine grundlegende Anordnung, welche ein Verfahren zum Testen einer Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung ausbildet. In Fig. 2 bezeichnet Bezugsziffer 201 ein LSI; 202 eine Verbindungseinrichtung; 203 einen Tester (eine Meßeinrichtung); und 204 einen getakteten Inverter. Die Bezugssymbole In (n = 1, 2, ...) bezeichnen an Ausgangsanschlüsse ausgegebene Daten; Ln (n = 1, 2, ...) Datenausgangsleitungen; T&sub1; bis T&sub4; Steuersignale; On (n = 1, 2, ...) Ausgangsanschlüsse eines LSI; und En (n = 1, 2, ...) jeweils an den Tester gelieferte Signale.
Die Ausgangsanschlüsse O1 bis O4 sind mittels der Verbindungseinrichtung 202 außerhalb des LSI 201 gemeinsam verbunden, wodurch ein erster Block B&sub1; gebildet wird. Der gemeinsame Verbindungspunkt ist mit einem vorbestimmten Meßanschluß des Testers 203 verbunden. Die Steuersignale T&sub1; bis T&sub4; werden beispielsweise von der (nicht gezeigten) Steuereinrichtung des Testers 203 an den getakteten Inverter 204 geliefert. Als Reaktion auf die Steuersignale T&sub1; bis T&sub4; wird eine der Datenausgabeleitungen L&sub1; bis L&sub4; aktiviert, und andere Ausgangsleitungen werden von dem getakteten Inverter 204 gesperrt.
Die Ausgangsanschlüsse O5 bis O8 sind mittels der Verbindungseinrichtung 202 außerhalb des LSI 201 gemeinsam verbunden, wodurch ein zweiter Block B&sub2; gebildet wird. Der Verbindungspunkt ist mit einem vorbestimmten Meßanschluß des Testers 203 verbunden. Die beispielsweise von dem Tester 203 gelieferten Steuersignale T&sub1; bis T&sub4; werden in den getakteten Inverter 204 eingegeben. Als Reaktion auf die Steuersignale T&sub1; bis T&sub4; wird eine der Datenausgabeleitungen L&sub5; bis L&sub8; aktiviert, und die anderen Datenausgabeleitungen werden von dem getakteten Inverter 204 gesperrt.
In dem dritten und den folgenden Blöcken (nicht gezeigt) sind vier Ausgangsanschlüsse mittels der entsprechenden Verbindungseinrichtungen gemeinsam verbunden, wodurch ein Block gebildet wird. Der gemeinsame Verbindungspunkt ist mit einem vorbestimmten Meßanschluß des Testers 203 verbunden.
In einem einzelnen Block werden zwei oder mehr Datenausgangsleitungen nicht gleichzeitig als Reaktion auf die Steuersignale T&sub1; bis T&sub4; aktiviert. Die Steuersignale T&sub1; bis T&sub4; können von außerhalb des LSI geliefert werden oder können im LSI erzeugt werden.
Die Steuersignale T&sub1; bis T&sub4; können von außerhalb des LSI, beispielsweise mittels einer in Fig. 3 gezeigten Anordnung, geliefert werden. In Fig. 3 bezeichnet die Bezugsziffer 205 eine Steuereinrichtung, und sie ist in dem Tester 203 vorgesehen. Bezugssymbole Ox bezeichnen Eingangsanschlüsse. Es wird vermerkt, daß bei der Verwendung eines LSI alle Steuersignale &sub1; bis &sub4; auf niedrigen Pegel "L" gesetzt sind.
Zusätzlich können die Steuersignale T&sub1; bis T&sub4; von einer in Fig. 4 gezeigten Anordnung geliefert werden. In Fig. 4 bezeichnet die Bezugsziffer 206 einen Zeilendecoder.
Gemäß der obigen Anordnung können die Steuersignale T&sub1; bis T&sub4; mittels einer in der folgenden Wahrheitstabelle gezeigten Operation geliefert werden. Das heißt, während des Testens wird ein Freigabesignal ENABLE auf dem Pegel "L" gehalten. Die Steuersignale T&sub1; bis T&sub4; können durch Eingeben von zwei Steuersignalen TST&sub1; und TST&sub2; von der Steuerungseinrichtung 205 an dem Zeilendecoder 206 erhalten werden. Bei Verwendung eines LSI wird das Freigabesignal ENABLE auf einen hohen Pegel "H" gesetzt.
Weil die Anzahl von Eingangsanschlüssen für Steuersignale im Vergleich mit der Anordnung in Fig. 3 verringert werden kann, ist gemäß der obigen Anordnung die Anordnung in Fig. 4 des weiteren effektiv. X: gleichgültig ENABLE
Um die Steuersignale T&sub1; bis T&sub4; in dem LSI zu erzeugen, kann eine in Fig. 5 gezeigte Anordnung verwendet werden.
Ein Taktsignal CLOCK wird von der Steuerungseinrichtung 205 ausgegeben, und das Taktsignal CLOCK wird in einem Binärzähler 207 eingegeben. Zwei Steuersignale TST&sub1; und TST&sub2; werden von dem Binärzähler 207 ausgegeben, und die Steuersignale TST&sub1; und TST&sub2; werden in den Zeilendecoder 206 eingegeben. Somit werden die Steuersignale T&sub1; bis T4 von dem Zeilendecoder 206 erhalten.
Wie oben beschrieben, werden gemäß diesem Ausführungsbeispiel die vier Ausgangsanschlüsse gemeinsam mit der Verbindungseinrichtung 202 verbunden, wodurch ein Block gebildet wird. Als Reaktion auf die Steuersignale T&sub1; bis T&sub4; wird eine der mit den vier Ausgangsanschlüssen verbundenen Datenausgangsleitungen aktiviert, und die anderen Datenausgangsleitungen werden gesperrt. Das heißt, zu aktivierende Datenausgangsleitungen werden sequentiell geändert, und alle Ausgangsanschlüsse können getestet werden. Aus diesem Grund kann ein LSI mit einer großen Anzahl von Ausgangsanschlüssen mittels eines Testers mit einer kleinen Anzahl von Meßanschlüssen getestet werden.
Fig. 6 ist ein Zeitdiagramm, welches Signale gemäß einem Verfahren zum Testen einer Halbleitervorrichtung der vorliegenden Erfindung zeigt. Ein Verfahren zum Testen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung wird unter Bezugnahme auf die Fig. 2 und 6 unten beschrieben.
Die Steuerleitung T&sub1; wird auf den Pegel "H" gesetzt, um die Datenausgangsleitung L&sub1; zu aktivieren. Die Steuerleitungen T&sub2; bis T&sub4; werden auf dem Pegel "L" gesetzt, um die Datenausgangsleitungen L&sub2; bis L&sub4; zu sperren. Zu dieser Zeit werden Daten I&sub1; von einem ersten Block B&sub1; an den Tester 203 gelegt, um funktionelle und elektrische Charakteristika des Ausgangsanschlusses O&sub1; zu testen. Ein Pfad von den Ausgangsanschlüssen O2 bis O4 ins Innere des LSI 201 ist in einen Zustand hoher Impedanz versetzt. Eingangsdaten I&sub5; werden von dem zweiten Block B&sub2; an den Tester 203 geliefert, um funktionelle und elektrische Charakteristika des Ausgangsanschlusses O&sub5; zu testen. Ein Pfad von den Ausgangsanschlüssen O&sub6; bis O&sub8; in das Innere des LSI 201 ist in einen Zustand hoher Impedanz versetzt. Zusätzlich wird von dem dritten Block irgendeiner der in den Blöcken mittels des Steuersignals T&sub1; ausgewählten Ausgangsanschlüsse getestet.
Das Steuersignal T&sub2; wird auf den Pegel "H" gesetzt, um die Datenausgangsleitung L&sub2; zu aktivieren, und die Steuersignale T&sub1;, T&sub3; und T&sub4; werden auf den Pegel "L" gesetzt, um die Datenausgangsleitungen L&sub1;, L&sub3; und &sub4; zu sperren. Zu dieser Zeit werden Daten I&sub2; von dem ersten Block B&sub1; an den Tester 203 geliefert, wodurch funktionelle und elektrische Charakteristika des Ausgangsanschlusses O&sub2; getestet werden. Ein Pfad von den Ausgangsanschlüssen O&sub1;, O&sub3; und O&sub4; in das Innere des LSI 201 ist in einen Zustand hoher Impedanz versetzt. Eingangsdaten 16 werden von dem zweiten Block B&sub2; an den Tester 203 geliefert, wodurch funktionelle und elektrische Charakteristika des Ausgangsanschlusses O&sub6; getestet werden. Ein Pfad von den Ausgangsanschlüssen O&sub5;, O&sub7; und O&sub8; in das Innere des LSI 201 ist in einen Zustand hoher Impedanz versetzt. Zusätzlich wird von dem dritten Block irgendeiner der Ausgangsanschlüsse, die in den Blocks von dem Steuersignal T&sub2; ausgewählt werden, getestet.
Wie die obigen Signale, werden die Steuersignale T&sub3; und T&sub4; auf den Pegel "H" gesetzt, um irgendeinen von Ausgangsanschlüssen zu testen, die in dem Block durch das Steuersignal T&sub3; oder T&sub4; gewählt werden.
Wie oben beschrieben, bilden gemäß diesem Ausführungsbeispiel vier Ausgangsanschlüsse, die jeweils von den Steuersignalen T&sub1; bis T&sub4; gesteuert werden, einen Block. Unter den Ausgangsanschlüssen in einem Block wird eine mit einem zu messenden Anschluß verbundene Datenausgangsleitung aktiviert, und mit anderen Anschlüssen in diesem Block verbundene Datenausgangsleitungen werden gesperrt. In diesem Zustand wird der Test durchgeführt. Aus diesem Grund beträgt die Anzahl von Meßanschlüssen des Testers 203 ungefähr 1/4 der Anzahl von Ausgangsanschlüssen eines zu testenden LSI.
In diesem Ausführungsbeispiel bilden vier jeweilig von den Steuersignalen T&sub1; bis T&sub4; gesteuerte Ausgangsanschlüsse einen Block. Jedoch ist die vorliegende Erfindung nicht auf dieses Ausführungsbeispiel beschränkt, und die Anzahl von Anschlüssen in einem Block kann gemäß der Anzahl von Meßanschlüssen eines Testers eingestellt werden. Beispielsweise können fünf Ausgangsanschlüsse einen Block unter Verwendung von fünf Steuersignalen T&sub1; bis T&sub5; bilden, und fünf oder mehr Ausgangsanschlüsse können einen Block bilden. Jedoch aktiviert ein Steuersignal nicht gleichzeitig zwei oder mehr Datenausgangsanschlüsse in einem Block.
Fig. 7 zeigt eine grundlegende Anordnung, welche ein Verfahren zum Testen einer Halbleitervorrichtung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung ausbildet.
In diesem Ausführungsbeispiel wird anstelle des getakteten Inverters 204, der in dem in Fig. 2 gezeigten Ausführungsbeispiel verwendet wird, ein Übertragungsgatter 208 verwendet.
Fig. 8 zeigt eine grundlegende Anordnung, welche ein Verfahren zum Testen einer Halbleitervorrichutng gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung ausbildet.
In diesem Ausführungsbeispiel wird anstelle des in dem in Fig. 2 gezeigten Ausführungsbeispiel verwendeten, getakteten Inverters ein Tri-State-Logikschaltkreis 209 verwendet.
In jedem Fall, unter Verwendung des Übertragungsgatters 208 oder des Tri-State-Logikschaltkreises 209, wird Testen durch Aktivieren/Sperren der Datenleitungen L&sub1; bis L&sub4; wie in dem ersten Ausführungsbeispiel durchgeführt.
Die Verbindungseinrichtung 202 zum gemeinsamen Verbinden einer Vielzahl von Ausgangsanschlüssen On, um einen Block zu bilden, kann durch direktes Verbinden der Vielzahl von Ausgangsanschlüssen On mit den Meßanschlüssen des Testers oder unter Verwendung einer in Fig. 9 gezeigten Struktur erhalten werden.
Spezieller, wie in Fig. 9 gezeigt, ist in einer Halbleitervorrichtung, in welcher ein LSI-Chip (Halbleiterchip) 602 auf einem Filmträgerband 601 angeordnet ist, eine Vielzahl von auf dem Filmträgerband 601 verdrahteten Anschlüssen 603 miteinander verbunden, wodurch eine Testelektrode 604 bereitgestellt wird. Somit wird ein Block aus der Vielzahl von Anschlüssen 603 gebildet, die miteinander verbunden sind.
Wenn ein LSI, der getestet wird, im praktischen Betrieb verwendet wird, ergibt sich kein Problem, wenn Verbindungen von Ausgangsanschlüssen eines jeden Blockes entlang einer Linie
I-I' durchtrennt werden, wenn die Steuersignale T&sub1; bis T&sub4; auf den Pegel "H" gesetzt werden, wie in Fig. 10 gezeigt ist.

Claims

1. Halbleitervorrichtung, mit

einem Halbleiterchip (201, 602) mit einer Vielzahl von Datenleitungen (L&sub1; bis L&sub4;) und einer Vielzahl von Ausgangsanschlüssen (O&sub1; bis O&sub4;), die jeweils mit den Datenleitungen verbunden sind, wobei der Halbleiterchip Auswahleinrichtungen (204, 208, 209) umfaßt, die betreibbar sind, nur eine Datenleitung unter den Datenleitungen als Reaktion auf eine Vielzahl von Steuersignalen (T&sub1; bis T&sub4;) auszuwählen, und Daten auf der ausgewählten Datenleitung an einen der Ausgangsanschlüsse zu liefern;

einer Verbindungseinrichtung (202) zum Verbinden der Ausgangsanschlüsse miteinander, wobei die Verbindungseinrichtung ein Isolierband (601) und eine Vielzahl von auf dem Isolierband zu bildenden Anschlußbeinen (603) umfaßt, wobei das Isolierband ein Loch zum Unterbringen des Halbleiterchips in der Mitte einschließt, wobei ein Ende eines jeden Anschlußbeins mit einem der Ausgangsanschlüsse verbunden ist, und die anderen Enden jeweiliger Anschlußbeine miteinander verbunden sind, um eine Testelektrode (604) zu bilden, die mit einem Eingang der Testeinrichtung zu verbinden ist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahleinrichtung nur eine Datenleitung unter wenigstens drei Datenleitungen als Reaktion auf die Steuersignale auswählt, und Daten auf der ausgewählten Datenleitung an einen der Ausgangsanschlüsse liefert; und

die Verbindungseinrichtung wenigstens drei Ausgangsanschlüsse miteinander verbindet.

3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahleinrichtung ein getakteter Inverter ist, der zwischen die Datenleitungen und die Ausgangsanschlüsse zu schalten ist.

4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahleinrichtung ein Übertragungsgatter ist, das zwischen die Datenleitungen und die Ausgangsanschlüsse zu schalten ist.

5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahleinrichtung ein Tri- State-Logikschaltkreis ist, der zwischen die Datenleitungen und die Ausgangsanschlüsse zu schalten ist.

6. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterchip ferner eine Vielzahl von Ausgangsanschlüssen (Ox) zum Eingeben der Steuersignale umfaßt.

7. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterchip ferner einen Zeilendecoder (206) zum Ausgeben der Steuersignale umfaßt, sowie eine Vielzahl von Ausgangsanschlüssen (Ox) zum Eingeben von Steuersignalen, welche den Zeilendecoder steuern.

8. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterchip ferner einen Zeilendecoder (206) zum Ausgeben der Steuersignale umfaßt, einen Binärzähler (207) zum Ausgeben von Steuersignalen, welche den Zeilendecoder steuern, und eine Vielzahl von Ausgangsanschlüssen (0x) zum Eingeben von Steuersignaien, welche den Binärzähler steuern.

9. Verfahren zum Testen eines Halbleiterchips (201, 602) in der Halbleitervorrichtung nach Anspruch 1, mit einer Vielzahl von Ausgangsanschlüssen (01 bis 04), mit den Schritten:

Anordnen des Halbleiterchips in der Mitte eines Loches in einem Isolierband (601);

internes Anordnen der Ausgangsanschlüsse des Halbleiterchips in wenigstens einer Gruppe an Ausgangsanschlüssen und elektrisches Verbinden der Ausgangsanschlüsse der wenigstens einen Gruppe miteinander über jeweilige Anschlußbeine (603), die auf dem Isolierband gebildet und miteinander verbunden sind, um eine Testelektrode zum Testen zu bilden;

Auswählen und Aktivieren von nur einem Ausgangsanschluß zum Testen unter den Ausgangsanschlüssen der wenigstens einen Gruppe;

Ausgeben von Daten von dem Halbleiterchip durch den ausgewählten Ausgangsanschluß;

Messen der durch den ausgewählten Ausgangsanschluß ausgegebenen Daten;

Wiederholen der Auswahl-, Ausgabe- und Meßschritte für jeden Ausgangsanschluß in der wenigstens einen Gruppe; und

elektrisches Trennen der Ausgangsanschlüsse der wenigstens einen Gruppe voneinander.

10. Verfahren zum Testen eines Halbleiterchips nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des elektrischen Trennens der Ausgangsanschlüsse voneinander das Abtrennen der Ausgangsanschlüsse der wenigstens einen Gruppe von den jeweiligen Anschlußbeinen einschließt.