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Hintergrund
der Erfindung
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Diese
Erfindung betrifft im Allgemeinen Metallisierungssysteme und -verfahren
für Halbleiter und
genauer Metallisierungssysteme mit einer verringerten Kapazität zwischen
den Leitern.
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Wie
aus dem Stand der Technik bekannt ist, werden die gegenwärtigen Verfahren
zum Ausbilden von elektrischen Leitern (d.h. leitenden Drähten) in die
folgenden Verfahren eingeteilt: ein Verfahren des reaktiven Ionen-Ätzens (RIE);
und ein doppeltes Damaszener-Verfahren. Mit dem RIE-Verfahren wird eine
dielektrische Schicht 10 über einem Halbleitersubstrat 12 ausgebildet,
wie in 1A dargestellt ist. Durchtrittslöcher 14 werden
durch ausgewählte
Bereiche der dielektrischen Schicht 10 unter Verwendung
einer zu einem Muster ausgebildeten Photoresist-Maske geätzt, wie
in 1B dargestellt ist. Die Maske 16 wird
entfernt, wie in 1C dargestellt ist. Eine Metallisierungsschicht 18 wird über der
Oberfläche
der geätzten
dielektrischen Schicht 12 und durch die geätzten Durchtrittslöcher 14 aufgebracht,
wie in 1D dargestellt ist. Eine zweite
Photoresist-Schicht 20 wird anschließend wie in 1E dargestellt
in einem Muster aufgebracht, um Abschnitte der Metallisierungsschicht 18 bloßzulegen,
die die in die Metallisierungsschicht 18 als Muster auszubildenden
Leiter trennen sollen. Anschließend
wird ein RIE-Prozess
angewendet, um die freiliegenden Abschnitte der Metallisierungsschicht 18 zu
entfernen, um dadurch die in 1F dargestellten
dielektrisch isolierten Leiter 22 zu bilden.
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Mit
dem doppelten Damaszener-Verfahren wird wiederum eine dielektrische
Schicht 10 über
einem Halbleitersubstrat 12 ausgebildet, wie in 2A dargestellt
ist. Durchtrittslöcher 14 werden
durch ausgewählte
Abschnitte der dielektri schen Schicht 10 unter Verwendung
einer zu einem Muster ausgebildeten Photoresist-Maske 16 geätzt, wie
in 2B dargestellt ist. Die Maske 16 wird
entfernt, wie in 2C dargestellt ist. Eine zweite
Photoresist-Schicht 16' wird über der
dielektrischen Schicht 10 ausgebildet und besitzt ein derartiges
Muster, dass Oberflächenabschnitte
der dielektrischen Schicht 10, die entlang des Außenumfangs 15 der Durchtrittslöcher 14 angeordnet
sind, bloßgelegt
werden, wie in 2D dargestellt ist. Die freiliegenden Oberflächenabschnitte
der dielektrischen Schicht 10 werden geätzt, um Einschnitte 14' in der dielektrischen
Schicht 10 um die oberen Abschnitte der Durchtrittslöcher 14 zu
bilden, wie in 2E dargestellt ist. Eine Metallisierungsschicht 18 wird
auf die Oberfläche
der geätzten
dielektrischen Schicht 10 aufgebracht, wobei Abschnitte
der Metallisierungsschicht durch die Durchtrittslöcher 14 treten,
andere Abschnitte der Metallisierungsschicht in den Einschnitten 14' abgelagert
werden und noch andere Abschnitte der Metallisierungsschicht 18 auf
der Oberfläche
der dielektrischen Schicht 10 verbleiben, wie in 2F dargestellt
ist. Die Abschnitte der Metallisierungsschicht 18, die
auf der oberen Oberfläche der
dielektrischen Schicht 10 angeordnet sind, werden beispielsweise
durch chemisch-mechanisches Polieren (CMP) entfernt, um dadurch
die dielektrisch isolierten Leiter zu bilden, wie in 2G dargestellt ist.
Es sei bemerkt, dass die oberen Oberflächenabschnitte der Leiter 22' für eine Verbindung
mit anderen Vorrichtungen oder anderen nicht dargestellten Metallisierungsschichten,
die über
der Metallisierungsschicht 18 ausgebildet sein können, freiliegen.
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Bei
diesen beiden Verfahren ist die Kapazität zwischen aneinandergrenzenden
Leitern 22, 22' umgekehrt
proportional zum Abstand d zwischen solchen aneinandergrenzenden
Leitern. Somit verringert eine Erhöhung der Dichte der Vorrichtung
den Abstand d und erhöht
die Kapazität
zwischen aneinandergrenzenden Leitern. Diese Erhöhung der Kapazität führt zu einer Verzögerung von
Signalen, die durch die Leiter 22, 22' laufen.
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WO
97/47036 A offenbart eine Vielschicht-Zwischenverbindungsstruktur
mit mehreren Leitungsebenen. Leiter einer Ebene sind versetzt zu den
Leitern einer anderen Ebene angeordnet.
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Zusammenfassung
der Erfindung
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Erfindungsgemäß wird ein
Verfahren zum Bilden eines Metallisierungssystems vorgeschlagen. Das
Verfahren beinhaltet die Bereitstellung eines Substrats. Eine dielektrische
Schicht wird auf einer Oberfläche
des Substrats ausgebildet. Eine Mehrzahl von Durchtrittslöchern wird
in die Oberfläche
der dielektrischen Schicht geformt, wobei die Löcher durch die dielektrische
Schicht hindurchgehen. Einschnitte werden in der Oberfläche der
dielektrischen Schicht ausgebildet, die in einem Abschnitt der Mehrzahl
von Durchtrittslöchern
enden, die durch die dielektrische Schicht hindurchgehen. Eine Metallisierungsschicht
wird auf der Oberfläche
der dielektrischen Schicht aufgebracht, wobei Abschnitte der Metallisierungsschicht
durch die Durchtrittslöcher
hindurch treten, Abschnitte der Metallisierungsschicht in den Einschnitten
abgelagert werden und Einschnitte der Metallisierungsschicht auf
der Oberfläche
der dielektrischen Schicht abgelagert werden. Die Metallisierungsschicht
wird musterförmig
zu einer Mehrzahl von Leitern ausgebildet, wobei ein Abschnitt der
Leiter auf der Oberfläche
der dielektrischen Schicht angeordnet ist und ein anderer Abschnitt
der Leiter in den Einschnitten angeordnet ist.
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Mit
einem solchen Verfahren werden elektrische Leiter auf unterschiedlichen
Ebenen ausgebildet, wobei lediglich ein Maskier-Ätz-Schritt angewendet wird,
um die Durchtrittslöcher
durch die dielektrische Schicht zu bilden, und lediglich ein Metallisierungsablagerungsschritt
angewendet wird, um die Me tallisierungsschicht aufzubringen, die
beide Ebenen von Leitern erzeugt.
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Gemäß einem
anderen Merkmal der Erfindung wird jeweils ein auf der Oberfläche angeordneter
Leiter angrenzend an einen Leiter ausgebildet, der in einen Abschnitt
der Oberfläche
der dielektrischen Schicht eingeschnitten ist.
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Gemäß noch einem
anderen Merkmal der Erfindung wird die Mehrzahl von Leitern parallel
zueinander ausgebildet.
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Gemäß noch einem
weiteren Merkmal der Erfindung besitzt der zuerst erwähnte Abschnitt
der Mehrzahl von Leitern untere Oberflächenabschnitte, die auf einer
oberen Oberfläche
der dielektrischen Schicht ausgebildet sind, und die Leiter, die
in einen Abschnitt der Oberfläche
der dielektrischen Schicht eingeschnitten sind, besitzen obere Oberflächenabschnitte,
die entlang der oberen Oberfläche
der dielektrischen Schicht ausgebildet sind.
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Kurze Beschreibung
der Zeichnungen
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Andere
Merkmale der Erfindung sowie die Erfindung selbst werden deutlicher
aus der nachfolgenden detaillierten Beschreibung ersichtlich, wenn man
diese zusammen mit den begleitenden Zeichnungen liest.
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1A–1F sind
schematische Querschnittsskizzen eines Halbleitermetallisierungssystems
nach dem Stand der Technik;
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2A–2G sind
schematische Querschnittsskizzen eines Halbleitermetallisierungssystems
nach dem Stand der Technik;
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3A–3H sind
schematische Querschnittsskizzen eines Halbleitermetallisierungssystems
nach der Erfindung; und
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4 ist
eine schematische Darstellung eines Abschnitts der Skizze aus 3H.
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Detaillierte
Beschreibung
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Bezug
nehmend auf 3A wird ein Substrat 12,
hier beispielsweise ein Halbleitersubstrat, bereitgestellt, in das
eine Mehrzahl von aktiven Vorrichtungen, die nicht dargestellt sind,
geformt ist. Eine dielektrische Schicht 10 wird über einer
Oberfläche
des Substrats 12 ausgebildet. Eine Mehrzahl von Durchtrittslöchern 14 wird
durch die dielektrische Schicht ausgebildet, wie in 3C dargestellt
ist, und zwar unter Verwendung einer Ätzmaske 16, wie in 3B dargestellt
ist, und einer beliebigen konventionellen photolithographischen Ätztechnik.
Die Durchtrittslöcher 14 werden
durch die dielektrische Schicht 10 bis zum Substrat 12 geätzt. Eine
zweite Maske 16'' wird über der
Struktur ausgebildet, wie in 3D dargestellt
ist. Es sei bemerkt, dass die Maske 16'' ähnlich zur
Maske 16' in 2D ist.
Hier liegen die Öffnungen
in der Maske 16" jedoch
lediglich über
bestimmten Löchern 14.
Einschnitte 14' werden
in den oberen Abschnitten der oberen Oberfläche der dielektrischen Schicht 10 ausgebildet,
die von den Öffnungen in
der Maske 16'' bloßgelegt
sind, wie in 3E dargestellt ist. Die Einschnitte 14' enden in einem
oberen Abschnitt der Mehrzahl von Durchtrittslöchern 14, die durch
die dielektrische Schicht 10 hindurchgehen. Eine Metallisierungsschicht 18 wird über der
oberen Oberfläche
der dielektrischen Schicht 10 aufgebracht, wie in 3F dargestellt
ist. Abschnitte der Metallisierungsschicht 18 treten durch
die Durchtrittslöcher 14 hindurch,
andere Abschnitte der Metallisierungsschicht 18 werden
in den Einschnitten 14' abgelagert
und noch andere Abschnitte der Metallisierungsschicht verbleiben
auf der oberen Oberfläche der
dielektrischen Schicht 10, wie in 3F dargestellt
ist. Die Metallisierungsschicht 18 wird mit einer Maske 16''' maskiert,
wie in 3G dargestellt ist. Die Metallisierungsschicht 18 wird
mit einer Maske 16''' unter Verwendung eines RIE-Prozesses
musterförmig
in eine Mehrzahl von Leitern 22, 22' unterteilt, um die in 3H dargestellte
Struktur zu bilden. Ein Abschnitt der Leiter 22 wird auf
der Oberfläche
der dielektrischen Schicht 10 angeordnet, und ein anderer Abschnitt
der Leiter 22' wird
in den Einschnitten 14' angeordnet,
wie in 3H dargestellt ist.
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Genauer
gesagt ist Bezug nehmend auf 3A die
dielektrische Schicht 10, die über einem Halbleitersubstrat 12 ausgebildet
wird, Siliziumdioxid, wobei es klar ist, dass andere dielektrische
Materialien ebenso verwendet werden können. Die Durchtrittslöcher 14 werden
unter Verwendung einer musterförmig
ausgebildeten Photoresist-Maske durch die dielektrische Schicht 10 geätzt, wie
in 3B dargestellt ist. Die Löcher werden in einem Abstand
geätzt,
der für
die Trennung zwischen den auszubildenden elektrischen Leitern gewünscht ist. Die
zweite Photoresist-Schicht 16'' wird über der
dielektrischen Schicht 10 ausgebildet und besitzt ein derartiges
Muster, dass Oberflächenabschnitte
der dielektrischen Schicht 10, die um bestimmte Durchtrittslöcher 14 herum
angeordnet sind, bloßgelegt werden,
wie in 3D dargestellt ist. Es sei bemerkt, dass Öffnungen
in der Maske 16'' periodisch über den
Durchtrittslöchern 14 ausgebildet
sind. Die freiliegenden Oberflächenabschnitte
der dielektrischen Schicht 10 werden geätzt, um Einschnitte 14' der dielektrischen
Schicht 10 um die Durchtrittslöcher zu bilden, wie in 3E dargestellt
ist. Es sei bemerkt, dass die Einschnitte 14' in den oberen Abschnitten lediglich
bestimmter periodischer Durchtrittslöcher 14 ausgebildet
werden.
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Die
Metallisierungsschicht 18 (3F) wird über der
Oberfläche
der geätzten
dielektrischen Schicht 10 aufgebracht, wobei Abschnitte
der Metallisierungsschicht 18 durch die Durchtrittslöcher 14 hindurch
treten, andere Abschnitte der Metallisierungsschicht 18 sich
in den Einschnitten 14' ablagern und
noch andere Abschnitte der Metallisierungsschicht 18 auf
der Oberfläche
der dielektrischen Schicht 10 verbleiben, wie in 3G dargestellt
ist. Eine dritte Photoresist-Schicht 16''' wird über der
Metallisierungsschicht 18 angeordnet, wie in 3G dargestellt
ist. Es sei bemerkt, dass Öffnungen
in der Maske 16''' lediglich über den Einschnitten 14' liegen, da
eine solche Maske 16''' über den Durchtrittslöchern 14 angeordnet
wird, die keine Einschnitte 14' besitzen. Die Maske 16''' wird
als eine Ätzmaske
verwendet, um ein Muster in der Metallisierungsschicht 18 auszubilden,
wie in 3H dargestellt ist. Somit wird
die Metallisierungsschicht 18 (3G) zu
einem Muster elektrischer Leiter 22, 22' geformt. Genauer gesagt
wird ein RIE-Verfahren angewendet, um die freiliegenden Abschnitte
der Metallisierungsschicht 18 zu entfernen, wodurch die
dielektrisch isolierten Leiter 22, 22' gebildet werden,
wie in 3H dargestellt ist.
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Somit
wird, wie in 3H dargestellt ist, ein Metallisierungssystem
für eine
integrierte Schaltung bereitgestellt, wobei die dielektrische Schicht 10 über dem
Halbleitersubstrat 12 angeordnet wird. Die Mehrzahl elektrischer
Leiter 22, 22' wird
geschaffen, wobei ein Teil der Leiter, d.h. 22, auf der
Oberfläche der
dielektrischen Schicht, hier der oberen Oberfläche der dielektrischen Schicht 10,
angeordnet wird und ein anderer Teil der Leiter 22' in einen Oberflächenabschnitt
der dielektrischen Schicht 10 eingeschnitten wird. Die
Leiter 22 grenzen jeweils an die Leiter 22' an, die in
einen Abschnitt der Oberfläche der
dielektrischen Schicht 10 eingeschnitten sind. Jeder aus
der Mehrzahl von Leitern 22, 22' besitzt einen Abschnitt 30,
der sich durch die dielektrische Schicht 10 erstreckt.
Die Mehrzahl von Leitern 22, 22' verläuft parallel zueinander in
einer Richtung senkrecht zur Ebene des Papiers. Die Mehrzahl von
Leitern 22 besitzt untere Oberflächenabschnitte 62,
die auf einer oberen Oberfläche 33 der
dielektrischen Schicht 10 angeordnet sind, und die Leiter 22', die in einen
Abschnitt der Oberfläche
der dielektrischen Schicht 10 eingeschnitten sind, besitzen
oberen Oberflächenabschnitte 34,
die entlang der oberen Oberfläche 33 der dielektrischen
Schicht 10 angeordnet sind. Somit steigt der Abstand zwischen
aneinandergrenzenden Leitern 22, 22' verglichen mit dem Abstand d zwischen
den Seitenwänden
aneinandergrenzender Leiter 22', wie oben in Verbindung mit 2G beschrieben
wurde. Bezug nehmend auf 2 sei beispielsweise
bemerkt, dass der Abstand d der Abstand zwischen aneinandergrenzenden
Leitern 22' ist;
vorteilhafterweise ist der tatsächliche
Abstand d', der
die Strom führenden
Abschnitte aneinandergrenzender Leiter 22, 22' trennt, größer als
der Abstand d.
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Es
sollte klar sein, dass das beschriebene Verfahren auf viele verschiedene
leitende Materialien angewendet werden kann, beispielsweise auf
dotiertes amorphes oder polykristallines Silizium oder auf eines
der folgenden Metalle oder eine Kombination hiervon: Titan, Titannitrid,
Wolframnitrid, Aluminium, Kobalt, Tantal, Tantalnitrid, Kupfer,
Silber, Gold, Platin, Rubidium, Rubidiumoxid, Iridium oder Iridiumoxid,
um einige Beispiele zu nennen. Außerdem kann die Musterbildung
der Metallisierungsschicht durch Ätzen einer solchen Metallisierungsschicht
beispielsweise unter Anwendung des reaktiven Ionen-Ätzens durchgeführt werden,
aber auch durch Ionenzermahlung, anisotropes Trockenätzen oder
Nassätzen, wenn
der Musterabstand relativ groß ist.
Die Leiter können
als Wortleitungen, Bitleitungen, Adressleitungen und Steuertaktleitungen
in DRAM-Zellen verwendet werden, und auch beispielsweise für Datenbusleitungen
und Eingangs-/Ausgangsleitungen in den meisten Halbleitervorrichtungen.
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Es
sei bemerkt, dass das oben in Verbindung mit den 3A–3H beschriebene
Verfahren verwendet werden kann, um eine zweite Schicht von Leitern
zu erzeugen.
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Andere
Ausführungsformen
liegen innerhalb des Schutzumfangs der beigefügten Ansprüche. Beispielsweise kann das
Substrat eine Metallisierungsschicht sein, auch wenn das oben genannte
Substrat 12 ein Halbleitersubstrat ist.