DE69727981T2

DE69727981T2 - Digital-zu-analog konversion

Info

Publication number: DE69727981T2
Application number: DE69727981T
Authority: DE
Inventors: Svante Signell; Nianxiong Tan
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1996-12-16
Filing date: 1997-12-05
Publication date: 2005-01-05
Anticipated expiration: 2017-12-06
Also published as: TW385594B; AU723554B2; SE9701812L; CN1242116A; JP3844510B2; EP1008236A2; CA2275613A1; EP1008236B1; SE9701812D0; US6078276A; WO1998027656A3; WO1998027656A2; DE69727981D1; JP2001506440A; AU5422898A; CN1169301C; BR9713948A

Description

TECHNISCHES GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft im Allgemeinen Digital-zu-Analog-Umsetzung und insbesondere zyklische und Pipline-Digital-zu-Analog-Umsetzung.
HINTERGRUND DER ERFINDUNG
Ein Digital-zu-Analog-Umsetzer (D/A-Umsetzer) ist eine Schaltung an der Grenze zwischen dem Digitalbereich und dem Analogbereich, die als ein Vermittler im Austauschen von Information zwischen den beiden Bereichen dient. Wie der Name angibt, wandelt oder formt ein D/A-Umsetzer Digitaleingangssignale in Analogausgangssignale um und wird normalerweise zum Umsetzen von Digitalinformation in der Form von Kombinationen von Zwei-Pegel-Zeichen oder Bits in quantizierte Analoginformation verwendet. D/A-Umsetzer werden in zahlreichen Anwendungen aller modernen Technologien gefunden. Sie werden weithin verwendet in unterschiedlichen Gebieten von Elektronik und Kommunikation.
Die Leistungsfähigkeits- bzw. Performanz-Ermittlung eines D/A-Umsetzers in bezug auf Genauigkeit und Verzerrung basiert normalerweise auf der Größe des bei der D/A-Umsetzung erzeugten Fehlers.
Im Allgemeinen leiden alle D/A-Umsetzer unter zum Beispiel Offset- bzw. Gleichspannungsverlagerungsfehler bedingt durch Ungenauigkeiten bei der Schaltungsrealisierung des Umsetzers.
Diese Offset-Fehler beeinflussen das Verhalten und die Performanz konventioneller D/A-Umsetzer spürbar.
Insbesondere in konventionellen zyklischen D/A-Umsetzern und Pipeline-D/A-Umsetzern, die reguläre Binärcodes verwenden, breiten sich die Offset-Fehler aus und akkumulieren in einer streng zunehmenden Weise während des Umsetzens, hierdurch die Genauigkeit des Umsetzers begrenzend und die Verzerrung erhöhend. Zusätzlich werden relativ große Differenzial- und Integral-Nichtlinearitäten eingefügt.
RESÜME DER ERFINDUNG
Die vorliegende Erfindung reduziert diese und andere Nachteile des Standes der Technik. Es ist ein allgemeines Ziel der vorliegenden Erfindung, einen D/A-Umsetzer bereitzustellen, der im wesentlichen die Akkumulation von Fehlern während eines Umsetzens verglichen zu konventionellen D/A-Umsetzern reduziert.
Es ist ein ferneres Ziel der Erfindung, einen D/A-Umsetzer bereitzustellen, der hohe Genauigkeit und niedrige Empfindlichkeit bezüglich Schaltungsrealisierungsungenauigkeiten hat.
Insbesondere ist es ein Ziel der Erfindung, einen zyklischen D/A-Umsetzer mit hoher Genauigkeit und niedriger Akkumulation von Fehlern bereitzustellen, sowie einen hochgenauen Pipeline-D/A-Umsetzer.
Ein anderes Ziel der Erfindung ist es, ein Verfahren zum Umsetzen eines Digitaleingangssignals in ein Analogausgangssignal bereitzustellen derart, dass geringe Akkumulation von Offset-Fehlern erhalten wird.
Diese und andere Ziele werden durch die Erfindung gelöst, wie sie in den beiliegenden Patentansprüchen definiert ist.
In Übereinstimmung mit einem allgemeinen Erfindungskonzept wird ein in Form von Gray-Code bereitgestelltes Digitaleingangssignal umgesetzt in ein quantisiertes Analogausgangssignal gemäß einem erfinderischen Gray-Code-zu-Analog-Umsetzalgorithmus. Vorzugsweise ist der Gray-Code-zu-Analogalgorithmus ein rekursiver Algorithmus mit einer vorbestimmten Anzahl von rekursiven Schritten, allgemein gleich der Anzahl von Gray-Code-Bits der Digitaleingangsgröße. Gemäß dem rekursiven Algorithmus werden die Gray-Code-Bits der Digitaleingangsgröße sukzessive in den rekursiven Schritten des Algorithmus angewendet, ein Gray-Code-Bit für jeden rekursiven Schritt, und das Analogausgangssignal wird durch rekursives Aktualisieren eines Zwischenanalogsignals generiert. In jedem rekursiven Schritt wird das Zwischenanalogsignal selektiv invertiert in Abhängigkeit von dem speziellen Gray-Code-Bit, das in diesem rekursiven Schritt angewendet wird. Das Analogausgangssignal ist definiert als das Zwischensignal des letzten rekursiven Schrittes.
Das selektive Invertieren des Zwischensignals ist eine inhärente Eigenheit des Gray-Code-zu-Analogalgorithmus gemäß der Erfindung und es ist ein Schlüsselfaktor zum beachtlichen Reduzieren der Akkumulation von Fehlern in einer D/A-Umsetzung. Da das Eingangs-Gray-Code-Bit normalerweise mehr oder weniger zufällig variiert zwischen den diskreten Zuständen Null und Eins, werden bei der Umsetzung generierte Offset-Fehler manchmal addiert zu und manchmal subtrahiert von dem akkumulierten Fehler. Folglich wird der Fehler allgemein nicht in einer ansteigenden Weise akkumulieren und der gesamte akkumulierte Fehler in einer D/A-Umsetzung der Erfindung wird im wesentlichen mehr bei Null liegen als in einer entsprechenden konventionellen D/A-Umsetzung.
In einer D/A-Umsetzer-Architektur, basierend auf dem Gray-Code-zu-Analogalgorithmus gemäß der Erfindung, wird die Akkumulation von Fehlern im allgemeinen sehr niedrig sein, was zu hoher Toleranz bezüglich Schaltungsrealisierungsungenauigkeiten führt.
Insbesondere wird der Gray-Code-zu-Analogalgorithmus gemäß der Erfindung angewendet auf und implementiert in zyklischen D/A-Umsetzern und Pipeline-D/A-Umsetzern. In einem zyklischen D/A-Umsetzer wird der Algorithmus implementiert durch das Verwenden eines einzelnen Funktionsblocks und die Eingabe-Bits werden auf diesen Block zyklisch angewendet zum Generieren des Analogausgangssignals. In einem Pipeline-D/A-Umsetzer wird der Algorithmus sequenziell durch das Verwenden einer Anzahl von funktionellen Stufen implementiert zum Verarbeiten der Eingabe-Bits derart, dass jedes Eingabe-Bit seine eigene dedizierte Hardware hat. Im letzteren Fall ist die Rekursivheit des Algorithmus in sequenzieller Weise verschmiert im Raum.
In zyklischen D/A-Umsetzern wird ein Zwischenanalogsignal zyklische aktualisiert ansprechend auf die Gray-Code-Bits der Digitaleingangsgröße bis ein finales Analogausgangssignal erzeugt ist. Gemäß dem erfinderischen Algorithmus bestimmt in jedem Aktualisierungszyklus des Zwischensignals, das in diesem Zyklus angewendeten Gray-Code-Bit, ob oder nicht das Zwischenanalogsignal invertiert wird.
Ein Pipeline-D/A-Umsetzer umfasst eine Anzahl von kaskadierten Stufen und in einer Pipeline-D/A-Umsetzung wird ein Zwischenanalogsignal durch diese Stufen in einer nacheinander geschalteten Weise ansprechend auf die Gray-Code-Bits der Digitaleingangsgröße aktualisiert bis ein finales Analogausgangssignal erzeugt ist. Jede Stufe spricht an auf ein jeweiliges der Eingabe-Bits und die Eingabe-Bits werden sukzessive angewendet auf die Stufen des Umsetzers, ein Bit für jede Stufe in einer Diskretzeitfolge. Gemäß dem erfinderischen Algorithmus bestimmt in jeder Pipeline-Stufe das Gray-Code-Bit, das auf diese Stufe angewendet wird, ob oder nicht das Zwischenanalogsignal invertiert wird.
Die Tatsache, dass die selektive Signalumsetzung digital gesteuert wird, d. h. bestimmt wird durch die Gray-Code-Bits der Digitaleingangsgröße, ermöglicht dadurch präzise Implementierung mit fernerer Verbesserung der Performance des erfinderischen D/A-Umsetzers.
Die D/A-Umsetzung gemäß der Erfindung bietet die folgenden Vorteile:

– hohe Genauigkeit und geringe Verzerrung;
– geringe Akkumulation von Offset-Fehlern;
– geringe Empfindlichkeit bezüglich Schaltungsungenauigkeit; und
– gute Dynamik-Performance.

Andere von der vorliegenden Erfindung gebotenen Vorteile werden auf das Lesen der nachstehenden Beschreibung der Ausführungsformen der Erfindung offenbar.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die neuen, für die Erfindung als charakteristisch angesehenen Merkmale werden in den beiliegenden Patentansprüchen dargelegt. Die Erfindung selbst jedoch, sowie andere Merkmale und Vorteile davon werden am Besten unter Bezugnahme auf die detaillierte Beschreibung der speziellen folgenden Ausführungsformen verstanden, gelesen im Zusammenhang mit den beiliegenden Zeichnungen, in denen zeigt:
1 ein schematisches Diagramm zum Erläutern des Grundprinzips eines konventionellen zyklische Binär-Code-D/A-Umsetzers (Stand der Technik);
2 ein schematisches Diagramm zum Erläutern des Grundprinzips eines konventionellen Pipeline-Binär-Code-D/A-Umsetzers (Stand der Technik);
3 ein schematisches Flussdiagramm eines Verfahrens zum Umsetzers eines Digitaleingangssignals in ein Analogausgangssignal in Übereinstimmung mit der Erfindung;
4 ein schematisches Blockdiagramm zum Erläutern des Grundprinzips eines zyklischen D/A-Umsetzers gemäß der Erfindung;
5 ein Schaltungsdiagramm einer vollständig differenziellen Realisierung eines zyklischen D/A-Umsetzers in Übereinstimmung mit einer ersten bevorzugten Ausführungsform der Erfindung;
6 ein Zeitdiagramm zum Erläutern von Taktimpulsen, die in der Realisierung der 5 verwendet werden;
7A–C reduzierte Schaltungsdiagramme der vollständig differenziellen Realisierung der 5 bei unterschiedlichen Taktphasen;
8 ein schematisches Blockdiagramm zum Erläutern des Grundprinzips eines Pipeline-D/A-Umsetzers gemäß der Erfindung;
9 ein Schaltungsdiagramm einer vollständig differenziellen Realisierung eines Pipeling-D/A- Umsetzers in Übereinstimmung mit einer ersten bevorzugten Ausführungsform der Erfindung;
10 ein Zeitdiagramm zum Erläutern von Taktimpulsen, die in der Realisierung der 9 verwendet werden;
11A–B reduzierte Schaltungsdiagramme der vollständig differenziellen Pipeline-Stufe, die in 9 gezeigt ist bei unterschiedlichen Taktphasen;
12 ein schematisches Diagramm zum Erläutern der Transformation von Bits von Binär-Code in Gray-Code-Bits;
13 ein Schaltungsdiagramm einer erläuternden vollständig differenziellen Realisierung eines zyklischen D/A-Umsetzers in Übereinstimmung mit einer alternativen Ausführungsform der Erfindung; und
14 ein Zeitdiagramm zum Erläutern des Taktsignals, das in der D/A-Umsetzerrealisierung der 13 verwendet wird.
DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN DER ERFINDUNG
Die Grundprinzipien gemäß der vorliegenden Erfindung sind allgemein auf D/A-Umsetzer anwendbar und insbesondere auf D/A-Umsetzer, die einem Akkumulieren von Fehlern während eines Umsetzvorgangs unterzogen werden.
Jedoch wird in dieser Offenbarung die Erfindung hauptsächlich unter Bezugnahme auf Ausführungsformen beschrieben, die sich auf zyklische D/A-Umsetzer beziehen und Pipeline-D/A-Umsetzer. Diese spezifischen Ausführungsformen der Erfindung sind bloß als erläuternde Beispiele wiedergegeben und die Erfindung ist nicht darauf beschränkt.
Für ein besseres Verständnis der vorliegenden Erfindung ist es nützlich, mit dem Erläutern des Prinzips und des Betriebs von konventionellen zyklischen D/A-Umsetzern und Pipeline-D/A-Umsetzern zu beginnen, die auf regulären Binär-Codes basieren.
Konventionelle zyklsiche und Pipeline-D/A-Umsetzer basierend auf regulärem Binär-Code
Um Missverständnisse zu vermeiden werden die folgenden Definitionen regulären Binär-Codes innerhalb der gesamten Beschreibung verwendet. Bei regulärem Binär-Code werden Zahlen als Linearkombinationen von Zweierpotenzen ausgedrückt:
wobei i und N ganze Zahlen sind und B(i) ein Zweipegelzeichen (das i-te Bit) repräsentiert. Die ganze Zahl N gibt die Anzahl von Bits an und der Index i gibt die Bitposition an. Eine codierte Zahl ist normalerweise wiedergegeben als Folge von Bits, wobei das Bit am meisten links (i = 1) von der Folge das signifikanteste Bit (MSB) ist und das Bit am meisten rechts (i = N) das am wenigsten signifikante Bit (LSB) ist. Nachstehend wird regulärer Binär-Code einfach als Binär-Code bezeichnet.
Im allgemeinen verwendet ein zyklischer D/A-Umsetzer dieselben funktionellen Komponenten zyklisch zum Umsetzen eines Digitaleingangssignals in ein Analogausgangssignal. Ein zyklischer D/A-Umsetzer hat normalerweise einen einzelnen Digitaleingangsanschluss und einen Analogausgangsanschluss. In einem solchen D/A-Umsetzer werden die Eingangs-Bits des Digitaleingangssignals nacheinander – ein Bit pro Zyklus – an den Digitaleingangsanschluss des Umsetzers angelegt und ein Zwischen-Analogsignal wird zyklisch aktualisiert ansprechend auf die Eingangs-Bits bis das finale Analogausgangssignal generiert ist.
1 ist ein schematisches Diagramm zum Erläutern des Grundprinzips eines konventionellen D/A-Umsetzers, der auf einem Binär-Code basiert. Der zyklische Binär-Code-D/A-Umsetzer, der in 1 gezeigt ist, umfasst die folgenden funktionellen Komponenten: einen ersten Schalter 4, einen Addierer/Subtrahierer 5, einen zweiten Schalter 6, einen Verstärker 7 mit einem Verstärkungsfaktor = 0,5 und eine Abtasthalteschaltung 8. Taktsignale werden normalerweise zum Steuern des Betriebs des zyklischen D/A-Umsetzers, d. h. funktioneller Komponenten davon, verwendet. Diese Taktsignale werden durch einen konventionellen Taktsignalgenerator (nicht dargestellt) generiert.
Man stelle sich als allgemeines Beispiel einen zyklischen N-Bit-D/A-Umsetzer vor. Demgemäss umfasst das Digitaleingangssignal N Eingangs-Bits b_b(i), wobei i von N bis 1 geht. Beachte, dass b_b(N) das am wenigsten signifikante Bit (LSB) kennzeichnet und b_b(1) das signifikanteste Bit (MSB). Die Eingangs-Bits b_b(i) werden sukzessive an den Digitaleingangsanschluss (durch die gestrichelte Linie dargestellt) des zyklischen D/A-Umsetzers angelegt und eine Umsetzung beginnt mit dem LSB und endet mit dem MSB. Das tiefgestellte b kennzeichnet, dass die Digitaleingangsgröße im Binär-Code vorliegt.
Die tatsächliche D/A-Umsetzung beginnt mit dem Verbinden des ersten Schalters 4 mit Masse, hierdurch das Anfangs-Analogsignal V_b(N + 1) definierend, das gleich Null ist. Der erste Schalter 4 ist auch mit dem Addierer/Subtrahierer 5 verbunden, der das Anfangs-Analogsignal V_b(N + 1) = 0 empfängt. Das momentan an den zyklischen D/A-Umsetzer angelegte Eingangs-Bit, in diesem Fall b_b(N), bestimmt, ob ein Referenzsignal Vr zu dem Anfangs-Analogsignal V_b(N + 1) hinzugefügt wird, oder davon subtrahiert wird. Insbesondere steuert das momentan angelegte Eingangs-Bit b_b(N) den zweiten Schalter 6 derart, dass entweder das Referenzsignal Vr oder sein Kehrwert –Vr in die Verbindung mit dem Addierer/Subtrahierer 5 geschaltet wird und subtrahiert wird von dem Anfangs-Analogsignal. Das Ausgangssignal des Addierer/Subtrahierers 5 wird an den Verstärker 7 gesendet, der das Signal um den Faktor von 0,5 verstärkt. Das Ausgangssignal des Verstärkers 7 ist definiert als ein Zwischen-Analogsignal V_b(N). Dieses Zwischen-Analogsignal V_b(N) wird abgetastet von der Abtasthalteschaltung 8. Nun ist der erste Schalter 4 mit dem Ausgang der Abtasthalteschaltung 8 verbunden, hierdurch die Schleife schließend und die Signalzirkulation ermöglichend. An diesem Punkt wird das von der Abtasthalteschaltung 8 abgetastete und gehaltene Zwischensignal V_b(N) freigegeben und weitergeleitet zu dem Addierer/Subtrahierer 5 und das nächste Eingabe-Bit b_b(N – 1) wird an den Digitaleingangsanschluss angelegt. Diese Eingabe-Bit b_b(N – 1) bestimmt, ob das Referenzsignal Vr oder sein Kehrwehrt –Vr zu dem Zwischensignal V_b(N) addiert wird. Das Ausgangssignal des Addierer/Subtrahierers 5 wird in dem Verstärker 7 verstärkt zum Generieren eines aktualisierten Zwischen-Analogsignals V_b(N – 1), das dem Eingangs-Bit b_b(N – 1) zugeordnet ist. Nocheinmal tastet die Abtasthalteschaltung 8 das Ausgangssignal des Verstärkers 7 ab und hält es.
In jedem Zyklus des zyklischen D/A-Umsetzers wird das Zwischensignal mit Hilfe des Addierer/Subtrahierers, der digitalgesteuerten zweiten Schalter 6 und des Verstärkers 7 aktualisiert. Im allgemeinen wird ein aktualisiertes Zwischensignal V_b(i) basierend auf dem vorangegangenen Zwischensignal V_b(i + 1) und dem momentanen Eingangs-Bit b_b(i) erzeugt.
Der erste Schalter 4 ist mit dem Ausgang der Abtasthalteschalter 8 während aller Zyklen verbunden und der Betrieb wird fortgesetzt bis das signifikanteste Bit MSB an den zyklischen D/A-Umsetzer angelegt worden ist. Dann wird das Ausgangssignal des Verstärkers 7 oder das Ausgangssignal der Abtasthalteschaltung 8 extrahiert, aus der Umsetzerschleife herausgeschaltet als finales analoges Ausgangssignal des zyklischen D/A-Umsetzers. Eine neue zyklische D/A-Umsetzung wird gestartet durch nochmaliges Verbinden des ersten Schalters 4 gegen Masse.
Mit der Intention, das Prinzip und den Betrieb eines konventionellen Pipeline-D/A-Umsetzers basierend auf regulärem Binär-Code kurz zu erläutern, wird nun bezug genommen auf 2. Der Binär-Code-Pipeline-D/A-Umsetzer 10 ist ein Diskretzeit-N-Bit-D/A-Umsetzer, der eine Zahl N von Signalverarbeitungsstufen umfasst, die kaskadiert (in Serie) verbunden sind. Zu Illustrationszwecken sind nicht alle Stufen explizit gezeigt. Im allgemeinen hat jede Stufe einen Analogeingangsanschluss, einen Analogausgangsanschluss und einen Digitaleingangsanschluss. Der Analogausgangsanschluss einer Stufe ist mit dem Analogeingangsanschluss der folgenden Stufe verbunden. Jede Stufe spricht an auf ein jeweiliges der Eingangs-Bits b_b(i), das auch das i-te MSB genannt wird, des Digitaleingangssignals. Im Betrieb werden die Eingangs-Bits b_b(i) nacheinander an die Stufen des Umsetzers angelegt, ein Bit für jede Stufe in einer Diskretzeitfolge und ein Zwischen-Analogsignal V_b(i) wird durch die Signalverarbeitungsstufen des Umsetzers pipeline-artig umgesetzt bis ein finales Analogausgangssignal V_b(1) = Vb_out erzeugt wird in der letzten Stufe. Per Definition ist die D/A-Umsetzung, wenn die letzte Stufe ihr Analogausgangssignal V_b(1) erzeugt hat, abgeschlossen.
Die Signalverarbeitungsstufen des Binär-Code-Pipeline-D/A-Umsetzers werden üblicherweise durch nichtüberlappende Taktsignale wie zum Beispiel die in 2 gezeigten Φ₁ und Φ₂ gesteuert in Kombination mit irgendeiner Art von in jeder Stufe vorgesehenen Abtasthalteschaltung. Dies stellt zeitdiskreten Betrieb des Umsetzers sicher. Wenn beispielsweise die Stufe i das i-te MSB empfängt zum Generieren des Zwischen-Analogsignals V_b(i) auf die Taktphase Φ₂, dann empfängt die Stufe (i – 1) das (i – 1)-te LSB zum Generieren des Zwischen-Analogsignals V_b(i – 1) auf die Taktphase Φ₁ usw.
In 2 ist auch eine detailliertere Wiedergabe einer einzelnen Stufe des konventionellen Pipeline-D/A-Umsetzers detaillierter wiedergegeben. Die Pipeline-Stufe der 2 umfasst im Grunde die folgenden funktionellen Komponenten:
einen Addierer/Subtrahierer 15, einen Schalter 16, einen Verstärker 17 mit einem Verstärkungsfaktor gleich 0,5 und eine Abtasthalteschaltung 18.
Die Pipeline-Stufe der 2 arbeitet folgendermaßen. Das Eingangssignal, d. h. das Zwischensignal V_b(i + 1) der i-ten Stufe wird zu dem Addierer/Subtrahierer 15 weitergeleitet und das Eingangs-Bit b_b(i), das an die i-te Stufe angelegt wird, steuert den Schalter 16 derart, dass entweder das Referenzsignal Vr oder sein Kehrwert –Vr in Verwindung mit dem Addierer/Subtrahierer 15 geschaltet und von dem Eingangssignal V_b(i + 1) subtrahiert werden. Das Ausgangssignal des Addierer/Subtrahierers 15 wird zu dem Verstärker 17 gesendet, der das Signal um einen Faktor 0,5 verstärkt. Das Ausgangssignal des Verstärkers 17 wird von der Abtasthalteschaltung 18 abgetastet und gehalten. In der nächsten Taktphase wird das abgetastete und gehaltene Signal der Abtasthalteschaltung 18 freigegeben und zu der nächsten Stufe als Zwischensignal V_b(i) weitergeleitet.
Ein Pipeline-D/A-Umsetzer wird allgemein als Hochgeschwindigkeitsumsetzer angenommen. Um die hohe Geschwindigkeitskapazität eines Pipeline-D/A-Umsetzers vollständig auszunutzen, führt der Umsetzer normalerweise eine Anzahl von D/A-Umsetzungen "simultan" aus. Sobald eine Signalverarbeitungsstufe das Zwischen-Analogsignal ansprechend auf das Eingangs-Bit eines ersten Digital-Code-Wertes aktualisiert hat und das Zwischensignal zu der nächsten Stufe übertragen hat, ist sie bereit zum Empfangen eines Eingangs-Bits eines zweiten Digital-Code-Wertes. Auf diese Weise kann der Pipeline-D/A-Umsetzer simultan Eingabe-Bits unterschiedlicher Digital-Code-Werte in unterschiedlichen Stufen des Umsetzers verarbeiten. Diese Betriebslinie wird ermöglicht aufgrund der Diskretzeitoperation des Pipeline-D/A-Umsetzers und erhöht den Durchsatz des Umsetzers.
Beim Vergleichen des konventionellen zyklischen D/A-Umsetzers der 1 und des konventionellen Pipeline-D/A-Umsetzers der 2 wird erkennbar, dass die beiden Typen von D/A-Umsetzer sehr ähnlich zueinander sind. Der zyklische D/A-Umsetzer in 1 umfasst dieselben funktionellen Komponenten wie die Pipeline-Stufe der 2. Der Hauptunterschied ist, dass der zyklische Umsetzer die Komponenten zyklisch verwendet, wohingegen der Pipeline-Umsetzer einige duplizierte Stufen dieser Komponenten pipeline-artig verwendet.
Tatsächlich können sowohl der zyklische Binär-Code D/A-Umsetzer der 1, als auch der Pipeline-Binär-Code-D/A-Umsetzer der 2 zusammengefasst werden durch denselben Algorithmus. Dieser Algorithmus ist definiert durch die folgenden Gleichungen: Vb(N + 1) = 0;
Vbout = Vb (1),wobei b_b(i) das i-te MSB des Digitaleingangssignals kennzeichnet. N kennzeichnet die Zahl der Bits der Digitaleingangsgröße und i ist ein ganzzahliger Wert im Bereich von N bis 1. Beachte, dass b_b(1) das MSB kennzeichnet und b_b(N) das LSB. Das tiefgestellte b indiziert, dass die Digitaleingangsgröße in Form von Binär-Code vorliegt. V_b(i) repräsentiert das Zwischensignal, das dem I-ten MSB zugeordnet ist und V_r ist ein vorbestimmtes Referenzsignal.
Durch Iteration der Gleichungen (1.1) bis i = 1 wird der folgende Ausdruck erhalten:
Aus Gleichung (1.2) ist offensichtlich, dass die Analogausgangsgröße V_bout Proportional zu den binären Digitaleingangs-Bits ist. Wenn das Digitaleingangs-Bit 1 ist, wird eine gewichtete Referenz zu der Analogausgangsgröße hinzu addiert, wohingegen, wenn das Digitaleingangs-Bit 0 ist, eine gewichtete Referenz von der Analogausgangsgröße subtrahiert wird. Die Gewichtung wird durch die Bit-Position bestimmt, wie in Gleichung (1.2) gekennzeichnet.
Um den Betrieb konventioneller zyklischer Binär-Code-Pipeline-D/A-Umsetzer leichter zu verstehen, wird ein Erläuterungsbeispiel einer idealen 4-Bit D/A-Umsetzung unter Bezugnahme auf 1 und 2 und Gleichung (1.1) beschrieben. In diesem speziellen Beispiel sei angenommen, dass das Digitaleingangssignal gleich 0110 ist, vorliegend in Binär-Code, wobei das am meisten links liegende Bit das MSB ist und das am meisten rechts liegende Bit das LSB. Zudem sei angenommen, dass das Referenzsignal einer Spannung von 1,0 V entspricht und dass das Analogsignal auch ausgedrückt wird in einer Spannung. Das Zwischensignal V_b(i) wird in jeder Rekursion/Iteration wechseln entsprechend der rekursiven Formel von Gleichung (1.1), wobei i von 4 nach 1 geht. Das finale Analogausgangssignal wird definiert als V_b(1). Die D/A-Umsetzung beginnt durch Definieren des Anfangsanalogsignals V_b(N + 1) als V_b(5) = 0 V.
Digitaleingangsgröße: 0110.
Anwenden des 4. MSB, d. h. des LSB, i = 4; bb(4) = 0, und Vb(4) = 0,5·(0 – (–1)0·1,0) = 0,5·(0 – (1,0)) = –0,5 V
Anwenden des dritten MSB i = 3: bb(3) = 1, und Vb(3) = 0,5·(0,5 – (–1)1·1,0) = 0,5·(0,5 – (–1,0)) = 0,25 V
Anwenden des zweiten MSB, i = 2: bb(2) = 1, und Vb(2) = 0,5·(0,25 – (–1)1·1,0) = 0,5·(0,25 – (1,0)) = 0,625 V
Anwenden des MSB, i = 1; bb(1) = 0, und Vb(1) = 0,5·(0,625 – (–1)0·1,0) = 0,5·(0,625 – 1,0) = –0,1875 V
Demgemäss wurde mit einer Referenzspannung von 1,0 V entsprechend einem nominellen Vollskalenpegel die Digitalausgangsgröße 0110 umgesetzt in das quantisierte Analogausgangssignal von –0,1875 V.
Es sollte bemerkt werden, dass der konventionelle die obige erläuternde D/A-Umsetzung durchführende D/A-Umsetzer bi-polar ist, d. h. das Analogausgangssignal kann sowohl positive als auch negative Spannungen repräsentieren. Mit den in dem obigen Beispiel gegebenen Bedingungen kann die Spannung des quantizierten Analogausgangssignals im Bereich zwischen –0,9375 V (wenn der Digitaleingangscode 0000 ist) und +0,9375 V (wenn der Digitaleingangscode 1111 ist) mit einer Auflösung von 0,125 V liegen.
Jedoch leiden konventionelle zyklische und Pipeline-D/A-Umsetzer, die auf Binär-Code basieren unter hoher Empfindlichkeit bezüglich Offset-Fehlern, die durch Schaltungsrealisierungsunvollkommenheiten verursacht werden. In praktischen D/A-Umsetzerrealisierungen rühren Offset-Fehler beispielsweise von dem Gleichspannungs-Offset in der Schaltung und taktinduzierter Ladungsinjektion her. Selbstverständlich können auch andere Arten von Fehlern wie Niederfrequenzrauschen allgemein bei der Umsetzung produziert werden. Jedenfalls wird beim Generieren des Zwischenanalogsignals V_b(i) (wobei i von N bis 1 geht) ein Fehler ΔV_b(i) erzeugt. Die bei einer Umsetzung erzeugten Fehler werden sich durchgehend ausbreiten und sich in dem konventionellen D/A-Umsetzer akkumulieren. Bezugnehmend auf Gleichung (1.1) oben unter Berücksichtigung des bei Erzeugen jedes Zwischensignals produzierten Fehlers resultiert die folgende Gleichung:
Wegen der Struktur der konventionellen zyklischen und Pipeline-Binär-Code-D/A-Umsetzer werden die Fehler in strenz zunehmender Weise akkumuliert. Dies kann durch Iteration der Gleichung (1.3) herunter bis i = 1 gesehen werden mit dem folgenden Ergebnis:
Der gesamte akkumulierte Fehler in dem finalen Analogausgangssignal für einen konventionellen zyklischen oder Pipeline-N-Bit-D/A-Umsetzer basierend auf Binär-Code ist gegeben durch:
Da durch Offset bedingte Fehler im allgemeinen dasselbe Vorzeichen haben, werden diese Fehler tatsächlich akkumuliert, was die Genauigkeit beschränkt und die Verzerrung konventioneller zyklischer und Pipeline-Binär-Code-D/A-Umsetzer erhöht.
D/A-Umsetzung gemäß der Erfindung
Der allgemeine Gedanke gemäß der vorliegenden Erfindung ist, Digital-zu-Analog-Umsetzung eines Digitaleingangssignals in ein quantisiertes Analogausgangssignal gemäß einem erfinderischen Gray-Code-zu-Analogumsetzungsalgorithmus durchzuführen.
In D/A-Umsetzerarchitekturen basierend auf dem Gray-Code-zu-Analogumsetzungsalgorithmus gemäß der Erfindung wird die Akkumulation von Fehlern während eines Umsetzvorgangs niedrig sein. Insbesondere verglichen mit entsprechenden konventionellen Binär-Code-D/A-Umsetzern wird die Fehlerakkumulation wesentlich reduziert sein.
Vor dem Wiedergeben eines spezifischen Beispiels eines Gray-Code-zu-Analogumsetzalgorithmus gemäß der Erfindung wird das Konzept von Gray-Code kurz erläutert werden.
Gray-Code
Im allgemeinen ist Gray-Code bekannt als eine Folge von Bit-Mustern, in denen benachbarte Muster sich nur in einem einzigen Bit unterscheiden. Die Gray-Code-Struktur wird am einfachsten verstanden durch das Studieren der unten wiedergegebenen Tabelle I. Tabelle I zeigt 4-Bit-Gray-Code auf der linken Seite, 4-Bit-Binär-Code in der Mitte und entsprechende Dezimalzahlen rechts.
TABELLE I
In beiden Code-Arten, Gray-Code und Binär-Code, ist das Bit am meisten Rechts das am wenigsten signifikante Bit (LSB). Es sollte jedoch verstanden werden, dass im Gray-Code keine spezifische Bit-Gewichtung zugeordnet werden kann zu dem Bit der Code-Werte. Gray-Code wird manchmal als Reflektions-Code beschrieben, weil alle Positionen eines Gray-Code-Wertes mit Ausnahme der Position am meisten Links (MSB) als eine Reflektion um eine Reflektionslinie erscheinen, wohingegen die Position am meisten Links ihren logischen Zustand ändert.
Gray-Code ist in Verbindung mit D/A-Umsetzern im Stand der Technik verwendet worden:
Das US-Patent Nummer 5,424,740, herausgegeben für Chang et al. am 13. Juni 1995 offenbart einen D/A-Umsetzer, der einen Generator hat, welcher anspricht auf ein Digitaleingangssignal, das in Johnson-Code oder Gray-Code codiert ist zum Generieren eines aus dem Johnson-Code decodierten Steuersignals, einen Satz von Schaltern, die mit dem Generator verbunden sind und ansprechend auf das Steuersignal, und erste und zweite Anschlüsse, die eine Widerstandseinrichtung mit einer Vielzahl von mit den Schaltern verbundenen Knoten dazwischen verbinden. Eine Knotenspannung wird zwischen einem der Knoten und einem der Anschlüsse erhalten, um als Analogsignal zu dienen. Der D/A-Umsetzer von Chang et al. verwendet Johnson-Code oder Gray-Code als einen Zwischenschritt zum Generieren eines Steuersignals.
Das US-Patent Nummer 4,591,826, herausgegeben für Seiler am 27. Mai 1986, offenbart eine D/A-Umsetzerleiter, die Gray-Code verwendet, um inhärente Monotonität zu haben.
Die deutsche Patentanmeldung DE 34 13 456 A1 offenbart einen D/A-Umsetzer mit einem Gray-Code-Eingangssignal. Der D/A-Umsetzer ist ein Faltungstypumsetzer, der Gray-Code verwendet zum Unterstützen der Faltung. Jeder Bit-Stufe ist ein Faltungsstromverstärker zugeordnet mit einer Summationskurve. Zudem ist den Bit-Stufen keine Abtasthaltefunktionalität zugeordnet und der Faltungstypumsetzer gemäß DE 34 13 456 A1 ist überhaupt nicht relevant für D/A-Architekturen, wie zum Beispiel zyklische oder Pipeline-Architekturen, in denen Abtasten und Halten erforderlich ist.
Die deutsche Patentanmeldung DE 34 00 061 A1 offenbart einen D/A-Umsetzer für Sinus/Kosinussignale, der Schalter hat, die durch Gray-Codes gesteuert werden.
Ein bevorzugter Gray-Code-zu-Analog-Umsetzalgorithmus gemäß der Erfindung
Nun werden die Grundprinzipien der vorliegenden Erfindung unter Bezugnahme auf eine erläuternde und bevorzugte Form eines erfindungsgemäßen Gray-Code-zu-Analogumsetzalgorithmus dargelegt. Der unten wiedergegebene erfinderische Algorithmus ist angepasst für zyklische und Pipeline-D/A-Umsetzer, aber es sollte verstanden werden, dass der allgemeine Gedanke gemäß der Erfindung nicht darauf beschränkt ist.
Angenommen, dass das Digitaleingangssignal eine vorbestimmte ganze Zahl N, von Gray-Code-Bits b_g(i) hat, wobei i eine ganze Zahl im Bereich von N bis 1 ist und dass das Analogausgangssignal V_gout unter Verwendung eines vorbestimmten Referenzsignals V_r generiert wird. Gemäß einer bevorzugten Ausführungsform der Erfindung ist ein Gray-Code-zu-Analogumsetzalgorithmus definiert durch die folgenden Gleichungen: Vg (N + 1) = 0;
Vgout = Vg(1).
Wobei b_g(i) das i-te MSB des Digitaleingangssignals kennzeichnet. Beachte, dass b_g(1) das MSB kennzeichnet und b_g(N) das LSB. Das tiefgestellte kleine g kennzeichnet, dass die Digitaleingangsgröße in Form eines Gray-Codes vorliegt. V_g(i) repräsentiert ein Zwischenanalogsignal, das dem i-ten MSB zugeordnet ist. Das Zwischenanalogsignal V_g(i), das Analogausgangssignal V_gout und das Referenzsignal V_r können beispielsweise Repräsentanten von Ladungen, Spannungen oder Strömen sein abhängig von der gewählten Schaltungsrealisierung.
Durch Iteration von Gleichung (2.1) bis i = 1 wird der folgende Ausdruck erhalten.
Beachte, dass die Digitaleingangsgrößen Gray-Codes sind statt Binär-Codes und dass die Formel von Gleichung (2.1) sich signifikant von der von Gleichung (1.1) für konventionelle Binär-Code-D/A-Umsetzung unterscheidet.
Zum besseren Verständnis des erfinderischen Gray-Code-zu-Analogumsetzalgorithmus wird nun ein erläuterndes Beispiel einer idealen 4-Bit-Gray-Code-zu-Analog-Umsetzung unter Bezugnahme auf Gleichung (2.1) beschrieben. Um in der Lage zu sein, konventionelle Binär-Code-D/A-Umsetzung mit Gray-Code-zu-Analogumsetzung gemäß der Erfindung vergleichen zu können, wird der Gray-Code-Wert, der dem Binär-Code 0110 entspricht, welcher als digitale Eingangsgröße in dem obigen Beispiel der konventionellen Binär-Code-D/A-Umsetzung verwendet wird, als Digitaleingangsgröße gewählt. Unter Verwendung der Tabelle 1 oben kann gesehen werden, dass der Gray-Code-Wert 0101 dem Binär-Code-Wert 0110 entspricht. Demnach sind die Gray-Code-Eingangsgröße und die Binär-Code-Eingangsgröße konsistent zueinander, obwohl sie in unterschiedlichen Codearten angegeben sind. Zudem bedenke man die selbe Referenzspannung von 1,0 V, wie in dem obigen Beispiel mit der idealen Binär-Code-D/A-Umsetzung. Auch sei angenommen, dass die Analogsignale in diesem speziellen Beispiel als Spannungen ausgedrückt werden. Das Zwischensignal V_g(i) wird sich bei jeder Rekursion/Iteration gemäß der rekursiven Formel der Gleichung (2.1) ändern, wobei i von 4 nach 1 geht. Das finale Analogausgangssignal ist definiert als V_g(1). Das Analogausgangssignal kann positive sowie negative Spannungen repräsentieren und die Spannung des quantisierten Ausgangssignals kann in dem Bereich zwischen –0,9375 V (wenn der Digitaleingangscode 0000 ist) und +0,9375 V (wenn der Digitaleingangscode 1000 ist) liegen mit einer Auflösung von 0,125 V. Die D/A-Umsetzung gemäß der Erfindung beginnt mit dem Definieren des Ausgangsanalogsignals V_g(N + 1) als V_g(5) = 0 V.
Digitaleingangsgröße (in Form von Gray-Code): 0101.
Anwenden des 4. MSB, d. h. des LSB, i = 4: bg(4) = 1, und Vg(4) = 0,5·(0 – 1.0)·(–1)1 = 0,5·(–1,0)·(–1) = –0,5 V
Anwenden des dritten MSB i = 3: bg(3) = 0, und Vg(3) = 0,5·(0,5 – 1,0)·(–1)0 = 0,5·(0,5)·1 = 0,25 V
Anwenden des zweiten MSB, i = 2: bg(2) = 1, und Vg(2) = 0,5·(–0,25 – 1,0)·(–1)1 = 0,5)·(–1,25)·(–1) = 0,625 V
Anwendung des MSB, i = 1; bg(1) = 0, und Vg (1) = 0,5·(0,625 – 1,0)·(–1)0 = 0,5·(–0,375)·1 = -0,1875 V
Demgemäss wurde mit einer Referenzspannung von 1,0 V entsprechend einem nominellen Vollskalenpegel die Gray-Code-Eingangsgröße 0101 umgesetzt in das quantisierte Analogausgangssignal von –0,1875 V, was exakt dieselbe Ausgangsspannung ist wie in der konventionellen Binär-Code-D/A-Umsetzung der Binär-Code-Eingangsgröße 0110.
Im allgemeinen kann gezeigt werden, dass die Gray-Code-D/A-Umsetzung gemäß der Erfindung dieselben idealen Eigenschaften hat in bezug auf das Analogausgangssignal, wie eine entsprechende konventionelle Binär-Code-D/A-Umsetzung. Per Definition ist die Binär-Code-zu-Gray-Code-Umsetzung gegeben durch: bg(1) = bb(1): bg(i) = bb(i) ⊕ bb(i – 1), (2 ≤ i ≤ N) (2.3)wobei das tiefgestellte g Gray-Code-Bits kennzeichnet, das tiefgestellte b Binär-Code-Bits kennzeichnet und das ⊕ die Exklusiv-ODER-Operation kennzeichnet. Eine einfache Berechnung ergibt, dass
Daher ergibt sich der folgende Zusammenhang:
Einfügen von Gleichung (2.5) in Gleichung (2.2) liefert:
Aus dem Zusammenhang (2.6) ist zu sehen, dass die Gray-Code-D/A-Umsetzung gemäß der Erfindung und die konventionelle Binär-Code-D/A-Umsetzung mathematisch konsistent zueinander sind.
Jedoch unterscheidet sich die Ausbreitung von Offset-Fehlern in der Gray-Code-D/A-Umsetzung gemäß der Erfindung vollständig von der in konventioneller Binär-Code-D/A-Umsetzung. Offset-Fehler bedingt durch Unvollkommenheiten in der Schaltungsrealisierung werden normalerweise in allen D/A-Umsetzern generiert und diese Offset-Fehler beispielsweise von Gleichspannungs-Offsets können Niederfrequenzrauschen in der Schaltung herführen. Als ein Beispiel ist in Switched-Capacitor-Realisierungen der Hauptbeitrag zum Offset normalerweise bedingt durch taktinduzierte Ladungsinjektionen in den taktgesteuerten Schaltern und andere Gleichspannungs-Offsets. Angenommen, dass ein Fehler ΔV_g(i) beim Generieren des Zwischenanalogsignals V_g(i) produziert wird (wobei i von N bis 1 geht). Bei D/A-Umsetzern, die auf dem gemäß der bevorzugten Ausführungsform der Erfindung basieren, werden die Offset-Fehler nicht erforderlichenfalls in steigender Weise akkumuliert. Bezugnehmend auf Gleichung (2.1) oben unter Berücksichtigung des Fehlers ΔV_g(i), der beim Generieren jedes Zwischensignals produziert worden ist, ergibt sich die folgende Gleichung:
Durch Iterieren der Gleichung (2.7) herunter bis i = 1 wird das Ergebnis sein:
Damnach ist der gesamte akkumulierte Fehler in dem finalen Analogausgangssignal einer N-Bit-D/A-Umsetzung gemäß dem Gray-Code-zu-Analog-Algorithmus gegeben durch:
Vergleiche nun den akkumulierten Gesamtfehler für die konventionelle Binär-Code-D/A-Umsetzung und die erfinderische Gray-Code-D/A-Umsetzung durch Studieren von Gleichung (1.5) und Gleichung (2.9). Um Gleichung (1.5) und Gleichung (2.9) leichter zu vergleichen, kombiniere zuerst Gleichung (2.5) und Gleichung (2.9).
Weil die Offset-Fehler generell dasselbe Vorzeichen unabhängig von i haben und unter der Annahme, dass ΔV_g(i) gleich groß ΔV_b(i) gilt, resultiert der folgende Zusammenhang:
Streng mathematisch gesprochen zeigt Gleichung (2.11), dass der Absolutwert des gesamten akkumulierten Fehlers in einer N-Bit-Gray-Code-D/A-Umsetzung gemäß der Erfindung kleiner ist oder gleich dem absoluten Wert des gesamten akkumulierten Fehlers in einer entsprechenden N-Bit-Binär-Code-D/A-Umsetzung. In der Praxis jedoch wird der akkumulierte Fehler des Gray-Codes generell spürbar kleiner sein als der akkumulierte Fehler des Binär-Codes. Es ist nützlich, eine kurze und intuitive Erläuterung dieser Tatsache wiederzugeben. Gemäß dem Gray-Code-zu-Analog-Umsetzalgorithmus der Erfindung wird in jeder Rekursion oder Iteration das Zwischenanalogsignal selektiv invertiert abhängig von dem speziellen Gray-Code-Bit, das in der Rekursion (Iteration) angewendet wird. Dieses selektive Invertieren des Zwischensignals ist eine inhärente Eigenschaft des Gray-Code-zu-Analog-Umsetzalgorithmus gemäß der Erfindung und es ist ein Schlüsselfaktor zum spürbaren Reduzieren der Akkumulation von Fehlern bei einer D/A-Umsetzung. Da die Eingangs-Gray-Code-Bits normalerweise zwischen den diskreten Zuständen 0 und 1 mehr oder weniger zufällig variieren, wird ein bei der Umsetzung generierter Offset-Fehler manchmal addiert werden zu und manchmal subtrahiert werden von dem akkumulierten Fehler an diesem Punkt. Folglich werden die Fehler nicht allgemein in einer zunehmenden Weise akkumuliert und der akkumulierte Gesamtfehler in einer Gray-Code-D/A-Umsetzung gemäß der Erfindung wird im wesentlichen näher bei 0 liegen als in einer entsprechenden konventionellen Binär-Code-D/A-Umsetzung.
Entsprechend haben in bezug auf die Empfindlichkeit auf Schaltungsunvollkommenheiten D/A-Umsetzer, die auf dem Gray-Code-zu-Analog-Umsetzalgorithmus gemäß der Erfindung basieren, einen signifikanten Vorteil über ihren Binär-Code-Gegenstücken.
Zum Zwecke der Darlegung werden die Fehlerakkumulation in einer Gray-Code-D/A-Umsetzung gemäß der Erfindung und die Fehlerakkumulation in einer entsprechenden Binär-Code-D/A-Umsetzung im folgenden verglichen. Bedenke als ein Beispiel den 4-Bit-Binär-Code 0110 und den entsprechenden 4-Bit-Gray-Code 0101. Da 4-Bit-Code-Werte in diesem speziellen Beispiel erwägt werden, ist N gleich 4. Der Offset-Fehler beim Generieren jedes Zwischensignals wird angenommen als +0,02 V.
Akkumulierter Binär-Code-Fehler
Gemäß Gleichung (1.5) wird für eine konventionelle Binär-Code-D/A-Umsetzung der gesamte akkumulierte Fehler beim Umsetzen des Binär-Codes 0110 (b_b(1) = 0, b_b(2) = 1, b_b(3) = 1, b_b(4) = 0) sein:
Akkumulierter Gray-Code-Fehler
Gemäß Gleichung (2.9) für eine Gray-Code-D/A-Umsetzung gemäß der Erfindung wird der gesamte akkumulierte Fehler beim Umsetzen des Gray-Code 0101 (b_g(1) = 0, b_g(2) = 1, (b_g(3) = 0, (b_g(4) = 1) sein:
Es ist zu erkennen, dass |ΔV_gout| < |ΔV_bout| gilt. Die Gray-Code-Fehlerakkumulation gemäß der Erfindung ist im allgemeinen spürbar niedriger als die Binär-Code-Fehlerakkumulation, weil die den Fehlern zugeordneten Vorzeichen sowohl positiv als auch negativ sind. Dies ist eine Eigenschaft, die der selektiven Signalumkehrung des erfindungsgemäßen Gray-Code-zu-Analogalgorithmus direkt zuzuordnen ist, was zu dem Term
in Gleichung (2.9) führt.
3 ist ein schematisches Flussdiagramm eines Verfahrens zum Umsetzen eines Digitaleingangssignals in ein Analogausgangssignal in Übereinstimmung mit einer bevorzugten Ausführungsform der Erfindung. Es wird angenommen, dass das Digitalausgangssignal eine vorbestimmte ganze Anzahl N von Gray-Codes-Eingangsbits b_g(i) hat, wobei i eine ganze Zahl ist im Bereich von N bis 1. Die D/A-Umsetzung gemäß der Erfindung arbeitet im wesentlichen folgendermaßen. Im Schritt A wird die Variable i anfänglich auf N + 1 eingestellt und ein Anfangsanalogsignal V_g(N + 1) = 0 wird definiert. Als nächstes wird im Schritt B die Variable i um 1 dekrementiert. Im Schritt C wird das Eingangs-Bit b_g(i) in der D/A-Umsetzung angewendet und ein Zwischenanalogsignal V_g(i) wird generiert/aktualisiert in Übereinstimmung mit dem folgenden Ausdruck:
Im Schritt C wird das Zwischenananlogsignal V_g(i) generiert/aktualisiert durch Unterziehen des vorangegangenen Zwischensignals V_g(i + 1) einer Subtraktion eines vorangegangenen Referenzsignals V_r, folgend auf eine Verstärkung um 0,5 und selektiv, abhängig von dem angewendeten Gray-Code-Bit b_g(i), einer Signalumkehrung. Bei diesem Punkt ist i gleich N, was anzeigt, dass das Anfangsanalogsignal V_g(N + 1) als vorangegangenes Zwischensignal verwendet wird und dass das Eingangs-Bit b_g(N), d. h. das Gray-Code-LSB, bei der D/A-Umsetzung angewendet wird. Wenn i gleich 1 ist, d. h., wenn alle Bits des Digitaleingangssignals an diesem Punkt angewendet worden sind (JA), wird die D/A-Umsetzung im Schritt D abgeschlossen und die Prozedur endet durch Definieren des Analogausgangssignals V_gout als finales Zwischensignal V_g(1) im Schritt E. Jedoch umfasst das Digitaleingangssignal im allgemeinen mehr als ein einzelnes Bit derart, dass N größer als 1 ist (NEIN) und die Prozedur kehrt zu Schritt B zurück. Im Schritt B wird die Variable i noch einmal dekrementiert um 1. In diesem Punkt gilt i = N – 1, anzeigend, dass das nächste Eingabe-Bit b_g(N – 1) in der D/A-Umsetzung angewendet wird. Das Zwischenanalogsignal wird aktualisiert und die Prozedur wird in Übereinstimmung mit dem Ablaufdiagramm fortgesetzt bis i = 1 gilt und alle N Gray-Code-Bits in der D/A-Umsetzung angewendet worden sind.
Eine neue D/A-Umsetzung wird durch nochmaliges Definieren des Ausgangsanalogsignals im Schritt A veranlasst und durch Anwenden der Gray-Code-Eingangs-Bits eines nach dem andern.
Es sollte verstanden werden, dass die spezifische Reihenfolge der Verstärkung und der selektiven Signalumkehrung im Schritt C im allgemeinen nicht kritisch ist für die D/A-Umsetzung gemäß der Erfindung. Es ist möglich, das selektive Umkehren vor dem Verstärken auszuführen.
Das D/A-Umsetzverfahren, das oben beschrieben worden ist unter Bezugnahme auf 3, ist vorzugsweise auf zyklische weise implementiert oder in einer Pipeline-Weise. Zyklische D/A-Umsetzung wird unter zyklischer Verwendung derselben Hardware ausgeführt, wohingegen Pipeline-D/A-Umsetzung durch Anwenden spezieller Hardware für jedes Eingabe-Bit ausgeführt wird, was insgesamt nachstehend detaillierter beschrieben werden wird. Zusätzlich sollte verstanden werden, dass Hybride zyklischer und pipeline D/A-Umsetzungen möglich sind. Entsprechend wird das obige Verfahren alternativ implementiert durch eine Kombination der zyklischen Methode und der Pipeline-Methode.
Es ist gezeigt worden, dass die Akkumulation von Fehlern im allgemeinen sehr gering sein wird bei der D/A-Umsetzung basierend auf dem Gray-Code-zu-Analogalgorithmus gemäß der Erfindung. Im folgenden werden Hardware-Implementierungen der bevorzugten Ausführungsformen des Gray-Code-zu-Analogalgorithmus in zyklische und Pipeline-D/A-Umsetzer beschrieben.
Implementierungen des erfindungsgemäßen Gray-Code-zu-Analogalgorithmus in zyklischen D/A-Umsetzern
4 ist ein schematisches Blockdiagramm zum Darlegen des Grundprinzips eines zyklischen D/A-Umsetzers gemäß der Erfindung. Der zyklische D/A-Umsetzer 20 umfasst im Grunde die folgenden funktionellen Komponenten: Einen ersten Schalter 24, einen Addierer/Subtrahierer 25, einen Invertierer 26, einen zweiten Schalter 27, einen Verstärker 28 mit einem Verstärkungsfaktor gleich 0,5 und eine Abtast-Halteschaltung 29. Es ist auch ein Digitaleingangsanschluss vorgesehen (der gekennzeichnet ist durch die gestrichelte Linie) zum sukzessiven Empfangen der Gray-Code-Bits, ein Gray-Code-Bit für jeden Zyklus des zyklischen D/A-Umsetzers 20. Nicht überlappende Taktsignale werden normalerweise verwendet zum Steuern des Betriebsablaufs des zyklischen D/A-Umsetzers, d. h. der funktionellen Komponente davon. Diese Taktsignale werden von einem konventionellen Taktsignalgenerator (nicht in 4 dargestellt) generiert.
Beachte als ein allgemeines Beispiel einen zyklischen N-Bit-D/A-Umsetzer. Demgemäss umfasst das Digitaleingangssignal N Gray-Code-Eingangs-Bits b_g(i), wobei i von N bis 1 geht. Beachte, dass b_g(N) das am wenigsten signifikante Bit (LSB) kennzeichnet und b_g(1) das signifikanteste Bit (MSB). Die Eingangs-Bits b_g(i) werden sukzessive an den Digitaleingangsanschluss des zyklischen D/A-Umsetzers angelegt und eine Umsetzung startet mit dem LSB und endet mit dem MSB.
Die eigentliche D/A-Umsetzung beginnt durch Verbinden des ersten Schalter 24 mit Bezugspotential (Masse), hierdurch ein Ausgangsanalogsignal V_g(N + 1) definierend, das gleich 0 ist. Der erste Schalter 24 wird auch mit dem Addierer/Subtrahierer 25 verbunden, der das Ausgangsanalogsignal V_g(N + 1) = 0 empfängt. Der Addierer/Subtrahierer 25 ist auch zuständig für ein Referenzsignal V_r, das von dem Ausgangsanalogsignal V_g(N + 1) subtrahiert wird. Das Gray-Code-Eingangs-Bit, in diesem Fall b_g(N), das momentan an den zyklischen D/A-Umsetzer angelegt wird, bestimmt, ob das Ausgangssignal des Addierer/Subtrahierers 25 oder sein Kehrwert zu dem Umsetzer weitergeleitet wird. Die Signalumkehrung wird von dem Signalinvertierer 26 ausgeführt. Der zweite Schalter 27 wird von dem angelegten Gray-Code-Bit derart gesteuert, dass entweder das Ausgangssignal des Addierer/Subtrahierers 25 oder sein Kehrwert in Verbindung mit dem Verstärker 28 geschaltet wird. Der Verstärker 28 verstärkt das ankommende Signal mit einem Faktor von 0,5. Das Ausgangssignal des Verstärkers 28 ist als Zwischenanalogsignal V_g(N) definiert, das dem Eingabe-Bit b_g(N) zugeordnet ist. Dieses Zwischenanalogsignal V_g(N) wird von der Abtast-Halteschaltung 29 abgetastet. Als nächstes wird der erste Schalter 24 von Masse zum Ausgang der Abtast-Halteschaltung 29 verbunden, hierdurch die Umsetzerschleife schließend und eine Signalzirkulation ermöglichend. An diesem Punkt wird das von der Abtast-Halteschaltung 29 abgetastete und gehaltene Zwischensignal V_g(N) freigegeben und zum Addierer/Subtrahierer 25 weitergeleitet. Der Addierer/Subtrahierer 25 subtrahiert das Referenzsignal V_r von dem Zwischensignal V_g(N) und der Signalinvertierer 26 führt eine Signalumkehrung des addierten bzw. subtrahierten Signals durch. Das nächste Gray-Code-Bit b_g(N – 1) wird an den Digitaleingangseinschluss angelegt und bestimmt, ob das Ausgangssignal des Addierer/Subtrahierers 25 oder sein Kehrwert, der vom Signalinvertierer 26 kommt, in Verbindung mit dem Verstärker 28 geschaltet wird. Das von dem zweiten Schalter 27 weitergeleitete Signal wird im Verstärker 28 verstärkt zum Generieren eines aktualisierten Zwischenanalogsignals V_g(N – 1), das dem Eingangs-Bit b_g(N – 1) zugeordnet ist. Noch einmal tastet die Abtast-Halteschaltung 29 das Ausgangssignal des Verstärkers 28 ab und hält es.
In jedem Zyklus des zyklischen D/A-Umsetzers gemäß der Erfindung wird das Zwischensignal mit Hilfe des Addierer/Subtrahierers 25, des Signalinvertierers 26, des digitalgesteuerten zweiten Schalters 27 und des Verstärkers 28 aktualisiert. Im allgemeinen wird ein aktualisiertes Zwischensignal V_g(i) basierend auf dem vorangegangenen Zwischensignal V_g(i + 1) und dem momentanen Gray-Code-Eingangs-Bit b_g(i) generiert.
Der erste Schalter 24 ist mit dem Ausgang der Abtast-Halteschaltung 29 in allen Zyklen verbunden und der Betrieb wird fortgesetzt bis das signifikanteste Bit (MSB) an den zyklischen D/A-Umsetzer angelegt worden ist. Dann wird das Ausgangssignal des Verstärkers 28 oder das Ausgangssignal der Abtast-Halteschaltung 29 extrahiert, aus der Umsetzerschleife herausgeschaltet als finales Analogausgangssignal des zyklischen D/A-Umsetzers 20. Eine neue zyklische D/A-Umsetzung wird gestartet durch nochmaliges Verbinden des ersten Schalters 24 mit Masse.
Der zyklische D/A-Umsetzer 20 der 4 ist eine Direktumsetzung des erfindungsgemäßen Gray-Code-zu-Analogalgorithmus, der oben definiert worden ist in Gleichung (2.1). Das Ausgangsanalogsignal V_g(N + 1) ist als 0 durch Verbinden des ersten Schalters 24 mit Masse definiert. Dann wird in jedem Zyklus des Aktualisierens des Zwischensignals V_g(i) ein Referenzsignal V_r von dem vorangegangenen Zwischensignal V_g(i + 1) subtrahiert und das resultierende Signal wird selektiv abhängig von dem in diesem Zyklus angelegten Gray-Code-Bit b_g(i) einer Signalumkehr unterzogen und um 0,5 verstärkt. Die Umsetzung wird fortgesetzt bis V_g(1) generiert worden ist.
Es sollte verstanden werden, dass alternativ der Verstärker 28 vor dem Invertierer 26 und dem zweiten Schalter 27 angeordnet sein kann.
Es sollte auch verstanden werden, dass die Zyklen des zyklischen D/A-Umsetzers irgendwie zeitlich voneinander getrennt sind und zur gleichen Zeit temporär elektrisch voneinander isoliert. Diese Ablaufreihe wird sichergestellt durch die Abtast-Haltefunktionalität und das Steuern der Schaltung durch nichtüberlappende Taktsignale, wie unten unter Bezugnahme auf 5 und 6 genauer beschrieben werden wird.
5 ist ein Schaltungsdiagramm einer erläuternden volldifferenziellen Switched-Capacitor-Realisierung eines zyklischen D/A-Umsetzers in Übereinstimmung mit einer ersten bevorzugten Ausführungsform der Erfindung. Beim Behandeln volldifferenzieller Zusammenhänge werden Dualsignale betrachtet, die auch als differenzielle Signale bezeichnet werden. Ein differenzielles Signal hat zwei Signalteile derselben Größe aber umgekehrter Polarität. Die Schaltungsimplementierung der 5 realisiert den Gray-Code-zu-Analogalgorithmus der Gleichung (2.1) im Bezug auf differenzielle Signale. Aus Gründen der Einfachheit werden die differenziellen Signale durch die Bezugszeichen der entsprechenden einpoligen Signale gekennzeichnet, wie sie in Gleichung (2.1) definiert sind.
Der zyklische D/A-Umsetzer 30 umfasst im wesentlichen zwei Operationsverstärker (OP) 31 und 32, Kondensatoren C1, C2 und C3, eine Schaltanordnung 33 und eine Anzahl von Steuerschaltern. Zudem ist auch ein Digitaleingangsanschluss (nicht dargestellt) zum aufeinanderfolgenden Empfangen der Gray-Code-Bits, ein Gray-Code-Bit für jeden Zyklus des zyklischen D/A-Umsetzers, vorgesehen. Der Operationsverstärker 31 und die Kondensatoren C1 und C2 arbeiten als ein erster Abtast-/Halteverstärker (SHA) unter der Steuerung geeigneter Steuerschalter. Der erste SHA hat einen Verstärkungsfaktor von 0,5 im Haltemodus. Der zweite Operationsverstärker 32 und Kondensator C3 arbeiten als zweiter Einheitsverstärkungs-Abtast-/Halteverstärker (SHA) unter der Steuerung geeigneter Steuerschalter. Zusätzlich zu den Steuerschaltern, die dem Betrieb der Abtast-/Halteverstärker zugeordnet sind, sind auch Rückkopplungsschalter S_f und Ausgangsschalter S_out vorgesehen. Der zyklische D/A-Umsetzer 30 umfasst ferner einen Taktsignalgenerator (nicht dargestellt), der einen Satz von Taktsignalen Φ_g, Φ₁ und Φ₂ von vorbestimmtem Timing und vorbestimmten Signalwerten generiert. 6 ist ein Zeitdiagramm zum Zeigen der Taktsignale Φ_s, Φ₁ und Φ₂, die bei der D/A-Umsetzer-Realisierung der 5 verwendet werden. Der Betrieb des zyklischen D/A-Umsetzers 30 wird durch diese Taktsignale dahingehend gesteuert, dass die Taktsignale die Rückkopplungsschalter S_f, die Ausgangsschalter S_out und die Steuerschalter steuern. Die Rückkopplungsschalter S_f werden durch Φ₁·Φ _s gesteuert und die Ausgangsschalter S_out werden durch Φ₂ gesteuert. In den Figuren wird auf einen spezifischen Steuerschalter Bezug genommen durch das Bezugszeichen seines entsprechenden Taktsignals. In diesem Realisierungsbeispiel wird ein Schalter eingeschaltet, wenn das entsprechende Taktsignal ein hohes Potential erhält und ausgeschaltet, wenn das entsprechende Taktsignal ein niedriges Potential erhält.
Bezugnehmend auf 5 hat jeder der Operationsverstärker 31, 32 zwei Eingangsanschlüsse und zwei Ausgangsanschlüsse und arbeitet mit einer internen Gleichtaktrückkopplungsfunktion. Der erste Operationsverstärker 31 hat parallele Kondensatoren C1 und C2 zugeordnet. Es gibt einen Kondensator C1 und einen Kondensator C2, die wahlweise über durch Φ₂ gesteuerte Steuerschalter parallel über jedes Paar von Eingabe-Ausgabe-Anschlüssen (+ zu –/– zu +) des ersten Operationsverstärkers 31 verbunden werden. Der zweite Operationsverstärker 32 hat zwei zugeordnete vordere Kondensatoren C3, von denen jeder mit einem jeweiligen der Eingangsanschlüsse verbunden ist. Die Schalteranordnung 33 hat zwei Eingangsanschlüsse und zwei Ausgangsanschlüsse und umfasst vier Schalter, die durch das eingegebene Gray-Code-Bit b(i) gesteuert werden, das von dem Digitaleingangsanschluss bereitgestellt wird und seinem logischen Inversen bzw. Kehrwert b(i). Die Schaltanordnung 33 ist konfiguriert, um abhängig von dem eingegebenen Gray-Code-Bit selektiv das durch Austausch der Signalpolaritäten davon eingegebene, differenzielle Signal zu invertieren. Alle Kondensatoren haben die gleiche Kapazität. Die Kondensatoren C1 werden wahlweise über durch Φ_s gesteuerte Steuerschalter mit Masse verbunden und über Rückkopplungsschalter S_f mit den Ausgangsanschlüssen der Schaltanordnung 33. Die Kondensatoren C2 werden wahlweise über durch Φ₁ gesteuerte Schalter mit dem Inversen des differenziellen Referenzsignals V_r verbunden, das vorzugsweise von einer konventionellen Signalquelle (die nicht explizit gezeigt ist) bereitgestellt wird. Wenn der erste Operationsverstärker 31 im Betrieb in einer Verstärkungs- oder Haltephase ist, wird er einen Verstärkungsfaktor gleich 0,5 haben. Es sollte verstanden werden, dass es der erste Operationsverstärker 31 gemeinsam mit seinen zugeordneten Kondensatoren C1 und C2 ist, der den ersten Abtast-/Halteverstärker (SHA) bildet, welcher der Anordnung den Verstärkungsfaktor von 0,5 verleiht. Der erste Operationsverstärker 31 und der zweite Operationsverstärker 32 haben durch Φ₁ bzw. Φ₂ gesteuerte Steuerschalter, die parallel über die entsprechenden Operationsverstärker verbunden sind. Wenn geschlossen, schließen die durch Φ₁ bzw. durch Φ₂ gesteuerten Steuerschalter den ersten Operationsverstärker 31 und den zweiten Operationsverstärker 32 jeweils kurz oder setzen ihn zurück. Dieses Zurücksetzen ermöglicht die Unterdrückung des Gleichspannungs-Offsets in einem Operationsverstärker. Zusätzlich werden durch Φ₁ gesteuerte Steuerschalter parallel über den zweiten Operationsverstärker 32 verbunden und seine zugeordneten Frontkondensatoren C3.
Es kann gesehen werden, dass der erste Abtast-/Halteverstärker selektiv über durch Φ₂ gesteuerte Schalter mit dem zweiten Abtast-/Halteverstärker verbunden wird, welcher wiederum direkt mit der Schaltanordnung 33 verbunden ist. Die Ausgangsanschlüsse der Schaltanordnung 33 sind mit Ausgangsschalter S_out verbunden und selektiv über die Rückkopplungsschalter S_f in einer Rückkopplungsleitung zu den Kondensatoren C1 des ersten Abtast-/Halteverstärkers.
Für ein besseres Verständnis der volldifferenziellen Realisierung des zyklischen D/A-Umsetzers 30, die in 5 gezeigt ist, wird nun der Betrieb detaillierter an einer Anzahl aufeinanderfolgender Taktphasen beschrieben, die allgemein ausgedrückt werden als Hoch-Phasen der Taktsignale Φ_s, Φ₁ und Φ₂. Es wird Bezug genommen auf 7A–C, welche reduzierte Schaltungsdiagramme der volldifferenziellen Realisierung der 5 sind während unterschiedlicher Taktphasen. Die Schaltungsdiagramme der 7A–C sind reduziert worden, um nur jene Teile des zyklischen D/A-Umsetzers 30 zu erläutern, die zu den betrachteten Taktphasen gehören. Offene Schalter und nicht-verbundene Elemente werden allgemein nicht dargestellt.
7A zeigt den zyklischen D/A-Umsetzer bei der ersten Taktphase, wenn Φ_s und Φ₁ auf Hochpotential liegen. Eine Umsetzung beginnt auf eine Taktphase Φ_s, die mit der Taktphase Φ₁ zusammenfällt. Die Schaltung wird initialisiert durch Verbinden des Eingangskondensators C1 mit Bezugspotential derart, dass eine Null-Spannung von den Kondensatoren C1 abgetastet wird, hierdurch ein Anfangsanalogsignal V_g(N + 1) definierend. Zur selben Zeit wird die Inverse des Referenzsignals abgetastet auf den Kondensatoren C2. Beachte, dass bedingt durch die volldifferenzielle Konfiguration die Referenz (nicht die Inverse der Referenz) durch den Negativzweig abgetastet wird. Der erste Operationsverstärker 31 im ersten Abtast-/Halteverstärker wird automatisch auf Null gesetzt und der zweite Abtast-/Halteverstärker mit dem zweiten Operationsverstärker 32 und seinen zugeordneten Kondensatoren C3 ist in seinem Haltemodus. Ein Gray-Code-Eingangs-Bit wird an die Schaltanordnung 33 derart angelegt, dass die durch den zweiten Abtast-/Halteverstärker gehaltene Spannung invertiert wird oder ausgetauscht in Abhängigkeit von der Bit-Eingabe. In dem zyklischen D/A-Umsetzer 30 wird eine neue D/A-Umsetzung initialisiert in der ersten Taktphase. Jedoch wird gleichzeitig das signifikanteste Bit, das in 6 mit MSB' gekennzeichnet ist, eines vorangegangenen Digitaleingangscodes an die Schaltanordnung 33 angelegt. Nun, da Φ_s hoch ist, sind die Ausgangsschalter S_out geschlossen und das selektiv invertierte Ausgangssignal der Schaltanordnung 33 wird weitergeleitet als Analogausgangssignal V_gout' = V_g(1)', das dem vorangegangenen Digitaleingangscode zugeordnet ist. Die Rückkopplung von den Ausgangsanschlüssen der ersten Anordnung 33 des Kondensators C1 des ersten Abtast-/Halteverstärkers wird unterbrochen durch Öffnen der Rückkopplungsschalter S_f, um die vorangegangene D/A-Umsetzung davon abzuhalten, die neu initialisierte D/A-Umsetzung zu beeinträchtigen.
7B zeigt einen zyklischen D/A-Umsetzer 30 in der zweiten Taktphase, wenn Φ₂ hoch ist. Der erste Abtast-/Halteverstärker ist in seinem Haltemodus. Bedenke, dass die Inverse des Referenzwertes zuvor auf den Kondensatoren C2 abgetastet worden ist. Nun wird die Ladung auf den Kondensatoren C2 gleichmäßig zwischen den parallelen Kondensatoren C1 und C2 verteilt, hierdurch die Referenzspannung um Zwei dividierend (der erste Abtast-/Halteverstärker realisiert eine Verstärkung von 0,5). Das Ausgangssignal des ersten Abtast-/Halteverstärkers, d. h. des ersten Operationsverstärkers 31 und seiner zugeordneten Kondensatoren C1 und C2, wird durch den Kondensator C3 abgetastet. Demgemäss ist die auf Kondensatoren C3 abgetastete Spannung gleich 1/2·(–V_r). Der zweite Operationsverstärker 32 im zweiten Abtast-/Halteverstärker wird automatisch auf Null gesetzt und die Ausgangsschalter S_out sind nun geöffnet.
7C zeigt den zyklischen D/A-Umsetzer 30 während der nächsten Taktphase, wenn Φ₁ wieder auf Hochpotential liegt. Wie in 6 gezeigt, wird das erste Gray-Code-Eingangs-Bit, das LSB des momentanen Digitaleingabecodes, an die Schaltung angelegt. Nun gilt i = N. Der zweite Abtast-/Halteverstärker ist in seinem Haltemodus und das durch den zweiten Abtast-/Halteverstärker gehaltene Signal wird zu der Schaltanordnung 33 weitergeleitet und hierbei selektiv invertiert in Abhängigkeit von dem angelegten Eingangs-Bit b(N), dem LSB. Das Ausgangssignal der Schaltanordnung 33, das auch Zwischenanalogsignal V_g(N) genannt wird, ist demnach gleich:
wobei ΔV(N) die Fehlerspannung kennzeichnet bei Generieren des Zwischensignals V_g(N). Die Fehlerspannung ΔV(N) wird angenommen als alle Fehler repräsentierend, die in das Signal eingefügt werden während eines Umsetzzyklus beginnend bei V_g(N + 1) = 0 und endend bei V_g(N), wie oben definiert. Diese Fehlerspannung ist repräsentativ für eine Anzahl unterschiedlicher Arten von Fehlern. Steuerschalter, die am Hochimpedanzknoten vorgesehen sind, injizieren normalerweise eine geringe Ladung, eine sogenannte taktinduzierte Ladung, welche eine Gleichspannungs-Offset-Fehlerspannung anhebt. In einer differenziellen Realisierung werden diese Offset-Fehler sich Idealerweise gegenseitig aufheben. Jedoch werden Schaltpaare, die asymmetrisch sind in bezug auf taktinduzierte Ladungsinjektionen, einen Gleichspannungs-Offset generieren. Im allgemeinen gibt es auch einen Gleichspannungs-Offset, der inhärent in jedem Operationsverstärker vorliegt, obwohl diese Offset-Spannung durch Rücksetzen der Operationsverstärker minimiert wird. Im folgenden werden alle Fehler zusammen einschließlich auch des Niederfrequenzrauschens, das in einem das Zwischensignal V_g(i) generierenden Zyklus produziert wird, durch die Fehlerspannung ΔV(i) repräsentiert.
Die Ausgangsschalter S_out sind noch offen, aber nun werden die Rückkopplungsschalter S_f derart geschlossen, dass das Zwischensignal V_g(N) von der Schaltanordnung 33 abgetastet wird auf die Kondensatoren C1. Zur selben Zeit wird die Inverse des Referenzsignals abgetastet auf die Kondensatoren C2 und der erste Operationsverstärker 31 im ersten Abtast-/Halteverstärker wird automatisch auf Null gesetzt.
In der nächsten Taktphase, wenn Φ₂ auf Hochpotential liegt (siehe nochmals 7B), ist der erste Abtast-/Halteverstärker in seinem Haltemodus. Während der vorangegangenen Taktphase (siehe 7C) war das Zwischensignal V_g(N) abgetastet worden auf die Kondensatoren C1 und die Inverse des Referenzsignals war abgetastet worden auf die Kondensatoren C2. Nun wird die Summe der Ladungen auf den Kondensatoren C1 und C2 gleichmäßig zwischen den Kondensatoren C1 und C2 verteilt. Mit anderen Worten, der erste Abtast-/Halteverstärker realisiert eine Verstärkung von 0,5. Das Ausgangssignal des ersten Abtast-/Halteverstärkers, d. h. des ersten Operationsverstärkers 31 und seiner zugeordneten Kondensatoren C1 und C2, wird durch den Kondensator C3 abgetastet. Demgemäss ist die auf den Kondensatoren C3 abgetastete Spannung gleich 1/2·[V_g(N) – V_r].
Der zweite Operationsverstärker 32 im zweiten Abtast-/Halteverstärker wird automatisch auf Null gesetzt. Die Ausgangsschalter S_out sind offen.
Als nächstes wird auf die Taktphase Φ₁, wie in 6 gezeigt, das zweite Gray-Code-Eingangs-Bit, das zweite LSB des momentanen Digitaleingangscodes an die Schaltung angelegt. Wieder bezugnehmend auf 7C ist mit i = (N – 1) der zweite Abtast-/Halteverstärker in seinem Haltemodus und das von dem zweiten Abtast-/Halteverstärker gehaltene Signal wird zur Schaltanordnung 33 weitergeleitet und hierbei selektiv invertiert in Abhängigkeit von dem angelegten Eingangs-Bit b(N – 1), dem zweiten LSB. Das auch als Analogzwischensignal V_g(N – 1) bezeichnete Ausgangssignal der Schaltanordnung 33 ist demnach gleich:
wobei ΔV(N – 1) den Fehler beim Generieren des Zwischensignals V_g(N – 1) kennzeichnet. Die Ausgangsschalter S_out sind noch offen und die Rückkopplungsschalter S_f sind derart geschlossen, dass das Zwischensignal V_g(N – 1) von der Schaltanordnung 33 auf den Kondensatoren C1 abgetastet wird. Die Inverse des Referenzsignals wird auf dem Kondensator C2 abgetastet. Zusätzlich wird der erste Operationsverstärker 31 in der ersten Abtasthalteschaltung automatisch auf Null gesetzt.
In der nächsten Taktphase, wenn Φ₂ hoch ist (siehe 7B), ist der Abtast-/Halteverstärker in seinem Haltemodus. Während der vorangegangenen Taktphase wurde das Zwischensignal V_g(N – 1) auf den Kondensatoren C1 abgetastet und die Inverse des Referenzsignals wurde auf den Kondensatoren C2 abgetastet.
Nun wird die Summe der Ladungen der Kondensatoren C1 und C2 gleichmäßig zwischen den Kondensatoren C1 und C2 verteilt und das Ausgangssignal der ersten Abtast-/Halteverstärkung wird durch die Kondensatoren C3 abgetastet. Demgemäss ist die aus den Kondensatoren C3 abgetastete Spannung gleich 1/2·[V_g(N – 1) – V_r]. Der zweite Operationsverstärker 32 und die zweite Abtast-/Halteschaltung werden automatisch auf Null gesetzt und die Ausgangsschalter S_out sind noch offen.
Der Betrieb des zyklischen D/A-Umsetzers wird fortgesetzt abwechselnd zwischen der Schaltungskonfiguration nach 7C bei der Taktphase Φ₁ und der Schaltungskonfiguration nach 7B bei der Taktphase Φ₂, bis das MSB des momentanen Digitaleingangscodes an den D/A-Umsetzer angelegt wird. Der folgende Zusammenhang (identisch mit Gleichung 2.7) gilt beim Generieren des Zwischensignals V_g(i):
Zu der Zeit, wenn das MSB des momentanen Eingangscodes an die Schaltung angelegt wird, ist das Rücksetztaktsignal Φ_s aktiv, das koinzidiert mit der Taktphase Φ₁. Die MSB Eingabe bestimmt, ob die Schaltanordnung 33 das von dem zweiten Abtast-/Halteverstärker gehaltene Signal invertiert oder nicht. Nun werden die Ausgabeschalter geschlossen zum Weiterleiten des selektiv invertierten Ausgabesignals der Schaltanordnung 33 als Analogausgangssignal V_gout = V_g(1), das dem momentanen Digitaleingabecode zugeordnet ist. Das Analogausgangssignal wird definiert als:
Der letzte Term von V_gout repräsentiert den gesamten akkumulierten Fehler im finalen Analogausgangssignal. Die Rückkopplung von der Schaltanordnung 33 zu den Kondensatoren C1 des ersten Abtast-/Halteverstärkers wird abgetrennt durch Öffnen der Rückkopplungsschalter S_f, hierdurch verhindernd, dass die momentane D/A-Umsetzung durch eine folgende D/A-Umsetzung beeinträchtigt wird. Die Tatsache, dass die von Φ₂ gesteuerten Steuerschalter zwischen dem ersten Abtast-/Halteverstärker und dem zweiten Abtast-/Halteverstärker offen sind, ermöglicht es, eine fernere D/A-Umsetzung zu initialisieren gleichzeitig, wenn die momentane D/A-Umsetzung abgeschlossen wird. Die Initialisierung der Schaltung wird ausgeführt durch Verbinden der Eingangskondensatoren C1 mit Masse derart, dass eine Nullspannung auf die Kondensatoren C1 abgetastet wird. Gleichzeitig wird die Inverse des Referenzsignals durch die Kondensatoren C2 abgetastet und der erste Operationsverstärker 31 in dem ersten Abtast-/Halteverstärker wird automatisch auf Null gesetzt.
Eine D/A-Umsetzung unter Verwendung des zyklischen N-Bit/D/A-Umsetzers gemäß 5 erfordert N Taktzyklen.
Es sollte verstanden werden, dass die Signalinvertierung, die in der Schaltanordnung 33 ausgeführt wird, die Digitalinformation des Eingabe-Bits verwendet und, basierend auf dieser Information, entscheidet ob oder nicht das Eingabesignal zur Schaltanordnung 33 invertiert werden sollte. Die Signalinvertierung wird vorzugsweise als digitalgesteuerte Polaritätsverschiebung implementiert. In der vollständig differenziellen Realisierung der 5 wird die Invertierung durchgeführt durch Austausch der Polarität des differenziellen Signals unter Verwendung der digitalgesteuerten Schaltanordnung 33. Auf diese Weise wird die Signalinvertierung mit sehr hoher Genauigkeit realisiert. Die hohe Präzision der Signalinvertierung verbessert ferner die Genauigkeit des zyklischen D/A-Umsetzers gemäß der Erfindung.
Zusätzlich wird, da die Signalinvertierung nur sehr einfache taktgesteuerte Schalter erfordert, der Hardware-Zusatzbedarf auf ein Minimum beschränkt.
Es ist möglich, die vollständig differenzielle Schaltungsrealisierung, die oben in Verbindung mit 5, 6 und 7A–C beschrieben worden ist, zu modifizieren durch Ändern der spezifischen Konfiguration der Schalter und Kondensatoren. Die Anzahl der Schalter und Kondensatoren kann geändert werden.
Die Abtast-/Haltefunktionalitäten, die Verstärkung um 0,5 sowie das Invertieren können auch gegebenenfalls auf alternative Weise realisiert werden. Die Taktsignale, die die Schalter und Schaltungen des zyklischen D/A-Umsetzers steuern, werden selbstverständlich in Übereinstimmung mit diesen Modifizierungen der Schaltungsrealisierung angepasst.
Es sollte auch verstanden werden, dass Einzel-End-D/A-Umsetzerrealisierungen bzw, nicht-syimetrische D/A-Umsetzerrealisierungen basierend auf der vollständig differenziellen Realisierung der 5 leicht erhalten werden können.
Implementierungen des erfindungsgemäßen Gray-Code-zu-Analog-Algorithmus in Pipeline-D/A-Umsetzern
8 ist ein schematisches Blockdiagramm zum Zeigen des Grundprinzips eines Pipeline-D/A-Umsetzers gemäß der Erfindung. Der Pipeline-D/A-Umsetzer gemäß der Erfindung ist ein zeitdiskreter N-Bit-D/A-Umsetzer, der eine ganzzahlige Anzahl N von Signalverarbeitungsstufen umfasst, die in Kaskade (in Serie) verbunden sind. Demgemäss umfasst das Digitaleingangssignal N Gray-Code-Eingabe-Bits b_g(i), wobei i von N bis 1 geht. Beachte, dass b_g(N) das am wenigsten signifikante Bit (LSB) kennzeichnet und b_g(1) das signifikanteste Bit (MSB). Für Illustrationszwecke sind nicht alle Stufen explizit dargestellt. Im allgemeinen hat jede Stufe einen Analogeingangsanschluss, einen Analogausgangsanschluss und einen Digitaleingangsanschluss. Der Analogausgangsanschluss einer Stufe ist mit dem Analogeingangsanschluss der folgenden Stufe verbunden. Der Digitaleingangsanschluss jeder Stufe spricht auf ein jeweiliges der Eingangs-Bits b_g(i) an, das auch als i-tes MSB des Digitaleingangssignals bezeichnet wird. Zudem ist auch ein zweiter Analogeingangsanschluss vorgesehen, der auf ein vorbestimmtes Referenzsignal anspricht.
Die eigentliche Pipeline-D/A-Umsetzung beginnt durch Verbinden der Stufe N mit Masse, hierdurch ein Anfangsanalogsignal V_g(N + 1) definierend, welches gleich Null ist. Als nächstes wird der Digitaleingangscode an den D/A-Umsetzer angelegt und die Eingabe-Bits b_g(i) des Codewortes werden sukzessive an die Signalverarbeitungsstufen des Umsetzers angelegt, ein Bit pro Stufe in einer zeitdiskreten Folge und ein Zwischenanalogsignal V_g(i) wird von den Stufen des Umsetzers in Pipeline-Weise aktualisiert bis in finales Ausgabesignal V_g(1) = V_gout in der letzten Stufe generiert ist. Per Definition ist die D/A-Umsetzung abgeschlossen, wenn die letzte Stufe ihr Analogausgabesignal V_g(1) generiert hat.
Die Signalverarbeitungsstufen des Pipeline-D/A-Umsetzers werden typischerweise durch nicht-überlappende Taktsignale gesteuert wie zum Beispiel Φ₁ und Φ₂, die in 8 gezeigt sind, kombiniert mit einer Art von Abtast-/Halteschaltung, die in jeder Stufe vorgesehen ist. Dies stellt einen zeitdiskreten Betrieb des Umsetzers sicher. Die Eingabe-Bits werden vorzugsweise um einen halben Taktzyklus getrennt zwischen aufeinanderfolgenden Bits angelegt. Mit anderen Worten, der Betrieb der Stufen des Pipeline-D/A-Umsetzers ist irgendwie zeitlich getrennt voneinander sowie temporär elektrisch voneinander isoliert. Wenn beispielsweise die Stufe i das i-te MSB empfängt zum Generieren des Zwischenanalogsignals V_g(i) auf die Taktphase Φ₂, dann empfängt die Stufe (i – 1) das (i – 1)-te LSB zum Generieren des Zwischenanalogsignals V_g(i – 1) auf die Taktphase Φ₁ usw. Die Taktsignale werden von einem (nicht dargestellten) konventionellen Signalgenerator generiert.
In 8 wird auch eine detailliertere Wiedergabe einer Einzelstufe 40 des erfindungsgemäßen Pipeline-D/A-Umsetzers dargestellt. Die Pipeline-Stufe 40 der 8 umfasst im wesentlichen die folgenden funktionalen Komponenten: Einen Addierer/Subtrahierer 45, einen Invertierer 46, einen Schalter 47, einen Verstärker 48 mit einem Verstärkungsfaktor gleich 0,5 und einer Abtast-/Halteschaltung 49. Die Pipeline-Stufe 40 arbeitet folgendermaßen: Der Ausgabeanschluss der vorangegangenen Stufe ist mit dem Addierer/Subtrahierer 45 verbunden, der mit einer vorgegebenen Taktphase das Zwischenanalogsignal V_g(i + 1) der vorangegangenen Stufe empfängt. Der Addierer/Subtrahierer 45 spricht auch an auf ein Referenzsignal Vr, welches von dem Zwischenanalogsignal V_g(i + 1) subtrahiert wird. Das Gray-Code-Eingabe-Bit, in diesem Fall b_g(i), das an die Pipeline-Stufe 40 angelegt wird, bestimmt, ob das Ausgangssignal des Addierer/Subtrahierers 45 oder sein Kehrwert weitergeleitet wird. Die Signalumkehrung wird von dem Signalinvertierer 46 ausgeführt. Der Schalter 47 wird durch das angelegte Gray-Code-Bit gesteuert derart, dass entweder das Ausgangssignal des Addierer/Subtrahierers 45 oder sein Kehrwert in Verbindung mit dem Verstärker 48 geschaltet wird. Der Verstärker 48 verstärkt das weitergeleitete Signal um einen Faktor von 0,5. Das verstärkte Signal wird von der Abtast-/Halteschaltung 49 abgetastet und gehalten. Das von der Abtast-/Halteschaltung 49 abgetastete und gehaltene Signal wird als Zwischenanalogsignal V_g(i) definiert, das dem Eingabe-Bit b_g(i) zugeordnet ist. In der nächsten Taktphase wird das Zwischensignal V_g(i), das von der Abtast-/Halteschaltung 49 abgetastet und gehalten wird, freigegeben und weitergeleitet zu der folgenden Stufe (Stufe i – 1).
Es sollte verstanden werden, dass der Pipeline-D/A-Umsetzer der 8 eine diskrete Realisierung des erfindungsgemäßen Gray-Code-zu-Analogalgorithmus ist, der oben in Gleichung (2.1) definiert ist. Jedoch kann der Verstärker 48 alternative vorgesehen sein vor dem Invertierer 46 und dem Schalter 47. Zusätzlich können der Verstärker 48 und die Abtast-/Halteschaltung 49 in einer einzelnen Einheit integriert sein, wie einem Abtast-/Halteverstärker.
Um die Hochgeschwindigkeitskapazität des Pipeline-D/A-Umsetzers gemäß der Erfindung vollständig zu nutzen, führt der Umsetzer normalerweise eine Anzahl von D/A-Umsetzungen "simultan" durch. Sobald eine Signalverarbeitungsstufe das Zwischenanalogsignal ansprechend auf das Eingabe-Bit eines ersten Digitalcodewertes aktualisiert hat und das Zwischensignal zur nächsten Stufe transferiert hat, ist sie bereit zum Empfangen eines Eingabe-Bits eines zweiten Digitalcodewertes. Auf diese Weise kann ein Pipeline-D/A-Umsetzer simultan Eingabe-Bits von unterschiedlichen Digitalcodewerten in unterschiedliche Stufen des Umsetzers verarbeiten. Diese Betriebsstrecke erhöht den Durchsatz des Umsetzers, so dass der Pipeline-D/A-Umsetzer ein Analogausgangssignal mit jedem Taktzyklus generiert.
9 ist ein Schaltungsdiagramm eines volldifferenziellen Pipeline-D/A-Umsetzers in Übereinstimmung mit einer zweiten bevorzugten Ausführungsform der Erfindung. Die Gesamtstruktur des Pipeline-D/A-Umsetzers der 9 ist sehr ähnlich der der 8. Der Pipeline-D/A-Umsetzer der 9 umfasst eine ganze Zahl N von kaskadierten Signalverarbeitungsstufen, in welchen der Analogausgangsanschluss einer Stufe mit dem Analogeingangsanschluss der folgenden Stufe verbunden ist. Das Digitaleingangssignal umfasst N Gray-Code-Eingabe-Bits b_g(i), wobei i von N bis 1 läuft und b_g(N) das am wenigsten signifikante bit (LSB) kennzeichnet und b_g(1) das signifikanteste Bit (MSB). Die eigentliche Pipeline-D/A-Umsetzung beginnt durch Verbinden der Stufe N mit Masse, hierdurch ein Anfangsanalogsignal V_g(N + 1) definierend, das gleich Null ist. Als nächstes wird der Digitaleingabecode an dem Umsetzer angelegt und das Eingabe-Bit b_g(i) des Digitaleingabecodes wird sukzessive an die individuellen Signalverarbeitungsstufen des Umsetzers angelegt, ein Bit für jede Stufe in einer zeitdiskreten Folge und ein Zwischenanalogsignal V_g(i) wird sukzessive aktualisiert durch die Signalverarbeitungsstufen des Umsetzers in einer Pipeline-Weise, bis ein finales Analogausgabesignal V_g(1) = V_gout in der letzten Stufe generiert wird.
Der Pipeline-D/A-Umsetzer nach 9 umfasst auch einen Taktsignalgenerator (nicht dargestellt) zum Generieren eines Satzes von Taktsignalen Φ₁ und Φ₂ von vorbestimmter Zeitabstimmung und vorbestimmten Signalwerten. 10 ist ein Zeitdiagramm zum Zeigen der Taktsignale Φ₁ und Φ₂, die den Betrieb des Pipeline-D/A-Umsetzers steuern.
Um den Digitaleingabecode in geeigneter Weise zu verarbeiten, ist eine Verzögerung von einem halben Taktzyklus zwischen aufeinanderfolgenden Eingabe-Bits vorgesehen, beginnend mit dem LSB. Die Notation
gibt eine Verzögerung um
Taktzyklen an (N > i ≥ 1). Zudem sollten Taktphasen zwischen aufeinanderfolgenden Stufen "ausgetauscht" werden, d. h. wenn die Stufe i das Zwischenanalogsignal V_g(i) auf die Taktphase Φ₂ generiert, dann generiert die Stufe (i – 1) das Zwischenanalogsignal V_g(i – 1) in der Taktphase Φ₁.
In 9 ist auch eine detailliertere Wiedergabe einer einzelnen Pipeline-Stufe 50 dargestellt. Die Pipeline-Stufe 50 ist eine volldifferenzielle Realisierung. Beim Behandeln von volldifferenziellen Realisierungen werden differenzielle Signale berücksichtigt. Der Pipeline-D/A-Umsetzer gemäß 9 basiert auf dem Gray-Code-zu-Analogalgorithmus von Gleichung (2.1) in bezug auf differenzielle Signale. Aus Gründen der Einfachheit werden die differenziellen Signale durch die Bezugszeichen der entsprechenden Einzelendsignale gekennzeichnet.
Die Pipeline-Stufe 50 der 9 wird nun detailliert beschrieben. Sie umfasst im wesentlichen die folgenden funktionalen Komponenten: Einen Operationsverstärker (OP) 51, Kondensatoren C1 und C2, eine Schaltanordnung 52, eine Anzahl von Steuerschaltern und Ausgabeschaltern S_out. Die Steuerschalter S_out werden durch Φ₂ gesteuert. Der Operationsverstärker 51 und die Kondensatoren C1 und C2 arbeiten als Abtast-/Halteverstärker (SHA) gesteuert durch geeignete Steuerschalter. In den Figuren wird ein spezifischer Steuerschalter durch das Bezugszeichen seines entsprechenden Taktsignals gekennzeichnet. In diesem Realisierungsbeispiel wird ein Schalter eingeschaltet, wenn das entsprechende Taktsignal auf Hochpotential geht und ausgeschaltet, wenn das entsprechende Taktsignal auf Niedrigpotential geht.
Der Operationsverstärker 51 hat zwei Eingabeanschlüsse und zwei Ausgabeanschlüsse und arbeitet mit einer internen Gleichtaktrückkopplungsfunktion. Zudem sind dem Operationsverstärker 51 Kondensatoren C1 und C2 zugeordnet. Ein Kondensator C1 und ein Kondensator C2 sind selektiv über Φ₂ gesteuerte Steuerschalter parallel über jedes Paar von Eingabe/Ausgabeanschlüssen des Operationsverstärkers 51 verbunden. Zudem hat der Operationsverstärker 51 durch Φ₁ gesteuerte Steuerschalter parallel über den Operationsverstärker. Wenn geschlossen, schließen diese durch Φ₁ gesteuerten Steuerschalter den Operationsverstärker 51 kurz oder setzen ihn zurück. Dieses Rücksetzen ermöglicht die Unterdrückung von Gleichspannungs-Offset im Operationsverstärker 51. Alle Kondensatoren haben dieselbe Kapazität. Die Kondensatoren C1 werden selektiv über durch Φ₁ gesteuerte Schalter verbunden mit dem Kehrwert des differenziellen Referenzsignals V_r. Das Referenzsignal wird bevorzugt über einen zweiten Analogeingangsanschluss einer konventionellen Signalquelle bereitgestellt. Die Kondensatoren C2 sind selektiv über durch Φ₁ gesteuerte Schalter an die Ausgangsanschlüsse der vorangegangenen Stufe verbunden, hierdurch bereit zum Empfangen des Zwischensignals V_g(i + 1). Im Betrieb, wenn der Abtast-/Halteverstärker, d. h. der Operationsverstärker 51 zusammen mit seinen zugeordneten Kondensatoren C1 und C2 sich in seiner Verstärkungs- oder Haltephase befindet, wird er einen Verstärkungsfaktor gleich 0,5 haben. Die Schaltanordnung 52 hat zwei Eingabeanschlüsse und zwei Ausgabeanschlüsse und umfasst vier Schalter, die von dem Eingabe-Gray-Code-Bit b(i) und seinem logischen Kehrwert b(i) gesteuert werden. Die Schaltanordnung 52 ist konfiguriert, um selektiv abhängig von dem Gray-Code-Eingabe-Bit das differenzielle Signal, das darin eingegeben wird, umzukehren durch Ändern der Signalpolaritäten dieses differenziellen Signals.
Der Abtast-/Halteverstärker ist verbunden zum Empfangen des Zwischensignals V_g(i + 1) von der vorangegangenen Stufe und des Kehrwerts des vorbestimmten Referenzsignals. In seiner Haltephase realisiert der Abtast-/Halteverstärker eine Verstärkung von 0,5. Der Abtast-/Halteverstärker ist auch direkt mit der Schaltanordnung 52 verbunden, welche selektiv das Ausgangssignal des Abtast-/Halteverstärkers umkehrt. Das selektiv invertierte Signal der Schaltanordnung wird weitergeleitet als Zwischensignal V_g(i) an die nächste Stufe.
Für ein besseres Verständnis der volldifferenziellen Realisierung der 9 wird der Betrieb der Pipeline-Stufe 50 nun bei aufeinanderfolgenden Taktphasen, die allgemein ausgedrückt werden als Hochpegel bzw. als Hoch-Phasen des Taktsignals Φ₁ und Φ₂, erläutert. Es wird nun bezug genommen auf 11A–B, welche reduzierte Schaltungsdiagramme der volldifferenziellen Pipeline-Stufe 50 der 9 darstellen bei unterschiedlichen Taktphasen. Die Schaltungsdiagramme der 11A–B sind reduziert worden, um nur die Teile der Pipeline-D/A-Umsetzerstufe 50 darzustellen, die für die betrachtete Taktphase wesentlich sind. Offene Schalter und unverbundene Elemente werden im allgemeinen nicht dargestellt.
11A zeigt die Pipeline-D/A-Umsetzerstufe 50 bei der Taktphase, wenn Φ₁ auf Hochpotential liegt. Die Eingangskondensatoren C2 sind mit den Ausgangsanschlüssen der vorangegangenen Stufe derart verbunden, dass sie das Zwischensignal V_g(i + 1) abtasten. Auch wird der Kehrwert des Referenzsignals V_r auf den Kondensatoren C1 abgetastet. Beachte, dass bedingt durch die volldifferenzielle Konfiguration die Referenz (nicht der Kehrwert der Referenz) durch den negativen Zweig abgetastet wird. Der Operationsverstärker 51 in dem Abtast-/Halteverstärker wird automatisch auf Null gesetzt.
11B zeigt den zyklischen D/A-Umsetzer 30 bei der Taktphase, wenn Φ₂ auf Hochpotential liegt. Nun wird die Summe der Ladungen auf den Kondensatoren C1 und C2 gleichmäßig zwischen den Kondensatoren C1 und C2 verteilt, hierdurch die Summe dieser Ladungen durch 2 dividierend. Mit anderen Worten, der Abtast-/Halteverstärker realisiert eine Verstärkung von 0,5. Das Ausgangssignal des Abtast-/Halteverstärkers, d. h. des Operationsverstärkers 51 und seiner zugeordneten Kondensatoren C1 und C2 ist gleich 1/2·[V_g(i + 1) – V_r + ΔV(i)], wobei ΔV(i) den Fehler beim Generieren des Zwischensignals V_g(i) repräsentiert. Aus Gründen der Einfachheit halber wird angenommen, dass diese Fehlerspannung von dem Operationsverstärker 51 eingefügt wird. Die Fehlerspannung ΔV(i) ist repräsentative für eine Anzahl von unterschiedlichen Arten von Fehlern wie zum Beispiel taktinduzierten Ladungsinjektionen und anderen Gleichspannungs-Offsets, sowie Niederfrequenzrauschen. Der in einer speziellen Stufe produzierte Fehler ist nicht notwendigerweise identisch mit dem der anderen Stufen. Es wird jedoch angenommen, dass ein Teil des Fehlers korreliert ist und dass ein Teil unkorreliert ist, so dass ΔV(i) = ΔV_s + ΔV_r(i) gilt, wobei ΔV_s der systematische Fehler ist, der identisch ist für alle Stufen und ΔV_r(i) ein zufälliger Fehler ist, der für jede Stufe individuell ist. Der systematische Fehler ΔV_s kann selbstverständlich zwischen unterschiedlichen D/A-Umsetzern variieren. Der zufällige Fehler ΔV_r(i) hat einen Erwartungswert gleich Null. Im folgenden wird aus Gründen der Einfachheit angenommen, dass die Wirkung des Zufallsfehlers der D/A-Umsetzung Null sein wird und demnach ΔV(i) = ΔVs. Das Ausgangssignal des Abtast-/Halteverstärkers, das den systematischen Fehler ΔV_s einschließt, wird von der Schaltanordnung 52 empfangen. Das Gray-Code-Eingangs-Bit b(i) und sein Kehrwert b(i) werden an die Schaltanordnung 52 angelegt und die Schaltanordnung 52 invertiert oder vertauscht das von dem Abtast-/Halteverstärker gehaltene differenzielle Signal abhängig von dem anliegenden Eingangs-Bit, wie in 11B angedeutet. Die Ausgangsschalter S_out werden geschlossen und das selektiv invertierte Ausgangssignal der Schaltanordnung 52 wird zur nächsten Stufe als Zwischensignal V_g(i) weitergeleitet. Das Zwischensignal V_g(i) ist gleich:
Zum Realisieren einer vollständigen N-Bit-D/A-Umsetzung werden alle N Stufen verwendet und das Ausgangssignal V_g(1) der letzten Stufe, d. h. der Stufe 1, ist gegeben durch:
Wie oben erwähnt ist das Ausgangssignal V_g(1) der letzten Stufe als finales Analogausgangssignal definiert, das dem Digitaleingangscode zugeordnet ist. Der letzte Term in Gleichung (4.2) repräsentiert den gesamten akkumulierten Fehler im finalen Analogausgangssignal.
Der gesamte akkumulierte Fehler für den volldifferenziellen N-Bit-Pipeline-D/A-Umsetzer der 9 ist konsistent zu dem gesamten akkumulierten Fehler für den volldifferenziellen zyklischen N-Bit D/A-Umsetzer der 5 und auch zu dem akkumulierten Fehler, der durch Gleichung (2.9) gegeben ist.
Selbstverständlich werden Einzelend-Pipeline-D/A-Umsetzerrealisierungen basierend auf der oben in Verbindung mit den 9, 10 und 11A–B beschriebenen volldifferenziellen Pipeline-Realisierung leicht erhalten.
Es ist wichtig zu verstehen, dass Hybride von zyklischen und Pipeline-D/A-Umsetzern möglich sind. In einer alternativen Ausführungsform der vorliegenden Erfindung sind k zyklische m-Bit-D/A-Umsetzer in Serie verbunden zum Bilden eines hybriden D/A-Umsetzers von k mal m Bits, wobei k und m positive ganze Zahlen sind. Beispielsweise werden vier zyklische 2-Bit-D/A-Umsetzer gemäß der Erfindung in einer Pipeline-Weise kaskadiert zum Bilden eines 8-Bit D/A-Umsetzers.
Selbstverständlich liegt das Digitaleingabesignal für einen Gray-Code-zu-Analog-D/A-Umsetzer gemäß der Erfindung in Form von Gray-Code vor. Wenn jedoch der D/A-Umsetzer gemäß der Erfindung verwendet werden soll in einem System mit einem Equipment, das entworfen worden ist zum Arbeiten mit regulärem Binär-Code, ist es möglich, die Binär-Code-Signale umzusetzen in Gray-Code-Signale. Demzufolge umfasst in diesem Fall der erfindungsgemäße D/A-Umsetzer als eine Eingangsstufe eine Vorrichtung zum digitalen Umsetzen oder Konvertieren eines regulär binär-codierten Signals in ein Gray-Code-codiertes Eingangssignal. 12 ist ein schematisches Diagramm zum Zeigen einer erläuternden Umsetzung von 4 Bits von regulärem Binär-Code in 4 Bits von Gray-Code unter Verwendung einfacher Digitalgatter EXKLUSIV-ODER-1, EXKLUSIV-ODER-2, EXKLUSIV-ODER-3. Bits regulären Binär-Codes, die hier gekennzeichnet sind durch b_b(i), werden umgesetzt in Gray-Code-Bits, die hier gekennzeichnet sind als b_g(i) gemäß dem folgenden Zusammenhang, der identisch ist mit Gleichung (2.3) oben: bg(1) = bb(1); bg(i) = bb(i)⊕bb(i – 1), (2 ≤ i ≤ N) (4.3)wobei N die Zahl der Bits der Codewerte ist und ⊕ eine EXKLUSIV-ODER-Operation kennzeichnet. In dem Beispiel der 12 ist N gleich 4. Das Binär-Code-MSB, b_b(1), wird in das Gray-Code-MSB b_g(1) umgesetzt ohne irgendeine Änderung. Die verbleibenden Binär-Code-Bits werden in Gray-Code-Bits umgesetzt unter Verwendung der entsprechenden digitalen EXKLUSIV-ODER-Gatter. Diese digitale Umsetzung fügt keine Offset-Fehler ein. Demgemäss ist es unter Verwendung des obigen Digital-Binär-Code-zu-Gray-Code-Umsetzens in Kombination mit einem Gray-Code-zu-Analog-D/A-Umsetzer gemäß der Erfindung möglich, eine D/A-Umsetzung eines Eingangssignals durchzuführen, das ursprünglich im Binär-Code vorliegt und noch ein Analogausgangssignal zu erhalten mit einem niedrigen Pegel akkumulierter Offset-Fehler.
Alternative Implementierung eines zyklischen D/A-Umsetzers
13 ist ein Schaltungsdiagramm einer erläuternden vollständig differenziellen "Switched-Capacitor"-Realisierung eines zyklischen D/A-Umsetzers in Übereinstimmung mit einer alternativen Ausführungsform der Erfindung. Die Schaltungsimplementierung der 13 realisiert den Gray-Code-zu-Analogalgorithmus nach Gleichung (2.1) in bezug auf differenzielle Signale. Genau wie bei der Realisierung der 5 ist die Realisierung der 13 vom "Switched-Capacitor"-Typ mit digitalgesteuerten Schaltern. In einer D/A-Umsetzung werden eine Subtraktion der Referenz und eine Verstärkung um einen Faktor von 0,5 durchgeführt. Es sollte auch verstanden werden, dass die Gray-Code-Bits des Digitalsignals bestimmen, ob oder nicht die Umkehrfunktion des Algorithmus realisiert wird.
Der zyklische D/A-Umsetzer 60 umfasst im wesentlichen einen ersten Operationsverstärker (OP) 61, einen zweiten Operationsverstärker 62, eine Schaltanordnung 63, zugeordnete Kondensatoren (C, 2C), eine Anzahl von Steuerschaltern und ein Paar Ausgangsschalter.
Jeder der Operationsverstärker 61, 62 hat zwei Eingangsanschlüsse und zwei Ausgangsanschlüsse und arbeitet mit einer internen Gleichtaktrückkopplungsfunktion.
In 13 ist die Abtast-/Halteschaltung, die den Operationsverstärker 61, die zugeordneten Kondensatoren C und 2C, den Masseanschluss und die Steuerschalter Φ₁ und Φ₂ umfasst, definiert als ein Abtast-/Halteverstärker, der eingekreist wird durch unterbrochene Linien und in der Figur als SHA gekennzeichnet ist. Der Abtast-/Halteverstärker (SHA) hat einen Verstärkungsfaktor von 0,5 in seinem Haltemodus. Jeder der Kondensatoren 2C (mit einer Kapazität zweimal der der Kondensatoren C) ist parallel über ein jeweiliges Paar von Eingangs-/Ausgangsanschlüssen (unterschiedlicher Vorzeichen) des ersten Operationsverstärkers 61 verbunden. Jeder der Kondensatoren (C) ist selektiv über einen jeweiligen Schalter Φ₂ an einen jeweiligen Eingangsanschluss des ersten Operationsverstärkers 61 verbunden und die Kondensatoren (C) sprechen selektiv an über jeweilige Schalter Φ₂ auf das differenzielle Referenzsignal V_r und über jeweilige Rückkopplungsschalter Φ₁ auf ein differenzielles Rückkopplungssignal. Es gibt Schalter Φ₁, parallel verbunden (auf dieselbe Weise wie die Kondensatoren 2C) über den ersten Operationsverstärker 61, um ihn selektiv rückzusetzen.
Der zweite Operationsverstärker 62 mit seinem Kondensator (C) ist als Abtast-/Halteschaltung (SHC) konfiguriert und dient als Einheitsverstärkungspuffer. Es gibt Verbindungen zwischen jedem Paar Eingabe-/Ausgabeanschlüssen (+ zu –/– zu +) und der zugeordnete Kondensator (C) ist über die Eingabeanschlüsse des zweiten Operationsverstärkers 62 verbunden.
Die Abtast-/Halteschaltung SHC ist selektiv über Schalter Φ₂ an die Ausgangsanschlüsse des ersten Operationsverstärkers 61 verbunden zum Abtasten des verstärkten differenziellen Ausgangssignals des Abtast-/Halteverstärkers SHA.
Zudem ist auch ein Digitaleingangsanschluss (nicht dargestellt) zum sukzessiven Empfangen der Gray-Code-Bits vorhanden, ein Gray-Code-Bit für jeden Zyklus des zyklischen D/A-Umsetzers.
Die Schaltanordnung 63 hat zwei Eingangsanschlüsse und zwei Ausgangsanschlüsse und umfasst vier Schalter, die durch das Eingangs-Gray-Code-Bit b(i) gesteuert werden, das von dem Digitaleingangsanschluss zugeführt wird und seinem logischen Kehrwert b(i). Die Schaltanordnung 63 ist konfiguriert, um selektiv, abhängig von dem Eingabe-Gray-Code-Bit, das differenzielle Ausgangssignal der Abtast-/Halteschaltung SHC durch Vertauschen der Signalpolaritäten des Signals zu invertieren. Das selektiv vertauschte/invertierte differenzielle Ausgangssignal der Schaltanordnung (63) wird selektiv über die Schalter Φ₁ als differenzielles Rückkopplungssignal zum Eingangskondensator (C) des Abtast-/Halteverstärkers bereitgestellt.
Der zyklische D/A-Umsetzer 60 umfasst ferner einen (nicht dargestellten) Taktgenerator, der einen Satz von Taktsignalen Φ_out, Φ_s, Φ₁ und Φ₂ mit vorbestimmtem Timing und vorbestimmten Signalwerten generiert.
14 ist ein Zeitdiagramm zum Zeigen der Taktsignale Φ_out, Φ_s, Φ₁ und Φ₂, die in der D/A-Umsetzerrealisierung der 13 verwendet werden. Der Betrieb des zyklischen D/A-Umsetzers 60 wird durch diese Taktsignale gesteuert dahingehend, dass die Taktsignale die Ausgabeschalter und die Steuerschalter steuern. In den Figuren wird ein spezifischer Steuerschalter durch das Bezugszeichen seines entsprechenden Taktsignals gekennzeichnet. In diesem Realisierungsbeispiel wird ein Schalter eingeschaltet, wenn das entsprechende Taktsignal auf einen hohen Pegel geht und ausgeschaltet, wenn das entsprechende Taktsignal auf einen niedrigen Pegel geht.
Der Betrieb des zyklischen D/A-Umsetzers 60 wird nun kurz beschrieben. Der D/A-Umsetzer startet durch Rücksetzen des Kondensators (C) am Abtast-/Halteschaltungseingang bei der Taktphase Φ_s, hierdurch das Anfangsanalogsignal V_g(N + 1) = 0 definierend. Das Analogsignal (Rückkopplungssignal) wird auf die Eingangskondensatoren (C) des Abtast-/Halteverstärkers durch die Rückkopplungsschalter Φ₁ abgetastet. Bei dieser Taktphase werden die Eingangskondensatoren (C) auf einer Seite gegen Masse geschaltet und gleichzeitig wird der erste Operationsverstärker 61 rückgesetzt.
In der nächsten Taktphase Φ₂ werden die Subtraktion des Bezugszeichens V_r und die Verstärkung um 0,5 durch den Abtast-/Halteverstärker realisiert. Das Ergebnis wird durch die Abtast-/Halteschaltung abgetastet und das LSB-Eingabe-Bit bestimmt, ob oder nicht durch die Schaltanordnung 63 eine Invertierung vorgenommen wird. Demgemäss wird das Zwischensignal V_g(N) entsprechend der Gleichung (2.1) generiert.
Während der nächsten Taktphase Φ₁ (Digitaleingang ist noch aktiv), wird V_g(N) auf den Eingangskondensator (C) des Abtast-/Halteverstärkers abgetastet durch die Φ₁-Schalter, die den Eingangskondensatoren (C) zugeordnet sind, und der erste Operationsverstärker 61 wird rückgesetzt.
Während der nächsten Taktphase Φ₂ wird die Subtraktion des Referenzwertes V_r und die Verstärkung um 0,5 im Abtast-/Halteverstärker realisiert. In derselben Taktphase wird das Ergebnis durch die Abtast-/Halteschaltung abgetastet und die Signalumkehrung wird selektiv durchgeführt durch die Schaltanordnung 63 abhängig von dem zweiten LSB. Demgemäss wird das Zwischensignal V_g(N – 1) entsprechend der Gleichung (2.1) generiert.
Der Betrieb wird fortgesetzt gemäß der Gleichung (2.1) bis das MSB eingegeben worden ist. Der Taktimpuls Φ_out steuert die Ausgabeschalter des zyklischen D/A-Umsetzers 60 und wenn Φ_out hoch ist, wird das finale Analogausgangssignal V_gout = V_g(1) aus der Schaltung extrahiert. Vorzugsweise wird das Extrahieren des finalen Analogausgangssignals gerade vor dem Beginn einer neuen D/A-Umsetzung durchgeführt, wie in 14 angezeigt, wobei Φ_out den anderen Taktsignalen vorangeht.
Insgesamt ist gezeigt worden, dass der vorgeschlagene Gray-Code-D/A-Umsetzer konventionellen D/A-Umsetzern überlegen ist. Die neuen und erfinderischen D/A-Umsetzerarchitekturen basierend auf dem Gray-Code-zu-Analog-Umsetzalgorithmus gemäß der Erfindung sind gut geeignet für hochgenaue, sowie für störungsarme Anwendungen.
Die oben beschriebenen Ausführungsformen sind bloß als Beispiele wiedergegeben worden. Es sollte verstanden werden, dass die Erfindung nicht darauf beschränkt ist.

Claims

Verfahren zum Umsetzen eines Gray-Code-Digitaleingangssignals einer vorbestimmten ganzen Zahl N von b(i) Bits in ein Analogausgangssignal V_out unter Verwendung eines vorbestimmten Referenzsignals V_r, wobei i eine ganze Zahl derart ist, dass 1 ≤ i ≤ N gilt, dadurch gekennzeichnet, dass das Verfahren die Schritte umfasst: Generieren des Analogausgangssignals gemäß einem durch die folgenden Gleichungen definierten Gray-Code-zu-Analog-Algorithmus: Vg(N + 1) = 0;
Vout = Vg(1),wobei die Gray-Code-Bits des Digitaleingangssignals nacheinander eines nach dem anderen angewendet werden, beginnend mit dem am Wenigsten signifikanten Bit b(N) und endend mit dem signifikantesten Bit b(1).
Verfahren nach Anspruch 1, wobei der Schritt des Bereitstellens den Schritt des digitalen Umsetzens eines Signals eines regulären Binärcodes in das Gray-codierte Digitaleingangssignal umfasst.
Verfahren nach Anspruch 1, wobei der Gray-Code-zu-Analog-Algorithmus ein rekursiver Digital-zu-Analog-Umsetzalgorithmus ist und das Verfahren die Schritte umfasst: nacheinander Anwenden der Gray-Code-Bits des Digitaleingangssignals in den rekursiven Schritten des Umsetzalgorithmusses, von einem Gray-Code-Bit für jeden rekursiven Schritt, beginnend mit dem am Wenigsten signifikanten Bit b(N) und endend mit dem signifikantesten Bit b(1); und Generieren des Analogausgangssignals V_out durch Definieren und rekursives Aktualisieren eines Zwischensignals gemäß dem Umsetzalgorithmus, wobei jeder rekursive Schritt des Umsetzalgorithmusses in Abhängigkeit von dem in diesem rekursiven Schritt angewendeten Gray-Code-Bit den Schritt umfasst, das Zwischensignal selektiv zu invertieren, und wobei das Analogausgangssignals V_out definiert ist als Zwischensignal des letzten rekursiven Schrittes.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass jeder rekursive Schritt des Umsetzalgorithmus ferner den Schritt umfasst, das Zwischensignal einer Subtraktion des vorbestemmten Referenzsignals, einer Verstärkung und einer Abtast- und Halteoperation zu unterziehen.
Verfahren nach Anspruch 4, wobei die Subtraktion durchgeführt wird vor dem selektiven Invertieren und dem Verstärken.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die rekursiven Schritte des Algorithmusses zeitweise voneinander getrennt sind, sowie temporär elektrisch voneinander isoliert.
Digital-zu-Analog-Umsetzer bzw. D/A-Umsetzer zum Umsetzen eines Gray-Code-Digitaleingangssignals einer vorbestimmten ganzen Zahl N von Bits b(i) in einem Analogausgangssignal V_out unter Verwendung eines vorbestimmten Referenzsignals V_r, wobei i eine derartige ganze Zahl ist, dass 1 ≤ i ≤ N gilt, dadurch gekennzeichnet, dass der D/A-Umsetzer umfasst: eine Vorrichtung zum Generieren des Analogausgangssignals entsprechend einem durch die folgenden Gleichungen definierten Gray-Code-zu-Analog-Algorithmus: Vg(N + 1) = 0;
Vout = Vg(1),wobei the Gray-Code-Bits des Digitaleingangssignals nacheinander eines nach dem anderen angewendet werden, beginnend mit dem am Wenigsten signifikanten Bit b(N) und endend mit dem signifikantesten Bit b(1).
D/A-Umsetzer nach Anspruch 7, außerdem eine Vorrichtung umfassend zum digitalen Umsetzen eines Signals regulären Binärcodes in das Gray-codierte Digitaleingangssignal.
D/A-Umsetzer nach Anspruch 7, dadurch gekennzeichnet, dass der D/A-Umsetzer ein zyklischer D/A-Umsetzer ist.
D/A-Umsetzer nach Anspruch 7, dadurch gekennzeichnet, dass der D/A-Umsetzer ein Pipeline-D/A-Umsetzer ist.
D/A-Umsetzer nach Anspruch 7, dadurch gekennzeichnet, dass der D/A-Umsetzer ein zyklischer D/A-Umsetzer (20; 30) ist, der umfasst: einen Digitaleingangsanschluss zum sukzessiven Empfangen der Gray-Code-Bits; und eine Vorrichtung (24, 25, 26, 27, 28, 29; 31, C1, C2, 32, C3, 33) zum Generieren des Analogausgangssignals durch zyklisches Aktualisieren eines Zwischensignals, wobei die Generiervorrichtung eine Vorrichtung (26, 27; 33) umfasst, um selektiv abhängig von dem momentan durch den Digitaleingangsanschluss empfangenen Gray-Code-Bit das Zwischensignal zu invertieren.
D/A-Umsetzer nach Anspruch 11, dadurch gekennzeichnet, dass die Generiervorrichtung ferner eine Vorrichtung (25, 28, 29; C2, 31, C1, C2, 32, C3) umfasst, um das Zwischensignal einer Subtraktion des vorbestimmten Referenzsignals, einer Verstärkung um 0,5 und einer Abtast-Halte-Operation zu unterziehen.
D/A-Umsetzer nach Anspruch 7, dadurch gekennzeichnet, dass der D/A-Umsetzer ein zyklischer D/A-Umsetzer (30) ist, der umfasst: einen Digitaleingangsanschluss zum sukzessiven Empfangen der Gray-Code-Bits; einen Abtast-Halte-Verstärker (31, C1, C2) zum selektiven Abtasten eines Grundsignals und des vorbestimmten Referenzsignals und zum Halten des Grundsignals und des Referenzsignals, wobei der Abtast-Halte-Verstärker (31, C1, C2) einen Verstärkungsfaktor von 0,5 in seinem Haltemodus hat; und eine Abtast-und-Halte-Schaltung (32, C3) zum wiederkehrenden Abtasten und Halten des Ausgangssignals des Abtast-Halte-Verstärkers (31, C1, C2); eine Vorrichtung (33), verbunden mit dem Digitaleingangseinschluss, um selektiv abhängig von dem momentan von dem Digitaleingangsanschluss empfangenen Gray-Code-Eingangsbit, das abgetastete und gehaltene Signal der Abtast-Halte-Schaltung (32, C3) zu invertieren; eine Rückkoppelung, die selektiv von der Invertiervorrichtung (33) zum Abtast-Halte-Verstärker (31, C1, C2) verbunden wird zum Zuführen des selektiv invertierten Signals zu dem Abtast-Halte-Verstärker (31, C1, C2), welcher konfiguriert ist zum selektiven Abtasten und halten des selektiv invertierten Signals; und einen Ausgangsschalter (S_out) zum Extrahieren des selektiv invertierten Signals als Analogausgangssignal, wenn alle Gray-Code-Eingangsbits empfangen und verarbeitet worden sind.
D/A-Umsetzer nach Anspruch 13, dadurch gekennzeichnet, dass er ferner einen Signalgenerator umfasst zum Generieren von Taktsignalen, die den Abtast-Halte-Verstärker (31, C1, C2), die Abtast-Halte-Schaltung (32, C3) und den Ausgangsschalter (S_out steuern).
D/A-Umsetzer nach Anspruch 7, dadurch gekennzeichnet, dass der D/A-Umsetzer ein volldifferenzieller zyklischer D/A-Umsetzer (30) ist, der umfasst: einen Digitaleingangsanschluss zum sukzessiven Empfangen der Gray-Code-Bits; einen Abtast-Halte-Verstärker (31, C1, C2) mit einem Verstärkungsfaktor von 0,5 im Haltemodus, mit einem ersten Operationsverstärker (31) mit zwei Eingangsanschlüssen und zwei Ausgangsanschlüssen, ersten Kondensatoren (C1), von denen jeder selektiv über einen jeweiligen Schalter (Φ2) parallel über ein jeweiliges Paar von Eingangs-Ausgangs-Anschlüssen des ersten Operationsverstärkers (31) verbunden wird, und zweiten Kondensatoren (C2), von denen jeder selektiv über einen jeweiligen Schalter (Φ2) parallel über ein jeweiliges Paar von Eingangs-Ausgangs-Anschlüssen des ersten Operationsverstärkers (31) verbunden werden, wobei die ersten Kondensatoren (C1) selektiv über jeweilige Schalter (Φs) mit Masse verbunden werden und die zweiten Kondensatoren (C2) selektiv über jeweilige Schalter (Φ1) an ein differentielles Referenzsignal verbunden werden, um ansprechend hierauf aufgeladen zu werden, wobei der Abtast-Halte-Verstärker (31, C1, C2) in seinem Haltemodus ist, wenn die ersten Kondensatoren (C1) und die zweiten Kondensatoren (C2) parallel über den ersten Operationsverstärker (31) verbunden werden; eine Abtast-Halte-Schaltung (C3, 32) mit einem zweiten Operationsverstärker (32) mit zwei Eingangsanschlüssen und zwei Ausgangsanschlüssen und zugeordneten Frontkondensatoren (C3), mit den Eingangsanschlüssen des zweiten Operationsverstärkers (32) verbunden, wobei die Frontkondensatoren (C3) selektiv über Schalter (Φ2) mit den Ausgangsanschlüssen des ersten Operationsverstärkers (31) verbunden werden zum Abtasten des verstärkten differenziellen Ausgangssignals des Abtast-Halte-Verstärker (31, C1, C2), und Schalter (Φ1) parallel über jeweilige Paare von Eingangs-Ausgangs-Anschlüssen des zweiten Operationsverstärkers (32) verbunden, um, wenn geschlossen, die Abtast-Halte-Schaltung (32, C3) in einen Haltemodus zu konfigurieren; und eine Schaltanordnung (33), mit dem Digitaleingangsanschluss und den Ausgangsanschlüssen des zweiten Operationsverstärkers (32) verbunden, um selektiv abhängig von dem Gray-Code-Eingangsbit, das momentan durch den Digitaleingangsanschluss empfangen worden ist, das von der Abtast-Halte-Schaltung (32, C3) gehaltene differenzielle Signal auszutauschen; eine Rückkopplung, die selektiv über jeweilige Rückkopplungsschalter (S_f) verbunden wird von der Schaltanordnung (33) zu den ersten Kondensatoren (C1) des Abtast-Halte-Verstärker (31, C1, C2) zum Zuführen des selektiv ausgetauschten differenziellen Signals zu den ersten Kondensatoren (C1), um die ersten Kondensatoren ansprechend hierauf aufzuladen; Schalter (Φ1), parallel über den ersten Operationsverstärker (31) verbunden zum selektiven Zurücksetzen von ihm; Schalter (Φ2), parallel über den zweiten Operationsverstärker (32) verbunden zum selektiven Zurücksetzen von ihm; Ausgangsschalter (S_out) zum Extrahieren des selektiv ausgetauschten Signals als Analogausgangssignal, wenn alle Gray-Code-Eingangsbit empfangen und verarbeitet worden sind; und einen Taktsignalgenerator zum Generieren eines Satzes von Taktsignalen von vorbestimmter Zeitabstimmung bzw. Timing und Signalwerten, wobei die Schalter (Φ1, Φ2, Φs), die Rückkoppelschalter (S_f) und die Ausgangsschalter (S_out) durch die Taktsignale gesteuert werden.
D/A-Umsetzer nach Anspruch 7, dadurch gekennzeichnet, dass der D/A-Umsetzer ein zyklischer D/A-Umsetzer (6) ist, umfassend: einen Digitaleingangsanschluss zum sukzessiven Empfangen der Gray-Code-Bits; einen Abtast-Halte-Verstärker (61, C, 2C) zum selektiven Abtasten eines Rückkopplungssignals, das anfangs gleich Null ist, und des vorbestimmten Referenzsignals und zum Halten des Rückkopplungssignals und des Referenzsignals, wobei der Abtast-Halte-Verstärker (61, C, 2C) einen Verstärkungsfaktor von 0,5 in seinem Haltemodus hat; und eine Abtast-Halte-Schaltung (62, C) zum wiederkehrenden Abtasten und Halten des Ausgangssignals des Abtast-Halte-Verstärker (61, C, 2C); eine Vorrichtung (63), mit dem Digitaleingangsanschluss verbunden, um selektiv abhängig von dem momentan von dem Digitaleingangsanschluss empfangenen Gray-Code-Eingangsbit, das abgetastete und gehaltene Signal der Abtast-Halte-Schaltung (62, C) zu invertieren; eine Rückkopplung, selektiv von der Invertiervorrichtung (63) zu dem Abtast-Halte-Verstärker (61, C, 2C) verbunden zum Bereitstellen des selektiv invertierten Signals als Rückkopplungssignal zu dem Abtast-Halte-Verstärker (61, C, 2C); und einen Ausgangsschalter (Φ_out) zum Extrahieren des selektiv invertierten Signals als Analogausgangssignal, wenn alle Gray-Code-Eingangsbits empfangen und verarbeitet worden sind.
D/A-Umsetzer nach Anspruch 16, dadurch gekennzeichnet, dass er außerdem einen Signalgenerator umfasst zum Generieren von Taktsignalen, die den Abtast-Halte-Verstärker (61, C, 2C), die Abtast-Halte-Schaltung (62, C) und den Ausgangsschalter (Φ_out) steuern.
D/A-Umsetzer nach Anspruch 7, dadurch gekennzeichnet, dass der D/A-Umsetzer ein volldifferenzieller zyklischer D/A-Umsetzer (60) ist, umfassend: einen Digitaleingangsanschluss zum sukzessiven Empfangen der Gray-Code-Bits; einen Abtast-Halte-Verstärker (61, C, 2C) mit einem Verstärkungsfaktor von 0,5, mit einem ersten Operationsverstärker (61) mit zwei Eingangsanschlüssen und zwei Ausgangsanschlüssen, ersten Kondensatoren (2C), von denen jeder parallel über ein jeweiliges Paar von Eingangs-Ausgangs-Anschlüssen des ersten Operationsverstärkers (61) verbunden ist, und zweiten Kondensatoren (C), von denen jeder selektiv über einen jeweiligen Schalter (Φ2) an einen jeweiligen Eingangsanschluss des ersten Operationsverstärkers (61) verbunden ist, wobei der zweite Kondensator (C) selektiv anspricht über jeweilige Schalter (Φ2) auf das differenzielle Referenzsignal und über jeweilige Rückkopplungsschalter (Φ1) auf ein differenzielles Rückkopplungssignal, das anfangs gleich Null ist, um ansprechend hierauf aufgeladen zu werden; Schalter (Φ1), parallel über den ersten Operationsverstärker (61) verbunden, um ihn selektiv rückzusetzen; eine Abtast-Halte-Schaltung (62, C) mit einem zweiten Operationsverstärker (62) mit zwei Eingangsanschlüssen und zwei Ausgangsanschlüssen, Verbindungen zwischen jedem Paar von Eingangs-Ausgangs-Anschlüssen, und einem zugeordneten Kondensator (C), verbunden über die Eingangsanschlüsse des zweiten Operationsverstärkers (62), wobei die Abtast-Halte-Schaltung (62, C) selektiv über Schalter (Φ2) an die Ausgangsanschlüsse des ersten Operationsverstärkers (61) verbunden werden zum Abtasten des verstärkten differenziellen Ausgangssignals des Abtast-Halte-Verstärker (61, C, 2C); eine Schaltanordnung (63), mit dem Digitaleingangsanschluss und den Ausgangsanschlüssen des zweiten Operationsverstärkers (62) verbunden, um selektiv abhängig von dem momentan durch den Digitaleingangsanschluss empfangenen Gray-Code-Eingangsbit das differenzielle Ausgangssignal der Abtast-Halte-Schaltung (62, C) auszutauschen, wobei das selektiv ausgetauschte differenzielle Ausgangssignal der Schaltanordnung (63) selektiv über die Rückkopplungsschalter (Φ1) als differenzielles Rückkopplungssignal zu dem zweiten Kondensator (C) des Abtast-Halte-Verstärkers (61, C, 2C) bereitgestellt wird; Ausgangsschalter (Φ_out) zum Extrahieren des selektiv ausgetauschten differenziellen Signals als Analogausgangssignal, wenn alle Gray-Code-Eingangsbits empfangen und verarbeitet sind; und einen Taktsignalgenerator zum Generieren eines Satzes von Taktsignalen von vorbestimmter Zeitabstimmung bzw. Timing und Signalwerten, wobei die Schalter (Φ1, Φ2, Φs, Φ_out) von den Taktsignalen gesteuert werden.
D/A-Umsetzer nach Anspruch 7, wobei der D/A-Umsetzer ein Pipeline-D/A-Umsetzer ist mit einer Anzahl von in Kaskade verbundenen Stufen, und einer Vorrichtung zum Bereitstellen einer Verzögerung zwischen aufeinanderfolgenden Gray-Code-Eingangsbits beginnend von dem am Wenigsten signifikanten Bit; und wobei jede Stufe anspricht auf ein Analogeingangssignal und ein jeweiliges der Eingangsbits und jede Stufe umfasst: eine Vorrichtung (45, 46, 47, 48; 51, C1, C2, 52) zum Generieren eines Ausgangssignals der Stufe ansprechend auf das jeweilige Gray-Code-Eingangsbit und das Analogeingangssignal zu der Stufe, wobei die Generiervorrichtung eine Vorrichtung (46, 47; 52) einschließt, um selektiv abhängig von dem jeweiligen Gray-Code-Eingangsbit das Analogeingangssignal zu invertieren.
D/A-Umsetzer nach Anspruch 19, dadurch gekennzeichnet, dass die Generiervorrichtung ferner eine Vorrichtung (45,48; C1, 51, C1, C2) umfasst, um das Analogeingangssignal einer Subtraktion des vorbestimmten Referenzsignals und einer Verstärkung um 0,5 zu unterziehen.
D/A-Umsetzer nach Anspruch 19, dadurch gekennzeichnet, dass eine Pipeline-Stufe (50) außerdem umfasst: einen Abtast-Halte-Verstärker (51, C1, C2), um selektiv das vorbestimmte Referenzsignal abzutasten und das Analogeingangssignal und um das Referenzsignal und das Analogeingangssignal zu halten, wobei der Abtast-Halte-Verstärker einen Verstärkungsfaktor von 0,5 in seinem Haltemodus hat; und eine Vorrichtung (52), um selektiv in Abhängigkeit von dem Eingangsbit, das Ausgangssignal des Abtast-Halte-Verstärker (51, C1, C2) zu invertieren zum Generieren eines Analogausgangssignals der Pipeline-Stufe.
D/A-Umsetzer nach Anspruch 21, dadurch gekennzeichnet, dass die Pipeline-Stufe ferner einen Ausgangsschalter (S_out) umfasst, verbunden mit der Invertiervorrichtung (52) zum Schalten des Analogausgangssignals aus der Stufe, und einen Signalgenerator zum Generieren von Taktsignalen, die den Abtast-Halte-Verstärker (51, C1, C2) und den Ausgangsschalter (S_out) steuern.
D/A-Umsetzer nach Anspruch 19, dadurch gekennzeichnet, dass eine Pipeline-Stufe eine volldifferenzielle Stufe (50)ist, umfassend: einen Abtast-Halte-Verstärker (51, C1, C2) mit einem Verstärkungsfaktor von 0,5 in seinem Haltemodus, mit einem Operationsverstärker (51) mit zwei Eingangsanschlüssen und zwei Ausgangsanschlüssen, ersten Kondensatoren (C2), von denen jeder selektiv über einen jeweiligen Schalter (Φ2) parallel über ein jeweiliges Paar von Eingangs-Ausgangs-Anschlüssen des Operationsverstärkers (51) verbunden ist, und zweite Kondensatoren (C2), von denen jeder selektiv über einen jeweiligen Schalter (Φ2) parallel über ein jeweiliges Paar von Eingangs-Ausgangs-Anschlüssen des Operationsverstärkers (51) verbunden ist, wobei die ersten Kondensatoren (C1) selektiv über jeweilige Schalter (Φ1) an ein differenzielles Referenzsignal verbunden werden und die zweiten Kondensatoren (C2) selektiv über jeweilige Schalter (Φ1) an ein differenzielles Analogeingangssignal verbunden werden, um ansprechend hierauf aufgeladen zu werden, wobei der Abtast-Halte-Verstärker (51, C1, C2) in seinem Haltemodus ist, wenn die ersten Kondensatoren (C1) und die zweiten Kondensatoren (C2) parallel über den Operationsverstärker (51) verbunden sind; eine Schaltanordnung (52), verbunden zu den Ausgangsanschlüssen des Operationsverstärkers (51), um selektiv abhängig von dem Eingangsbit zu der Stufe, das von dem Abtast-Halte-Verstärker (51, C1, C2) gehaltene und verstärkte differenzielle Signal auszutauschen; Schalter (Φ1), parallel über den Operationsverstärker (51) verbunden, um ihn selektiv zurückzusetzen; Ausgangsschalter (S_out), zu der Schaltanordnung (52) verbunden zum Extrahieren des selektiv ausgetauschten Signals als ein Analogausgangssignal der Stufe; und einen Taktsignalgenerator zum Generieren eines Satzes von Taktsignalen von vordefinierter Zeitabstimmung bzw. Timing und Signalwerten, wobei die Schalter (Φ1, Φ2, Φs) und die Ausgangsschalter (S_out) durch die Taktsignale gesteuert werden.