DE69620698T2 - Verbesserungen in oder an in integrierter Schaltung aufgebauter Speichermatrizen - Google Patents

Description

HINTERGRUND DER ERFINDUNG
• Die vorliegende Erfindung bezieht sich auf eine nichtflüchtige Speichermatrix in integrierter Schaltung, wie z. B. eine elektrisch löschbare, elektrisch programmierbare Festwertspeicher-Matrix (EEPROM-Matrix). Insbesondere bezieht sich die Erfindung auf ein Verfahren für die Soft-Programmierung von Speicherzellen mit schwebendem Gate von derartigen Matrizen.
• EEPROMs, die im Gegensatz zur Fowler-Nordheim-Tunnelprogrammierung die Programmierung durch Injektion heißer Ladungsträger verwenden, sind in (a) "A Single Transistor EEPROM cell and its implementation in a 512K CMOS EEPROM"; S. Mukherjee u. a., IEDM 1985 (S. 616-619) und in (b) "A 90 ns 100K Erase/Program Cycle Megabit Flash Memory", V. Kynett u. a., ISSCC 1989 (S. 140-141) beschrieben. Das Thema des Literaturhinweises (a) ist außerdem im US-Patent Nr. 4.698.787 erörtert.
• Wenn herkömmliche Verfahren der Injektion heißer Ladungsträger des Standes der Technik für die "Hard"-Programmierung verwendet werden, wird eine Referenzspannung, die gleich der Substratspannung ist (VSIJ-B, die etwa 0 V beträgt), an die Source der zu programmierenden Zelle angelegt; eine erste positive Spannung VDD, etwa 6 V bis 8 V, wird an den Drain angelegt; während eine zweite positive Spannung Vp1, etwa 12 V, an das Steuergate angelegt wird. Unter diesen Bedingungen ist der Kanal zwischen der Source und dem Drain im hohen Grade leitend, der Übergang zwischen der Drain-Diffusion und dem Substrat (Kanal) wird in Sperrichtung betrieben, der Übergang zwischen der Source-Diffusion und dem Substrat wird jedoch nicht in Sperrichtung betrieben. Die Elektronen, die die Drain- Diffusion erreichen, sind zwei elektrischen Feldern ausgesetzt, wobei eines dem in Sperrichtung betriebenen Übergang der Drain-Diffusion zugeordnet ist, während das andere der vom Steuergate zum schwebenden Gate gekoppelten positiven Spannung zugeordnet ist. Die elektrischen Felder bewirken, daß die Elektronen (die heißen Ladungsträger) in das schwebende Gate injiziert werden.
• Wenn herkömmliche Verfahren verwendet werden, um Flash-EEPROMs zu löschen, werden die Drain-Spaltenleitungen schwebend gemacht (mit einer hohen Impedanz verbunden), die Wortleitungen werden mit einem Referenzpotential verbunden und die Source-Leitungen werden mit einer hohen positiven Spannung (etwa +10 V bis +15 V) verbunden. Unter diesen Bedingungen erzeugt das elektrische Feld über dem Gate-Oxidbereich einen Fowler-Nordheim-Tunnelstrom, der Ladung vom schwebenden Gate zur Source überträgt und jede Speicherzelle löscht.
• Ein den EEPROMs des Standes der Technik zugeordnetes Problem ist eine breite Verteilung der Schwellenspannungen nach einer Flash-Löschoperation. Es wird angenommen, daß die breite Verteilung wenigstens teilweise durch gefangene Löcher im Gate-Isolator oder durch die Injektion von heißen Löchern in das schwebende Gate verursacht wird. Ein weiteres sich bei Flash-EEPROMs ergebendes Problem ist das Überlöschen der Zellen. Eine überlöschte Zelle besitzt eine positive Ladung, die bewirkt, daß der Kanal unter dem schwebenden Gate leitend wird. Eine überlöschte leitende Zelle schließt andere Zellen in ihrer Spalte der parallelgeschalteten Zellen kurz. Ein Verfahren, das Überlöschen zu kompensieren, besteht darin, die Flash-EEPROM-Zellen unter Verwendung geteilter Gates zu bilden. Andere Verfahren, die das Anwenden abwechselnder Programmierungs- und Löschschritte enthalten, sind z. B. im US-Patent Nr. 5.132.935, erteilt am 21. Juli 1992, im US-Patent Nr. 5.122.985, erteilt am 16. August 1992, und in den in diesen Patenten zitierten Literaturhinweisen beschrieben. Beide Patente beziehen sich auf die Verdichtung oder Verengung der Verteilungen der Schwellenspannungen flashgelöschter Zellen, wobei beide Patente auf Texas Instruments Incorporated übertragen sind.
• Es ist wünschenswert, eine schmale Verteilung der positiven Schwellenspannungen nach dem Ausführen einer Flash-Löschprozedur zu besitzen. Um eine schmale Verteilung der gelöschten Schwellenspannungen zu erhalten, erfordert ein Flash-Löschverfahren einen vollständigen Flash-Programmierungsschritt, bevor der tatsächliche Löschschritt ausgeführt wird. Ein anderes Verfahren erfordert, daß Licht-Löschimpulse nach der Programmierung aller EEPROM-Zellen in Schritten angewendet werden, wobei nach jedem Schritt geprüft wird, um festzustellen, ob alle Zellen gelöscht sind. Ein noch weiteres Verfahren erfordert, daß ein "Soft"- Flash-Programmierschritt nach dem Löschschritt ausgeführt wird, um bei einer endgültigen schmalen Verteilung der gelöschten Schwellenspannungen anzukommen.
• Es sind verschiedene Verfahren vorgeschlagen worden, um die Verteilung der programmierten Schwellenspannungen zu verengen oder zu "verdichten". Eines dieser Verfahren verwendet die Wortleitungsbeanspruchung, um die Fowler- Nordheim-Injektion von Elektronen in das schwebende Gate zu bewirken. Dieses Verfahren ist in "A Novel Erasing Technology for 3.3 V Flash Memory with 64Mb Capacity and Beyond", Oyama u. a., IEDM 1992 (S. 24.5.1-24.5.4), beschrieben. Es gibt unter Verwendung dieses Verfahrens keine Grenze der Größe des Bitleitungs-Leckstroms. Das Verfahren erfordert jedoch Gate-Spannungen, die höher als die normale Programmierungsspannung sind. Diese höheren Gate-Spannungen erfordern wiederum spezielle Herstellungsschritte, die entweder die elektrischen Felder in den dielektrischen Elementen verringern oder diese dielektrischen Elemente verstärken.
• Ein zweites vorgeschlagenes Verfahren stützt sich auf die Injektion von heißen Elektronen in das Gate. Dieses Verfahren ist in "A Self-Convergence Erasing Scheme for a Simple Stacked Gate Flash EEPROM", Yamada u. a., IEDM 1991 (S. 11.4.1-11.1.4), beschrieben. Im zweiten Verfahren werden die Bitleitungen auf eine Spannung von 6-7 V vorgespannt und die Sources geerdet (Substratspannung oder 0 V), während eine niedrige Spannung (0-2 V) an die Steuergates angelegt wird. Unter Verwendung dieses zweiten Verfahrens können heiße Löcher in das Gate injiziert werden, wobei auf diese Weise der Drain-Spalten-Leitungsleckverlust vergrößert und der Zweck der Verdichtung vereitelt wird.
• Vor kurzem sind Verfahren für die Programmierung von EPROMs unter Verwendung heißer Kanalelektronen mit Sources vorgeschlagen worden, die in bezug auf das Substrat auf eine positive Spannung vorgespannt sind. Im US-Patent Nr. 5.218.571, erteilt am 8. Juli 1993; im US-Patent Nr. 5.295.095, erteilt am 15. März 1994, und im US-Patent Nr. 5.258.949, erteilt am 2. November 1993, sind drei Variationen dieser Verfahren beschrieben. Außerdem ist ein Verfahren für das Programmieren von EPROMs, um den Gate-Strom-Wirkungsgrad der Verdichtung zu vergrößern, indem die Source-Substrat-Übergänge der Zelle oder der Zellen. die programmiert wird bzw. werden, in Sperrichtung betrieben werden, im veröffentlichten europäischen Patentdokument Nr. 0.646.933 beschrieben, das ebenfalls auf Texas Instruments Incorporated übertragen ist. In dieser Anmeldung begrenzt der Zustand des Betreibens in Sperrichtung während des Flash-Programmierungs- Verdichtungsschritts die Kanalströme der einzelnen Zellen, die programmiert werden, und der ganzen Matrix. Die in dieser Patentanmeldung beschriebenen Steuergate-Spannungen sind sehr niedrig. Weil die Steuergate-Spannungen niedrig sind, sind die Kanalströme niedrig. Deshalb ist die Injektion heißer Löcher im Prinzip beseitigt. Die Minimierung der Beschädigung an den Oxid-Gate-Isolatoren führt zu einer Zunahme der Anzahl der Schreib-Lösch-Zyklen, bevor eine Zellbeschädigung auftritt, und führt deshalb zu einer Zunahme der Lebensdauer der Speichermatrix. Die für die in der Patentanmeldung beschriebene Programmierungsoperation erforderliche Zeit ist jedoch relativ lang.
• Während der Stand der Technik Programmierungsoperationen für das Wiederherstellen der übergelöschten Zellen aus der Verarmung und zur gleichen Zeit die Verengung der Verteilung der Schwellenspannung ohne Beschädigung der Oxid- Gate-Isolatoren dieser Zellen enthält, enthält der Stand der Technik kein Verfahren, um alle diese Aufgaben in einer Weise zu erreichen, die einen schnellen Abschluß der Programmierungsoperation erlaubt. Eine schnelle Programmierungsoperation vergrößert den Wirkungsgrad der Anwendung der Speichermatrix in denjenigen Anwendungen, die zahlreiche Lese- und Löschoperationen erfordern.
ZUSAMMENFASSUNG DER ERFINDUNG
• Wenn das Programmierungsverfahren dieser Erfindung für die Flash- Programmierung einer Matrix aus Speicherzellen verwendet wird, erreicht es eine relativ enge Verteilung der positiven Schwellenspannungen mit einer minimalen Verschlechterung des Gate-Isolators.
• Das Verfahren hierin erlaubt die Verwendung einer Steuergate-Spannung, die hoch genug ist, um die Zeit zu verkürzen, die erforderlich ist, um die Programmierungsoperation auszuführen. Zur gleichen Zeit sind die Source- und Drain- Spannungen so gewählt, um den Substratstrom zu begrenzen. Weil der Substratstrom ein direktes Maß der Erzeugung heißer Löcher ist, verringert die Begrenzung des Substratstroms die auf die heißen Löcher zurückzuführende Verschlechterung des Gate-Isolators. Die Minimierung der Verschlechterung des Gate-Isolators führt zu der Fähigkeit, eine höhere Anzahl von Schreib-Lese-Zyklen während der Lebensdauer der Vorrichtung auszuführen. Das Verdichtungsverfahren ist selbstbegrenzend. Es gibt keine Verschiebung in der primären Population der Schwellenspannungen während der Verdichtung einer ganzen Speichermatrix oder eines Sektors einer Speichermatrix.
• Das Verfahren für verlängerte Lebensdauer für die Soft-Programmierung von einer oder mehreren Speicherzellen mit schwebendem Gate umfaßt das Anschließen des Substrats und des Source-Bereichs an eine Referenzspannung und dann das Anlegen einer Soft-Programmierungsspannung an den Steuerbereich. Die Soft- Programmierungsspannung liegt vorzugsweise im Bereich von dreißig und sechzig Prozent der Spannung, die für die Hard-Programmierung der Zelle verwendet wird. Es werden zunehmende Spannungen an den Drain-Bereich angelegt, während der Stromfluß in den Drain-Bereich gemessen wird. Eine spezifische Drain-Spannung, die kleiner als der oder gleich dem Wert der zunehmenden Drain-Spannung ist, bei dem der Stromfluß in den Drain-Bereich eine erste Spitze erreicht, wird gewählt. Mit dem Substrat auf der Referenzspannung wird die Zelle soft-programmiert, indem eine erste Spannung, die ein wenig kleiner als oder nicht größer als die spezifische Drain-Spannung ist, an den Drain-Bereich angelegt wird; eine nichtnegative zweite Spannung, die kleiner als die spezifische Drain-Spannung ist, an den Source-Bereich angelegt wird; und eine dritte Spannung, die nicht größer als die Soft-Programmierungsspannung ist, an den Steuerbereich angelegt wird.
KURZBESCHREIBUNG DER ZEICHNUNG
• Die vorliegende Erfindung wird nun unter Bezugnahme auf die beigefügte Zeichnung beispielhaft weiter beschrieben, worin:
• - Fig. 1 ein Stromlaufplan, teilweise in Form eines Blockschaltplans, einer Speicherzellenmatrix ist;
• - Fig. 2 ein Querschnitt einer typischen Zelle mit schwebendem Gate des Typs ist, der in der Speicherzellenmatrix nach Fig. 1 verwendet wird;
• - Fig. 3 die Variation des Drain-Stroms veranschaulicht, wenn sich die Drain-Source-Spannung einer Teststruktur einer Zelle verändert, wobei etwa +5 V an das Steuergate angeschlossen ist und wobei die Source geerdet ist und das Substrat auf 0 V liegt;
• - Fig. 4 die Neigung unterhalb der Schwelle einer Vorrichtung mit einer Ebene aus Polysilicium vor der Verdichtung bei den obigen Bedingungen zeigt;
• - Fig. 5 die Neigung unterhalb der Schwelle der gleichen Zelle in Fig. 4 nach der Verdichtung bei einer Drain-Spannung VDS von 4,1 V, einer Spannung des schwebenden Gates VFG von 3,3 V, einer Source-Spannung VS von 1,5 V und einer Substratspannung VSUB von 0 V während 100 Sekunden zeigt;
• - Fig. 6 die Kurve der Neigung unterhalb der Schwelle (IDS1) für eine Zelle mit schwebendem Gate mit einer Ultraviolett-Schwellenspannung VTUV von 2,17 V zeigt;
• - Fig. 7 die Kurve der Neigung unterhalb der Schwelle (IDS2) für eine Zelle mit schwebendem Gate nach Fig. 6 nach der Programmierung und dem Löschen auf eine Schwellenspannung VT von 0,68 V zeigt, wobei die Kurve der Neigung unterhalb der Schwelle (IDS1) nach Fig. 6 für den Vergleich gezeigt ist;
• - Fig. 8 die Kurve der Neigung unterhalb der Schwelle (IDS3) für eine Zelle mit schwebendem Gate nach den Fig. 6 und 7 nach der Verdichtung bei einer Drain-Spannung VDS von 4,1 V, einer Steuergate-Spannung VCG von 5,5 V, einer Source-Spannung VS von 1,5 V und einer Substratspannung VSUB von 0 V während 100 Millisekunden zeigt, und zeigt, daß nach der Verdichtung die Schwellenspannung VT etwa 2,19 V beträgt, die dicht bei der Ultraviolett-Schwellenspannung VTUV liegt; und
• Fig. 9 die Drain-Ströme IDS gegen die Spannung des schwebenden Gates VFG für Source-Spannungen VS von 0,75 V, 0,85 V und 0,95 V und für eine Drain- Spannung VDS von 4,9 V für eine Vorrichtung mit einer Ebene Polysilicium zeigt, wobei sie die Wahl der richtigen Steuergate-Spannung VSG, des richtigen Drain- Stroms IDS und der richtigen Source-Spannung VS für die Verdichtung einer Gruppe von Zellen veranschaulicht.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
• In Fig. 1 ist eine Beispielmatrix der Speicherzellen, die ein integraler Teil eines Speicherchips ist, für den Zweck der Veranschaulichung der Verwendung des Verfahrens dieser Erfindung gezeigt. Jede Zelle ist ein Transistor 10 mit schwebendem Gate, der eine Source 11, einen Drain 12, ein schwebendes Gate 13 und ein Steuergate 14 besitzt. Jedes Steuergate 14 in einer Zeile der Zellen 10 ist mit einer Wortleitung 15 verbunden, wobei jede Wortleitung 15 mit einem Wortleitungs- Decodierer 16 verbunden ist. Jede Source 11 in einer Zeile der Zellen 10 ist mit einer Source-Leitung 17 verbunden. Jeder Drain 12 in einer Spalte der Zellen 10 ist mit einer Drain-Spaltenleitung 18 verbunden. Jede Source-Leitung 17 ist durch eine Leitung 17a für gemeinsame Spalten mit einem Spalten-Decodierer 19 verbunden, während jede Drain-Spaltenleitung 18 mit dem Spalten-Decodierer 19 verbunden ist.
• In der Lesebetriebsart arbeitet der Wortleitungs-Decodierer 16 als Antwort auf die Wortleitungs-Adressensignale auf den Leitungen 20r und auf die Signale von der Lese/Schreib/Lösch-Steuerschaltung 21 (oder vom Mikroprozessor 21), um eine im voraus gewählte positive Spannung Vcc (etwa +5 V) an die ausgewählte Wortleitung 15 anzulegen, und um eine niedrige Spannung (Masse oder VSUB) an die nicht ausgewählten Wortleitungen 15 anzulegen. Der Spalten-Decodierer 19 arbeitet, um eine im voraus gewählte positive Spannung VSEN (etwa +1 V) an wenigstens die ausgewählte Drain-Spaltenleitung 18 anzulegen und um eine niedrige Spannung (0 V) an die Source-Leitung 17 anzulegen. Der Spalten-Decodierer 19 arbeitet ebenfalls als Antwort auf ein Signal auf den Adressenleitungen 20d, um die ausgewählte Drain-Spaltenleitung 18 der ausgewählten Zelle 10 mit dem DATA IN/OUT-Anschlußpunkt zu verbinden. Der leitende oder nichtleitende Zustand der mit der ausgewählten Drain-Spaltenleitung 18 und der ausgewählten Wortleitung 15 verbundenen Zelle 10 wird durch einen (nicht gezeigten) Leseverstärker erfaßt, der mit dem DATA IN/OUT-Anschlußpunkt 22 verbunden ist.
• Während einer Flash-Löschbetriebsart kann der Spalten-Decodierer 19 arbeiten, um alle Drain-Spaltenleitungen 18 schwebend (mit einer hohen Impedanz verbunden, wie z. B. einem Feldeffekttransistor, der in den "AUS "-Zustand vorgespannt ist) zu halten. Der Wortleitungs-Decodierer 16 arbeitet, um alle Wortleitungen 15 mit dem Referenzpotential VSUB zu verbinden, das Masse sein kann. Der Spalten- Decodierer 19 arbeitet außerdem, um eine hohe positive Spannung VEE (etwa +10 V bis +15 V) an alle Source-Leitungen 17 anzulegen. Diese Löschspannungen erzeugen ausreichende Feldstärken über dem Gate-Oxidbereich, um einen Fowler- Nordheim-Tunnelstrom zu erzeugen, der Ladung vom schwebendem Gate 13 überträgt, was die Speicherzelle 10 löscht. Weil das Potential der Wortleitung 15 0 V beträgt, bleibt während des Löschens die Zelle 10 im nichtleitenden Zustand. Aus diesem Grund und außerdem wegen der Tatsache, daß der Drain 12 schwebt, werden keine heißen Kanalladungsträger erzeugt.
• In einer Schreib- oder Progammierbetriebsart des Standes der Technik kann ein Wortleitungs-Decodierer 16 als Antwort auf die Wortleitungs-Adressensignale auf den Leitungen r und auf die Signale von der Lese/Schreib/Lösch-Steuerschaltung 21 (oder vom Mikroprozessor 21) arbeiten, um eine im voraus gewählte erste Programmierungsspannung VP1 (etwa +12 V) an eine ausgewählte Wortleitung 15 einschließlich eines ausgewählten Steuergates 14 anzulegen. Der Spalten- Decodierer 19 arbeitet außerdem, um eine zweite Programmierungsspannung VP2 (etwa +5 bis +10 V) an eine ausgewählte Drain-Spaltenleitung 18 und deshalb den Drain 12 der ausgewählten Zelle 10 anzulegen. Im Verfahren des Standes der Technik sind die Source-Leitungen 17 mit dem Referenzpotential VSUB verbunden, das Masse sein kann. Alle nicht ausgewählten Drain-Spaltenleitungen 18 sind mit dem Referenzpotential VsUg verbunden oder sind schwebend. Diese Programmierungsspannungen erzeugen einen Zustand mit einem hohen Strom (vom Drain 12 zur Source 11) im Kanal der ausgewählten Speicherzelle 10, was zur Erzeugung heißer Kanalelektronen und von Lawinendurchbruchs-Elektronen in der Nähe des Drain-Kanalübergangs führt, die über das Kanaloxid in das schwebende Gate 13 der ausgewählten Zelle 10 injiziert werden. Die Programmierungszeit ist ausgewählt, daß sie ausreichend lang ist, um das schwebende Gate 13 mit einer negativen Programmierladung von etwa -2 V bis -6 V in bezug auf den Kanalbereich zu programmieren (mit VP1 auf 0 V). Für die in Übereinstimmung mit der Beispielausführungsform hergestellten Speicherzellen 10 beträgt der Kopplungskoeffizient zwischen einem Steuergate 14/der Wortleitung 15 und einem schwebendem Gate 13 etwa 0,6. Deshalb legt eine Programmierspannung VP1 von 12 V des Standes der Technik z. B. an einer ausgewählten Wortleitung 15 einschließlich dem ausgewählten Steuergate 14 eine Spannung von etwa +7,2 V an das ausgewählte schwebende Gate 13. Die Spannungsdifferenz zwischen dem schwebenden Gate 13 (bei etwa +7,2 V) und der geerdeten Source-Leitung 17 (etwa 0 V) ist nicht ausreichend, um einen Fowler-Nordheim-Tunnelstrom über dem Gate-Oxid zwischen der Source 11 und dem schwebenden Gate 13 zu verursachen, um das schwebende Gate 13 einer ausgewählten oder nicht ausgewählten Zelle 10 zu laden. Das schwebende Gate 13 der ausgewählten Zelle 10 wird mit heißen Elektronen geladen, die während der Programmierung injiziert werden, wobei die Elektronen wiederum den Source-Drain-Pfad unter dem schwebenden Gate 13 der ausgewählten Zelle 10 bei einer positiven Lesespannung am Steuergate 14 nichtleitend machen, einem Zustand, der als ein "Null"-Bit gelesen wird. Die nicht ausgewählten Zellen 10 besitzen Source-Drain-Pfade unter dem schwebenden Gate 13, die leitend bleiben, wobei diese Zellen 10 als "Eins"-Bits gelesen werden.
• In der Flash-Programm-Verdichtungs-Betriebsart gemäß dieser Erfindung (die einem Flash-Löschzyklus des Standes der Technik folgen kann), kann der Wortleitungs-Decodierer 16 als Antwort auf die Wortleitungs-Adressensignale auf den Leitungen r und auf die Signale von der Lese/Schreib/Lösch-Steuerschaltung 21 (oder vom Mikroprozessor 21) arbeiten, um eine im voraus gewählte erste Programmierungsspannung VP1 (etwa +1 V bis +4 V) an alle Wortleitungen 15 zu legen. Der Spalten-Decodierer 19 arbeitet außerdem, um eine zweite Programmierungsspannung VP2 (etwa +6 V bis +7 V) an alle Drain-Spaltenleitungen 18 zu legen. Alle Source-Leitungen 17 werden auf eine dritte Programmierungsspannung VP3 (etwa +1 V bis +2 V) erhöht. Diese Programmierungsspannungen erzeugen einen Zustand mit einem relativ niedrigen Strom (vom Drain 12 zur Source 11) im Kanal der ausgewählten Speicherzelle 10, was zur Erzeugung heißer Kanalelektronen und von Lawinendurchbruchs-Elektronen führt, die über das Kanaloxid in das schwebende Gate 13 der ausgewählten Zelle 10 injiziert werden. Die Programmierungszeit ist ausgewählt, damit sie ausreichend lang ist, um jede positive Ladung aus allen schwebenden Gates 13 zu entfernen und die Verteilung der Schwellenspannungen Vt zu verdichten. Die Länge der Zeit liegt in der Größenordnung von einer Sekunde, was infolge der sehr kleinen Ladeströme viel länger als die des Verfahrens des Standes der Technik ist. Während dieser Zeit wird jedoch die ganze Matrix programmiert. Die kleine Programmierungsspannung VP1 verursacht selbstverständlich keinen ausreichenden Fowler-Nordheim-Tunnelstrom über das Gate- Oxid zwischen der Source 11 und dem schwebenden Gate 13, um die schwebenden Gates 13 der Zellen 10 zu laden. Die schwebenden Gates 13 der Zellen 10 werden jedoch mit während der Programmierung injizierten heißen Elektronen langsam geladen.
• Das Flash-Programmierverfahren dieser Erfindung wird verwendet, um alle Zellen 10 vor dem Löschen zu programmieren oder um eine Zelle oder eine Zeile oder Spalte der Zellen zu programmieren, wobei es zu dem obenbeschriebenen Verdichtungsverfahren ähnlich ist, mit Ausnahme, daß die Gate-Spannungen der programmierten Zellen anstatt auf die obenbeschriebenen etwa +1 V bis +4 V auf eine erste Programmierungsspannung VP1 von etwa +10 V ansteigen. Anstatt einfach irgendeine positive Ladung zu entfernen und/oder die Schwellenspannungen VT zu verdichten, werden die schwebenden Gates mit einer negativen Programmierladung von etwa -2 V bis -6 V in bezug auf den Kanalbereich programmiert. Die Länge der erforderlichen Zeit ist infolge der sehr kleinen Ladeströme abermals viel länger als die des Verfahrens des Standes der Technik. Die Programmierzeiten für den gesamten Chip sind jedoch vergleichbar.
• Für die Zweckmäßigkeit ist eine Tabelle der Lese-, Schreib- und Löschspannungen in der Tabelle I im folgenden angegeben: Tabelle I
• Fig. 2 ist ein Querschnitt einer typischen Zelle 10 mit schwebendem Gate des in der Speicherzellenmatrix nach Fig. 1 verwendeten Typs. Die Source 11 und der Drain 12 sind durch Störstellendiffusion in ein Halbleitersubstrat 23 gebildet, das Störstellen des entgegengesetzten Typs als die Source-Diffusion 11 und Drain- Diffusion 12 besitzt. Die Source 11 ist typischerweise durch eine Diffusion von zwei Typen von Störstellen gebildet. Der Substratbereich 23 zwischen der Source 11 und dem Drain 12 ist der Zellenkanal 24. Das schwebende Gate 13 ist aus einer Schicht von Polysilicium gebildet, die durch den Gate-Isolator 25 vom Kanal 24 isoliert ist. Das Polysilicium-Steuergate 14, das ein Teil der Wortleitung 15 nach Fig. 1 ist, ist durch einen Zwischenebenen-Isolator 26 vom schwebenden Gate 13 isoliert.
• Diese Erfindung kann am besten unter Bezugnahme auf die aus Experimenten an Teststrukturen für die Speicherzellen 10 erhaltenen Daten erklärt werden. Die Teststruktur besitzt Zellen 10 mit tatsächlich schwebenden Gates 13 und mit Steuergates 14, die durch einen Zwischenebenen-Isolator 26 von diesen schwebenden Gates 13 isoliert sind. Die Programmierung wird durch das Anlegen von Spannungen an Sonden erreicht, die mit dem Polysilicium des Steuergates 14, den Leitern der Source 11 und den Leitern des Drains 12 verbunden sind.
• Die während der Programmierung und/oder Verdichtung in das Gate-Oxid 25 injizierten heißen Löcher sind für die Beschädigung des Gate-Oxids 25 verantwortlich. Der Schaden am Gate-Oxid 25 verringert in Wirklichkeit die Anzahl der Schreib/Lese-Zyklen während der Lebensdauer der Speicherzelle 10.
• Um den auf die Injektion heißer Löcher zurückzuführenden Schaden des Oxids 25 zu verringern, ist eine Verringerung der Anzahl der während der Programmierung und/oder Verdichtung erzeugten heißen Löcher notwendig. Diese Aufgabe wird gelöst, indem die an den Drain angelegte Programmierungsspannung VDS von den 6 V-7 V des Standes der Technik auf eine Spannung von etwa 4,1 V während der Verdichtung gesenkt wird.
• Experimente an einer speziellen Vorrichtung mit einer Schicht Polysilicium zeigen, daß eine Drain-Spannung VDS von 4,1 V:
• 1) einen minimalen oder keinen Oxidschaden während der Verdichtung verursacht, was durch
• a) Überwachung des Substratstroms ISUB während der Verdichtung (der Wert des Substratstroms ISUB ist ein direktes Maß, wie viele heiße Löcher erzeugt werden) und
• b) Messen der Neigung unterhalb der Schwelle der Vorrichtung vor und nach der Verdichtung
• verifiziert wird;
• 2) eine gute und effiziente Verdichtung ausführt.
• Fig. 3 zeigt die Drain-Strom/Drain-Spannungs-Kurve (IDS/VDS-Kurve) für eine einzelne Zelle 10, die mit zwei Ebenen aus Polysilicium gebildet ist, wobei 5 V an das Steuergate 13 angelegt sind, 0 V an die Source und an das Substrat angelegt sind, während die Drain-Spannung VDS von 0 V auf 6 V ansteigt. Die Spannung VCG des Steuergates ist auf 5 V gewählt, weil dieser Wert niedrig genug ist, um die Hard-Programmierung der Zelle nicht auszuführen (die Spannung VCG des Steuergates für die Hard-Programmierung beträgt etwa 12 V), er ist aber hoch genug, um die Verdichtung effizient (in kürzerer Zeit) auszuführen. Aus der Kurve nach Fig. 3 wird die Drain-Spannung VDS als 4,1 V gewählt, dem Punkt der Kurve, der den höchsten Drain-Strom IDS aufweist, der etwa 11 uA beträgt.
• In Fig. 3 beträgt die Source-Spannung VS 0 V in bezug auf die Substratspannung, was zu einem Drain-Strom IDS von etwa 11 uA führt. Der Drain-Strom IDS kann aber auf einen wünschenswerteren Wert verringert werden, in dem die Source-Spannung VS vergrößert wird. Während ein Drain-Strom IDS von 11 uA leicht geliefert wird, wobei die Verdichtungszeit lediglich ein paar Millisekunden für eine Zelle beträgt, kann ein viel größerer Drain-Strom IDS erforderlich sein, wenn mehr als eine Zelle zu verdichten ist. Wenn z. B. jede der Zellen in einer Spalte aus 1024 Zellen die gleichen 11 uA zieht, dann ist der erforderliche Gesamt- Drain-Strom größer als etwa 11 mA. Wenn dieser Gesamt-Drain-Strom nicht durch die Stromversorgung VDD geliefert werden kann, muß die Source-Spannung VS vergrößert werden, um den erforderlichen Drain-Strom IDS während der Verdichtung zu senken. Der für die Vergrößerung der Source-Spannung VS und die Senkung des Drain-Stroms ID zu zahlende Preis ist eine Zunahme in der Verdichtungszeit.
• Fig. 4 zeigt die Neigung unterhalb der Schwelle einer Vorrichtung mit einer Ebene aus Polysilicium vor der Verdichtung bei den obigen Bedingungen. Fig. 5 zeigt die Neigung unterhalb der Schwelle der gleichen Zelle in Fig. 4 nach der Verdichtung. Die Figuren veranschaulichen ein Verfahren zum Bestimmen der Schwellenspannung VT in Teststrukturen vor und nach dem Löschen. Dieses Verfahren besteht darin, den Drain-Strom IDS und die Steilheit GM zu messen, wenn sich die Spannung VSG des Steuergates von 0 V auf +4 V ändert. Es wird angemerkt, daß der Drain-Strom IDS nicht zu fließen beginnt, bis die Spannung VCG des Steuergates etwa +0,4 V erreicht, was kein Überlöschen anzeigt. Die graphische Darstellung der Steilheit GM in den Fig. 4 und 5 zeigt eine Änderung im Drain- Strom IDS geteilt durch eine Änderung in der Spannung Vco des Steuergates an. Die Spannung VCG des Steuergates an der Spitze der GM-Kurve entspricht der Schwellenspannung VT einer typischen Zelle 10.
• Die Verdichtungsbedingungen für die obige Vorrichtung mit einer Ebene Polysilicium sind eine Drain-Spannung VDS von 4,1 V, eine Spannung VFG des schwebenden Gates von 3,3 V (die zu einer Spannung VCG des Steuergates von 5,5 V, die im Bereich von dreißig bis sechzig Prozent der Hard-Programmierungsspannung von 12 V liegt, an einer Zelle 10 mit schwebendem Gate, die ein kapazitives Kopplungsverhältnis von 0,6 aufweist, äquivalent ist), eine Source-Spannung VS von 1,5 V und eine Substratspannung VSUB von 0 V während 100 Sekunden. Wie aus den Fig. 4 und 5 ersichtlich ist, gibt es beinahe keine Änderung im Strom unterhalb der Schwelle vor und nach der Verdichtung, was eine Anzeige dafür ist, daß keine Oxidbeschädigung vorliegt.
• Fig. 6 zeigt die Kurve des Stroms IDS 1 unterhalb der Schwelle für eine Zelle 10 mit schwebendem Gate, die eine Ultraviolett-Schwellenspannung VTUV von 2,17 V besitzt. Die Zelle 10 mit schwebendem Gate in Fig. 6 wird programmiert und dann auf eine Schwellenspannung VT von 0,68 V gelöscht, wobei der neue Strom IDS2 unterhalb der Schwelle in Fig. 7 dargestellt ist. Die Zelle nach Fig. 7 wird dann bei einer Drain-Spannung VDS von 4,1 V, einer Spannung VCG des Steuergates von 5,5 V, einer Source-Spannung VS von 1,5 V und einer Substratspannung VSUB von 0 V während 10 Millisekunden verdichtet. Der Strom IDS3 unterhalb der Schwelle nach der Verdichtung ist in Fig. 8 gezeigt. Die Schwellenspannung VT nach der Verdichtung wird als 2,19 V gemessen, was dicht bei der Ultraviolett- Schwellenspannung VTUV liegt.
• Wenn es Einschränkungen an die Spannungen gibt, die an den Chip angelegt werden können, können die Vorspannungsbedingungen während der Verdichtung modifiziert werden, um eine Anpassung an diese Einschränkungen vorzunehmen, wie in Fig. 9 und in der Tabelle II veranschaulicht ist. Fig. 9 zeigt die Drain-Ströme IDS gegen die Spannung VFG des schwebenden Gates für Source-Spannungen VS von 0,75 V, 0,85 V und 0,95 V und für eine Drain-Spannung VDS von 4,9 V für eine Vorrichtung mit einer Ebene Polysilicium. Fig. 9 kann als ein Führer verwendet werden, um die richtige Spannung VCG des Steuergates, den richtigen Drain- Strom IDS und die richtige Source-Spannung VS für das Verdichten einer Gruppe von Zellen auszuwählen. Wie ersichtlich ist, wird die Drain-Spannung VDS von 4,1 V auf 4,9 V vergrößert, um die Einschränkungen bei niedrigeren Spannungen am Steuergate zu kompensieren.
• Die Tabelle II zeigt Messungen des Drain-Stroms IDS an Vorrichtungen mit einer einzelnen Ebene aus Polysilicium mit einer Spannung VFG des schwebenden Gates von 1,5 V (dies ist zu einer Spannung VCG des Steuergates von 2,5 V äquivalent, einer angenommenen maximal verfügbaren Spannung, die an das Steuergate 13 angelegt werden kann, falls das kapazitive Kopplungsverhältnis 0,6 beträgt) für verschiedene überlöschte Bedingungen mit drei verschiedenen Source- Spannungen VS. Wie in der Tabelle II ersichtlich ist, werden verschiedene Werte des Drain-Stroms IDS für verschiedene überlöschte Bedingungen erhalten. Falls z. B. die angelegte Source-Spannung VS 0,75 V beträgt und die Zelle 10 überlöscht worden ist, um eine Schwellenspannung VT von 0,0 V zu besitzen, sind 21 uA des Drain-Stroms IDS während der Verdichtung dieser Zelle 10 erforderlich. Falls es jedoch erforderlich ist, eine Spalte aus 1024 ähnlich überlöschten Zellen 10 zu verdichten, ist ein Gesamt-Drain-Strom von über 21 mA notwendig. Falls die Stromversorgung nicht 21 mA des Drain-Stroms IDS liefern kann, muß die Source- Spannung VS auf 0,95 V vergrößert werden. Dies führt dazu (wie in der Tabelle II gezeigt ist), daß lediglich 5 mA des Gesamt-Drain-Stroms IDS erforderlich sind, um eine ganze Spalte aus 1024 ähnlich überlöschten Zellen 10 zu verdichten. Tabelle II
• während der Verdichtung: VDS = 4,9 V, VMJB = 0 V kapazitives Kopplungsverhältnis = 0,6
• Die Tabelle III zeigt eine Folge von Lösch- und Verdichtungsoperationen für fünf Speicherzellen 10 mit schwebendem Gate unter ähnlichen Bedingungen wie denjenigen nach Tabelle II. In der Tabelle III sind Test-Speicherzellen 10 mit schwebendem Gate mit Ultraviolett-Schwellenspannungen VTUV von etwa 2 V veranschaulicht, wobei an sie Verdichtungsspannungen während Zeiten angelegt sind, die von 100 bis 1000 Millisekunden reichen. Wie die Spalte 3 in der Tabelle III zeigt, ändert sich die Ultraviolett-Schwellenspannung VTUV nicht, selbst nach 1000 Millisekunden der Verdichtung. Dies deutet an, daß sich eine Ultraviolett- Schwellenspannung VTUV, der Hauptpopulation der Zellen unter diesen Verdichtungsbedingungen nicht ändert. Die fünf Speicherzellen 10 mit schwebendem Gate nach Tabelle III werden dann gelöscht, wobei die gelöschten Schwellenspannungen VT, die in der Spalte 5 angegeben sind, von 0,89 V bis 1,32 V reichen. Die Spalte 6 zeigt die verschiedenen Verdichtungszeiten für jede Zelle, während die Spalte 7 die Schwellenspannungen VT angibt, die sich aus diesem verschiedenen Verdichtungszeiten ergeben. Tabelle III
• Die experimentellem Daten hierin beschreiben bestimmte Vorspannungsbedingungen für die Drains 12 und andere Vorspannungsbedingungen für die Sources 11. In vielen Fällen sind die allgemeinen Vorspannungsbedingungen für die Sources 11 und die Drains 12 umkehrbar, wobei immer noch das gleiche Ergebnis erreicht wird. Deshalb sind die Begriffe "Source" und "Drain", wie sie hierin verwendet werden, austauschbar, wie sie in diesem Text einschließlich der Ansprüche verwendet werden.
• Obwohl diese Erfindung in bezug auf eine veranschaulichende Ausführungsform beschrieben worden ist, ist nicht beabsichtigt, daß diese Beschreibung in einem einschränkenden Sinn ausgelegt wird. Unter Bezugnahme auf diese Beschreibung werden den Fachleuten sowohl verschiedene Modifikationen der veranschaulichten Ausführungsform als auch andere Ausführungsformen der Erfindung offensichtlich sein.

Claims (5)

1. Verfahren zur Soft-Programmierung wenigstens einer Speicherzelle (10) mit schwebendem Gate, wobei die Speicherzelle ein Steuergate (13), eine Source (11) und einen Drain (13) besitzt und mit einer Hard-Programmierungsspannung, die zwischen dem Steuergate und einem Substrat (23) angelegt wird, hardprogrammierbar ist, wobei das Verfahren umfaßt:

Bestimmen einer spezifischen Drain-Spannung durch:

Anschließen der Source und des Substrats an eine Referenzspannung;

Anlegen einer Soft-Programmierungsspannung an das Steuergate, wobei die Soft-Programmierungsspannung im Bereich von dreißig und vierzig Prozent der Hard-Programmierungsspannung liegt; und

Anlegen einer ausgehend von der Referenzspannung ansteigenden Spannung an den Drain während der Messung des Stromflusses in den Drain;

wobei die spezifische Drain-Spannung so bestimmt wird, daß sie gleich oder kleiner als jener Wert der ansteigenden Spannung ist, bei dem der Stromfluß in den Drain eine Spitze erreicht; und

Soft-Programmieren der Zelle durch:

Anlegen einer ersten Spannung an den Drain, die ausgehend von der Spannung am Substrat gemessen wird, wobei die erste Spannung niedriger als die Summe aus etwa einem Volt plus einer zweiten Spannung plus der spezifischen Drain-Spannung ist;

Anlegen der zweiten Spannung an die Source, die ausgehend vom Substrat gemessen wird, wobei die zweite Spannung niedriger als die spezifische Drain-Spannung ist; und

Anlegen einer dritten Spannung an das Steuergate, die ausgehend vom Substrat gemessen wird, wobei die dritte Spannung nicht größer als die Soft- Programmierungsspannung ist.

2. Verfahren nach Anspruch 1, das ferner umfaßt: gleichzeitiges Soft- Programmieren von mehr als einer Speicherzelle.

3. Verfahren nach Anspruch 2, das ferner umfaßt: gleichzeitiges Soft- Programmieren einer Matrix aus Speicherzellen.

4. Verfahren nach einem vorhergehenden Anspruch, das ferner umfaßt: Vorsehen wenigstens einer Speicherzelle, die einen Kanalbereich (24) besitzt, der im Substrat zwischen dem Source-Bereich und dem Drain-Bereich gebildet ist, so daß das schwebende Gate der Speicherzelle im wesentlichen über dem gesamten Kanalbereich liegt.

5. Verfahren nach einem vorhergehenden Anspruch, das ferner umfaßt: Anlegen einer Rampenspannung an das Steuergate.