DE69615423T2

DE69615423T2 - Feldeffekttransistor mit kammartiger Elektrodenstruktur

Info

Publication number: DE69615423T2
Application number: DE69615423T
Authority: DE
Inventors: Takafumi Imamura; Mikio Kanamori
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 1995-01-30
Filing date: 1996-01-26
Publication date: 2002-06-20
Anticipated expiration: 2016-01-27
Also published as: JP2637937B2; DE69615423D1; JPH08203928A; EP0724296B1; EP0724296A2; US5614762A; EP0724296A3

Description

Hintergrund der Erfindung

(a) Erfindungsgebiet

Die vorliegende Erfindung betrifft einen Feldeffekttransistor, der eine kammförmige Elektrodenstruktur hat.

(b) Beschreibung des Standes der Technik

Feldeffekttransistoren mit kammförmigen Elektrodenstrukturen werden im allgemeinen in einer Verbundhalbleitervorrichtung verwendet. Fig. 1 zeigt einen herkömmlichen FET dieser Art. Der FET hat eine Anzahl von Sourceelektroden 17 und eine Anzahl von Drainelektroden 18 und eine Anzahl von Gateelektroden 21, die alle auf einem Aktivstreifenbereich 12 in einer Horizontalrichtung ausgerichtet sind, wie dies aus der Fig. 1 zu ersehen ist. Die Anzahl von Sourceelektroden 17, die Anzahl von Drainelektroden 18 und die Anzahl von Gateelektroden 21 sind mittels Busstreifen 25, 26 und 21A jeweils parallel zu entsprechenden Bondierflecken 27, 28 und 30 geschaltet, um dadurch jeweils, eine kammförmige. Elektrodenstruktur zu bilden.
Die Fig. 2A bis 2G, die Fig. 3A bis 3G und die Fig. 4 bis 7 zeigen ein Verfahren zum Herstellen des FET gemäß Fig. 1, wobei die Fig. 2A bis 2G Schnitte entlang der Schnittlinie A-A' sind, während die Fig. 3A bis 3G Schnitte entlang der Schnittlinien B-B' in den aufeinanderfolgenden Schritten des Verfahrens sind, und wobei die Fig. 4 bis 7 Draufsichten auf den FET gemäß Fig. 1 in den aufeinanderfolgenden Schritten sind. Die detaillierte Struktur des herkömmlichen FET gemäß Fig. 1 wird durch die Beschreibung des Verfahrens unter Bezugnahme auf diese Figuren beschrieben.
Auf einem gewählten Teil eines Halbleiter-GaAs-Substrats 11 wird ein streifenförmiger n-GaAs-Bereich 12 ausgebildet, gefolgt von dem Abscheiden einer ersten Isolierschicht 13, die beispielsweise aus SiO&sub2; besteht, auf der gesamten Oberfläche des Substrats 11 einschließlich der Oberfläche des streifenförmigen n-GaAs-Bereichs 12. Die erste Isolierschicht 13 wird dann selektiv durch einen Ätzschritt unter Verwendung eines Fotoresistmusters 14 als Maske entfernt, um dadurch Öffnungen 15 zu bilden, in welchen die Source- und Drain-Elektroden aufgenommen werden. Die Fig. 2A und 3A zeigen dieses Stadium des FET.
Auf der gesamten Oberfläche einschließlich den Oberflächen des Fotoresistmusters 14 und dem streifenförmigen n-GaAs- Bereich 12 in der Öffnung 15 wird, wie in den Fig. 2B und 3B gezeigt, durch Aufdampfen eine erste Metallaminatschicht 16, 17 und 18 abgeschieden, die aufeinanderfolgend, vom Boden ausgehend, aus AuGe-Ni und Au(AuGe/Ni/Au)-Filmen besteht. Die erste Metallaminatschicht 16 auf dem Fotoresistmuster 14 wird dann durch ein Abhebeverfahren durch Entfernen des Fotoresistmusters 14 entfernt, wie dies in den Fig. 2C und 3C gezeigt ist. Danach wird eine Wärmebehandlung der ersten Metallaminatschicht 17 und 18 auf der streifenförmigen n-GaAs-Schicht 12 durchgeführt, um eine Legierung zu bilden, wodurch die Source- und Drainelektroden 17 und 18 erhalten werden, die die aktive streifenförmigen-GaAs-Region 12 mittels Ohmschem Kontakt kontaktieren. Die durch diese Schritte erhaltenen Metallmuster 17 und 18 sind in der Fig. 4 gezeigt.
Eine zweite Isolierschicht 19, die aus SiO&sub2; besteht, wird auf der gesamten Oberfläche abgeschieden, und die ersten und zweiten Isolierschichten 13 und 19 werden selektiv geätzt, um in diesen die Öffnungen 20 zu bilden (Fig. 2D, 3D und 5). Danach wird eine zweite Metallaminatschicht durch Zerstauben abgeschieden, die vom Boden ausgehend aufeinanderfolgend WSi- und Au(Wsi/Au)-Filme aufweist, und so strukturiert, daß eine kammförmige Gatestruktur, die eine Anzahl von Gateelektroden 21, welche auf dem streifenförmigen n-GaAs-Bereich 12 ausgebildet sind, und ein Gatebusstreifen 21A auf dem Halbleitersubstrat 11 ausgebildet sind, wie dies in den Fig. 2E, 3E und 6 gezeigt ist. Die Gateelektroden 21 kontaktieren die n-GaAs-Schicht 12 mittels eines Schottky-Kontaktes.
Darauffolgend wird eine dritte Isolierschicht 23, die aus SiO&sub2; besteht, auf der gesamten Oberfläche einschließlich der Oberflächen der Gatestruktur 21 und 21A und der zweiten Isolierschicht 19 ausgebildet. Die zweiten und dritten Isolierschichten 19 und 23 werden dann selektiv und aufeinanderfolgend geätzt, um in diesen die Öffnungen 24 zum Freilegen der Sourceelektroden 17 und Drainelektroden 18 und eine Öffnung 29 für den Gatebusstreifen zu bilden (Fig. 2F, 3F und 7). Danach wird auf der gesamten Oberfläche eine dritte Metallaminatschicht, die aus WSi/Au-Filmen besteht, mittels Zerstäuben abgeschieden, dann selektiv geätzt, um auf dem Gatebusstreifen 21A einen Gateflecken 30, einen kammförmigen Sourcebusstreifen 25 mit einem Paar Sourceflecken 27 und einen kammförmigen Drainbusstreifen 26 mit einem Drainflecken 28 zu bilden, wie dies in den Fig. 1, 2G und 3G gezeigt ist.
Der herkömmliche Verbund-FET, wie vorstehend beschrieben, hat eine 3-Schicht-Metall-Sttuktur mit der ersten Schicht, welche die Sourceelektroden 17 und Drainelektroden 18 implementiert, der zweiten Schicht, die die Gatestruktur 21 und 21A implementiert, und der vierten Schicht, die die Source- und Drainbusstreifen 25 und 27, welche die Sourceelektroden und Drainelektroden jeweils miteinander verbinden, und den Gateflecken 30 implementiert. Die 3- Schicht-Metall-Struktur des FET erfordert eine große Anzahl (6)-fotolithographischer Schritte für Metall- und Isolierschichten, wodurch die Herstellungskosten des FET erhöht werden.
In der EP-A-0015072 ist ein Feldeffekttransistor offenbart, der Interdigitalelektroden hat, wobei der Gatebondierfleckenteil in dem Raum liegt, der zwischen einem Paar benachbarter unterteilter Teile des aktiven Bereiches des Feldeffekttransistors gebildet ist. Dieser Feldeffekttransistor hat ein Substrat, eine Sourceelektrodenbaugruppe mit einem Sourcebusstreifen und einer Anzahl von Sourceelektroden, die jeweils mit dem Sourcebusstreifen verbunden sind und einen ersten Teil der aktiven Schicht mit ohmschem Kontakt kontaktieren; eine Drainelektroden-Baugruppe mit einem Drainbusstreifen und einer Anzahl von Drainelektroden, die jeweils mit dem Drainbusstreifen verbunden sind und einen zweiten Teil der aktiven Schicht mit ohmschem Kontakt kontaktieren; und eine Gateelektrodenbaugruppe mit einem Gatebusstreifen, einer Anzahl von Gateelektroden, die jeweils einen dritten Teil der aktiven Schicht mit einem Schottky- Kontakt kontaktieren, und einer Vielzahl von Gate- Einleitteilen, die jeweils die Gateelektroden mit dem Gatebusstreifen verbinden. Die Gateelektroden sind zwischen den jeweiligen Source- und Drainelektroden angeordnet. Ähnlich dem Stand der Technik wie anhand der Fig. 1 bis 7 offenbart sind drei Schichtmetallaminate vorgesehen, die die Source-, Drain- und Gateelektroden, die Source-, Drain- und Gatebusstreifen und die Gate-Einleitteile bilden.
Ferner ist in der JP-A-59-09958 ein kammförmiger FET offenbart.

Zusammenfassung der Erfindung

Angesichts des vorstehenden ist es eine Aufgabe der vorliegenden Erfindung, einen Verbund-FET mit kammförmigen Elektroden zu schaffen, der mit relativ geringen Kosten infolge einer reduzierten Anzahl von fotolithographischen Schritten hergestellt werden kann.
Die vorliegende Erfindung ist auf einen FET gemäß dem Patentanspruch 1 gerichtet, mit einem Substrat; einer aktiven Halbleiterschicht, die auf dem Substrat ausgebildet ist; einer Sourceelektrodenstruktur mit einem Sourcebusstreifen und einer Anzahl von Sourceelektroden, die jeweils mit dem Sourcebusstreifen verbunden sind und einen ersten Teil der aktiven Schicht mit Ohmschem Kontakt kontaktieren; einer Drainelektrodenstruktur mit einem Drainbusstreifen und einer Anzahl von Drainelektroden, die jeweils mit dem Drainbusstreifen verbunden sind und einem zweiten Teil der aktiven Schicht mit Ohmschem Kontakt kontaktieren; einer Gateelektrodenstruktur mit einem Gatebusstreifen, einer Anzahl von Gateelektroden, die jeweils einen dritten Teil der aktiven Schicht mit Schottky-Kontakt kontaktieren, und einer Vielzahl von Gate-Einleitteilen, die die jeweiligen Gateelektroden mit dem Gatebusstreifen verbinden, wobei der dritte Teil zwischen dem ersten Teil und dem zweiten Teil angeordnet ist.
Gemäß einem weiteren Aspekt schafft die vorliegende Erfindung einen FET, bei dem die Sourceelektroden, Drainelektroden und der Gatebusstreifen auf einem ersten Metallaminat gebildet sind, und bei dem die Gateelektroden, Gate-Einleitteile und die Source- und Drainbusstreifen auf einem zweiten Metallaminat gebildet sind, welches dem ersten Metallaminat überlagert ist.
Gemäß einem weiteren Aspekt schafft die vorliegende. Erfindung einen FET, bei dem die Sourceelektroden, Drainelektroden und Gateeinleitverdrahtungen als ein erstes Metallaminat ausgebildet sind, die Gateelektroden und die Source-, Drain- und Gatebusstreifen als ein zweites Metallaminat ausgebildet sind, das dem ersten Metallaminat überlagert ist.
Ferner schafft die Erfindung ein Verfahren zum Herstellen eines FET gemäß Anspruch 7.
Gemäß der vorliegenden Erfindung hat der FET eine Zwei- Schichten-Metallstruktur, die die Anzahl der fotolithographischen Schritte verringert und die Herstellungskosten des FET verringert.
Die vorstehenden und andere Aufgaben sowie Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden Beschreibung unter Bezugnahme auf die begleitenden Figuren hervor.

Kurze Beschreibung der Figuren

Fig. 1 ist eine schematische Draufsicht auf einen herkömmlichen FET, zum Zeigen eines Musterlayouts der Metallschichten;
Fig. 2A bis 2G jeweils Ansichten im Schnitt des FET gemäß Fig. 1 zum Zeigen der aufeinanderfolgenden Schritte eines Verfahrens zum Herstellen des FET, entlang der Schnittlinie A-A' in Fig. 1;
Fig. 3A bis 3G jeweils Ansichten im Schnitt des FET gemäß Fig. 1 zum Zeigen der aufeinanderfolgenden Schritte des Verfahrens zum Herstellen des FET, entlang der Schnittlinie B-B' in Fig. 1;
Fig. 4 bis 7 jeweils schematische Draufsichten des Musterlayouts der Metallschichten des FET gemäß Fig. 1 in den aufeinanderfolgenden Schritten des Verfahrens zum Herstellen des FET;
Fig. 8 eine schematische Draufsicht auf einen FET gemäß einer ersten Ausführungsform der vorliegenden Erfindung zum Zeigen eines Musterlayouts der Metallaminate in dem FET;
Fig. 9A bis 9E jeweils Ansichten im Schnitt des FET gemäß Fig. 8 zum Zeigen der aufeinanderfolgenden Schritte eines Verfahrens zum Herstellens des FEt, entlang der Schnittlinie A-A' in Fig. 8;
Fig. 10A bis 10E jeweils Ansichten im Schnitt des FET gemäß Fig. 8 zum Zeigen der aufeinanderfolgenden Schritte des Verfahrens zum Herstellen des FET, entlang der Schnittlinie B-B' in Fig. 8;
Fig. 11 und 12 jeweils schematische Draufsichten auf ein Musterlayout der Metallaminate in dem FET gemäß Fig. 8 in aufeinanderfolgenden Schritten des Verfahrens zum Herstellen des FET; und
Fig. 13 eine schematische Draufsicht auf einen FET gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zum Aufzeigen eines Musterlayouts der Metallaminate in den FET.

Beschreibung der bevorzugten Ausführungsformen

Es wird nun die vorliegende Erfindung unter Bezugnahme auf die begleitenden Figuren beschrieben. Fig. 8 zeigt einen FET gemäß der ersten Ausführungsform der vorliegenden Erfindung. Der FET hat einen streifenförmigen n-GaAs-Bereich 32, der auf einem Halbleiter-GaAs-Substrat ausgebildet ist, eine Sourceelektrodenstruktur mit einer Anzahl von Sourceelektroden 38, eine Drainelektrodenstruktur mit einer Anzahl von Drainelektroden 39 und eine Gateelektrodenstruktur mit einer Anzahl von Gateelektroden 47A. Die Source- und Drainelektroden 38 und 39 kontaktieren entsprechende Teile des streifenförmigen n-GaAs-Bereiches 32 mit Ohmschem Kontakt, während die Gateelektroden 47A die jeweiligen Teile des streifenförmigen n-GaAs-Bereiches 32 mit Schottky- Kontakt kontaktieren. Jede der Source-Drain- und Gatestrukturen ist so ausgebildet, daß sie eine kammförmige Form hat.
Die detaillierte Struktur des FET gemäß der ersten Ausführungsform wird mittels des Herstellungablaufs derselben unter Bezugnahme auf die Fig. 9A bis 9G, 10A bis 10G, 11 und 12 beschrieben.
Fig. 9A bis 9G zeigen die Struktur des FET entlang der Schnittlinie A-A' in Fig. 8, während die Fig. 10A bis 10E die Struktur des FET entlang der Schnittlinie B-B' in Fig. 8 zeigen. Um den Herstellungsablauf des FET gemäß Fig. 8 zu beginnen, werden Si-Ionen durch eine Ionenimplantierungstechnologie in einen gewählten Teil der Hauptfläche eines Halbleitersubstrates 31 selektiv eingeleitet, und zwar mit einer Beschleunigungsenergie von 200 keV und einer Dosierung von 5 · 10¹² cm², gefolgt von einer Wärmebehandlung, die in Argon-(Ar)-Atmosphäre bei einer Temperatur von 800ºC durchgeführt wird. Durch diese Schritte wird der streifenförmigen-GaAs-Aktivbereich 32 für den FET auf der Hauptfläche des halbleitenden Substrats 31 ausgebildet. Darauffolgend wird eine erste Isolierschicht 33, die aus SiO&sub2; besteht, mittels einer CVD-Technologie auf der gesamten Oberfläche des halbleitenden Substrats 31 einschließlich des streifenförmigen n-GaAs-Bereiches 32 abgeschieden, gefolgt von einer Schleuderbeschichtung und einem darauffolgenden Strukturieren einer Fotoresistschicht 34. Die Isolierschicht 33 wird unter Verwendung der Fotoresistschicht 34 als Maske strukturiert, um die Öffnungen 35 in der ersten Isolierschicht 34 an Orten zum Ausbilden der Sourceelektroden, Drainelektroden und eines Gatebusstreifens einschließlich eines unteren Gatefleckens zu bilden.
Ein erstes Metallaminat hat vom Boden aus betrachtet, aufeinanderfolgend einen 0,15 um-dicken AuGe-Film, einen 0,05 um-dicken Ni-Film und einen 0,1 um-dicken Au-Film und ist mit den Bezugsziffern 37 bis 40 bezeichnet, und durch Dampfabscheidung auf der gesamten Oberfläche einschließlich den Oberflächen der Fotoresistschicht 34, des n-GaAs-Bereiches 32 und des halbleitenden Substrats 31 in den Öffnungen 35 und 36 ausgebildet, wie dies in den Fig. 9B und 103 gezeigt ist.
Das erste Metallaminat 37, das auf der Fotoresistschicht 34 ausgebildet worden ist, wird dann durch Abheben der Fotoresistschicht 34 entfernt. Dann werden die Metallaminate 38 und 39 auf dem streifenförmigen n-GaAs-Bereich 32 bei einer Temperatur von 400ºC wärmebehandelt, um eine Anzahl von Legierungssourceelektroden 38 und Drainelektroden 39 in ohmschem Kontakt mit dem streifenförmigen n-GaAs-Bereich 32 zu bilden. Diese Schritte schaffen die in den Fig. 9C, 100 und 11 gezeigte Struktur. Die Sourceelektroden 38 und die Drainelektroden 39 sind abwechselnd auf dem streifenförmigen n-GaAs-Bereich 32 angeordnet. Der Gatebusstreifen 40, der auf dem halbleitenden Substrat 31 ausgebildet ist, hat einen linearen Teil 40A, der sich parallel zu einer der Seiten des n-GaAs-Bereiches 32 erstreckt, einen unteren Gateflecken 40c und einen Streifenteil 40B, der den linearen Teil 40A mit dem unteren Gateflecken 4ºC verbindet, wie dies in der Fig. 11 gezeigt ist.
Danach wird durch ein CVD-Verfahren auf der gesamten Oberfläche einschließlich den Oberflächen der ersten Isolierschicht 33 und dem Boden der Öffnungen 35 und 36 eine zweite Isolierschicht 41, die aus SiO&sub2; besteht, mit einer Dicke von 0,5 um abgeschieden. Darauffolgend werden die ersten und zweiten Isolierschichten 33 und 41 durch ein Trockenätzverfahren unter Verwendung von CF&sub4;-Gas selektiv entfernt, um dadurch die Öffnungen 42, welche die Source- und Drain-Elektroden 38 und 39 freilegen, die Öffnungen 43 zum Ausbilden der Gateelektroden und eine Öffnung 44 zu bilden, die den unteren Gateflecken 40C des Gatebusstreifen 40 freilegt, wie dies in den Fig. 9B, 10D und 12 gezeigt ist. Jede der Öffnungen 43 für die Gateelektroden hat eine solche Form und einen solchen Ort, daß jeweils zwei der resultierenden Gateelektroden durch einen linearen Abschnitt, der auf den linearen Teil 40A des Gatebusstreifen 40 gebildet ist, miteinander verbunden sind. Es ist vorzuziehen, daß zum Erzielen von reproduzierbaren und zuverlässigen FET-Charakteristika das Trockenätzen durch ein Mischbad durchgeführt wird, welches ein stark reaktives Gas enthält, wie beispielsweise NF&sub3;, oder unter einer verminderten Beschleunigungsenergie während des Trockenätzens durchgeführt wird.
Auf der gesamten Oberfläche einschließlich des Bodens der Öffnungen 42 bis 44 in der zweiten Isolierschicht 41 wird durch Zerstäuben ein zweites Metallaminat ausgebildet, das aufeinanderfolgend vom Boden ausgehend ein 0,1 um-dicken WSi-Film und einen 1 um-dicken Au-Film aufweist. Dann wird das zweite Metallaminat strukturiert, um einen Sourcebusstreifen 45, der auf den Sourceelektroden 38 ausgebildet ist, einen Drainbusstreifen 46, der auf den Drainelektroden 39 ausgebildet ist, eine Anzahl von Gatestücken 47, die jeweils zwei Gateelektroden 47A aufweisen, welche auf dem streifenförmigen n-GaAs-Bereich 32 ausgebildet sind, und einen Gate-Einleitteil 47B auszubilden, der die zwei Gateelektroden 47A mit dem linearen Teil 40A des Gatebusstreifen 40 verbindet, und einen oberen Gateflecken 48 auf dem unteren Gateflecken 40C des Gatebusstreifen 40 auszubilden, wie dies in den Fig. 9E, 10E und 8 dargestellt ist. Der Boden jeder der Gateelektroden 47A bildet zwischen denselben und der streifenförmigen n-GaAs-Schicht 32 an dem Ort zwischen dem entsprechenden Sourcebereich und Drainbereich einen Schottky-Kontakt. In der Fig. 8 ist das erste Metall zum besseren Verständnis der Zeichnung mit einer Schraffur gezeigt.
Durch das vorstehend beschriebene Verfahren wird der FET so hergestellt, daß die Gateelektrodenstruktur als Ganzes eine kammförmige Form hat, und zwar in vertikaler Richtung gesehen, während jeder der Source- und Drainbusstreifen 45B und 46B eine kammförmige Form mit Zähnen hat, die die Sourceelektroden 38 oder Drainelektroden 39 am Boden der Zähne kontaktieren und mit einem Stegteil zum Verbinden der Sourceelektroden 38 oder Drainelektroden 39 miteinander. Die kammförmigen Source- und Drainbusstreifen sind so angeordnet, daß die Stegteile der beiden kammförmigen Source- und Drainbusstreifen einander gegenüberliegen, und so ausgebildet sind, daß die Zähne des kammförmigen Sourcebusstreifens 45B abwechselnd mit den Zähnen des kammförmigen Drainbusstreifens 46B angeordnet sind, wobei die jeweiligen Zähne der kammförmigen Gateelektrodenstruktur dazwischen angeordnet sind, wie dies in der Fig. 8 gezeigt ist. Ferner schneidet der Stegteil des kammförmigen Sourcebusstreifens 45B den Streifenteil 45B des Gatebusstreifens 40, wobei er gegenüber diesem elektrisch isoliert ist, wobei der Streifenteil als ein erstes Metallaminat ausgebildet ist, das mit dem oberen Gateflecken 48 verbunden ist, der als ein zweites Metallaminat ausgebildet ist.
Unter erneuter Bezugnahme auf die Fig. 9E und 10F ist anzugeben, daß in einigen Fällen das zweite Metallaminat, welches die WSi/Au-Filme aufweist, während des Ätzvorganges der zweiten Metallaminatschicht nicht gut von der Oberfläche der zweiten Isolierschicht 41 entfernt werden kann. Dies ist deshalb der Fall, weil die Teile des Metallaminates, das an den stufenförmigen Teilen der zweiten Isolierschicht anhaftet, schwierig zu entfernen sind. Um diese Fälle zu vermeiden, sollte die zweite Isolierschicht 41 durch Egalisieren der Dicke der darunterliegenden ersten Isolierschicht 33 entsprechend der Dicke der darunterliegenden ersten Metallaminate 38, 39 und 40 geglättet werden, wie dies durch Betrachten der Fig. 9D und 10D zu verstehen ist.
Fig. 13 zeigt ähnlich wie Fig. 8 einen FET gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Das erste Metallaminat ist ebenfalls schraffiert dargestellt. Der FET hat einen streifenförmigen n-GaAs-Bereich 52, der auf einem halbleitenden GaAs-Substrat 51 ausgebildet ist, eine Sourceelektrodenstruktur 55, eine Drainelektrodenstruktur 56 und eine Gateelektrodenstruktur 57. Jede der Elektrodenstrukturen 55, 56 und 57 hat eine kammförmige Form, deren Zähne die Elektroden sind, welche den streifenförmigen n- GaAs-Bereich 52 kontaktieren, und dessen Stegteil ein Busstreifen ist, der die entsprechenden Elektroden miteinander verbindet.
Die Sourceelektrodenstruktur 55 hat eine Anzahl von Sourceelektroden 55A, wobei der Sourcebusstreifen 55B die Sourceelektroden 55A miteinander verbindet, und ein Paar Sourceflecken 55C, die sich jeweils vom Sourcebusstreifen 55B aus erstrecken. Die Drainelektrodenstruktur 56 hat eine Anzahl von Drainelektroden 56A, einen Drainbusstreifen 56B, der die Drainelektroden 56A miteinander verbindet, und einen Drainflecken 56C, der an dem mittleren Teil des Drainbusstreifens 56B vorsteht. Die Gateelektrodenstruktur 57 hat eine Anzahl von Gateelektrodenstücken 57A, die jeweils zwei Gateelektroden haben und einen Brückenteil, der die zwei Gateelektroden miteinander verbindet, eine Vielzahl von Gate-Einleitteilen 57D, die mit den jeweiligen Gateelektrodenstücken 57A verbunden sind, einen Gatebusstreifen 57B, der mit dem Gate-Einleitteilen 57D verbunden ist, und einen Gateflecken 57C, der am mittleren Teil des Gatebusstreifens 57B vorsteht.
Die Sourceelektroden 55A, Drainelektroden 57A und Gate- Einleittteile 57D bilden ein erstes Metallaminat, das dem streifenförmigen n-GaAs-Bereich 52 oder dem halbleitenden Substrat ausgebildet ist, während der Sourcebusstreifen 55B, die Sourceflecken 55C, der Drainbusstreifen 56B, die Drainflecken 56C, die Gateelektroden 57A, der Gatebusstreifen 57B und der Gateflecken 57D ein zweites Metallaminat bilden. In dieser Konfiguration verbinden die Vielzahl von Gate-Einleitteilen 57D die jeweiligen Gatestücke, welche zwei Gateelektroden 57A haben, mit dem Gatebusstreifen 578, so daß jeder der Gate-Einleitteile 57D, der den Stegteil des Sourcebusstreifens 55B schneidet, während er gleichzeitig gegenüber diesem isoliert ist, verglichen mit der ersten Ausführungsform keine große Dicke haben muß, weil durch die Gate-Einleitteile 57D ein kleiner Strom fließt. Die Schnittpunkte zwischen den Gate-Einleitteilen 57D und dem Stegteil des Sourcebusstreifens 55B haben nämlich eine reduzierte Dicke, um dadurch die Erzeugung von Stufenteilen an der zweiten Isolierschicht an den Schnittpunkten zu verhindern.
Wie vorstehend beschrieben, sind bei den FETs gemäß der Ausführungsformen der vorliegenden Erfindung zwei Metallaminate ausreichend, um die Source-, Drain- und Gateelektrodenstrukturen zu implementieren, wodurch die Anzahl der fotolitographischen Schritte und die Herstellungskosten des FET verringert werden.
Da die vorstehenden Ausführungsformen nur als Beispiele beschrieben worden sind, ist die vorliegende Erfindung nicht auf diese Ausführungsformen begrenzt, und es ist für den Fachmann klar zu ersehen, daß verschiedene Modifikationen oder Änderungen leicht basierend auf den vorstehenden Ausführugnsformen, innerhalb des Schutzumfanges der vorliegenden Erfindung durchgeführt werden können. Beispielsweise kann die Anordnung der Sourceelektroden und Drainelektroden umgekehrt werden.

Claims

1. Feldeffekttransistor mit kammartiger Elektrodenstruktur mit:

einem Substrat (31, 51);

einer aktiven Halbleiterschicht (32, 52), die auf dem Substrat ausgebildet ist;

einer Sourceelektrodenstruktur mit einem Sourcebusstreifen (45B, 55B) und einer Anzahl von Sourceelektroden (38, 55A), die jeweils mit dem Sourcebusstreifen (45B, 55B) verbunden sind, und einen ersten Teil der aktiven Schicht (32, 52) mit Ohmschem Kontakt kontaktieren;

einer Drainelektrodenstruktur (46, 56) mit einem Drainbusstreifen (46B, 56B) und einer Anzahl von Drainelektroden (39, 56A), die jeweils mit dem Drainbusstreifen (46B, 56B) verbunden sind, und die einen zweiten Teil der aktiven Schicht (32, 52) mit Ohmschem Kontakt kontaktieren;

einer Gateelektrodenstruktur mit einem Gatebusstreifen (40, 57B), einer Anzahl von Gateelektroden (47A, 57A), die jeweils einen dritten Teil der aktiven Schicht (32, 52) mit Schottky-Kontakt kontaktieren, und einer Vielzahl von Gate- Einleitteilen (47B, 57D), die die jeweiligen Gateelektroden (47A, 57A) mit dem Gatebusstreifen (40, 57B) verbinden, wobei der dritte Teil zwischen dem ersten Teil und dem zweiten Teil angeordnet ist;

die Sourceelektroden, Drainelektroden (39, 56A) und entweder der Gatebusstreifen oder die Gateeinleitteile als ein erstes Metallaminat ausgebildet sind;

die Gateelektroden, die Source- und Drainbusstreifen und der andere Teil von Gatebusstreifen oder Gateeinleitteilen, als ein zweites Metallaminat ausgebildet ist;

wobei Teile des zweiten Metallaminats Teile des ersten Metallaminats überlagern, wobei zwischen diesen ein Isolierfilm (41) angeordnet ist.

2. Feldeffekttransistor nach Anspruch 1,

wobei jeder der Source- und Drainbusstreifen (45B, 46B, 55B, 56B) so ausgebildet ist, daß er eine Kammform hat, und die Anzahl von Gateeinleitteilen (47B, 57D) und der Gatebusstreifen (40, 57B) in Kombination so ausgebildet sind, daß sie eine Kammform haben.

3. Feldeffekttransistor nach Anspruch 1,

wobei jede der Elektrodenstrukturen ferner einen Kontaktfleck (45C, 46C, 48, 55C, 56C, 57C) hat, der mit einem entsprechenden einen Busstreifen (45B, 46B, 40, 55B, 56C, 57B) verbunden ist und als das zweite Metallaminat ausgebildet ist.

4. Feldeffekttransistor nach Anspruch 1,

wobei das erste Metallaminat aus einem Laminat besteht, welches einen AuGe-Film, einen Ni-Film und einen Au-Film aufweist.

5. Feldeffekttransistor nach Anspruch 1, wobei das zweite Metallaminat aus einem Laminat besteht, das einen WSi-Film und einen Au-Film aufweist.

6. Feldeffekttransistor nach Anspruch 1,

wobei jeder der Gateeinleitteile (47B, 57D) für jeweils zwei der Gateelektroden (47A, 57A) vorgesehen ist.

7. Verfahren zum Herstellen eines Feldeffekttransistors nach Anspruch 1, mit den Schritten:

Ausbilden eines ersten Metallaminats, das die Sourceelektroden (38, 55A), die Drainelektroden (39, 56A) und entweder den Gatebusstreifen (40, 57B) oder die Gateeinleitteile (47B, 57D) umfaßt;

Ausbilden eines Isolierfilms (41), der Teile des ersten Metallaminats überlagert; und

Ausbilden eines zweiten Metallaminats, welches das erste Metallaminat und den Isolierfilm (41) überlagert;

wobei das zweite Metallaminat die Gateelektroden (47A, 57A), den Sourcebusstreifen (45B, 55B), den Drainbusstreifen (46B, 56B) und den jeweils anderen Teil von dem Gatebusstreifen (40, 57B) bzw. den Gateeinleitteilen (47B, 57D) enthält.