DE69501413T2 - Phasenverriegelungsdetektor - Google Patents

Description

• Die vorliegende Erfindung betrifft einen Phasenverriegelungsdetektor für einen digitalen PLL-Frequenzsyntheziser (PLL - phase locked loop phasenstarr bzw. phasenverriegelt).
• In phasenverriegelten Anordnungen ist es oft notwendig ein Signal zur Verfügung zu stellen, das anzeigt, ob die Verriegelung tatsachlich erreicht wurde, wobei dieses Signal durch, sagen wir, ein Ausgabeterminal der Anordnung oder als ein spezifiziertes Bit in einem seriellen Datenwort, das von der Anordnung getaktet wird, verfügbar gemacht wird. In jedem Fall sind einige Einrichtungen zum Erzeugen dieses Signals erforderlich.
• Die Bestimmung, ob die Verriegelung erreicht wurde, kann auf eine Bewertung gestützt werden, ob der Phasenfehler, der vom Phasendetektor der phasenstarren Leitungsschleife angezeigt wird, genügend klein ist, indem eine Zahleinrichtung benutzt wird, um ein Zeitintervall, das den Phasenfehler darstellt mit einem vorbestimmten Zeitintervall zu vergleichen, wobei die Verriegelung angezeigt wird, wenn das Phasenfehlerintervall kürzer ist, als das vorbestimmte Zeitintervall. Solch eine Anordnung ist zum Beispiel in der EP-A-0 012 899 beschrieben. Ein erstes Problem bei dieser Herangehensweise ist, daß das erforderliche vorbestimmte Zeitintervall viel kürzer als irgendein Referenzintervall ist, das normalerweise verfügbar ist. Zum Beispiel könnte das erforderliche Intervall in einer typischen PLL-Anordnung für Fernsehkanalwähleranwendungen in der Größenordnung von 100 ns liegen, während die höchste verfügbare Referenzfrequenz 4 MHz sein könnte, wodurch eine Periode von 250 ns bestimmt wird.
• Ein zweites Problem ist, die Stabilität des erzeugten Vernegelungssignals aufrechtzuerhalten, so daß das Verriegelungssignal nicht an und aus flackert, wenn die PLL-Anordnung der Verriegelung nahe ist.
• Gemäß einem Aspekt der vorliegenden Erfindung weist eine Phasenverriegelungsdetektoranordnung für einen digitalen PLL- Frequenzsyntheziser eine Zähleinrichtung, welche benutzt wird, um ein Zeitintervall zu messen, das einen Phasenfehler zwischen einem Ereignis in einer synthetisierten Wellenform und einem entsprechenden Ereignis in einer Referenzwellenform darstellt, und Einrichtungen, die auf einen festgelegten Zählzustand der Zähleinrichtung ansprechen, um eine Grobfehleranzeige auszugeben, auf, wobei die Phasenverriegelung als hergestellt angenommen wird, wenn das Phasenfehler-Zeitintervall kleiner als ein vorbestimmter Wert ist, wobei sie dadurch gekennzeichnet ist, daß die Detektoranordnung einen Oszillator aufweist, der auf das Vorkommen dieses Ereignisses in einer der synthetisierten oder der Referenzwellenformen anspricht, um mit dem Schwingen zu beginnen, und auf das Vorkommen dieses Ereignisses in der anderen der synthetisierten oder der Referenzwellenformen anspricht, um das Schwingen zu beenden, wobei die Zähleinrichtung dafür vorgesehen ist, die Ausgabeperioden des Oszillators zu zählen.
• Bevorzugt ist das Vorkommen dieses Ereignisses in der anderen der synthetisierten oder der Referenzwellenformen dafür vorgesehen, die Zähleinrichtung zurückzustellen Die Abwesenheit einer Grobfehleranzeige für mehr als eine vorbestimmte Zeit kann dafür genommen werden, die Phasenverriegelung anzuzeigen. Es kann eine zweite Zähleinrichtung dafür vorgesehen sein, die vorbestimmte Zeit zu bestimmen, wobei die zweite Zähleinrichtung dafür vorgesehen ist, auf das Vorkommen der Grobfehleranzeige hin, zurückgestellt zu werden.
• Ein Phasenverriegelungsdetektor für einen digitalen PLL- Frequenzsyntheziser wird nun beispielhaft und unter Bezugnahme auf die beigefügte Zeichnung, die den Detektor schematisch zeigt, beschrieben.
• Unter Bezugnahme auf die Zeichnung werden Phasenfehlersignale zwischen den synthetisierten und Referenzwellenformen von dem PLL-Frequenzsyntheziser (nicht gezeigt), die effektiv eine Zwei-Zustands-Form aufweisen können, an den Eingängen 1 und 2 invertiert an ein UND-Gatter 3 angelegt, um auf Pfad 4 ein einzelnes Phasenfehler-Pulssignal abzuleiten, welches beginnt, wenn eine der Wellenformen ihren Zustand in einem gegebenen Sinne ändert, und welches endet, wenn die andere Wellenform ihren Zustand in demselben Sinne ändert. Das Phasenfehler- Pulssignal wird an den Eingang eines UND-Gatters 5, das einen Teil eines Ringoszillators 6 bildet, und an die S-Eingänge (S = set = setzen) eines Zwei-Bit-Zählers 7 angelegt. Während der Abwesenheit eines Phasenfehlerpulses ist der Ringoszillator 6 gesperrt und der Zähler 7 wird in einem vorbestimmten Zustand, wie z.B. 1,1 , gehalten.
• Mit dem Beginn eines Phasenfehlerpulses wird der Ringoszillator freigegeben, wobei seine Periode&sub1; sagen wir, 60 ns beträgt, und der Zähler 7 wird ausgelöst, um zu beginnen, die Ausgabeperioden des Oszillators 6 zu zählen. Wenn der Phasenfehlerpuls länger als 180 ns, d.h. als drei Perioden des Oszillators 6, ist, so daß der Zählzustand des Zählers 1,0 erreicht, liefert ein UND-Gatter 8 auf Pfad 9 eine Grobfehlerausgabe. Wenn der Phasenfehlerpuls jedoch kürzer als 180 ns ist, wird der Oszillator 6 gesperrt, der Zähler 7 wird wieder zurückgestellt, und auf Pfad 9 erfolgt keine Ausgabe, wobei diese Bedingung, wenn sie andauert, den geforderten Phasenverriegelungszustand anzeigt.
• Der Pfad 9 ist mit den S-Eingängen eines Zwei-Bit-Zählers 10 und einer bistabilen Schaltung 11 verbunden, wobei er sie zurückstellt oder in ihren jeweiligen zurückgestellten Zuständen hält, wann immer von dem UND-Gatter 8 ein Grobfehler-Ausgabesignal geliefert wird. Wenn das Grobfehlersignal auf Pfad 9 endet, werden der Zähler 10 und die bistabile Schaltung 11 freigegeben, und der Zähler 10 beginnt Signale mit der halben Frequenz eines Referenzsignals, das am Eingang 12 angelegt ist, zu zählen. Nach vier Perioden dieser halben Referenzfrequenz, die ein Intervall in der Größenordnung einer Millisekunde definieren können, wird die bistabile Schaltung 11 in ihren "Reset"-Zustand (logische "0") umgeschaltet und auf einen Ausgabepfad 13 wird eine Anzeige gegeben, daß die Phasenverriegelung erreicht ist. Zum selben Zeitpunkt wird der Zähler 10 mittels eines UND-Gatters 14 gesperrt, so daß die Phasenverriegelungsanzeige aufrechterhalten wird bis auf Pfad 9 wieder ein Grobfehlersignal erscheint.
• Wenn ein Grobfehler detektiert wird, bevor der Zählzustand des Zählers 10 die bistabile Schaltung 11 zurückgestellt hat, werden der Zähler 10 und die bistabile Schaltung 11 wieder zurückgestellt, wodurch wiederum der Beginn des Zählens erzwungen wird. Die Phasenverriegelungsanzeige auf Ausgang 13 wird deshalb nur ausgegeben, wenn ein Intervall von vier oder mehr Perioden der halben Referenzfrequenz, d.h. eine Millisekunde oder mehr, ohne Grobfehlersignale auf Pfad 9 vorkommt, um jegliches Flackern oder Flimmern, das nahe bei der Verriegelung auftreten kann, zu vermeiden.
• Die Periode des Oszillators 6 kann durch das Variieren entweder der Leistung oder der Anzahl der Pufferstufen in dem Ring eingestellt werden.

Claims (3)

1. Phasenverriegelungsdetektoranordnung für einen digitalen PLL- Frequenzsyntheziser, der eine Zähleinrichtung (7), welche benutzt wird, um ein Zeitintervall zu messen, das einen Phasenfehler zwischen einem Ereignis in einer synthetisierten Wellenform und einem entsprechenden Ereignis in einer Referenzwellenform darstellt, und Einrichtungen (8), die auf einen festgelegten Zählzustand der Zähleinrichtung (7) ansprechen, um eine Grobfehleranzeige auszugeben, aufweist, wobei die Phasenverriegelung als hergestellt angenommen wird, wenn das Phasenfehler-Zeitintervall kleiner als ein vorbestimmter Wert ist, dadurch gekennzeichnet, daß die Detektoranordnung weiterhin einen Oszillator (6) aufweist, der auf das Vorkommen dieses Ereignisses in einer der synthetisierten oder der Referenzwellenformen anspricht, um mit dem Schwingen zu beginnen, und auf das Vorkommen dieses Ereignisses in der anderen der synthetisierten oder der Referenzwellenformen anspricht, um das Schwingen zu beenden, wobei die Zähleinrichtung (7) dafür vorgesehen ist, die Ausgabeperioden des Oszillators (6) zu zählen.

2.Phasenverriegelungsdetektoranordnung nach Anspruch 1, wobei das Vorkommen dieses Ereignisses in der anderen der synthetisierten oder der Referenzwellenformen dafür vorgesehen ist, die Zähleinrichtung (7) zurückzustellen

3.Phasenverriegelungsdetektoranordnung nach Anspruch 1 oder Anspruch 2, wobei die Abwesenheit einer Grobfehleranzeige für mehr als eine vorbestimmte Zeit dafür genommen wird, um die Phasenverriegelung anzuzeigen, und wobei eine zweite Zähleinrichtung (10) vorgesehen ist, die dafür vorgesehen ist, die vorbestimmte Zeit zu bestimmen, und die dafür vorgesehen ist, auf das Vorkommen einer Grobfehleranzeige hin, zurückgestellt zu werden.