DE69404593T2 - Verfahren zur Herstellung einer Halbleiteranordnung, die einen Halbleiterkörper mit Feldisolierungszonen aus mit Isolierstoff gefüllten Graben enthält - Google Patents
Verfahren zur Herstellung einer Halbleiteranordnung, die einen Halbleiterkörper mit Feldisolierungszonen aus mit Isolierstoff gefüllten Graben enthältInfo
- Publication number
- DE69404593T2 DE69404593T2 DE69404593T DE69404593T DE69404593T2 DE 69404593 T2 DE69404593 T2 DE 69404593T2 DE 69404593 T DE69404593 T DE 69404593T DE 69404593 T DE69404593 T DE 69404593T DE 69404593 T2 DE69404593 T2 DE 69404593T2
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor body
- auxiliary layer
- etching mask
- layer
- trenches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H10P50/691—
-
- H10W10/00—
-
- H10W10/01—
Landscapes
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung, die einen Halbleiterkörper mit aus mit Isolationsmaterial gefüllten Gräben gebildeten Feldisolationsgebieten umfaßt, in welchem Verfahren die Gräben unter Verwendung einer auf einer auf einer Oberfläche des Halbleiterkörpers aufgebrachten Hilfsschicht gebildeten Ätzmaske in den Halbleiterkörper geätzt werden, wobei die Hilfsschicht von dem neben der Ätzmaske gelegenen Abschnitt der Oberfläche und von einem unter der Ätzmaske gelegenen Rand der Oberfläche entfernt wird, und eine Schicht des Isolationsmaterials auf dem Halbleiterkörper abgeschieden wird, wodurch die Gräben gefüllt werden und der unter der Ätzmaske liegende Rand der Oberfläche bedeckt wird, woraufhin der Halbleiterkörper einer Behandlung unterzogen wird, bei der Material paldlel zur Oberfläche bis zu der Hilfsschicht hinab entfernt wird und schließlich der verbleibende Abschnitt der Hilfsschicht entfernt wird.
- Da die Materialabnahme, die parallel zur Oberfläche des Halbleiterkörpers stattfindet, in dem Augenblick, wo die Hilfsschicht erreicht ist, aufhört, wird das am unter der Ätzmaske liegenden Rand der Oberfläche abgeschiedene Isolationsmaterial nicht entfernt. Somit werden Feldisolationsgebiete gebildet, die sich über einen Rand von von den Feldisolationsgebieten umgebenen aktiven Gebieten des Halbleiterkörpers erstrecken. Diese Feldisolationsgebiete können mit Prozessen angebracht werden, bei denen keine Behandlungen bei Temperaturen höher als 650 ºC erforderlich sind. Bereits in dem Halbleiterkörper vorhandene Dotierungsprofile werden daher von diesem Verfahren des Anbringens der Feldoxidgebiete nicht gestört.
- Anschließend können in den von den Feldisolationsgebieten umgebenen aktiven Gebieten des Halbleiterkörpers dotierte Oberflächenzonen gebildet werden. Beispielsweise wird dann eine Schicht aus dotiertem Halbleitermaterial auf dem Halbleiterkörper abgeschieden, woraufhin der Halbleiterkörper einer Wärmebehandlung ausgesetzt wird, wobei Dotierstoff aus dieser Schicht in den Halbleiterkörper diffundiert. Da der Rand der aktiven Gebiete dabei von einem Streifen aus Isolationsmaterial bedeckt ist, wird verhindert, daß bei dieser Wärmebehandlung Dotierstoffe bis zu einer unerwünschten Tiefe in den Rand der aktiven Gebiete eindringen. Dies macht es unmöglich, daß bereits in den aktiven Gebieten vorhandene pn-Übergänge kurzgeschlossen werden.
- JP-A-631185043 beschreibt ein Verfahren der eingangs erwähnten Art, bei dem die Ätzmaske und die Hilfsschicht einer isotropen A tzbehandlung unterzogen werden, bevor die Grbben in den Halbleiterkörper geätzt werden, welche Behandlung fortgesetzt wird, bis die Hilfsschicht sowohl von dem neben der Ätzmaske gelegenen Abschnitt der Oberfläche als auch von dem unter der Maske liegenden Rand der Oberfläche entfernt worden ist. Die Gräben werden dann in den Halbleiterkörper geätzt, indem letzterer einer anisotropen Ätzbehandlung ausgesetzt wird.
- Auf den so gebildeten und von den Feldisolationsgebieten umgebenen aktiven Gebieten kann eine Struktur aus elektrischen Leitern angebracht werden. Der Halbleiterkörper wird dann mit einer Schicht aus elektrisch leitendem Material bedeckt, das anschließend mit einer der zu bildenden Struktur entsprechenden Photolackmaske versehen wird, woraufhin die Struktur in die elektrisch leitende Schicht geätzt wird. Die gebildeten elektrischen Leiter verbinden unter anderem dotierte Oberflächenwnen miteinander. In der Praxis hat sich gezeigt, daß in der so angebrachten Struktur aus elektrischen Leitern Kurzschlüsse auftreten können.
- JP-A-59-107534 beschreibt ein Verfahren zur Herstellung einer Halbleiteranordnung, die ein Halbleitersubstrat mit aus mit Isolationsmaterial gefüllten Gräben gebildeten Feldisolationsgebieten umfaßt. Die Gräben sind unter Verwendung eines Abhebeverfahrens gebildet worden. Nach Abscheidung des Isolationsmaterials in dem Graben und auf der Maskierungsschicht wird die Maskierungsschicht weggeätzt, wodurch die Siliciumoxidschicht auf der maskierten Schicht abgehoben wird. Der Abschnitt der Siliciumoxidschicht in dem Graben bleibt unverändert. Das Abheben kann in einfacher Weise erfolgen, weil Rinnen gebildet werden, bevor das Isolationsmaterial abgeschieden wird. Die Hohlräume unter den Rinnen werden jedoch nicht mit Isolationsmaterial gefüllt.
- EP-A-0 166 141 und EP-A-0 542 647 beschreiben ein Verfahren zur Herstellung einer Halbleiteranordnung, die mit Isolationsmaterial gefüllte Gräben umfaßt. In beiden Fällen werden jedoch die Gräben geätzt und gefüllt, nachdem die Halbleiterzonen gebildet worden sind. Das Problem der Diffusion von Dotierstoffen entlang den Rändern der Gräben beim Bilden von Halbleiterzonen, für das die Erfindung eine Lösung sucht, tritt bei diesen bekannten Verfahren somit nicht auf.
- US-A-5 236 861 und JP-A-504 7920 beschreiben zwei verschiedene Verfahren zur Bildung von Feldisolationsgebieten, die sich über einen Rand der von den Feldisolationsgebieten umgebenen aktiven Gebiete erstrecken. Bei dem Verfahren von US-A-5 236 861 werden Gräben durch Abscheiden und Rückätzen einer dicken Siliciumoxidschicht gefüllt. Dann wird eine selektive thermische Oxidation ausgeführt, wobei die genannten Verlängerungen der Feldisolationsgebiete gebildet werden. Bei dem Verfahren von JP-A-504 7920 werden die Gräben in zwei aufeinanderfolgenden Schritten geätzt. In dem ersten Schritt isotrop, im zweiten Schritt anisotrop. Somit werden spitz zulaufende Gräben gebildet, die an ihrer oberen Seite mit Verlängerungen versehen sind. Die Gräben mit Verlängerungen werden gefüllt, so daß die Feldisolationsgebiete sich über einen Rand der aktiven Gebiete erstrecken.
- Der Erfindung liegt unter anderem die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiteranordnung, die einen Halbleiterkörper mit aus mit Isolationsmaterial gefüllten Gräben gebildeten Feldisolationsgebieten umfaßt, zu verschaffen, welche Gräben sich über einen Rand der von den Feldisolationsgebieten umgebenen aktiven Gebiete des Halbleiterkörpers erstrecken, wobei dem Auftreten von Kurzschlüssen durch Bildung einer Struktur aus elektrischen Leitern, wie oben beschrieben, entgegengewirkt wird.
- Erfindungsgemäß ist das Verfahren der eingangs erwähnten Art hierzu dadurch gekennzeichnet, daß die Hilfsschicht von dem neben der Ätzmaske gelegenen Abschnitt der Oberfläche entfernt wird, bevor die Gräben in den Halbleiterkörper geätzt werden, und daß die Hilfsschicht von dem unter der Ätzmaske gelegenen Rand der Oberfläche entfernt wird, nachdem die Gräben in den Halbleiterkörper geätzt worden sind. Dem Auftreten der genannten Kurzschlüsse in der Struktur aus elektrischen Leitern, die sich über die Feldisolationsgebiete und die aktiven Gebiete erstrecken, wird hierdurch stark entgegengewirkt.
- Die Erfindung beruht auf der folgenden Erkenntnis. Bei dem bekannten Verfahren wird die Hilfsschicht isotrop geätzt, bis die Hilfsschicht sowohl von dem neben der Ätzmaske gelegenen Abschnitt der Oberfläche als auch von dem unter der Maske gelegenen Rand der Oberfläche entfernt ist. Bei dieser Ätzbehandlung, die entweder mit einer Ätzflüssigkeit oder mit einem Ätzplasma ausgeführt werden kann, wird die Hilfsschicht von der oberen Seite aus geätzt. Dabei erhält die Hilfsschicht unter der Ätzmaske ein Profil, das mit der Oberfläche des Halbleiterkörpers einen spitzen Winkel bildet. Der Streifen der Feldisolationsgebiete, der auf dem Rand der aktiven Gebiete abgeschieden wird, liegt nach dem Füllen der Gräben gegen die Hiifsschicht an. Daher weist der Streifen nach Entfernen des übrigen Abschnitts der Hiifsschicht einen überhängenden Rand auf den aktiven Gebieten auf. Bei der Bildung einer Struktur aus Leitern in der oben beschriebenen Weise können die Leiterbahnen unter diesem Rand gebildet werden, was die genannten Kurzschlüsse verursacht. Bei dem erfindungsgemäßen Verfahren erhält die Hilfsschicht unter der Ätzmaske ein Profil, das mit der Oberfläche des Halbleiterkörpers keinen spitzen Winkel bildet. Der Bildung von Leiterbahnen, die die genannten Kurzschlüsse verursachen, wird dadurch stark entgegengewirkt.
- Eine bevorzugte Ausführungsform des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß die Hilfsschicht anisotrop von dem neben der Ätzmaske gelegenen Abschnitt der Oberfläche weggeätzt wird, die Gräben anschließend anisotrop in den Halbleiterkörper geätzt werden und danach die Hilfsschicht isotrop von dem unter der Ätzmaske gelegenen Rand der Oberfläche weggeätzt wird. Beim isotropen Ätzen der Hilfsschicht wird diese von ihrer dann freiliegenden flachen Seite geätzt und erhält ein Profil, das quer zur Oberfläche des Halbleiterkörpers gerichtet ist. Der Streifen der Feldisolationsgebiete, der auf dem Rand der aktiven Gebiete abgeschieden wird, weist daher nach Entfernung der Hilfsschicht auf den aktiven Gebieten einen nahezu geraden Rand auf. Der Bildung der Leiterbahnen, die die genannten Kurzschlüsse verursachen, wird dadurch stark entgegengewirkt. Zudem haben in dieser Ausführungsform des Verfahrens die aktiven Gebiete Abmessungen, die mit denen der Ätzmaske praktisch identisch sind.
- Eine andere bevorzugte Ausführungsform des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß die Hilßschicht anisotrop von dem neben der Ätzmaske gelegenen Abschnitt der Oberfläche weggeätzt wird, die Gräben anschließend isotrop in den Halbleiterkörper geätzt werden und die Hilfsschicht dann isotrop von dem unter der Ätzmaske gelegenen Rand der Oberfläche weggeätzt wird. Die auf diese Weise geätzten Gräben erstrecken sich bis unter die Hilfsschicht. Wenn der Halbleiterkörper jetzt der isotropen Ätzbehandlung ausgesetzt wird, wobei ein Streifen der Hilfsschicht von einem unter der Ätzmaske liegenden Rand der Oberfläche entfernt wird, wird die Hilfsschicht aus den geätzten Gräben von ihrer unteren Seite aus weggeätzt. Die Hilfsschicht wird dann faktisch von der Ätzmaske weggeätzt, wobei das aktive Gebiet als Maske verwendet wird. Die Hilfsschicht erhält daher ein Profil, das mit der Oberfläche des Halbleiterkörpers einen stumpfen Winkel bildet, und die Feldisolationsgebiete werden mit einem auf den aktiven Gebiete liegenden Streifen versehen, der ein Proffi hat, das mit der Oberfläche einen spitzen Winkel bildet. Die Bildung von Leiterbahnen, die die genannten Kurzschlüsse verursachen, ist damit praktisch unmöglich geworden. In dieser Ausführungsform haben die aktiven Gebiete Abmessungen, die kleiner sind als die der Ätzmaske. Dies sollte daher beim Entwurf von mit dieser Ausführungsform des Verfahrens hergestellten Halbleiteranordnungen berücksichtigt werden.
- Die geätzten Gräben können mit Isolationsmaterial gefüllt werden, indem eine Schicht aus diesem Material bis zu einer solchen Tiefe eingebracht wird, daß sie eine nahezu plane Oberfläche aufweist, und darauf eine Ätzbehandlung ausgeführt wird. Die Schicht aus Isolationsmaterial hat dann eine praktisch parallel zur Oberfläche der Anordnung verlaufende Oberfläche, und durch die Ätzbehandlung wird eine parallel zur Oberfläche verlaufende Materialabnahme erhalten. Wenn eine dünnere Schicht aus Isolationsmaterial angebracht wird, wird diese eine Oberfläche haben, die mehr oder weniger den geätzten Gräben folgt. In diesem Fall kann auf der Schicht aus Isolationsmaterial eine Photolackschicht bis zu einer solchen Dicke aufgebracht werden, daß sie eine praktisch plane Oberfläche aufweist. Wenn anschließend eine Ätzbehandlung ausgeführt wird, mit der der Photolack und das Isolationsmaterial mit praktisch der gleichen Rate geätzt werden, wird wiederum eine Materialabnahme erhalten, die parallel zur Oberfläche des Halbleiterkörpers verläuft. Vorzugsweise wird der Halbleiterkörper nach Abscheidung der Schicht aus Isolationsmaterial einer chemisch-mechanischen Polierbehandlung ausgesetzt, mit welcher Behandlung das Isolationsmaterial 13 und die darunterliegende Ätzmaske parallel zur Oberfläche bis zu der Hilfsschicht hinab abgenommen werden. Bei Verwendung einer chemisch-mechanischen Polierbehandlung ist es unwesentlich, ob die Schicht aus Isolationsmaterial selbst eine verhältnismäßig plane Oberfläche hat oder nicht. Die Schicht aus Isolationsmaterial braucht nicht mit verhältnismäßig großer Dicke angebracht zu werden, und eine Photolackschicht ist nicht erforderlich.
- Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
- Fig. 1 bis 9 schematisch und im Querschnitt eine Anzhl Stadien bei der Herstellung einer Halbleiteranordnung, die mit einer ersten Ausführungsform des erfindungsgemäßen Verfahrens hergestellt worden ist,
- Fig. 10 und 11 schematisch und im Querschnitt Stadien bei der Herstellung eines Halbleiterkörpers, wenn das erfindungsgemaße Verfahren nicht verwendet wird und
- Fig. 12 bis 15 schematisch und im Querschnitt einige Stadien bei der Herstellung einer Halbleiteranordnung, die mit einer alternativen Ausführungsform des erfindungsgemäßen Verfahrens hergestellt worden ist.
- Fig. 1 bis 8 zeigen schematisch und im Querschnitt eine Anzahl Stadien bei der Herstellung einer Halbleiteranordnung mit einem Halbleiterkörper 1 mit aus mit Isolationsmaterial 13 gefüllten Gräben 10 gebildeten Feldisolationsgebieten 14. Der Halbleiter list in diesem Beispiel mit einer Oberflächenschicht 2 aus n-dotiertem Silicium mit einer Dotierungskonzentration von 10²&sup0; Atomen pro cm³ versehen, die mit einer n-leitend epitaktisch aufgewachsenen, ungefähr 0,3 µm dicken n-Schicht 3 mit einer Dotierungskonzentration von 10¹&sup7; Atomen pro cm³ versehen ist. Eine ungefähr 0,1 µm dicke p-Oberflächenzone 4 mit einer Dotierungskonzentration von 3 10¹&sup8; Atomen pro cm³ ist bereits in üblicher Weise in dieser Schicht 3 angebracht worden. Statt dieser Oberflächenzone 4 kann auch eine Schicht aus beispielsweise p-Si1-xGex mit 0,1 < x < 0,5 epitaktisch auf die Schicht 3 aufgewachsen werden. Eine ungefähr 0,15 µm dicke Hilfsschicht 6 aus Siliciumnitrid und eine ungefähr 0,2 µm dicke Maskierungsschicht 7 aus Siliciumoxid werden auf einer Oberfläche 5 des Halbleiterkörpers 1 abgeschieden. Eine ungefähr 20 nm dicke Schicht aus Siliciumoxid (nicht abgebildet) kann unter der Hilfsschicht 6 vorgesehen sein. Eine Photolackmaske 8 wird in üblicher Weise auf der Hilfsschicht 6 angebracht, mit welcher Maske eine Ätzmaske 9 in die Maskierungsschicht 7 geätzt wird. Unter Verwendung der Ätzmaske 9, die auf der Hilfsschicht 6 gebildet wird, die auf der Oberfläche 5 des Halbleiterkörpers 1 angebracht ist, werden Gräben 10 in den Halbielterkörper 1 geätzt.
- Nach Entfernen der Photolackmaske 8 wird die Hilfsschicht 6 von dem neben der Ätzmaske 9 gelegenen Abschnitt 11 der Oberfläche 5 und von einem unter der Ätzmaske 9 liegenden Rand 12 der Oberfläche 5 entfernt. Dann wird eine Schicht 13 des Isolationsmaterials, mit dem die Gräben 10 gefüllt werden sollen, auf dem Halbleiterkörper 1 abgeschieden. Die Gräben 10 werden hierbei gefüllt, und der unter der Ätzmaske 9 liegende Rand 12 der Oberfläche 5 wird bedeckt. Wie in Fig. 5 und 6 gezeigt, wird der Halbleiterkörper 1 dann einer Behandlung ausgesetzt, mit der Material parallel zur Oberfläche 5 bis hinab zu der genannten Hilfsschicht 6 abgenommen wird, und schließlich wird der verbleibende Abschnitt der Hilfsschicht 6 entfernt.
- Da die parallel zur Oberfläche des Halbleiterkörpers 1 verlaufende Materialabnahme gestoppt wird, sobald die Hilfsschicht 6 erreicht ist, wird das auf dem unter der Ätzmaske liegenden Rand 12 der Oberfläche 5 abgeschiedene Isolationsmaterial 13 nicht entfernt. Somit werden Feldisolationsgebiete 14 gebildet, die sich über den Rand 12 von von den Feldisolationsgebieten 14 umgebenen aktiven Gebieten 15 des Halbleiterkörpers 1 erstrecken. Diese Feldisolationsgebiete 14 können in üblicher Weise mit Prozessen angebracht werden, bei denen keine Behandlungen bei einer Temperatur höher als 650 ºC erforderlich sind. Bereits in dem Halbleiterkörper 1 vorhandene Dotierungsprofile der epitaktisch aufgewachsenen Schicht 3 und der Oberflächenzone 4 werden daher durch die Erzeugung der Feldoxidgebiete nicht gestört.
- Anschließend werden dotierte Oberflächenzonen 16 in den von den Feldisolationsgebieten 14 umgebenen aktiven Gebieten 15 des Halbleiterkörpers gebildet. Auf dem Halbleiterkörper 1 wird eine Schicht 17 aus n-dotiertem polykristallinem Silicium mit einer Dotierung von 10²¹ Atomen pro cm³ abgeschieden, woraufhin der Halbleiterkörper 1 einer Wärmebehandlung ausgesetzt wird, wodurch Dotierstoff von dieser Schicht aus in den Halbleiterkörper diffundiert. Da der Rand 12 der aktiven Gebiete 15 dabei mit einem Streifen aus Isolationsmaterial 18 bedeckt ist, wird verhindert, daß bei dieser Wärmebehandlung Dotierstoff bis zu einer unerwünschten Tiefe in den Rand 12 der aktiven Gebiete 15 eindringt. Somit wird verhindert, daß die Oberflächenzone 16 und die epitaktisch aufgewachsene Schicht 3 miteinander in den aktiven Gebieten 15 verbunden werden, wodurch zwischen den Schichten 16, 4 und 3 vorhandene pn-Übergänge kurzgeschlossen würden.
- Eine Struktur aus elektrischen Leitern kann auf den so gebildeten und von den Feldisolationsgebieten 14 umgebenen aktiven Gebieten 15 angebracht werden. In diesem Fall dies würde sich das auf die Schicht aus n-dotiertem polykristallinem Silicium 17 beziehen. Es wäre jedoch auch möglich, den Halbleiterkörper 1 nach Entfernung der Schicht 17 mit einer Schicht aus einem anderen elektrisch leitenden Material zu bedecken. Die Schicht 14 wird mit einer der zu bildenden Struktur entsprechenden Photolackmaske (nicht abgebildet) versehen, woraufhin die Leiter 19 in die Schicht aus polykristalinem Silicium 17 geätzt werden. Die gebildeten elektrischen Leiter verbinden unter anderem dotierte Oberflächenwnen 16 über den Feldoxidgebieten 14 miteinander.
- Wie in Fig. 3, 4 und 5 und in Fig. 12 gezeigt, wird erfindungsgemäß die Hilfsschicht 6 von dem neben der Ätzmaske 9 gelegenen Abschnitt 11 der Oberfläche 5 entfernt, bevor die Gräben 10 in den Halbleiterkörper geätzt werden, und die Hilfsschicht 6 von dem unter der Ätzmaske 9 gelegenen Rand 12 der Oberfläche 15 entfernt, nachdem die Gräben 10 in den Halbleiterkörper 1 geätzt worden sind. Dem Auftreten von Kurzschlüssen in der Struktur aus elektrischen Leitern 19, die sich über die Feldisolationsgebiete 14 und die aktiven Gebiete 15 erstreckt, wird hierdurch stark entgegengewirkt.
- Wenn die Hilfsschicht 6 sowohl von dem neben der Ätzmaske 9 gelegenen Abschnitt 11 der Oberfläche 5 als auch von dem unter der Maske 9 liegenden Rand 12 der Oberfläche 5 weggeätzt würde, bevor die Gräben 10 geätzt werden, würde die Hilfsschicht 6 bei dieser Ätzbehandlung von ihrer oberen Seite aus geätzt werden, was ebenso gut mit einer Ätzflüssigkeit wie mit einem Ätzplasma ausgeführt werden kann. Die Hilfsschicht 6 würde dann ein Profil erhalten, das mit der Oberfläche 5 des Halbleiterkörpers 1 unter der Ätzmaske 6 einen spitzen Winkel 20 bildet, wie schematisch in Fig. 10 angedeutet. Der auf dem Rand 12 der aktiven Gebiete abgeschiedene Streifen der Feldisolationsgebiete 14 liegt nach dem Füllen der Gräben 10 gegen die Hilfsschicht 6 an. Der Streifen 18 hat daher nach dem Entfernen des verbleibenden Abschnitts der Hilfsschicht 6 auf den aktiven Gebieten 15 einen überhängenden Rand 21. Bei der Bildung einer Struktur aus Leitern in einer wie oben beschriebenen Weise können Leiterbahnen 21 unter diesem Rand 21 gebildet werden, die Kurzschlüsse zwischen verschiedenen Leiterbahnen 19 verursachen können. In dem erfindungsgemäßen Verfahren wird der Hilfsschicht 9 unter der Ätzmaske 9 ein Profil gegeben, das keinen spitzen Winkel mit der Oberfläche 5 des Halbleiterkörpers 1 bildet, wie schematisch in Fig. 5 und 13 angedeutet. Der Bildung von Leiterbahnen, die die genannten Kurzschlüsse verursacht, wird dadurch stark entgegengewirkt.
- Bei der Ausführungsform des Verfahrens wie in Fig. 1 bis 9 gezeigt, wird erfindungsgemäß die Hilfsschicht 6 anisotrop von dem neben der Ätzmaske 9 gelegenen Abschnitt 11 der Oberfläche 5 weggeätzt, woraufhin die Gräben 10 anisotrop in den Halbleiterkörper 1 geätzt werden und wird die Hilfsschicht 6 isotrop von dem unter der Ätzmaske 9 liegenden Rand 12 der Oberfläche 5 weggeätzt. Beim isotropen Ätzen der Hilfsschicht 6 wird diese von ihrer dann freiliegenden planen Seite 22 weggeätzt und erhält ein Profil, das quer zur Oberfläche 5 des Halbleiterkörpers 1 gerichtet ist. Der auf dem Rand 12 der aktiven Gebiete 15 abgeschiedene Streifen 18 der Feldisolationsgebiete 14 hat daher nach dem Entfernen der Hilfsschicht 6 einen praktisch geraden Rand 23 auf den aktiven Gebieten 15. Der Bildung von Leiterbahnen, die die genannten Kurzschlüsse verursachen, wird dadurch stark entgegengewirkt. Zudem haben die aktiven Gebiete 15 bei dieser Ausführungsform des Verfahrens laterale Abmessungen, die nahezu gleich denen der Ätzmaske 9 sind.
- Eine alternative Ausführungsform des Verfahrens wird in Fig. 1 bis 3 und 12 bis 15 gezeigt. In dieser Ausführungsform wird erfindungsgemäß die Hilfsschicht 6 anisotrop von dem neben der Ätzmaske 9 gelegenen Abschnitt 11 der Oberfläche 5 weggeätzt, wie in der vorhergehenden Ausführungsform und in Fig. 3 gezeigt. Anschließend werden Gräben 24 isotrop in den Halbleiterkörper 1 geätzt. Danach wird die Hilfsschicht 6 isotrop von dem unter der Ätzmaske 9 liegenden Rand 12 der Oberfläche 5 weggeätzt. Die so geätzten Gräben 24 erstrecken sich bis unter die Hilfsschicht 6. Wenn der Halbleiterkörper 1 jetzt der isotropen Ätzbehandlung ausgesetzt wird, wodurch die Hilfsschicht 6 von einem unter der Ätzmaske 9 liegenden Rand 12 der Oberfläche 5 entfernt wird, wird die Hilfsschicht 6 von ihrer unteren Seite von den geätzten Gräben 24 weggeätzt. Die Hilfsschicht 6 wird dann faktisch von der Ätzmaske 9 geätzt, wobei die aktiven Gebiete 15 als Maske dienen. Die Hilfsschicht 6 erhält daher ein Profil, das einen stumpfen Winkel 25 mit der Oberfläche 5 des Halbleiterkörpers 1 bildet. Die Feldisolationsgebiete 14 haben dann einen auf den aktiven Gebieten 15 liegenden Streifen mit einem Profil, das einen stumpfen Winkel 26 mit der Oberfläche 5 bildet. Die Bildung der Leiterbahnen, die die genannten Kurzschlüsse verursachen, ist daher praktisch unmöglich geworden. In dieser Ausführungsform haben die aktiven Gebiete 15 laterale Abmessungen, die kleiner sind als die der Ätzmaske 9. Dies sollte in die Berechnungen beim Entwurf von Halbleiteranordnungen, für den diese Ausführungsform des Verfahrens verwendet wird, mit aufgenommen werden.
- Die geätzten Gräben 10, 24 werden mit Isolationsmaterial gefüllt, indem der Halbleiterkörper 1 nach Abscheidung der Schicht aus Isolationsmaterial 13 einer chemisch-mechanischen Polierbehandlung ausgesetzt wird, wodurch das Isolationsmaterial 13 und die darunterliegende Ätzmaske 9 parallel zur Oberfläche 5 bis zur Hilfsschicht 6 hinab abgenommen werden. Im Fall einer chemisch-mechanischen Polierbehandlung ist es unwesentlich, ob die Schicht aus Isolationsmaterial 13 selbst eine verhältnismäßig plane Oberfläche hat oder nicht. Die Schicht aus Isolationsmaterial 13 braucht nicht mit verhältnismäßig großer Dicke angebracht zu werden, und eine Photolackschicht ist nicht erforderlich.
Claims (5)
1. Verfahren zur Herstellung einer Halbleiteranordnung, die einen
Halbleiterkörper mit aus mit Isolationsmaterial gefüllten Gräben gebildeten Feldisolationsgebieten
umfaßt, in welchem Verfahren hintereinander:
- eine Ätzmaske (9) auf einer auf einer Oberfläche (5) des Halbleiterkörpers (1)
aufgebrachten Hilfsschicht gebildet wird,
- die Hilfsschicht anisotrop von dem neben der Ätzmaske gelegenen Abschnitt (11) der
Oberfläche weggeätzt wird,
- die Gräben (10) unter Verwendung der Ätzmaske in den Halbleiterkörper geätzt
werden,
- die Hilfsschicht isotrop von einem unter der Ätzmaske gelegenen Rand (12) der
Oberfläche weggeätzt wird,
- eine Schicht (13) des Isolationsmaterials auf dem Halbleiterkörper abgeschieden wird,
wodurch die Gräben gefüllt werden und der unter der Ätzmaske liegende Rand der
Oberfläche bedeckt wird,
- der Halbleiterkörper einer Behandlung unterzogen wird, bei der Material parallel zur
Oberfläche bis zu der Hilfsschicht hinab entfernt wird und
- der verbleibende Abschnitt der Hilfsschicht entfernt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Hilfsschicht
anisotrop von dem neben der Ätzmaske gelegenen Abschnitt der Oberfläche weggeätzt
wird, die Gräben anschließend anisotrop in den Halbleiterkörper geätzt werden und
danach die Hilfsschicht isotrop von dem unter der Ätzmaske gelegenen Rand der
Oberfläche weggeätzt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Hilfsschicht
anisotrop von dem neben der Ätzmaske gelegenen Abschnitt der Oberfläche weggeätzt
wird, die Gräben anschließend isotrop in den Halbleiterkörper geätzt werden und die
Hilfsschicht dann isotrop von dem unter der Ätzmaske gelegenen Rand der Oberfläche
weggeätzt wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß der Halbleiterkörper nach der Deposition der Schicht aus
Isolationsmaterial einer chemisch-mechanischen Polierbehandlung unterzogen wird, mit der das
Isolationsmaterial und die darunter liegende Ätzmaske parallel zur Oberfläche bis hinab zu
der genannten Hilfsschicht abgenommen werden.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die Ätzmaske in einer Schicht aus Siliciumoxid angebracht wird, die auf
einer Rilfsschicht aus Siliciumnitrid abgeschieden worden war, die auf einem aus
Silicium hergestellten Halbleiterkörper vorhanden war.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE9300997A BE1007588A3 (nl) | 1993-09-23 | 1993-09-23 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam met veldisolatiegebieden gevormd door met isolerend materiaal gevulde groeven. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE69404593D1 DE69404593D1 (de) | 1997-09-04 |
| DE69404593T2 true DE69404593T2 (de) | 1998-02-12 |
Family
ID=3887358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69404593T Expired - Lifetime DE69404593T2 (de) | 1993-09-23 | 1994-09-15 | Verfahren zur Herstellung einer Halbleiteranordnung, die einen Halbleiterkörper mit Feldisolierungszonen aus mit Isolierstoff gefüllten Graben enthält |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5554256A (de) |
| EP (1) | EP0645809B1 (de) |
| JP (1) | JP3862294B2 (de) |
| KR (1) | KR100336543B1 (de) |
| BE (1) | BE1007588A3 (de) |
| DE (1) | DE69404593T2 (de) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100213196B1 (ko) * | 1996-03-15 | 1999-08-02 | 윤종용 | 트렌치 소자분리 |
| JP3688816B2 (ja) * | 1996-07-16 | 2005-08-31 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH10199875A (ja) * | 1997-01-10 | 1998-07-31 | Nec Corp | 半導体装置の製造方法 |
| JP2956635B2 (ja) * | 1997-02-04 | 1999-10-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6100159A (en) * | 1997-11-06 | 2000-08-08 | Advanced Micro Devices, Inc. | Quasi soi device |
| US6117778A (en) * | 1998-02-11 | 2000-09-12 | International Business Machines Corporation | Semiconductor wafer edge bead removal method and tool |
| KR100280107B1 (ko) | 1998-05-07 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
| US6274498B1 (en) * | 1998-09-03 | 2001-08-14 | Micron Technology, Inc. | Methods of forming materials within openings, and method of forming isolation regions |
| US6372601B1 (en) * | 1998-09-03 | 2002-04-16 | Micron Technology, Inc. | Isolation region forming methods |
| KR100292616B1 (ko) | 1998-10-09 | 2001-07-12 | 윤종용 | 트렌치격리의제조방법 |
| KR100322531B1 (ko) | 1999-01-11 | 2002-03-18 | 윤종용 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
| KR100338767B1 (ko) | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
| US6355539B1 (en) * | 2001-05-07 | 2002-03-12 | Macronix International Co., Ltd. | Method for forming shallow trench isolation |
| US6905943B2 (en) * | 2003-11-06 | 2005-06-14 | Texas Instruments Incorporated | Forming a trench to define one or more isolation regions in a semiconductor structure |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4563227A (en) * | 1981-12-08 | 1986-01-07 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing a semiconductor device |
| JPS5898944A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS59107534A (ja) * | 1982-12-13 | 1984-06-21 | Nec Corp | 半導体装置の製造方法 |
| US4663832A (en) * | 1984-06-29 | 1987-05-12 | International Business Machines Corporation | Method for improving the planarity and passivation in a semiconductor isolation trench arrangement |
| USH204H (en) * | 1984-11-29 | 1987-02-03 | At&T Bell Laboratories | Method for implanting the sidewalls of isolation trenches |
| JPS6281727A (ja) * | 1985-10-05 | 1987-04-15 | Fujitsu Ltd | 埋込型素子分離溝の形成方法 |
| US4892614A (en) * | 1986-07-07 | 1990-01-09 | Texas Instruments Incorporated | Integrated circuit isolation process |
| JPS6318504A (ja) * | 1986-07-10 | 1988-01-26 | Tohoku Metal Ind Ltd | 磁気ヘツドの製造方法 |
| JPS63158043A (ja) * | 1986-12-22 | 1988-07-01 | 株式会社島津製作所 | 診断装置 |
| JPH07120703B2 (ja) * | 1987-01-27 | 1995-12-20 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| KR900001059B1 (ko) * | 1987-08-11 | 1990-02-26 | 삼성전자 주식회사 | 반도체 장치의 소자 분리 방법 |
| JP3208575B2 (ja) * | 1991-08-16 | 2001-09-17 | ソニー株式会社 | 半導体装置の製法 |
| JPH0547920A (ja) * | 1991-08-20 | 1993-02-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| FR2683944B1 (fr) * | 1991-11-14 | 1994-02-18 | Sgs Thomson Microelectronics Sa | Procede de gravure d'un sillon profond. |
| US5346862A (en) * | 1992-06-22 | 1994-09-13 | Siemens Aktiengesellschaft | Method for the electrical insulation of a circuit function element on a semiconductor component |
| US5236862A (en) * | 1992-12-03 | 1993-08-17 | Motorola, Inc. | Method of forming oxide isolation |
| US5346584A (en) * | 1993-07-28 | 1994-09-13 | Digital Equipment Corporation | Planarization process for IC trench isolation using oxidized polysilicon filler |
-
1993
- 1993-09-23 BE BE9300997A patent/BE1007588A3/nl not_active IP Right Cessation
-
1994
- 1994-09-15 EP EP94202660A patent/EP0645809B1/de not_active Expired - Lifetime
- 1994-09-15 DE DE69404593T patent/DE69404593T2/de not_active Expired - Lifetime
- 1994-09-22 KR KR1019940023834A patent/KR100336543B1/ko not_active Expired - Fee Related
- 1994-09-22 JP JP22815194A patent/JP3862294B2/ja not_active Expired - Fee Related
- 1994-09-22 US US08/310,824 patent/US5554256A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07153832A (ja) | 1995-06-16 |
| EP0645809A1 (de) | 1995-03-29 |
| EP0645809B1 (de) | 1997-07-30 |
| DE69404593D1 (de) | 1997-09-04 |
| JP3862294B2 (ja) | 2006-12-27 |
| BE1007588A3 (nl) | 1995-08-16 |
| KR950010018A (ko) | 1995-04-26 |
| KR100336543B1 (ko) | 2002-11-29 |
| US5554256A (en) | 1996-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3855469T2 (de) | Verfahren zur Herstellung von Halbleiteranordnungen mit Gräben als Isolationszonen | |
| DE2640525C2 (de) | Verfahren zur Herstellung einer MIS-Halbleiterschaltungsanordnung | |
| DE1614283C3 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
| DE2212049C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors | |
| EP0001100B1 (de) | Verfahren zum Herstellen von in Silicium eingelegten dielektrischen Isolationsbereichen mittels geladener und beschleunigter Teilchen | |
| DE2646308C3 (de) | Verfahren zum Herstellen nahe beieinander liegender elektrisch leitender Schichten | |
| DE69404593T2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung, die einen Halbleiterkörper mit Feldisolierungszonen aus mit Isolierstoff gefüllten Graben enthält | |
| DE1439935A1 (de) | Halbleitereinrichtung und Verfahren zu deren Herstellung | |
| DE2749607C3 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
| DE2335799A1 (de) | Sperrschicht-feldeffekttransistoren in dielektrisch isolierten mesas | |
| DE2615754C2 (de) | ||
| DE69513469T2 (de) | Silizium-auf-Isolator-Substrat und dessen Herstellungsverfahren | |
| DE2546314A1 (de) | Feldeffekt-transistorstruktur und verfahren zur herstellung | |
| DE3788470T2 (de) | Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate. | |
| DE2128884A1 (de) | Verfahren zum Herstellen von Halbleiterbauteilen | |
| DE2133976C3 (de) | Monolithisch integrierte Halbleiteranordnung | |
| DE3650573T2 (de) | Leitfähigkeitsmodulations-Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
| DE4445346C2 (de) | Verfahren zur Herstellung eines Heteroübergang-Bipolartransistors | |
| DE69323476T2 (de) | Verfahren zur Herstellung eines selbstausrichtenden statischen Induktionsthyristors | |
| DE3230569A1 (de) | Verfahren zur herstellung eines vertikalkanaltransistors | |
| DE1814747C2 (de) | Verfahren zum Herstellen von Feldefekttransistoren | |
| DE2541651C2 (de) | Verfahren zur Herstellung einer Ladungsübertragungsanordnung | |
| DE3888511T2 (de) | Verfahren zum Herstellen von elektrischen Kontakten in integrierten Schaltungen. | |
| DE68911778T2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung, bei dem auf einer Oberfläche eines Halbleiterkörpers isolierte Leiterbahnen angebracht werden. | |
| EP0243684B1 (de) | Abschaltbares Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8364 | No opposition during term of opposition | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: KONINKLIJKE PHILIPS ELECTRONICS N.V., EINDHOVEN, N |
|
| 8320 | Willingness to grant licences declared (paragraph 23) | ||
| 8328 | Change in the person/name/address of the agent |
Representative=s name: EISENFUEHR, SPEISER & PARTNER, 10178 BERLIN |
|
| 8327 | Change in the person/name/address of the patent owner |
Owner name: NXP B.V., EINDHOVEN, NL |