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VERWEIS AUF VERWANDTE
ANMELDUNGEN:
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Die
vorliegende Anmeldung beansprucht die Priorität der am 09.05.2002 eingereichten
Vorläufigen
US-Patentanmeldung mit dem amtlichen Aktenzeichen 60/378,667.
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HINTERGRUND
DER ERFINDUNG
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GEBIET DER
ERFINDUNG
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Das
Gebiet der vorliegenden Erfindung ist dasjenige von Netzwerkvorrichtungen,
die es ermöglichen,
Daten auf einem Netzwerk zu empfangen und zu übertragen. Genauer gesagt ist
die vorliegende Erfindung auf Netzwerkvorrichtungen gerichtet, die miteinander
verkettet werden können,
um höhere Portdichten
zur Verfügung
zu stellen und Netzwerkvorrichtungen kostengünstiger zu machen. Die vorliegende
Erfindung betrifft ein Verfahren und eine Vorrichtung für Across
Device-Kommunikationen. Diese Across Device-Kommunikation ermöglicht es, dass
die Netzwerkvorrichtungen als eine Switch-Anordnung fungieren, und
dass Daten empfangen, überprüft, und
an die geeigneten Bestimmungen übermittelt
werden können.
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BESCHREIBUNG
DES EINSCHLÄGIGEN
STANDES DER TECHNIK
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Es
sind viele Arten von Netzwerkvorrichtungen nötig, um es zu ermöglichen,
dass ein Netzwerk ordnungsgemäß funktioniert.
Eine solche Netzwerkvorrichtung wird allgemein als ein Switch bezeichnet. Ein
Switch ist als eine Netzwerkkomponente definiert, die ankommende
Daten empfängt,
die Daten vorübergehend
speichert, und die Daten wieder aus einem anderen Port aussendet.
Der Switch bestimmt eine Bestimmungsadresse aus den ankommenden Daten
und schickt die Daten zu einem Port oder zu Ports, die der Bestimmungsadresse
zugeordnet sind. Um höhere
Portdichten zu erzielen, können
mehrere Netzwerkvorrichtungen oder Switches miteinander verknüpft werden.
Es sei z.B. angenommen, dass ein bestimmter Chip, der den Switch
aufnimmt, 8 Fast Ethernet-Ports und 2 Gigabit-Ports aufweist. Um
eine Switch-Anordnung mit einer höheren Portdichte zur Verfügung zu
stellen, die vielleicht ein 16+4, 24+6 oder 36+8 Portsystem aufweist,
müssen
zwei, drei bzw. vier Chips untereinander verbunden werden, um eine
solche Funktionalität
zur Verfügung
zu stellen. Insofern weisen viele Switches auch mindestens einen
Erweiterungs-Port auf, so dass mehrere Chips miteinander verkettet
werden können.
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Eine
Option, die für
die Cross Chip-Kommunikation verwendbar ist, wendet das an, was
unter der Bezeichnung SerDes als das physikalische Schicht-Medium
bekannt ist. SerDes ist ein Modul, das eine schnelle serielle Kommunikation
zwischen zwei Chips zur Verfügung
stellt, wobei SerDes für
Serialisierung/Deserialisierung steht. Es gibt jedoch verschiedene
Probleme im Zusammenhang mit der Verwendung von SerDes, um die benötigte Cross Chip-Kommunikation
zur Verfügung
zu stellen. Erstens, bei Verwendung mit einer standardmäßigen Schnittstelle
ist es schwierig, den erforderlichen Durchsatz zur Verfügung zu
stellen, um die für
Linespeed-Vermittlung
benötigte
Bandbreite zu erzielen. Zweitens müssen wegen des erforderlichen
Abstands zwischen Paketen ("Inter
Packet Gap"; IPG) mehr
Kanäle
des SerDes der Inter-Chip-Kommunikation gewidmet werden, um den
erforderlichen Durchsatz zu erzielen.
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Die
Schrift US-A-4 945 548 beschreibt ein Verfahren und eine Vorrichtung
zum Erfassen von bevorstehendem Overflow und/oder Underrun eines dynamischen
Pufferspeichers in Computernetzen, die Datenrahmen durch Rezeptorknoten übertragen, und
bei denen jeder Knoten über
einen unabhängigen
Takt mit dem Netzwerk verbunden ist. Um zu verhindern, dass zulässige Taktfrequenzunterschiede dazu
führen,
dass der dynamische Pufferspeicher in einem Knoten vollständig gefüllt oder
geleert wird, initialisiert ein Repeaterknoten seinen dynamischen Pufferspeicher,
indem er die Größe der Präambel für den darauf
folgenden Rahmen entweder erweitert oder verkleinert.
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Die
Schrift WO 01 93052 A beschreibt einen Multiprotokoll-Computerbus-Schnittstellenadapter mit
einem prädiktiven
Zeitbasisgenerator, bei dem ein prädiktiver Synchronizer und ein
Replikverzögerungselement
mit der Synchronizer-Rückkopplungsverzögerungsschleife
gekoppelt sind. Der prädiktive Zeitbasisgenerator
empfängt
ein Taktsignal, das um eine vorgegebene Taktverzögerung verzögert ist, und erzeugt ein prädiktives
Zeitsignal, das zeitlich um einen Betrag vorgezogen ist, welcher
durch ein Replikelement dargestellt wird.
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Es
ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren und eine
Netzwerkvorrichtung zur Verfügung
zu stellen, welche durch eine relativ kostengünstige Lösung eine Across Device-Kommunikation
ermöglichen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, dass eine
Kommunikation mit den erforderlichen Geschwindigkeiten durch SerDes-Module
erzielt wird. Es ist eine weitere Aufgabe der vorliegenden Erfindung,
ein Protokoll zur Verfügung
zu stellen, das eine Across Chip-Kommunikation zur Verfügung stellt,
so dass die Netzwerkvorrichtungen miteinander verbunden werden können und ohne
das Hinzufügen
von zusätzlichem
Overhead die Portdichte erreichen.
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Diese
Aufgaben werden durch ein Verfahren gemäß Anspruch 1 und eine Netzwerkvorrichtung gemäß Anspruch
6 gelöst.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Unteransprüchen definiert.
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Es
ist eine Aufgabe der vorliegenden Erfindung, die Nachteile der oben
beschriebenen herkömmlichen
Netzwerkvorrichtungen und Verfahren zu überwinden. Bei der vorliegenden
Erfindung arbeiten die Netzwerkvorrichtungen so, als ob sie kontinuierlich
einen Rahmen über
den Chip übertragen
würden.
Selbst wenn keine Rahmendaten über
den Chip zu übertragen
sind, wird das Übertragungssignal
daher immer noch aktiviert, und ein Leerlaufmuster wird im Übertragungsfeld
angehängt.
Dieser Lösungsansatz
löst sowohl
die Bandbreiten- als auch die minimale Rahmenerfordernis in Verbindung
mit der Verwendung von SerDes in Inter-Chip-Kommunikationen.
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Gemäß einem
Aspekt der vorliegenden Erfindung wird ein Verfahren zum Übermitteln
von Daten zwischen Netzwerkvorrichtungen beschrieben. Ein Übertragungssignal
wird über
einen Port von einer der Netzwerkvorrichtungen gesendet, wobei der Port
mit anderen Netzwerkvorrichtungen der Netzwerkvorrichtungen in Verbindung
steht. Ein Datenrahmen wird ebenfalls über den Port gesendet. Das Übertragungssignal
und der Datenrahmen werden für
eine festgelegte Byte-Zeitperiode gesendet, und mindestens ein Leerlaufmuster
ist in dem Datenrahmen mit enthalten, wenn eine zum Senden aller
vorhandenen Daten erforderliche Zeit weniger als die festgelegte
Byte-Zeitperiode beträgt.
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Das
Verfahren kann auch das Senden eines Übertragungstaktes über den
Port umfassen, wobei der Übertragungstakt
verwendet wird, um zu bestimmen, wann die festgelegte Byte-Zeitperiode
abgelaufen ist. Zusätzlich
kann die festgelegte Byte-Zeitperiode eine 512-, 1024-, oder 2048Byte-Zeitperiode sein.
Ferner kann das Verfahren auch eine effektive Bandbreite über die
Netzwerkvorrichtungen von annähernd
1 Gigabit pro Sekunde zur Verfügung
stellen. Zusätzlich
können
das Übertragungssignal
und der Datenrahmen durch eine Gigabit Media Independent Interface
gesendet werden, oder durch ein SerDes-Modul, das ein Signal von
der Gigabit Media Independent Interface abnimmt und das Signal in
ein Differentialpaarsignal transferiert.
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Bei
einem anderen Aspekt der vorliegenden Erfindung wird eine Netzwerkvorrichtung
beschrieben, die in der Lage ist, Daten zwischen anderen Netzwerkvorrichtungen
zu übertragen.
Die Vorrichtung weist auf: mindestens eine Datenport-Schnittstelle,
welche mindestens einen Datenport unterstützt, der Daten überträgt und empfängt, mindestens
einen Medienzugang-Controller, der in Kommunikation mit der Mehrzahl
von Datenport-Schnittstellen steht, und ein SerDes-Modul, das ein
Signal von dem mindestens einen Medienzugang-Controller empfängt und
das Signal in ein Differentialpaarsignal transferiert. Der mindestens
eine Medienzugang-Controller ist konfiguriert, um ein Gigabit Media Independent
Interface zu verwenden, und der mindestens eine Medienzugang-Controller
und das SerDes-Modul sind konfiguriert, um einen Datenrahmen während einer
festgelegten Byte-Zeitperiode zu senden, wobei der Datenrahmen mindestens
ein Leerlaufmuster beinhalten kann, wenn eine zum Senden aller vorhandenen
Daten erforderliche Zeit weniger als die festgelegte Byte-Zeitperiode
beträgt.
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Zusätzlich kann
die Mehrzahl von Datenport-Schnittstellen eine erste Gruppe von
Datenport-Schnittstellen und eine zweite [Gruppe von] Datenport-Schnittstellen
sein, wobei die erste und die zweite Gruppe von Datenport-Schnittstellen
das Übertragen
und Empfangen von Daten mit unterschiedlichen Geschwindigkeiten
unterstützen.
Ferner kann das SerDes-Modul vier Kanäle aufweisen, wobei jeder der
vier Kanäle
ein Digitalsignal empfängt und
das Digitalsignal in ein Differentialpaarsignal transferiert. Die
Netzwerkvorrichtung kann ferner auch mindestens eines von einem Paketpuffer,
einem Adressenverwaltungsmodul und einem Serienverwaltungsmodul
aufweisen.
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Diese
und andere Aufgaben der vorliegenden Erfindung sind in der nachfolgenden
Beschreibung der bevorzugten Ausführungsformen beschrieben oder
ergeben sich aus dieser.
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KURZBESCHREIBUNG
DER ZEICHNUNG
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Für ein einfaches
Verständnis
und eine problemlose Ausführung
der vorliegenden Erfindung werden nun bevorzugte Ausführungsformen
veranschaulichend und nicht-einschränkend in
Verbindung mit den nachfolgenden Figuren beschrieben. Es zeigt:
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1 ein
Funktionsblockdiagramm von Abschnitten eines Netzwerk-Switch gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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2(a) ein Funktionsblockdiagramm des allgemeinen
Gigabit Media Access Controllers (GMAC), und 2(b) ein
Funktionsblockdiagramm des SerDes GMAC;
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3 eine
Ausführungsform
eines 24+6 Systems, das drei miteinander verkettete Switches verwendet;
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4 ein
Funktionsblockdiagramm eines SerDes-Moduls;
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5 den
Takt in Verbindung mit dem standardmäßigen Gigabit Media Independent
Interface (GMII); und
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6 den
Takt in Verbindung mit einem Gigabit Media Independent Interface
(GMII) gemäß einer
Ausführungsform
der vorliegenden Erfindung.
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DETAILLIERTE BESCHREIBUNG
BEVORZUGTER AUSFÜHRUNGSFORMEN
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Obgleich
die vorliegende Erfindung auf viele Arten von Switches anwendbar
ist, werden die vorliegend präsentierten
Beispiele im Hinblick auf einen bestimmten Typ von Switch gegeben.
Bei einer Ausführungsform
der vorliegenden Erfindung ist ein 8+2 Switch, d.h. ein Switch mit
8 Fast Ethernet Ports und 2 Gigabit Ethernet Ports, für die Verbindung
mit anderen, ähnlichen
Switches befähigt.
Ein Funktionsblockdiagramm zur Veranschaulichung einiger Aspekte
eines solchen Switch wird in 1 gegeben. Paketdaten
können
im Falle der 8 Fast Ethernet Ports durch den 10/100 Transceiver 107 empfangen oder übertragen
werden, der mit dem 10/100 Media Access Controller (MAC) 106 verbunden
ist, und im Falle der 2 Gigabit Ethernet Ports durch die 10/100/1000
Physical Layer (PHY) bzw. Bitübertragungsschicht 108 und
die Gigabit Media Access Controller (GMAC)/MAC 101-Module. Das SerDes-Modul 109 besitzt
einen eigenen SerDes GMAC 102, der die Kommunikation durch
das SerDes-Modul erleichtert.
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Es
wird angemerkt, dass allgemeine GMACs und SerDes-GMACs einen unterschiedlichen
Aufbau besitzen und unterschiedlich funktionieren. Beide GMACs sind
in 2 dargestellt. 2(a) veranschaulicht den allgemeinen GMAC 101 mit
einem Sende-MAC und einem Empfangs-MAC, die mit der Bitübertragungsschicht 108 kommunizieren.
Der SerDes-GMAC 102 weist einen ähnlichen allgemeinen GMAC 301 mit
einem Sende-MAC 303 und einem Empfangs-MAC 302 auf.
Der Ausgang des Sende-MAC wird von einem Modul 305 empfangen,
das Daten codiert und die Daten an das SerDes-Modul 109 sendet.
Das SerDes-Modul sendet Daten an ein Modul 304, das Daten
decodiert und die Daten an den Empfangs-MAC 302 sendet.
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Der
8+2 Switch kann auch einen Paketpuffer 103, ein Adressenverwaltungsmodul 104,
sowie ein Serienverwaltungsmodul 105 aufweisen, die sämtlich in 1 dargestellt
sind. Es sollte verständlich
sein, dass die vorliegende Erfindung nicht auf einen solchen 8+2
Switch beschränkt
ist, sondern dass die Verwendung eines solchen Switch wichtig ist,
weil es eben solche Switch-Typen sind, die häufig kombiniert werden, um
eine Switch-Anordnung mit einer höheren Nützlichkeit und Portdichte zur
Verfügung
zu stellen.
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Ein
solcher Switch weist auch einen Erweiterungs-Port auf, damit die
Switches miteinander verkettet werden können, um ein 16+4, ein 24+6
oder 36+8 System zu bilden. 3 veranschaulicht
die Verkettung von drei Switches oder Chips 200, 201 und 202 über ihre
Erweiterungsports zur Bildung eines 24+6 Systems. Obgleich die Figur
eine solche Zwischenverbindung durch die dargestellte Ringstruktur
zur Verfügung
stellt, sind auch andere Zwischenverbindungsmethoden möglich.
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Um
eine 24+2 Wirespeed-Übertragung
zu unterstützen,
werden mindestens 2,2 Gigabit/Sekunde durch die Erweiterungsports
benötigt.
Diese Erfordernis kann erfüllt
werden durch eine "Fat
Pipe", d.h. eine
breite Schnittstelle, die mit einer relativ langsamen Geschwindigkeit
arbeitet, oder durch die Verwendung von mehreren Kanälen mit
einer Gigabitrate. Es wäre
unpraktisch, einen 16Bit-Bus zu verwenden, der mit 140 MHz in jeder
Richtung läuft.
Ebenso ist es nicht bevorzugt, einen 32Bit-Bus zu verwenden, der
mit 75 Mhz in jeder Richtung läuft
(d.h. 64Bit-Bus nur für
den Erweiterungsbus). Um dieses Problem zu lösen, kann wie oben erörtert, SerDes
als ein Bitübertragungsschichtmedium
für eine
Cross Chip-Kommunikation verwendet werden. Die Verwendung von SerDes
erfordert eine geringere Stiftzahl als die Buslösungen, und die breiteren Busse verbrauchen
auch weniger Leistung als die Verwendung der SerDes-Schnittstelle.
Hierbei müssen
jedoch ebenfalls mehrere inhärent
vorliegende Probleme gelöst
werden.
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SerDes
ist ein Modul, das eine schnelle serielle Kommunikation zwischen
zwei Chips zur Verfügung
stellt. Die allgemeine CMOS-Standardzelle hat Schwierigkeiten, ein
Signal mit Geschwindigkeiten von mehr als 166 MHz anzusteuern, und
besitzt für gewöhnlich eine
stark eingeschränkte Übertragungsdistanz.
Wegen des Digitalsignalprozessors (DSP) und des analogen Schaltungsentwurfs
in dem SerDes-Modul
kann es Signale über
Chips über
PCB über
lange Strecken mit 1 Gigabit pro Sekunde ansteuern.
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SerDes-Module,
die bei verschiedenen Geschwindigkeiten arbeiten, sind allgemein
erhältlich. Hinsichtlich
der in den 1–3 veranschaulichten
Ausführungsform
ist ein 1 Gigabit Quad-SerDes-Modul die kostengünstigste Lösung. 4 zeigt ein
Blockdiagramm für
das SerDes-Modul gemäß einer
Ausführungsform
der vorliegenden Erfindung. Das veranschaulichte SerDes-Modul stellt
vier Kanäle
zur Verfügung,
die Daten durch die GMII-Schnittstelle senden und empfangen und
diese Daten zwischen den Analogkanälen hin und her schicken. Das SerDes-Modul
nimmt das 125 Mhz, 16Bit GMII-Schnittstellensignal ab und transferiert
das Signal in ein 1 Gigabit/s-Differentialpaarsignal. Um die erforderlichen
2,2 Gigabite/s Durchsatz zur Verfügung zu stellen, müssen bis
zu drei 1 Gigabit/s SerDes-Kanäle
verwendet werden.
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Die
GMII-Schnittstelle ist eine Standardverbindung von dem Gigabit MAC
mit der Gigabit PHY und weist sowohl eine Sende- als eine Empfangsseite
auf. Auf der Übertragungsseite
sind die hauptsächlichen
einschlägigen
Signale tx_en, txd[7:0] und txclk, d.h. Übertragungsfreigabe, Übertragungsdaten und Übertragungstakt.
Auf der Empfangsseite sind die hauptsächlichen einschlägigen Signale
rx_dv, rxd[7:0] und rxclk, d.h. Freigabe, Übertragung und Takt auf der
Empfangsseite. Die GMII-Schnittstelle
ist im IEEE802.3-Standard vorgesehen, so dass alle spezifischen
Details der Schnittstelle vorliegend nicht noch einmal dargestellt
zu werden brauchen.
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Der
grundlegende Betrieb der GMII-Schnittstelle ist im oberen Teil von 5 gezeigt.
Grundsätzlich
wird txen aktiviert, wenn ein Rahmen übertragen wird. Zusammen mit
txen wird ein Start of Delimiter Frame (SDF) als eine Identifizierung
für den
Beginn der Übertragung
eines Rahmens übertragen. Daraufhin
wird die Destination MAC-Adresse (DA) gesendet, gefolgt von der
Source MAC-Adresse (SA), woraufhin die Datenfelder gesendet werden. Am
Ende des Rahmen wird ein Cyclic Redundancy Check (CRC) angehängt, um
jegliche Datenkorruption zu erfassen. Danach muss eine 96Bit-Zeit
abgewartet werden, bevor der nächste
Rahmen übertragen
werden kann, um den Standard zu befolgen. Dieser Abstand zwischen
Paketen, Inter Packet Gap (IPG), ist deshalb nötig, weil die Schnittstelle
an ein gemeinsam genutztes Medium angeschlossen ist. Zusätzlich kann
bei Vollduplex an dem internen FIFO (First-In, First-Out) der PHY
Jitter auftreten, wenn die Übertragungszeit
nicht eingeschränkt
wird.
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Bei
einer Ausführungsform,
wie sie in 3 veranschaulicht ist, werden
drei SerDes-Kanäle
als eine Schicht1-Vorrichtung zum Übertragen eines Rahmens über die
Vorrichtungen verwendet. Die Mindestrahmengröße am Erweiterungs-Port der
einzelnen Switches beträgt
64 Byte. Da der Rahmen bei einer solchen Ausführungsform am Erweiterungs-Port
auf drei Kanäle
aufgeteilt werden muss, wird somit die Mindestrahmengröße auf dem
SerDes-Kanal zu 64/3 Byte. Dies verstößt jedoch gegen den GMII-Standard,
indem der GMII-Standard 64 Byte als die Mindestrahmengröße erfordert,
und das SerDes-Modul kann in dieser Situation nicht ordnungsgemäß funktionieren.
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Ein
Weg zur Lösung
dieses Problems ist es, die Mindestrahmengröße auf 64 × 3 Bytes zu verändern. Dies
würde jedoch
einen 3-fach größeren FIFO erfordern,
um diese 64 × 3
Daten zu buffern. Diese 3-fach größere FIFO erhöht die Kosten
und ist keine bevorzugte Lösung.
Tatsächlich
ergeben sich, wie unten erörtert,
noch weitere Problempunkte, wenn die Größe des FIFO vergrößert wird.
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Das
andere zu behandelnde Problem betrifft das Vorsehen einer ausreichenden
Bandbreite über eine
Vorrichtung. Ohne eine genügende
Bandbreite über
den Chip ist es unmöglich,
einen Wirespeed 24+2 Switch zu erstellen. Selbst unter der Annahme, dass
die zusätzlichen
Kosten für
den größeren FIFO annehmbar
wären,
erzeugt die Einschränkung
des IPG immer noch Problempunkte der Bandbreitenbeschränkung. Für jeden
gesendeten 64Byte-Rahmen gibt es eine Wartezeit von ca. 12 Byte-Zeit
für den IPG,
bevor der nächste
Rahmen übertragen
werden kann. Und während
der Übertragung
muss der 8Byte-SDF vor allen anderen Daten gesendet werden. Hierdurch
wird die effektive Bandbreite für
eine Datenübertragung
zu: 64/(12+8+64)
= 0,76 Gbit/Sekunde (1)
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In
Anbetracht des Overhead, der dem Datenfeld zugeordnet ist, ist es
nicht ausreichend, nur drei SerDes-Kanäle zu verwenden. Um die notwendigen Übertragungen
zu erzielen, müssten
daher vier SerDes-Kanäle
für nur
diesen Zweck verwendet werden. Dies schränkt jedoch die Nützlichkeit
des SerDes-Moduls insgesamt ein. Ein SerDes-Kanal kann zur Verwendung
mit einem Fasermodus beibehalten werden, jedoch würde dies
einen "Extra"-Kanal erforderlich
machen. Wenn somit die Kommunikation zwischen Vorrichtungen mit
nur drei Kanälen
bewerkstelligt werden kann, können
die grundlegenden vier Kanäle
SerDes verwendet werden, und Kosteneinsparungen können erreicht
werden.
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Bei
der vorliegenden Erfindung werden diese Nachteile dadurch vermieden,
dass "vorgegeben" wird, dass ein Rahmen
kontinuierlich über
die Vorrichtung übertragen
wird. Selbst wenn keine Rahmendaten über die Vorrichtungen zu übertragen
sind, wird txen aktiviert, und ein Leerlaufmuster wird in dem txd-Feld
angehängt,
um eine Byte-Zeit mit einer festgelegten Länge zu erhalten. Ein solches
Protokoll ist in 6 veranschaulicht. Dieser Lösungsansatz löst beide
der oben angesprochenen Problempunkte von Bandbreiten- und Mindestrahmenerfordernissen.
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Betrachtet
man zuerst die Bandbreitenerfordernis, so wird bei der vorliegenden
Erfindung ein txen während
einer festgelegten Zeitperiode aktiviert. Die Vorgabe für die Periode
zum Aktivieren von txen kann eine 1024Byte-Zeit sein, insbesondere
für die
in 3 veranschaulichte Ausführungsform. Sie kann auch als
eine 512 Byte-Zeit
oder eine 2048Byte-Zeit eingestellt werden. Das einzige Mal, wann
txen nicht aktiviert wird, ist nach der festgelegten Zeitperiode von
txen. Somit beträgt
die effektive Bandbreite über die
Vorrichtung für
eine festgelegte 1024Byte-Zeitperiode: 1024/1024+12+8 = 0,981 Gbit/Sekunde (2)
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Dies
stellt eine ausreichende Bandbreite über die Vorrichtung zur Verfügung, damit
eine Switch-Anordnung zu einem Wirespeed-Switch wird.
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Zweitens
verletzt dieses Protokoll durch diesen Lösungsansatz nicht die Mindestrahmenerfordernis.
Aus der Sicht des SerDes "denkt" der SerDes stets,
dass er kontinuierlich einen 1024Byte-Rahmen überträgt.
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Die
oben erörterte
Konfiguration der Erfindung ist bei einer Ausführungsform auf einem Halbleitersubstrat
wie etwa Silizium ausgeführt,
mit geeigneten Halbleiterherstellungstechniken und basierend auf
einem Schaltungs-Layout, das auf der Grundlage der oben erörterten
Ausführungsformen
für den Fachmann
ersichtlich sein dürfte.
Ein Fachmann auf dem Gebiet von Halbleiterdesign und -herstellung wäre in der
Lage, die verschiedenen Module, Schnittstellen und Komponenten usw.
der vorliegenden Erfindung auf der Grundlage der oben erörterten
Beschreibung der Architektur auf einem einzelnen Halbleitersubstrat
zu verwirklichen. Es würde
auch unter den Schutzbereich der Erfindung fallen, die beschriebenen
Elemente der Erfindung als diskrete elektronische Komponenten zu
verwirklichen, wodurch die funktionalen Aspekte der Erfindung genutzt
würden, ohne
die aus der Verwendung eines einzelnen Halbleitersubstrates resultierenden
Vorteile zu maximieren.