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Gebiet der
Erfindung
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Diese
Erfindung bezieht sich auf Analog-zu-Digital-Wandler und insbesondere (jedoch nicht
ausschließlich)
auf solche Wandler, die in integrierten Schaltkreisen zur Verwendung
bei drahtloser Kommunikation verwendet werden können.
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Hintergrund
der Erfindung
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Auf
dem Gebiet dieser Erfindung ist es bekannt, dass in der Praxis das
Wandeln eines analogen Signals in die digitale Domäne mit einer
Auflösung
gleich oder höher
als 12 Bit die Verwendung eines Sigma-Delta-Modulators erfordert.
Ein Nichtverwenden eines überabgetasteten
Wandlers, wie beispielsweise eines Fließbandwandlers, führt zu strengen
Kondensatoranpassungsanforderungen, was daher die Auflösung auf
10-12 Bits limitiert; es ist wohlbekannt, dass Sigma- Delta-Wandler es
gestatten, diese Limitierung zu überwinden.
Das Sigma-Delta-Wandlern innewohnende Überabtastungserfordernis hat
historisch die Signalbandbreite limitiert. Es gab in der jüngsten Vergangenheit
eine Tendenz, die Bandbreite für
die Anwendung im Gebiet der drahtlosen Kommunikation, wie etwa für die GSM-(Global
System for Mobile Communications) oder CDMA-(Code Division Multiple
Access: Vielfachzugriff im Codemultiplex) Bandbreite, zu erweitern.
Das Wandeln einer breiteren Bandbreite mit einer Auflösung von
12 Bits oder mehr erfordert jedoch neue Lösungen. Beispielsweise bedeutet
das Wandeln des WCDMA-(Wideband CDMA: Breitband-CDMA) Basisbandsignal
ein Wandeln einer Bandbreite von nahezu 2 MHz. Verschiedene Ansätze könnten in Betracht
gezogen werden, von denen jeder seine eigenen Nachteile hat.
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Um
mit Nyquist-Ratenwandlern zu beginnen, führen, wie oben erwähnt, Fließbandwandler
zu einem strengen Kondensatoranpassungserfordernis, welches gewöhnlich die
Bandbreite auf unter 12 Bits limitiert. Außerdem würde die Handhabung einer 2 MHz
Bandbreite Verstärker
mit sehr hoher Einheitsverstärkungsbandbreite
bis zu 500 MHz erfordern.
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Eine
zweite Alternative eines Nyquist-Ratenwandlers ist ein zeitlich
verschachtelter Mehrwege-Fließbandwandler.
Diese Alternative würde
die Wandlungsrate für
jeden Fließbandwandler
reduzieren, im Allgemeinen leidet sie jedoch an einem festen Musterrauschen,
was zu Eingangsversatz- und Verstärkungsanpassungsfehlern zwischen
den parallelen Fließbandwandlern
führt.
Auch das Kondensatoranpassungserfordernis würde für Auflösungen oberhalb von 12 Bits
ein Thema bleiben.
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Betrachtet
man einen überabgetasteten Wandler,
erfordert die angemessene Formung des Quantisierungsrauschens ein
Erhöhen
der Ordnung der Sigma-Delta-Modulation oder braucht eine sehr hohe
Abtastfrequenz. Stabilitäts-
oder Anpassungsbeschränkungen
machen es nicht möglich,
die Ordnung auf ein sehr hohes Maß auszudehnen und überhaupt
könnte
die Abtastfrequenz weit jenseits der 100 MHz erhöht werden müssen. Dies würde typischerweise
besondere Schaltungen, wie etwa einen PLL (Phase Locked Loop) erfordern,
um den Abtasttaktgeber zu erzeugen. Darüber hinaus könnte bei
vielen Implementierungen das Phasenrauschen des PLL einer strickten
Anforderung unterworfen werden, um eine 12-Bit-Auflösung
in dem Wandler zu erreichen.
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Die
Druckschrift
GB 2233518 offenbart überabgetastete
Delta-Sigma-Wandler, um Analog-zu-Digital-Wandler mit hoher Auflösung zur
Verfügung
zu stellen.
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Eine
weitere mögliche
Alternative ist eine Hadamard-Modulatorarchitektur,
welche die Abtastrate verringern würde, jedoch viele parallele
Pfade erfordern würde
und daher eine große
integrierte Schaltkreis-Siliziumfläche einnehmen würde.
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Es
besteht daher ein Bedarf nach einer Sigma-Delta-Analog-zu-Digital-Wandleranordnung und einem
Verfahren, bei denen der/die oben erwähnte(n) Nachteil(e) gelindert
werden kann/können.
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Darstellung
der Erfindung
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Gemäß einem
ersten Aspekt der vorliegenden Erfindung wird eine Sigma-Delta-Analog-zu-Digital-Wandleranordnung
zur Verfügung
gestellt, wie in Anspruch 1 beansprucht.
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Gemäß einem
zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zur
Sigma-Delta-Analog-zu-Digital-Wandlung
zur Verfügung
gestellt, wie in Anspruch 12 beansprucht.
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Kurze Beschreibung
der Zeichnungen
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Eine
parallel übersetzende
Sigma-Delta-Analog-zu-Digital-Wandleranordnung
und ein Verfahren, die die vorliegende Erfindung verkörpern, sollen
nun lediglich beispielhaft unter Bezugnahme auf die begleitenden
Zeichnungen beschrieben werden, in denen:
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1 ein
schematisches Blockdiagramm ist, welches eine parallel übersetzende
Sigma-Delta-Analog-zu-Digital-Wandleranordnung
illustriert, die die vorliegende Erfindung verkörpert.
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2 illustriert
eine Schaltsequenz, deren Verwendung in der Sigma-Delta-Analog-zu-Digital-Wandleranordnung
von 1 signifikante dritte und vierte Harmonische erzeugen
würde.
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3 illustriert
ein zu der Schaltsequenz von 3 gehöriges Spektrum.
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4 illustriert
Schaltsequenzen, die zur Frequenzübersetzung in der Sigma-Delta-Analog-zu-Digital-Wandleranordnung
von 1 verwendet werden könnten.
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5 illustriert
ein zu den Schaltsequenzen von 4 gehöriges Spektrum.
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6 illustriert
eine Timing-Diagrammrepräsentation
der Schaltsequenzen von 4.
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7 illustriert
eine mögliche
Ausführungsform
für eine
differenzielle Eingangsstufe eines Sigma-Delta- Modulators, welches in der Sigma-Delta-Analog-zu-Digital-Wandleranordnung
von 1 mit den Schaltsequenzen von 4 verwendet
wird.
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8 illustriert
ein Spektrum eines Beispiels eines an die Sigma-Delta-Analog-zu-Digital-Wandleranordnung
von 1 angelegten Eingangssignals.
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9 illustriert
ein Spektrum eines Beispiels einer Summe von Schaltsignalen in der
Sigma-Delta-Analog-zu-Digital-Wandleranordnung
von 1.
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10-12 illustrieren
die Spektren von Beispielen von Zwischensignalen an verschiednen Punkten
entlang des Prozessflusses der Sigma-Delta-Analog-zu-Digital-Wandleranordnung
von 1.
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13 illustriert
ein Spektrum eines Beispiels des Signals am Ausgang der Sigma-Delta-Analog-zu-Digital-Wandleranordnung
von 1.
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Beschreibung einer bevorzugten
Ausführungsform
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Kurz
gesagt wandelt eine bevorzugte Ausführungsform der vorliegenden
Erfindung analoge Signale in digitale Signale, indem zwei identische
Tiefpass-Sigma-Delta-Wandler in einer Weise kombiniert werden, dass
die Signalbandbreite um einen zweifachen Faktor erweitert wird.
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Es
wird zunächst
Bezug genommen auf 1. Eine Analog-zu-Digital-Wandler-(ADC:
analog-to-digital converter) Anordnung 100 empfängt ein analoges
Eingangssignal 10 und liefert ein digitales Ausgangssignal 90.
Die RDC-Anordnung 100 ist in zwei parallele Pfade aufgespalten:
den
ersten Pfad, der einen übersetzenden
Sigma-Modulatorblock 21,
einen Dezimierungsfilter- und Downsampling-Block 31, einen
DC-Kerbfilterblock und einen Mischerblock 51 umfasst, und
den
zweiten Pfad, der einen übersetzenden
Sigma-Modulatorblock 22,
einen Dezimierungsfilter- und Downsampling-Block 32, einen
DC-Kerbfilterblock 42 und einen Mischerblock 52 umfasst.
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Wie
weiter unten in größerem Detail
erläutert werden
soll, werden die aufgespaltenen Signale in den ersten und zweiten
Pfaden nominell Phasenverschiebungen um 90° zueinander unterworfen (in Quadratur)
und werden in Frequenzbändern
reduzierter Bandbreite bearbeitet, um das summierte digitale Ausgangssignal 90 mit
einer Bandbreite zu erzeugen, die größer ist als das reduzierte
Frequenzband.
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Die
Blöcke 21 und 22 sind
Tiefpass-Sigma-Delta-Modulatoren.
Tiefpass-Sigma-Delta-Modulation ist eine wohlbekannte Funktion um
ein Signal zu quantisieren und es bei einer viel höheren Rate
als die Nyquist-Rate abzutasten, so dass das meiste Quantisierungsrauschen
zu höheren
Frequenzen verschoben wird. Das SNR (Signal-to-Noise Ratio: Signal/Rausch-Verhältnis) in
der Tiefpassregion kann groß gemacht
werden, indem der Modulator zur Verarbeitung von Basisbandsignalen
geeignet gemacht wird. Das SNR, und daher die Auflösung, und
die Signalbandbreite, bei der dieses SNR erreicht wird, können gesteigert
werden, indem die Ordnung des Sigma-Delta-Modulators (SDM) und die
Abtastfrequenz erhöht
werden. Dieses Prinzip kann jedoch nicht unterhalb bestimmter Grenzen
angewendet werden. Bei der Anordnung 100 wird die Signalbandbreite
daher verdoppelt, indem man den Sigma-Delta-Modulator nur die Hälfte der
Bandbreite des Signals, das mit geeignetem SNR gewandelt werden soll,
ver arbeiten lässt.
Zu diesem Zweck wird das analoge Eingangssignal 10 am Eingang
jedes SDM 21 und 22 zunächst frequenzübersetzt.
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In
einem Diskretzeit-SDM tritt die Abtastoperation in der Eingangsstufe
des SDM auf, üblicherweise
durch Abtasten des analogen Eingangssignals auf einen Abtastkondensator
mittels einer Schaltkondensatoranordnung. Es ist wohlbekannt, dass
eine Schaltoperation ein Eingangssignal mit dem Schaltsignal, welches
die Schalter steuert, mischt. Durch angemessene Wahl der Schaltsignale
ist es daher möglich,
eine Frequenzübersetzung
des Spektrums des Eingangssignals zu erzeugen. Bei der ADC-Anordnung 100 muss
diese Frequenzverschiebung jedoch in der Größenordnung der halben zu wandelnden
Signalbandbreite liegen. Betrachtet man als ein Beispiel ein WCDMA-Signal
liegt die zu wandelnde Bandbreite in der Größenordnung von 2 MHz und die Frequenzverschiebung
muss daher in der Größenordnung
von 1 MHz liegen. Ein Schaltsignal ist ein digitales Signal und
kann daher einen hohen Pegel an Harmonischen zeigen, insbesondere
wenn in Betracht gezogen wird, dass das Schaltsignal relativ zu der
Abtastfrequenz aufgebaut sein muss.
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Nimmt
man als ein Beispiel eine Abtastrate von 30,72 MHz, was ein 8-faches
der 3,84 MHz-Chip-Rate eines WCDMA-Empfängers
ist, könnte
ein grundlegendes Schaltsignal sechzehn Zustände nach 1 und sechzehn Zustände nach –1 abwechseln.
Die Zustandsdefinition bezieht sich hier auf ein analoges Eingangssignal,
welches in einer wohlbekannten differentiellen Weise zwischen einem positiven
Knoten und einem negativen Knoten angelegt wird. Der Zustand von
1 auf dem Schaltsignal bedeutet, dass das differentielle analoge
Eingangssignal in der SDM-Eingangsstufe in geradliniger Weise abgetastet
wird, während
ein Zustand von –1
bedeutet, dass das differentielle analoge Eingangssignal in einer
kreuzgekoppelten Weise abgetastet wird, wobei der positive Eingangsknoten
abgetastet und an den negativen Bereich der differentiellen SDM-Struktur
angelegt wird und der negative Eingangsknoten abgetastet und an
den positiven Bereich der differentiellen SDM-Struktur angelegt
wird. Eine Periode solch eines grundlegenden Schaltungsschemas ist
in 2 illustriert. Das Frequenzspektrum dieses Schaltsignals
ist in 3 gezeigt, aus der ersehen werden kann, dass das
Spektrum viele Harmonische hohen Pegels enthält. Die nächsten, nämlich die dritte Harmonische
(H3) und die fünfte
Harmonische (H5), würden
sich mit Störern
mischen, die in dem analogen Signal vorhanden sind (z.B. in einem
benachbarten Kanal und einem anderen Kanal des drahtlosen Kommunikationssystems)
und würden
in demselben Frequenzband gefaltet, wie das in dem analogen Eingangssignal
vorhandene, gewünschte Signal.
Dieser Nachteil könnte
durch drastisches Filtern dieser Störer vor der ADC-Operation vermieden werden.
Solch ein Filtern, wäre
jedoch teuer.
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Die
vorliegende Erfindung erlaubt eine einfachere Lösung: anstatt eine einzelne
Abtaststruktur zu verwenden, können
mehrere Abtaststrukturen miteinander kombiniert werden, um einige
Harmonische aus dem Spektrum, das aus ihrer Kombination resultiert,
zu entfernen. Eine wohlbekannte Anordnung, die diese Eigenschaft
erfüllt,
verwendet Walsh-Funktionen
als Schaltsequenzen. Ein Nachteil bei der Verwendung von Walsh-Funktionen
ist jedoch die Notwendigkeit eines nicht-ganzzahligen Wichtungsfaktors,
der sich in nicht-runde Werte der Abtastkondensatoren in der Schaltkondensator-Eingangsstufe
des SDM wandeln müssten.
Dies würde die
Empfindlichkeit der gesamten ADC-Leistung gegenüber der Kondensator-Fehlanpassung
erhöhen.
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Die
ADC-Anordnung 100 verlässt
sich auf ein Verwenden einer Kombination von Schaltsequenzen, die
gegeneinander verzögert
sind, so dass die dritten und fünften
Harmonischen entfernt oder wenigstens sehr deutlich im Frequenzspektrum
ihrer Kombination abgeschwächt
werden. 4 zeigt zwei Sätze von
Schaltsequenzen, die diese Eigenschaft haben. Der erste Satz, der
CI1-CI4 umfasst, ist gedacht zur Verwendung in dem ersten SDM, 21,
von 1. Der zweite Satz, der CQ1-CQ4 umfasst, ist gedacht
zur Verwendung im zweiten SDM, 22, von 1.
Summieren der Sequenzen CI1 bis CI4 oder CI1 bis CI4 erzeugt das
in 5 gezeigte Spektrum, aus dem ersehen werden kann,
dass dieses Spektrum keinen signifikanten Beitrag der dritten oder fünften Harmonischen
zeigt.
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Die
nächste
Harmonische ist die siebte, was daher die Anforderungen an den vor
dem ADC benötigten
analogen Filter deutlich entspannt. In der Praxis wird ein solcher
Filter zu Anti-Aliasing-Zwecken im Hinblick auf die in dem ADC verwendete
Abtastfrequenz ohnehin benötigt.
Anwenden der in 4 gezeigten Schaltsequenzen
erlaubt es, dass das Analogfiltererfodernis im Vergleich mit der üblichen Anti-Aliasing-Randbedingung
nicht erhöht
werden muss.
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Man
wird verstehen, dass alternativ zur Verwendung mit Schaltsequenzen
mit Einheitskoeffizienten, wie in 4 gezeigt,
Schaltsequenzen verwendet werden können, die binäre, gewichtete
Koeffizienten in Kombination mit den Schaltsequenzen von 4 aufweisen
(z.B. +2, 0, –2
oder +4, +2, 0, –2, –2).
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7 zeigt
ein Beispiel in der Weise in der die Schaltsequenzen von 4 angewendet
und zu einer Schaltkondensator-Eingangsstufe eines SDM kombiniert
werden können.
Solch eine klassische differentielle Stufe würde nur zwei gleichgroße Abtastkondensatoren
verwenden, die mittels Schaltern, die durch mehrere, nicht-überlappende
oder verzögerte Taktphasen,
nämlich φ1, φ2, φ1d in 7,
gesteuert würden,
geschaltet werden. Bei der vorliegenden Ausführungsform der Erfindung können acht
gleichgroße
Kondensatoren anstelle von zweien verwendet werden und die Schalter
können
mittels einer logischen Kombination von Taktphasen und der Steuersequenzen
CI1 bis CI4 in dem ersten SDM 21, oder CQ1 bis CQ4 in 22 gesteuert
werden. Da diese Lösung
gleichgroße
Kondensatoren verwendet, minimiert dies die Empfindlichkeit gegen
Kondensator-Fehlanpassung. Die Schaltsequenzen wurden in dem Timing-Diagramm
von 6 in Steuersignale übersetzt.
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Es
kann beachtet werden, dass die Periodizität der Schaltsequenzen bestimmt,
dass in diesem Beispiel die Fundamentale gleich der Abtastsequenz, geteilt
durch 30, ist. Dies würde
die Fundamentalfrequenz gleich 30,72 MHz/30 = 1,024 MHz machen, was
ungefähr
die Hälfte
der zu wandelnden Signalbandbreite ist. Eine alternative Lösung zum
Implementieren der Kombination der Schaltsequenzen könnte in
einem Zusammenaddieren aller vier Sequenzen und der Verwendung nur
binär gewichteter Kondensatoren
mit weniger Schaltern bestehen. Dies würde auch die Empfindlichkeit
gegen Kondensator-Fehlanpassung gering halten.
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Eine
weitere Alternative könne
eine Zwischenlösung
sein, bei der die Schaltsequenzen in Paaren addiert und mittels
einer reduzierten Anzahl von Schaltern im Vergleich zur ersten Ausführungsform
an doppelt so große
Kondensatoren angelegt werden.
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In
dem Diagramm von 1 sind beide SDMs identisch.
Das analoge Eingangssignal wird jedoch aufgrund der Phasenverschiebung
zwischen den Schaltsignalen CI1-CI4 auf der einen Seite und CQ1-CQ4
auf der anderen Seite in unterschiedlicher Weise übersetzt.
Diese Übersetzungsoperation
wird weiter entlang des Prozessflusses durch die Blöcke 51 und 52 kompensiert,
die Mischer mit Qudraturmischsignalen 54 und 56 sind
(und die einen umgekehrten Prozess der Frequenzübersetzung und Phasenverschiebung
zu demjenigen, der in den übersetzenden
Sigma-Delta-Modulatoren 21 bzw. 22 stattfindet,
bereitstellen). Die an die SDMs 21 und 22 angelegten
Schaltsequenzen oder wenigstens ihre Kombination oder ihr Gesamteffekt
sollten ebenfalls um 90° phasenverschoben
(in Quadratur) sein. Tatsächlich
müssen
sie nur ungefähr
90° phasenverschoben (in
Quadratur) sein. Man kann in 4 und 6 ersehen,
dass CI1 bis CI4 jeweils nicht perfekt um 90° phasenverschoben (in Quadratur)
zu CQ1 bis CQ4 sind. Dies erlaubt es, dass die Abtastfrequenz niedrig gehalten
wird, während
sie noch immer die geeignete Verzögerung zwischen jedem Schaltsignal
hat. In 4 ist der Quadraturfehler π/30. Dieser
Fehler kann durch Einstellen der Phase des Mischsignals 56 mittels
des Parameters θ kompensiert
werden.
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Die
Reihenfolge und die Struktur der SDMs 21 und 22 wurde
gemäß der SNR-Leistung
des ADC gewählt.
Betrachtet man nur das SNR eines SDM ist der relevante Spektralbereich
zur Auswertung der SNR-Leistung die Hälfte der Gesamtsignalbreite,
die der ADC 100 handhaben soll. Die SNR-Leistung eines
SDM sollte daher dieselbe sein, wie die Zielleistung des Gesamt-ADC,
da er ungefähr
die Hälfte
der gesamten Signalleistung und die Hälfte der gesamten Rauschleistung
handhabt. In dem Diagramm des parallel übersetzenden ADC 100 von 1 führen die
Blöcke 31 und 32 neben
den SDMs 21 und 22 die Dezimalfilterung und das
Downsampling der Signale 24 bzw. 26, die aus den
Blöcken 21 bzw. 22 kommen, durch.
Dezimalfilterung ist ebenfalls eine wohlbekannte Operation in einem
Tiefpass-Sigma-Delta-ADC. Sie erlaubt das Entfernen des Quantisierungs-
und elektronischen Rauschens zwischen der Spitze der Signalbandbreite
und der Hälfte
der in dem SDM benutzten Abtastfrequenz. Dies macht es möglich, nach
der Dezimalfilterung das Signal bei einer viel niedrigeren Frequenz, üblicherweise
in der Nähe
der Nyquist-Rate im Hinblick auf die Signalbandbreite, erneut abzutasten.
Die Dezimalfilterung kann von einzelnen Digitalfiltern oder von
einer Kaskade mehrerer Digitalfilter verschiedener bekannter Typen,
wie etwa SINC-(sin(x)/x) Filter, FIR-(Finite Impulse Response: finite
Impulsantwort) Filter, Halbbandfilter etc. gehandhabt werden. Bei
der parallel übersetzenden
ADC-Anordnung 100 muss das Übergangsband der Dezimalfilterung
zwischen dem Durchlassband und dem Sperrband scharf und sehr nahe
dem Ende der von einem SDM gehandhabten Signalbandbreite, d.h. die
Hälfte
der Gesamtsignalbandbreite des Gesamt-ADC, sein. In dem obigen Beispiel
muss das Übergangsband
leicht über
1 MHz sein. Die Selektivität
der Filterung unterhalb dieser Grenze wird benötigt, um das korrekte Verhalten
des Gesamt-ADC 100 sicherzustellen. Nach der Dezimalfilterung
und der Neuabtastung des digitalen Signals passieren die Signale 34 und 36 durch
die Blöcke 41 bzw. 42,
um den von dem SDM erzeugten DC-Versatz zu entfernen. Wenn diese
Blöcke
ausgelassen werden, wird der DC- Versatz
im nächsten Block 51 oder 52 zu
einer Nicht-DC-Frequenz
hin verschoben, wodurch ein nicht erwünschter Ton in der Signalbandbreite
erzeugt wird. Auslassen dieser Blöcke ist daher nur möglich, wenn
der DC-Versatz klein genug ist, um eine Verschlechterung der SNR-Leistung
des Gesamt-ADC zu
vermeiden. Die Blöcke 41 und 42,
in 1 "DC-Kerbe" genannt, führen, falls
erforderlich, eine Hochpasssignalfilterung der Signale 34 bzw. 36 durch.
Die Grenzfrequenz dieses Filters kann so niedrig, wie zur Vermeidung
einer Verschlechterung des erwünschten
Signals benötigt, gewählt werden.
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Die
nächste
Verarbeitungsstufe umfasst die Blöcke 51 und 52.
Diese Blöcke
führen
eine Mischoperation durch Multiplizieren des aus den DC-Kerbfiltern 44 und 46 kommenden
Signals mit um 90° phasenverschobenen
(in Quadratur) Einzeltonsignalen 54 und 56 durch.
Diese Signale (wie bereits erläutert) können eine
leichte Phasenanpassung haben, um einen Quadraturfehler zu kompensieren,
der in den Schaltsignalen am Eingang der SDMs gemacht wurde. Die
Frequenz dieser Einzeltonsignale muss gleich der Fundamentalen der
Schaltsignale sein. Da beide Signaltypen digital sind, ist es offensichtlich, dass
diese Beziehung einfach garantiert werden kann. Darüber hinaus
wird der Fachmann leicht verstehen, dass die Einzelton-Mischsignale
aus dem SDM-Abtastsignal
mit der erforderlichen Frequenz- und Phasengenauigkeit mittels wohlbekannter
Anordnungen, die nicht in weiterem Detail beschrieben werden müssen, erzeugt
werden können.
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Die
letzte Stufe in dem ADC umfasst einen Addierer 80, um die
Signale 64 und 66, die aus den Mischern 51 bzw. 52 kommen,
zu kombinieren. Der Addierer 80 liefert ein digita les Signal 90 mit
einer SNR-Charakteristik, die ungefähr gleich der SNR-Leistung
jedes SDM 21 oder 22 ist, obgleich die SNR-Charakteristik über das
doppelte der Bandbreite jedes SDM verfügbar ist. Dies gestattet es,
dass die Sigma-Delta-Modulation
auf Signale doppelter Bandbreite angewendet werden kann, ohne das Doppelte
der Abtastfrequenz zu haben oder die Komplexität des SDM zu erhöhen.
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8-13 illustrieren
die Signalverarbeitung für
ein Beispiel sinusoidaler Signale, die in der WCDMA-Bandbreite gespreizt
sind. 8 zeigt ein Zweitonsignal, welches an den ADC-Eingang 10 angelegt
wird, mit einer Frequenzkomponente bei 600 kHz und einer weiteren
bei 1800 kHz. 9 zeigt das Spektrum der Summe
der geschalteten Signale, die in der Eingangsstufe jedes SDM verwendet
werden, entweder jeweils erstellt durch Summierung von CI1 bis CI4
oder CQ1 bis CQ4. Die Fundamentale, die die Frequenzverschiebung
in dieser Stufe erzeugen soll, liegt bei 1024 kHz. Die dritten und
vierten Harmonischen sind in dem Spektrum sichtbar, weil eine gewisse
Kondensatorfehlanpassung zum Zwecke der Illustrierung der SDM-Eingangsstufe
eingeführt
wurde. 10 zeigt das Spektrum des Signals
am Ausgang der SDM-Stufe, Blöcke 21 und 221.
Man sollte beachten, dass dies ein Amplitudenspektrum ist; daher
ist die Phasendifferenz in solch einem Spektrum nicht sichtbar und 10 kann
als eine illustrierende Darstellung für beide Signale 24 und 26 dienen.
Zwei niederfrequente Töne
können
bei 1024 kHz – 600 kHz
= 424 kHz und bei 1800 kHz – 1024
kHz = 7776 kHz beobachtet werden. Dies illustriert die Tatsache, dass
die ADC-Eingangstöne,
die in einer 2 MHz-Bandbreite
gespreizt sind, nun Anteile in einer 1 MHz Bandbreite haben, wobei
das Quantisierungsrauschen das nied rigste ist. Da das Quantisierungsrauschen
bei diesem Beispiel von einer Sigma-Delta-Rauschformung sechster
Ordnung stammt, kann jenseits der 1 MHz ein viel höherer Quantisierungsrauschpegel
beobachtet werden. Zwei zusätzliche Töne können auch
bemerkt werden bei 1024 kHz + 600 kHz = 1624 kHz und bei 1024 kHz
+ 1800 kHz = 2824 kHz.
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11 zeigt
ein Spektrum von Signalen 34 und 36 am Ausgang
der Dezimierungsfilter- und Downsampling-Blöcke 31 und 32.
An diesem Punkt sind das Quantisierungsrauschen jenseits 1.200 kHz und
die hochfrequenten Töne
deutlich abgeschwächt. 12 zeigt
das Spektrum der Signale 64 und 66 am Ausgang der Mischer 51 und 52.
Die Mischoperation hat Komponenten bei 600 kHz und 1800 kHz wiederhergestellt;
unerwünschte
Komponenten sind jedoch sichtbar bei 1024 kHz – 776 kHz = 248k Hz und bei
1024 kHz + 424 kHz = 1448 kHz.
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Schließlich zeigt 13 das
Spektrum des Signals 90 am Ausgang des ADC hinter dem Addierer 80.
Ein Rekombinieren der Signale 64 und 66 gestattet
es, dass die unerwünschten
Töne bei
248 kHz und 1448 kHz deutlich reduziert sind, während die ursprünglichen
Töne bei
600 kHz und 1800 kHz um 6dB verstärkt wurden. Die unerwünschten
Töne könnten vollständig eliminiert
werden, wenn die Kondensatoranpassung besser wäre. Aus Illustrationszwecken
wurde diese Imperfektion jedoch in diesem Beispiel übertrieben.
Tatsächlich
könnte
sich eine Auflösung
des ADC jenseits der 12 Bits noch eine Kondensatorfehlanpassung
in der Größenordnung von
einem Prozent leisten, was leicht erreichbar ist.
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Man
wird verstehen, dass der oben beschriebene, parallel übersetzende
Sigma-Delta-Analog-zu-Digital-Wandler die folgenden Vorteile bietet:
Er
erlaubt es, die Signalbandbreite für etwa dieselbe Auflösung ohne
die Notwendigkeit einer Verdopplung der Abtastfrequenz zu verdoppeln.
Dies reduziert den Energieverbrauch im Vergleich zu einer Lösung mit
einer doppelten Taktgeschwindigkeit, was diesen Wandler insbesondere
zur Verwendung in drahtlosen Telefonen geeignet macht.
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Sowohl
die eingebetteten Sigma-Delta-Modulatoren als auch die digitalen
Filter und Mischer sind geeignet, an andere Kommunikationsstandards angepasst
zu werden. Dies macht diesen Wandler für Multi-Moden- oder Multi-Standard-Drahtlostelefone geeignet.
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Bei
dem oben beschriebenen Wandler steht im Hinblick auf solch eine
Drahtlostelefonanwendung die Unterdrückung eines Störers in
einem benachbarten Kanal und einem abwechselnden Kanal in Beziehung
zu der Fähigkeit
des übersetzenden
Sigma-Delta-Modulators, die dritten bzw. fünften Harmonischen zu unterdrücken. Diese
Unterdrückung
wird mit den speziellen Schaltsequenzen der übersetzenden Sigma-Delta-Modulatoren erreicht.
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Man
wird verstehen, dass der Wandler typischerweise in einem (nicht
dargestellten) integrierten Schaltkreis hergestellt wird. Man wird
weiter erkennen, dass andere Alternativen zu der oben beschriebenen
Ausführungsform
der Erfindung für
einen Fachmann offensichtlich sind.