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QUERVERWEIS AUF VERWANDTE
ANMELDUNGEN
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Die
vorliegende Erfindung beansprucht den Nutzen aus der vorläufigen US-Patentanmeldung
mit der laufenden Eingangsnummer 60/531, 095 mit dem Titel "HIGH FREQUENCY BINARY
PHASE DETECTOR FOR DELAY LOCK LOOP APLLICATIONS", eingereicht am 19. Dezember 2003,
deren Offenbarung durch Bezugnahme darauf zum Bestandteil der vorliegenden
Patentschrift gemacht wird.
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Die
vorliegende Erfindung betrifft Phasendetektoren und ein Verfahren
zum Erfassen der relativen Phase einer Vielzahl von Signalen.
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Viele
serielle Hochgeschwindigkeits-Kommunikationssysteme übertragen
nur Daten über
die Kommunikationsmedien. Mit anderen Worten, diese Systeme übertragen
keine Taktsignale, die von einem Empfänger dazu benutzt werden können, Daten aus
dem Datenstrom in dem Signal, das über die Kommunikationsmedien
empfangen worden ist, zurückzugewinnen.
Folglich umfassen Empfänger
für serielle
Hochgeschwindigkeits-Kommunikationssysteme
typischerweise Takt- und Datenrückgewinnungsschaltungen,
die ein mit dem ankommenden Datenstrom synchronisiertes Taktsignal
erzeugen, das dann dazu verwendet wird, die Daten aus dem Datenstrom
zurückzugewinnen.
Daten werden typischerweise zurückgewonnen,
indem ein Taktsignal bei einer Frequenz erzeugt wird, die mit der
Frequenz des Datenstroms übereinstimmt.
Der Takt wird dann dazu verwendet, die einzelnen Datenbits aus dem ankommenden
Datenstrom abzutasten oder zurückzugewinnen.
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Einige
herkömmliche
Empfänger
verwenden eine Takt- und Datenrückgewinnungsschaltung
und einen Retimer, um Daten aus einem empfangenen Signale in der
oben beschriebenen Art und Weise zurückzugewinnen. Typischerweise
wird das empfangene Signal mittels einer oder mehrerer Pufferspeicherstufen
verstärkt,
und die Takt- und Datenrückgewinnungsschaltung
erzeugt ein extrahiertes Taktsignal, das eine Phase und/oder eine
Frequenz aufweist, die relativ zu der Phase und/oder der Frequenz des
Datenstroms in dem empfangenen verstärkten Signal fest ist. Unter
Verwendung dieses zurückgewonnenen
Taktes extrahiert der Retimer die Daten aus dem empfangenen Signal.
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Typischerweise
ist das System so konstruiert, dass der Retimer die Daten aus etwa
der Mitte jedes Datensymbols in dem Datenstrom extrahiert. Der Retimer
kann zum Beispiel ein flankengesteuertes Flipflop umfassen, das
das empfangene Signal an einer Flanke (z. B. der fallenden Flanke)
des Taktes latcht. In diesem Fall ist die Takt- und Datenrückgewinnungsschaltung
so konstruiert, dass sie die Flanken des extrahierten Taktes (in
diesem Beispiel die steigende Flanke) auf die Übergangsflanke (transition
edge) des empfangenen Datenstroms abstimmt.
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Eine
typische Takt- und Datenrückgewinnungsschaltung
verwendet eine Phasenregelschleife (PLL; Phase lock loop) oder eine
Verzögerungsregelschleife
(DLL; delay lock loop), um die Übergangsflanken
des extrahierten Taktes mit den Übergangsflanken
des ankommenden Datenstroms in Einklang zu bringen. 1 ist
ein vereinfachtes Blockdiagramm eines Ausführungsbeispiels einer DLL 100.
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Die
DLL 100 umfasst einen Phasendetektor 120, der
zum Beispiel ein Taktsignal 110 an einem ersten Eingang
und ein Feedback-Ausgangssignal 150(a) der Verzögerungsregelschleife
an einem zweiten Eingang empfängt.
Typischerweise erzeugt der Phasendetektor 120 wenigstens
ein Phasenfehlersignal 120(a), das repräsentativ für die Phasenbeziehung zwischen
dem Feedback-Ausgangssignal 150(a) und dem Taktsignal 110 ist.
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Der
Phasendetektor 120 kann zum Beispiel Übergänge in dem Takt 110 mit
den steigenden Flanken oder den fallenden Flanken des Feedback-Ausgangssignals 150(a) vergleichen.
Der Phasendetektor 120 erzeugt dann zum Beispiel ein Phasenfehlersignal 120(a),
das anzeigt, ob das Feedback-Ausgangssignal
dem Taktsignal voreilt oder nacheilt.
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Das
Phasenfehlersignal 120(a) steuert eine Ladungspumpe 130 an,
die ein Stromsignal erzeugt, das eine Größe aufweist, die im Ansprechen
auf das Phasenfehlersignal variiert. Ein Schleifenfilter 140 wandelt
dann die Stromsignalausgabe von der Ladungspumpe 130 in
ein Spannungssignal um. Dieses Spannungssignal steuert eine Verzögerungsschaltung
(z. B. eine variable Verzögerungsleitung) 150, die
so konfiguriert ist, dass sie ein Signal um einen Betrag an Zeit
in Übereinstimmung
mit der Größe der angelegten
Spannung verzögert.
Auf diese Weise kann die Verzögerung 150 ein
Eingangssignal verzögern,
um ein Ausgangssignal 150(a) zu erzeugen, bei dem die Übergangsflanken
des Ausgangssignals 150(a) auf die Übergangsflanken des Taktsignals 110 abgestimmt
sind.
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2 veranschaulicht
ein Ausführungsbeispiel
einer Verzögerungsregelschleife 200,
die einen Phasendetektor 220, ein digitales Filter 230 und
einen Phasenrotator 260 umfasst. Der Phasendetektor 220 empfängt zum
Beispiel ein ankommendes Signal (z. B. ein Datensignal) 210 an
einem ersten Eingang und ein Feedback-Ausgangssignal 260(a) der
Verzögerungsregelschleife
an einem zweiten Eingang. Typischerweise erzeugt der Phasendetektor 220 wenigstens
ein Phasenfehlersignal 220(a) gemäß der Phasenbeziehung zwischen
dem Feedback-Ausgangssignal 260(a) und dem ankommenden
Datensignal 210.
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Das
Phasenfehlersignal 220(a) steuert ein digitales Filter 230 an,
das wenigstens ein digitales Steuersignal erzeugt, um die Phasenrotation
eines Phasenrotators 260 zu steuern. Auf diese Weise kann
der Phasenrotator 260 auf der Basis des digitalen Steuersignals
die Phase eines Signals (z. B. eines Taktsignals) 250 verschieben,
um ein Ausgangssignal 260(a) zu erzeugen, bei dem die Übergangsflanken
des Ausgangssignals 260(a) auf die Übergangsflanken des ankommenden
Datensignals 210 abgestimmt sind.
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In
einigen Anwendungen werden die Eingangssignale des Phasendetektors
von der gleichen Frequenz sein. Für diese Anwendungen kann der oben
erörterte
Phasendetektor aus einem Phasen- und Frequenzdetektor (PFD) bestehen.
Wie in 3 veranschaulicht ist, kann ein Ausführungsbeispiel
eines PFD 300 zwei Flipflops 310(a–b) umfassen,
die jeweils von ersten und zweiten Eingangssignalen 320 und 330 angesteuert
werden, die die gleiche Frequenz aufweisen. In diesem Ausführungsbeispiel empfängt das
UND-Gatter 340 die Ausgabe jedes der Flipflops 310(a) und 310(b) und
erzeugt ein gemeinsames Rücksetzsignal 370 für diese
Flipflops.
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Wenn
das Eingangssignal 320 dem Eingangssignal 330 voreilt,
ist das Up-Ausgangssignal 350 'high' (hoch)
und das Down-Ausgangssignal 360 ist 'low' (niedrig).
Diese Phasenfehlersignale (wenn sie verarbeitet und einer Verzögerungskomponente zugeführt sind,
wie dies zum Beispiel oben erörtert worden
ist) können
zum Beispiel eine Reduzierung der Verzögerung bewirken, die dem Eingangssignal 320 verliehen
worden ist. Als eine Folge davon werden die Übergangsflanken des verzögerten Signals, das
zu dem Eingang des PFD rückgekoppelt
wird, noch genauer auf die Übergangsflanken
des anderen Eingangssignals 330 abgestimmt sein.
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Wenn
das Eingangssignal 320 dem Eingangssignal 330 nacheilt,
wird das Up-Ausgangssignal 350 'low' sein
und das Down-Ausgangssignal 350 wird 'high' sein.
In diesem Fall wird die Verzögerung, die
dem Feedback-Signal (z. B. Eingang 320) verliehen wird,
vergrößert, um
die Flanken der Eingangssignale 320 und 330 in
Einklang zu bringen.
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Für Anwendungen,
bei denen die Frequenzen der Eingangssignale zu dem Phasendetektor nicht
gleich sind, kann die Phasenerfassung zum Beispiel durch einen linearen
Phasendetektor oder einen binären
Phasendetektor bereitgestellt werden. Während des Betriebs ist die
Ausgabe eines linearen Phasendetektors proportional zu der Phasendifferenz
seiner Eingangssignale.
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Die
Ausgabe des binären
Phasendetektors ist andererseits einer von zwei Werten (z. B. high oder
low), die anzeigen, ob ein Signal dem anderen Signal voreilt oder
nacheilt. Binäre
Phasendetektoren stellen aber keine Anzeige der Größe der Phasendifferenz
zwischen den Signalen bereit.
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4 ist
ein vereinfachtes Blockdiagramm eines Ausführungsbeispiels eines binären Phasendetektors 400,
der drei Flipflops 410(a–c) aufweist, von denen jedes
von einem ersten Eingangssignal 420 und einem zweiten Eingangssignal 430(a,
b oder c) angesteuert wird. Herkömmlicherweise
weist das erste Eingangssignal eine niedrigere Frequenz als das
zweite Eingangssignal des Phasendetektors auf. In dem Ausführungsbeispiel
von 4 sind die zweiten Eingangssignale 430(a–c) der
Flipflops 410(a–c) jeweils
identische Taktsignale, außer
es besteht eine 90 Grad Phasenverschiebung zwischen aufeinanderfolgenden
Signalen. UND-Gatter 440 und 450 vergleichen die
Ausgaben der Flipflops 410(a–c), um jeweils ein Up-Signal
(early (früh)) 460 und
ein Down-Signal (late (spät)) 470 zu
erzeugen, die angeben, ob das erste Eingangssignal 420 dem
zweiten Eingangssignal 430 voreilt oder nacheilt. Die Phasenfehlersignale 460 und 470 werden
dann verwendet, um die Phase eines Eingangssignals zum Beispiel
so, wie dies oben erörtert
worden ist, einzustellen.
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Die
Flipflops 410(a–c)
des binären
Phasendetektors 400 arbeiten bei der Geschwindigkeit der Frequenz
des Eingangstaktsignals 430 und sind deshalb in diesem
Ausführungsbeispiel
die Komponenten des Phasendetektors und der Verzögerungsregelschleife mit der
höchsten
Frequenz. In ähnlicher Weise
arbeitet von den Komponenten in einer herkömmlichen Verzögerungsregelschleife,
wie z. B. diejenigen, die in den 1 und 2 veranschaulicht
sind, der Phasendetektor typischerweise bei der höchsten Frequenz.
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Die
Eingangskapazität
eines Phasendetektors, der in der Lage ist, bei höheren Geschwindigkeiten
zu arbeiten, stellt typischerweise eine höhere Belastung für das Eingangssignal
dar, als dies im Vergleich dazu bei einem Phasendetektor der Fall
ist, der bei niedrigeren Geschwindigkeiten arbeitet. Diese zusätzliche
Last neigt dazu, sich ungünstig
auf die Leistung und den Stromverbrauch des Geräts auszuwirken.
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Zur
Ermöglichung
des Betriebs bei hohen Geschwindigkeiten können Hochgeschwindigkeits-CML-Flipflops,
die in CMOS-Logik für
den Betrieb bei oder über
10 GHz implementiert sind, induktive Lasten umfassen, um die parasitäre kapazitive Belastung
an den Eingängen
des Flipflops auszustimmen und die Bandbreite des Geräts zu vergrößern. Aber
typische Spiralinduktoren sind relativ große Vorrichtungen, die eine
beträchtliche
Chipfläche verbrauchen.
Deshalb kann die Verwendung dieser Induktoren die relativen Kosten
und die relative Größe des Phasendetektors
steigern. Außerdem
tendieren Hochgeschwindigkeits-Flipflops dazu, beträchtlich
mehr Energie zu verbrauchen als vergleichbare Vorrichtungen, die
bei niedrigeren Geschwindigkeiten arbeiten.
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Kurz
zusammengefasst heißt
dies, dass ein Phasendetektor, der bei einer hohen Geschwindigkeit
arbeitet, im Vergleich zu einem Phasendetektor, der bei niedrigeren
Geschwindigkeiten arbeitet, schwierig zu konstruieren sein kann,
relativ große Mengen
an Energie verbrauchen kann und eine relativ große Chipfläche besetzen kann.
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In
dem Dokument von T. Lee: "A
155-MHz Clock Recovery Delay- and Phase-Locked Loop" im IEEE Journal
of Solid-State Circuits, Band 27, Nr. 12, 1. Dezember 1992, Seiten
1736–1746,
New York, US, XP000329023 ist eine vollständig monolithische Verzögerungsregelschleife
(DLL) beschrieben, die entweder selber als ein Deskewing-Element
oder zusammen mit einem externen spannungsgesteuerten Oszillator
(VCXO) verwendet werden kann, um eine Verzögerungs- und Phasenregelschleife
zu bilden. Aus Veranschaulichungsgründen wird darüber hinaus
unter anderem ein Hogge-Phasendetektor
beschrieben, der ein erstes Flipflop, das einen Dateneingang und
einen Takteingang aufweist, und ein zweites Flipflop umfasst, das
einen Dateneingang, der mit einem Ausgang des ersten Flipflops verbunden
ist, und einen invertierten Takteingang aufweist.
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Gemäß der Erfindung
sind ein Phasendetektor, wie er von dem unabhängigen Anspruch 1 definiert
ist, und ein Verfahren zum Erfassen einer relativen Phase einer
Vielzahl von Signalen, wie es von dem unabhängigen Anspruch 4 definiert
ist, bereitgestellt.
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Weitere
vorteilhafte Merkmale der Erfindung sind in den abhängigen Unteransprüchen definiert.
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Die
Erfindung betrifft einen binären
Phasendetektor, der wenigstens ein Phasenfehlersignal erzeugt, das
repräsentativ
für die
relative Phase zwischen Signalen ist, die nicht von der gleichen
Frequenz sind. Dieses Phasenfehlersignal kann dann verwendet werden,
um die Signale bezüglich
der Phase abzustimmen (phase align).
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Diese
und weitere Merkmale, Ausführungsformen
und Vorteile der vorliegenden Erfindung werden besser verständlich,
wenn sie im Hinblick auf die nachfolgende ausführliche Beschreibung, die angehängten Ansprüche und
die beigefügten
Zeichnungen betrachtet werden, wobei:
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1 ein
vereinfachtes Blockdiagramm eines Ausführungsbeispiels einer Verzögerungsregelschleife
ist, die eine Verzögerungsleitung
aufweist;
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2 ein
vereinfachtes Blockdiagramm eines Ausführungsbeispiels einer Verzögerungsregelschleife
ist, die einen Phasenrotator aufweist;
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3 ein
vereinfachtes Blockdiagramm eines Ausführungsbeispiels eines Phasen-
und Frequenzdetektors ist;
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4 ein
vereinfachtes Blockdiagramm eines Ausführungsbeispiels eines binären Phasendetektors
ist;
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5 ein
vereinfachtes Blockdiagramm eines Hochgeschwindigkeits-Phasendetektors in Übereinstimmung
mit einem exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung ist;
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6 ein
Steuerungsdiagramm ist, das ein Beispiel des Betriebs des Phasendetektors
von 5 in Übereinstimmung
mit einem exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung demonstriert, wenn das Niedergeschwindigkeits-Taktsignal
dem Hochgeschwindigkeits-Taktsignal nacheilt;
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7 ein
Steuerungsdiagramm ist, das ein Beispiel des Betriebs des Phasendetektors
von 5 in Übereinstimmung
mit einem exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung demonstriert, wenn das Niedergeschwindigkeits-Taktsignal
dem Hochgeschwindigkeits-Taktsignal voreilt;
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8 ein
vereinfachtes Schaltungsdiagramm eines Ausführungsbeispiels eines Hochgeschwindigkeits-Flipflops
zur Verwendung in dem Phasendetektor von 5 in Übereinstimmung
mit einem exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung ist;
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9 ein
Steuerungsdiagramm ist, das ein Beispiel des Betriebs des Flipflops
von 8 in Übereinstimmung
mit einem exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung demonstriert;
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10 ein
vereinfachtes Blockdiagramm eines Teils eines Empfängers ist,
der einen entscheidungsrückgekoppelten
Entzerrer, eine Takt- und Datenrückgewinnungsschaltung
und eine Verzögerungsregelschleife
in Übereinstimmung
mit einem exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung umfasst; und
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11 ein
vereinfachtes Blockdiagramm einer Phasenregelschleife ist, die einen
Phasendetektor in Übereinstimmung
mit einem exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung enthält.
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In Übereinstimmung
mit der allgemein üblichen
Praxis sind die verschiedenen Merkmale, die in den Zeichnungen veranschaulicht
sind, nicht maßstabgerecht.
Im Gegenteil, die Abmessungen der verschiedenen Merkmale sind aus
Gründen
der Klarheit willkürlich
ausgedehnt oder verringert worden. Außerdem bezeichnen ähnliche
Bezugszeichen ähnliche
Merkmale in der ganzen Beschreibung und in allen Figuren.
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AUSFÜHRLICHE BESCHREIBUNG
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Die
Erfindung wird unten unter Bezugnahme auf ausführliche veranschaulichende
Ausführungsbeispiele
beschrieben. Es wird offensichtlich sein, dass die Erfindung in
einer breiten Vielfalt von Formen verkörpert werden kann, von denen
einige ziemlich anders als diejenigen der offenbarten Ausführungsbeispiele
sein können.
Folglich sind die spezifischen strukturellen und funktionellen Einzelheiten, die
hier offenbart sind, lediglich repräsentativ und beschränken nicht
den Schutzumfang der Erfindung.
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Einige
Ausführungsbeispiele
der Erfindung stellen einen Hochgeschwindigkeits-Phasendetektor für eine Verzögerungsregelschleife
wie zum Beispiel die Verzögerungsregelschleife
bereit, die in 2 veranschaulicht ist. In einem
solchen Ausführungsbeispiel
kann der Phasendetektor die Übergangsflanken
von zwei Eingangstakten, die unterschiedliche Frequenzen aufweisen,
aufeinander abstimmen. In der Praxis können die hier gegebenen Lehren
dazu verwendet werden, periodische Signale wie z. B. Taktsignale
in einer Vielfalt von Komponenten, die zum Beispiel Verzögerungsregelschleifen
und Phasenregelschleifen einschließen, aufeinander abzustimmen.
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Unter
Bezugnahme auf 5 umfasst ein Phasendetektor 500 in
einigen Ausführungsbeispielen
ein Hochgeschwindigkeits-Flipflop 510 und ein Niedergeschwindigkeits-Flipflop 530.
Das Hochgeschwindigkeits-Flipflop 510 arbeitet bei der
Frequenz eines Hochgeschwindigkeits-Taktsignals 520, das den
Dateneingang des Hochgeschwindigkeits-Flipflops 510 ansteuert.
In diesem Ausführungsbeispiel steuert
das Ausgangssignal 510(a) des Hochgeschwindigkeits-Flipflops 510 den
Dateneingang des Niedergeschwindigkeits-Flipflops 530 an.
Das Niedergeschwindigkeits-Flipflop 530 arbeitet typischerweise
bei der Frequenz eines Niedergeschwindigkeits-Taktsignals 540, das den Takteingang
beider Flipflops 520 und 530 ansteuert. Das zweite
Flipflop 530 kann in dieser Schaltung bei einer niedrigen
Geschwindigkeit arbeiten, da die Eingabedaten für das Flipflop 530 bereits
bei der niedrigen Geschwindigkeit von dem ersten Flipflop 510 gelatcht
worden sind. Die Frequenz des Hochgeschwindigkeitstakts 540 ist
ein Vielfaches der Frequenz des Niedergeschwindigkeitstakts 520.
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In
einem Ausführungsbeispiel
sind beide Flipflops 510 und 530 zum Beispiel
steigende Flanken-D-Flipflops. Ein Fachmann auf dem Gebiet wird erkennen,
dass auch andere Arten von Flipflops verwendet werden können.
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6 ist
ein Beispiel eines vereinfachten Steuerungsdiagramms des Betriebs
des Phasendetektors 500 von 5, wenn
der Niedergeschwindigkeitstakt 540 dem Hochgeschwindigkeitstakt 520 nacheilt.
Während
des Betriebs latcht das Hochgeschwindigkeits-Flipflop 510 das
Hochgeschwindigkeits-Taktsignal 520 an der steigenden Flanke
des Niedergeschwindigkeits-Taktsignals 540. Auf diese Weise
ist der Ausgang (Leitung 510(a) in 5) des Hochgeschwindigkeits-Flipflops
nach dem ersten Übergang
von 'low' zu 'high' des Niedergeschwindigkeitstakts
in 6 'high'.
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An
der nächsten
steigenden Flanke des Niedergeschwindigkeitstakts latcht das zweite
Flipflop 530 die Ausgabe des Hochgeschwindigkeits-Flipflops 510,
um zu gewährleisten,
dass die Ausgabe des Phasendetektors stabil ist. In diesem Fall
ist die Ausgabe des Phasendetektors 'high',
wodurch angezeigt wird, dass der Niedergeschwindigkeitstakt 540 dem
Hochgeschwindigkeitstakt 520 nacheilt.
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7 ist
ein Beispiel eines vereinfachten Steuerungsdiagramms des Betriebs
des Phasendetektors 500 von 5, wenn
der Niedergeschwindigkeitstakt 540 dem Hochgeschwindigkeitstakt 520 voreilt.
Während
des Betriebs latcht das Hochgeschwindigkeits-Flipflop 510 wiederum
das Hochgeschwindigkeits-Taktsignal 520 an der steigenden
Flanke des Niedergeschwindigkeits-Taktsignals 540. Außerdem latcht
das zweite Flipflop 530 wiederum die Ausgabe des Hochgeschwindigkeits-Flipflops 510.
In diesem Fall ist das gelatchte Hochgeschwindigkeits-Taktsignal 'low', und als Folge davon
ist die Ausgabe des Phasendetektors ebenfalls 'low',
wodurch angezeigt wird, dass der Niedergeschwindigkeitstakt 540 dem Hochgeschwindigkeitstakt 520 voreilt.
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In
einem Ausführungsbeispiel
wird der Phasendetektor in einem 10 Gigabit Empfänger verwendet. In diesem Fall
kann die Frequenz des Hochgeschwindigkeitstakts zum Beispiel etwa
10 GHz sein, und die Frequenz des Niedergeschwindigkeitstakts kann
zum Beispiel etwa 155 MHz sein.
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Der
Phasendetektor von 5 kann gegenüber herkömmlichen Phasendetektoren mehrere Vorteile
bereitstellen. Zum Beispiel stellt der Takteingang eines Flipflops
im Vergleich zu dem Dateneingang des Flipflops im Allgemeinen eine
größere kapazitive
Belastung für
ein Eingangssignal dar. Deshalb stellt der Phasendetektor 500 von 5 eine niedrigere
kapazitive Belastung für
den Hochgeschwindigkeitstakt 520 dar, als dies im Vergleich dazu
bei einem herkömmlichen
Design der Fall wäre, bei
dem der Takt mit der höheren
Geschwindigkeit den Takteingang und nicht den Dateneingang eines Flipflops
ansteuert.
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Außerdem kann
der Phasendetektor 500 unter Verwendung von weniger Komponenten
implementiert werden als im Vergleich dazu ein herkömmlicher
Phasendetektor, der einen Takt mit höherer Geschwindigkeit zur Ansteuerung
des Dateneingangs statt des Takteingangs eines Flipflops verwendet. Beispiele
für Phasendetektoren
dieses Typs umfassen Halbraten- und
Viertelraten-Phasendetektoren, die typischerweise die Verwendung
von jeweils zweimal oder viermal mehr Flipflops benötigen. Darüber hinaus
steigert die Verwendung von mehr Flipflops in diesen herkömmlichen
Designs die Lastkapazität
bei sowohl den Hochgeschwindigkeits-, als auch den Niedergeschwindigkeits-Taktsignalen.
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Die
Verwendung des Niedergeschwindigkeits-Flipflops 530 in
dem Phasendetektor 500 verbessert ferner die Leistung des
Phasendetektors 500 im Vergleich zu herkömmlichen
Designs. Ein typisches Niedergeschwindigkeits-Flipflop repräsentiert eine kleinere kapazitive
Belastung für
ein Eingangssignal als im Vergleich dazu ein herkömmliches Hochgeschwindigkeits-Flipflop.
Auf diese Weise kann der Phasendetektor 500 durch die Verwendung eines
Niedergeschwindigkeits-Flipflops anstelle eines Hochgeschwindigkeits-Flipflops für das zweite Flipflop
eine niedrigere kapazitive Belastung für die Ansteuerungsstufe darstellen.
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Vorteilhafterweise
kann das Niedergeschwindigkeits-Flipflop 530 zum Beispiel
eine Größenordnung
weniger Energie verbrauchen und kann weniger Chipfläche besetzen
als das Hochgeschwindigkeits-Flipflop 510. Dies kann im
Vergleich zu herkömmlichen
Phasendetektoren zu einem kostengünstigeren Phasendetektor 500 führen.
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Darüber hinaus
kann, was auf dem Fachgebiet bekannt ist, jedes der Flipflops zum
Beispiel zwei Latches umfassen, die die Folge-/Halte-Funktionen bereitstellen,
die benötigt
werden, um das Eingangsdatensignal zu latchen. In herkömmlichen
Designs können
alle Flipflop-Latches Hochgeschwindigkeits-Latches sein. Vorteilhafterweise kann
in dem Ausführungsbeispiel
von 5 das zweite Latch des Hochgeschwindigkeits-Flipflops 510 ein
Niedergeschwindigkeits-Latch sein. Auf diese Weise kann die Schaltung
von 5 zum Beispiel unter Verwendung von einem Hochgeschwindigkeits-Latch und drei Niedergeschwindigkeits-Latches
aufgebaut sein. Wie oben erörtert
worden ist, kann die Verwendung von Niedergeschwindigkeitskomponenten
die Kosten und die Leistung der Vorrichtung im Vergleich zu einem
herkömmlichen
Phasendetektor, wie zum Beispiel demjenigen, der in 4 veranschaulicht
ist und der sechs Hochgeschwindigkeits-Latches enthalten kann, beträchtlich
verbessern.
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In
einer Anwendung wie etwa der Verzögerungsregelschleife von 2 kann
ein Hochgeschwindigkeitssignal dazu verwendet werden, einen ersten
Eingang des Phasendetektors anzusteuern, und ein Niedergeschwindigkeitssignal
kann dazu verwendet werden, den Phasenrotator 260 anzusteuern. Auf
diese Weise kann ein Phasendetektor, der in Übereinstimmung mit dem Ausführungsbeispiel
von 5 aufgebaut ist, in dieser DLL dazu verwendet werden,
wenigstens ein Phasenfehlersignal zu erzeugen, das anzeigt, ob das
Niedergeschwindigkeitssignal dem Hochgeschwindigkeitssignal voreilt oder
nacheilt. Zum Beispiel kann ein Phasenfehlersignal die Form der
Signale annehmen, die in den 6 und 7 veranschaulicht
sind. Dieses Phasenfehlersignal kann dann das digitale Filter 230 ansteuern,
das wiederum ein digitales Steuersignal erzeugt, das den Phasenrotator 260 steuert.
Auf diese Weise kann die Verzögerungsregelschleife
die Phase des Niedergeschwindigkeitssignals drehen, um die Übergangsflanken
des Niedergeschwindigkeitssignals auf die Übergangsflanken des Hochgeschwindigkeitssignals
einzustellen.
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8 ist
ein vereinfachtes Schaltungsdiagramm eines Ausführungsbeispiels des Hochgeschwindigkeits-Flipflops 510 von 5.
Das Flipflop 510 umfasst ein erstes Latch 710 und
ein zweites Latch 720. In diesem Ausführungsbeispiel steuert ein differentielles
Hochgeschwindigkeits-Taktsignal die Dateneingänge eines ersten differentiellen
Paars von Transistoren 730 in dem ersten Latch 710 an.
In diesem Ausführungsbeispiel
steuert ein differentielles Niedergeschwindigkeits-Taktsignal die
differentiellen Takt-Transistorpaare 770 und 780 jeweils
der Latches 710 und 720 an. Auf diese Weise ist
das erste Latch 710 ein Hochgeschwindigkeits-Latch, während das
zweite Latch 720 unter Verwendung eines Niedergeschwindigkeits-Latch
implementiert sein kann.
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Wie
in 8 gezeigt ist, kann das Hochgeschwindigkeits-Latch 710 induktive
Lasten L1 und L2 enthalten. Wie oben erörtert worden ist, können diese Induktoren
dazu verwendet werden, die kapazitive Belastung an den Eingängen des
Flipflops auszustimmen. In einigen Ausführungsbeispielen kann das Hochgeschwindigkeits-Latch 710 in
CML mit einer typischen Lastkapazität in der Größenordnung von 35fF aufgebaut
sein, wenn es bei 10 GHz betrieben wird.
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Da
das Latch 720 bei einer niedrigeren Geschwindigkeit arbeiten
kann, können
induktive Lasten in dem Latch 720 eliminiert werden, wodurch
die Größe des Latch 720 reduziert
wird. Auf diese Weise kann die Verwendung des Niedergeschwindigkeits-Latch
beträchtliche
Kosten- und Leistungsvorteile bereitstellen.
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9 ist
ein vereinfachtes Steuerungsdiagramm, das graphisch ein Beispiel
des Betriebs des Flipflops von 8 veranschaulicht.
Wie in dem Steuerungsdiagramm veranschaulicht ist, ist dann, wenn
der Niedergeschwindigkeitstakt niedrig (low) ist und dem Hochgeschwindigkeitstakt
voreilt, das erste differentielle Paar 730 eingeschaltet,
und das Latch 710 gibt ein differentielles Hochgeschwindigkeits-Taktsignal (Q) aus.
Das heißt,
wenn der Niedergeschwindigkeitstakt niedrig (low) ist, folgt die
Ausgabe (Q) dem Zustand des Hochgeschwindigkeitstaktes (d. h., sie
verfolgt diesen).
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In
diesem Fall ist ein erstes differentielles Paar 750 des
zweiten Latch 720 ausgeschaltet und ein zweites differentielles
Paar 760 ist eingeschaltet. Als eine Folge davon hält das zweite
Latch 720 seinen vorhergehenden Zustand (d. h., es hält diesen aufrecht).
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Wenn
das Niedergeschwindigkeits-Taktsignal hoch (high) geht, schaltet
sich das differentielle Paar 730 aus, und ein zweites differentielles
Paar 740 des ersten Latch wird eingeschaltet, wodurch der vorhergehende
Zustand des Hochgeschwindigkeits-Taktsignals gehalten (d. h., aufrechterhalten) wird.
Als eine Folge davon bleibt die Ausgabe (Q) des ersten Latch 710 niedrig
(low).
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In
diesem Fall wird das erste differentielle Paar 750 des
zweiten Latch 720 eingeschaltet und das zweite differentielle
Paar 760 wird ausgeschaltet. Dies bewirkt, dass die Ausgabe
des Flipflops auf niedrig (low) geht.
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Wenn
der Niedergeschwindigkeitstakt wieder auf niedrig (low) geht, folgt
die Ausgabe (Q) des ersten Latch 710 wieder dem Hochgeschwindigkeits-Taktsignal. Aber
die Ausgabe des Flipflops bleibt niedrig (low), bis der Niedergeschwindigkeitstakt
dem Hochgeschwindigkeitstakt nicht mehr länger nacheilt.
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Wie
oben erörtert
worden ist, wird die Verzögerungsregelschleife
dann, wenn der Phasendetektor ein Phasenfehlersignal erzeugt, das
anzeigt, dass der Niedergeschwindigkeitstakt dem Hochgeschwindigkeitstakt
voreilt, dem Niedergeschwindigkeitstakt eine zusätzliche Verzögerung verleihen.
Dies wird fortgesetzt, bis der Niedergeschwindigkeitstakt schließlich dem
Hochgeschwindigkeitstakt nacheilt. Wenn dies passiert, dann wird
die Ausgabe des Flipflops auf hoch (high) gehen, was bewirken wird,
dass die Verzögerungsregelschleife
die Verzögerung
reduziert. Durch das kontinuierliche Anpassen der Verzögerung auf
diese Art und Weise kann die Verzögerungsregelschleife effektiv
die Übergangsflanken
des Hochgeschwindigkeitstaktes und des Niedergeschwindigkeitstaktes
abgleichen.
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Es
sollte klar sein, dass die Steuerungsdiagramme, die oben veranschaulicht
sind, vereinfacht sind und nicht alle Verzögerungen darstellen, die in einem
typischen System existieren. So ist zum Beispiel die D-zu-Q-Verzögerung der
Flipflops in dem Steuerungsdiagramm nicht gezeigt. Außerdem können in
dem Timing zusätzliche
Verzögerungen
durch zum Beispiel Pufferspeicher verliehen werden, die verwendet
werden können,
um eine ausreichende Ansteuerung für die Taktsignale bereitzustellen.
Zum Beispiel kann ein Paar von in Reihe geschalteten invertierenden
Pufferspeichern in die Niedergeschwindigkeitstaktverbindung zwischen
dem Hochgeschwindigkeits-Flipflop und dem Niedergeschwindigkeits-Flipflop
eingefügt
werden, um mehr Taktansteuerung bereitzustellen. In einem Ausführungsbeispiel der
Erfindung kann auch ein zusätzlicher
Inverter in diese Niedergeschwindigkeitstaktverbindung eingefügt werden,
um ein differentielles Niedergeschwindigkeits-Taktsignal bereitzustellen.
In einigen CML-Ausführungsbeispielen
werden diese Inverter Verzögerungen
in der Größenordnung
von 50 pS verleihen.
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10 stellt
einen Teil eines Ausführungsbeispiels
eines Hochgeschwindigkeitsempfängers 1000 dar,
der einen Phasendetektor enthalten kann, der in Übereinstimmung mit den hier
gegebenen Lehren aufgebaut ist. Der Empfänger 1000 umfasst
einen entscheidungsrückgekoppelten
Entzerrer, der so ausgelegt ist, dass er die kanalbezogene Verzerrung in
empfangen Daten reduzieren kann, und eine Takt- und Datenrückgewinnungsschaltung 1020.
Der entscheidungsrückgekoppelte
Entzerrer umfasst einen Summierer 1035, einen Slicer 1060,
einen Retimer (z. B. ein Flipflop) 1070 und einen Multiplizierer 1080.
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Die
Takt- und Datenrückgewinnungsschaltung 1020 ist
mit dem Entzerrer gekoppelt, um ein extrahiertes Taktsignal 1025 aus
den entzerrten Daten 1060(a) zu erzeugen. Der Retimer 1070 des
entscheidungsrückgekoppelten
Entzerrers erzeugt dann rückgewonnene
entzerrte Daten aus den entzerrten Daten 1060(a) im Ansprechen
auf das extrahierte Taktsignal 1025.
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Der
Hochgeschwindigkeitsempfänger 1000 umfasst
eine Überwachungsschaltung 1005,
die die Verzerrung in einer Soft-Decision-Datenausgabe von dem Summierer 1035 des
entscheidungsrückgekoppelten
Entzerrers verfolgt. Die Überwachungsschaltung 1005 erzeugt
ein Verzerrungsfehlersignal 1005(a) aus den Soft-Decision-Daten,
das von einem Echtzeitoptimierer 1050 verwendet werden
kann, um das Phasenversatzsignal der Takt- und Datenrückgewinnungsschaltung 1020 einzustellen,
um die Leistung des Empfängers 1000 zu
verbessern.
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Die Überwachungsschaltung 1005 kann
einen Analog-/Digital-Wandler (ADC) 1010 umfassen, der
die analoge Soft-Decision-Signalausgabe von dem Summierer 1035 in
ein digitales Signal 1010(a) umwandelt. In einem Ausführungsbeispiel
tastet der Analog-/Digital-Wandler die analoge Soft Decision bei
einer relativ niedrigen Rate im Ansprechen auf einen Niedergeschwindigkeits-ADC-Takt
ab. Der ADC-Takt 1015 kann zum Beispiel ein niederfrequentes
Signal sein, das von einer stabilen Oszillationsquelle (z. B. einem
Quarz) erzeugt wird.
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In
einem Ausführungsbeispiel
kann eine Verzögerungsregelschleife 1065,
wie sie hierin beschrieben ist, dazu verwendet werden, die Übergangsflanken
eines Niederfrequenz-Referenztakts 1045 mit den Übergangsflanken
des extrahierten Taktsignals 1025 in Einklang zu bringen,
um den ADC-Takt 1015 zu erzeugen. Auf diese Weise kann
die Überwachungsschaltung 1005 mit
dem entscheidungsrückgekoppelten
Entzerrer synchronisiert werden.
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Ein
digitaler Begrenzer 1030 und ein Kombinator 1040 kooperieren,
um ein Fehlersignal 1040(a) aus dem digitalisierten Signal 1010(a) zu
erzeugen. Das Fehlersignal 1040(a) kann dann zum Quadrat
erhoben werden und dann akkumuliert werden, um ein Summen-Quadratfehlersignal 1005(a) zu
erzeugen, das zu dem Echtzeitoptimierer 1050 gesendet wird.
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11 veranschaulicht
ein Ausführungsbeispiel
einer Phasenregelschleife (PLL), die einen Phasendetektor enthalten
kann, der gemäß den hier
gegebenen Lehren aufgebaut ist. Zum Beispiel kann ein Phasendetektor 1105,
der in Übereinstimmung
mit dem Ausführungsbeispiel
von 5 aufgebaut ist, wenigstens ein Fehlersignal erzeugen,
das repräsentativ
für die
Phasendifferenz zwischen einem festen Referenztakt 1120 und
einem Feedback-Signal 1115(a) ist, das von einem spannungsgesteuerten Oszillator
(VCO) 1115 erzeugt wird. In einem Ausführungsbeispiel ist der Referenztakt 1120 ein
relativ niederfrequentes Signal, das von einer stabilen Oszillationsquelle
(z. B. einem Quarz) erzeugt wird.
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Im
Gegensatz zu einigen herkömmlichen Phasenregelschleifen
braucht das Feedback-Signal 1115(a) bezüglich der Frequenz nicht heruntergeteilt zu
werden, bevor es zu dem Phasendetektor 1105 rückgekoppelt
wird. Dies liegt daran, dass der Phasendetektor, wie er hier erörtert wird,
in der Lage ist, die Phase von Signalen, die unterschiedliche Frequenzen
aufweisen, vergleichen zu können.
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Eine
Ladungspumpe 1135 erzeugt ein Stromsignal, dessen Größe als eine
Funktion der Größe des Ausgangssignals
des Phasendetektors 1105 variiert. Ein Schleifenfilter 1140 filtert
dann die Hochfrequenzkomponenten der Stromsignalausgabe von der
Ladungspumpe 1135 aus und leitet das gefilterte Signal
zu dem spannungsgesteuerten Oszillator (VCO) 1115 weiter,
um die Frequenz der Signal-1115(a)-Ausgabe von dem VCO 1115 zu
steuern.
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Obwohl
bestimmte exemplarische Ausführungsbeispiele
oben im Einzelnen beschrieben und in den beigefügten Zeichnungen gezeigt worden sind,
sollte es verstanden werden, dass solche Ausführungsbeispiele lediglich veranschaulichend
und nicht beschränkend
für die
umfassende Erfindung sind. Es wird daher erkannt werden, dass verschiedene
Modifikationen bei den veranschaulichten und anderen Ausführungsbeispielen
der Erfindung, die oben beschrieben wird, durchgeführt werden
können,
ohne dass von dem breiten erfinderischen Schutzumfang davon abgewichen
wird. Angesichts des Obigen wird es klar sein, dass die Erfindung
nicht auf die speziellen Ausführungsbeispiele
oder Anordnungen, die offenbart sind, beschränkt ist, sondern dass es statt
dessen gedacht ist, dass die Erfindung alle Änderungen, Adaptionen oder
Modifikationen abdeckt, die innerhalb des Schutzumfangs und des Gedankens
der Erfindung liegen, wie sie von den angehängten Ansprüchen definiert ist.