DE602004006782T2

DE602004006782T2 - Verfahren zur herstellung eines verformten finfet-kanals

Info

Publication number: DE602004006782T2
Application number: DE602004006782T
Authority: DE
Inventors: Qi San Jose Xiang; James N. Fishkill PAN; Jung-Suk Los Altos GOO
Original assignee: Advanced Micro Devices Inc
Current assignee: GlobalFoundries Inc
Priority date: 2004-01-12
Filing date: 2004-12-21
Publication date: 2008-01-24
Anticipated expiration: 2024-12-22
Also published as: EP1723668B1; CN100477126C; DE112004002641T5; CN1902744A; TWI360197B; US20050153486A1; KR101065049B1; WO2005071728A1; KR20060130098A; DE112004002641B4; EP1723668A1; TW200529367A; US7138302B2; DE602004006782D1; JP2007518272A

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft im Allgemeinen integrierte Schaltungen (IC's) und Verfahren zur Herstellung integrierter Schaltungen. Insbesondere betrifft die vorliegende Erfindung ein Verfahren zur Herstellung integrierter Schaltungen mit Transistoren mit einem stegförmigen Kanalgebiet oder einen FinFET.
Hintergrund der Erfindung
Integrierte Schaltungen (IC's), etwa integrierte Schaltungen mit sehr hoher Integrationsdichte (ULSI) können einige Millionen Transistoren oder mehr aufweisen. Die ULSI-Schaltung kann komplementäre Metell-Oxid-Halbleiter-(CMOS)Feldeffekttransistoren (FETS) aufweisen. Derartige Transistoren können Halbleitergates enthalten, die über einem Kanalgebiet und zwischen Source- und Draingebieten ausgebildet sind. Die Source- und Drain-Gebiete sind typischerweise stark mit einem p-Dotiermittel (beispielsweise Bor) oder einem n-Dotiermittel (beispielsweise Phosphor) dotiert.
Wenn die Transistoren kleiner gemacht werden, ist es wünschenswert, die Ladungsträgerbeweglichkeit in dem Kanalgebiet zu erhöhen. Die Erhöhung der Ladungsträgerbeweglichkeit erhöht die Schaltgeschwindigkeit des Transistors. Kanalgebiete, die aus anderen Materialien als Silizium aufgebaut sind, wurden zur Vergrößerung der Ladungsträgerbeweglichkeit vorgeschlagen. Zum Beispiel wurden konventionelle Dünnschichttransistoren, die typischerweise Polysiliziumkanalgebiete aufweisen, auf einer Silizium/Germanium-(Si/Ge)Epitaxieschicht über einem Glassubstrat (beispielsweise SiO₂) hergestellt. Die Si-Ge-Epitaxieschicht kann durch eine Technik hergestellt werden, in der eine Halbleiterdünnschicht, etwa ein amorphes Siliziumhydrid (a-Si:H), ein amorphes Germaniumhydrid (a-Ge:H) oder dergleichen aufgeschmolzen und unter Anwendung von Laserstrahlungspulsen kristallisiert wird.
In einem Vollsubstratbauelement, etwa einem Metall-Oxid-Halbleiterfeldeffekttransistor (MOSFET) können Si-Ge-Materialien eingesetzt werden, um die Ladungsträgerbeweglichkeit insbesondere für Löcher, zu erhöhen. Ein verformtes Siliziumkanalgebiet mit Zugver formung, etwa ein Siliziumkanal mit Germanium, kann eine Trägerbeweglichkeit aufweisen, die zwei bis fünf mal größer ist als die eines konventionellen Si-Kanalgebiets auf Grund einer geringeren Ladungsträgerstreuung und auf Grund der geringeren Masse der Löcher in dem germaniumenthaltenden Material. Gemäß konventionellen Si-Ge-Herstellungsverfahren für Vollsubstratbauelemente wird mit einer Dotierstoffimplantationsmolekularstrahlepitaxietechnik (MBE) eine Si-Ge-Epitaxieschicht hergestellt. Jedoch erfordert die MBE-Technik sehr komplexe und teuere Anlagen und ist in der Massenproduktion für IC's nicht einsetzbar.
Doppelgate-Transistoren, etwa Silizium-auf-Isolator-(SOI)Transistoren mit vertikalem doppelten Gate oder FinFET's besitzen deutliche Vorteile im Hinblick auf einen hohen Durchlassstrom und eine hohe Unempfindlichkeit gegenüber Kurzkanaleffekten. Im Artikel von Huang et. al, mit dem Titel „FinFET unter 50 nm: PMOS" (1999 IEDM), wird ein Siliziumtransistor erläutert, in welchem die aktive Schicht von einem Gate an zwei Seiten umgeben ist. Jedoch ist es schwierig, Doppelgate-Strukturen unter Anwendung konventioneller IC-Herstellungsanlagen und Verfahren zu fertigen. Ferner kann das Strukturieren auf Grund der mit dem Siliziumsteg verknüpften Topographie schwierig sein. Bei kleinen kritischen Abmessungen kann das Strukturieren sogar unmöglich sein.
Zum Beispiel kann eine Stegstruktur über einer Schicht aus Siliziumdioxid angeordnet sein, wodurch eine SOI-Struktur verwirklicht wird. Konventionelle StegFET bzw. FinFET-SOI-Bauelemente besitzen eine Reihe von Vorteilen gegenüber Bauelementen, die unter Anwendung eines Halbleitersubstrataufbaus hergestellt sind, wozu eine bessere Isolierung zwischen Bauelementen, geringere Leckströme, eine geringere ungewollte Einschaltaktivität bzw. Latch-up zwischen CMOS-elementen, eine geringere Chipkapazität und eine Verringerung oder Vermeidung einer Kurzkanalkopplung zwischen Source- und Drain-Gebieten gehören. Obwohl die konventionellen FinFET-SOI-Bauelemente Vorteile gegenüber MOSFET's, die auf Halbleitervollsubstraten hergestellt sind, auf Grund ihres SOI-Aufbaus aufweisen, sind einige fundamentale Eigenschaften des FinFET- bzw. StegFET, etwa die Ladungsträgerbeweglichkeit, gleich ausgeprägt wie in anderen MOSFET's auf Grund dessen, dass das Source, das Drain und die Kanalgebiete des FinFET's typischerweise aus konventionellen MOSFET-Halbleitervollmaterialien (beispielsweise Silizium) hergestellt sind.
Die Stegstruktur von FinFET-SOI-Bauelementen kann unter mehreren unterschiedlichen Schichten liegen, wozu eine Photolackschicht, eine untere antireflektierende Beschichtung (BARC) und eine Polysiliziumschicht gehören. Es bestehen diverse Probleme bei einer derartigen Konfiguration. Die Photolackschicht kann über der Stegstruktur dünner sein. Im Gegensatz dazu kann die Polysiliziumschicht an dem Rand der Stegstruktur sehr dick sein. Die BARC-Schicht kann an dem Rand der Stegstruktur sehr dick ausgeprägt sein. Eine derartige Konfiguration führt zu großen Anforderungen im Hinblick auf das Überätzen für die BARC-Schicht und die Polysiliziumschicht. Derartige Erfordernisse führen zu einer Vergrößerung des Transistors.
Wenn FinFET-Strukturen hergestellt werden, ist es wünschenswert, dass eine Stegkanalstruktur mit einem hohen Aspektverhältnis erhalten wird. Ein höheres Aspektverhältnis für die Stegkanalstruktur erlaubt einen größeren Strom, der für die gleiche Größe einer topographischen Fläche bereitgestellt wird. Bislang war die Herstellung von FinFET's mit hohem Aspektverhältnis in der Massenproduktion nicht praktikabel.
Daher besteht ein Bedarf für integrierte Schaltungen oder elektronische Bauelemente, die Kanalgebiete mit einer höheren Kanalbeweglichkeit, einer höheren Unempfindlichkeit gegenüber Kurzkanaleffekten und mit höheren Durchlassströmen enthalten. Ferner besteht ein Bedarf für ein Verfahren zum Strukturieren von FinFET-Bauelementen mit kleinen kritischen Abmessungen. Weiterhin besteht ein Bedarf für ein Verfahren zur Herstellung verformter Siliziumkanäle mit Stegstruktur für FinFET-Bauelemente. Des weiteren besteht ein Bedarf für ein FinFET-Bauelement mit großem Aspektverhältnis. Ferner besteht ein Bedarf für ein effizientes Verfahren zum Herstellen einer Stegstruktur mit hohem Aspektverhältnis. Weiterhin besteht ein Bedarf für ein FinFET-Bauelement mit einem verformten stegförmigen Halbleiterkanalgebiet. Ferner besteht ein Bedarf für einen Prozess zur Herstellung eines FinFET-Bauelements mit einem verformten stegförmigen Halbleiterkanal.
Überblick über die Erfindung
Eine anschauliche Ausführungsform betrifft ein Verfahren zur Herstellung eines stegförmigen Kanalgebiets. Das Verfahren umfasst das Bereitstellen einer Verbindungshalbleiterschicht über einer isolierenden Schicht und das Bereitstellen eines Grabens in der Verbindungshalbleiterschicht. Das Verfahren umfasst ferner das Bereitstellen einer verformten Halbleiterschicht über der Verbindungshalbleiterschicht und innerhalb des Grabens. Der Graben entspricht dem stegförmigen Kanalgebiet. Das Verfahren umfasst ferner das Entfernen der verformten Halbleiterschicht von oberhalb der Verbindungshalbleiterschicht und das Entfernen der Verbindungshalbleiterschicht unter Beibehaltung der verformten Halbleiterschicht, um das stegförmige Kanalgebiet zu bilden. Wenn die verformte Halbleiterschicht entfernt wird, bleibt diese in dem Graben zurück.
Eine weitere anschauliche Ausführungsform betrifft ein Verfahren für die Herstellung einer FinFET-Kanalstruktur. Das Verfahren umfasst das Bereitstellen einer ersten Schicht über einer isolierenden Schicht über einem Substrat und das Bereitstellen einer Öffnung in der ersten Schicht. Die erste Schicht enthält Silizium und Germanium und die Öffnung erstreckt sich bis zu der isolierenden Schicht. Das Verfahren umfasst ferner das Bereitstellen eines verformten Materials innerhalb der Öffnung und das Entfernen der ersten Schicht, um das verformte Material beizubehalten.
Eine noch weitere anschauliche Ausführungsform betrifft ein Verfahren zur Herstellung einer integrierten Schaltung mit einem stegbasierten Transistor. Das Verfahren umfasst Schritte zum Bereitstellen eines isolierenden Materials, zum Bereitstellen einer verformungsinduzierenden Schicht über dem isolierenden Material und das Bereitstellen einer Öffnung in der verformungsinduzierenden Schicht. Das Verfahren umfasst ferner das Bilden eines verformten Materials in der Öffnung durch selektives epitaktisches Aufwachsen, Entfernen zumindest eines Teils der verformungsinduzierenden Schicht, um damit das verformte Material als eine Stegstruktur zurückzulassen und dass Bereitstellen einer Gatestruktur für die Stegstruktur.
Kurze Beschreibung der Zeichnungen
Im Weiteren werden beispielhafte Ausführungsformen mit Bezug zu den begleitenden Zeichnungen beschrieben, in denen gleiche Bezugszeichen gleiche Elemente benennen, und in denen:
1 ein Flussdiagramm ist, das beispielhafte Schritte im Prozess zur Herstellung eines stegbasierten Transistors für eine integrierte Schaltung gemäß einer anschaulichen Ausführungsform zeigt;
2 eine allgemeine schematische Draufsicht eines Teils einer Integrierten Schaltung ist, die gemäß dem in 1 gezeigten Prozess in Übereinstimmung mit einer beispielhaften Ausführungsform hergestellt wird;
3 eine schematische Querschnittsansicht des Teils der Integrierten Schaltung, die in 2 gezeigt ist, entlang der Linie 3-3 gemäß einer beispielhaften Ausführungsform ist;
4 eine schematische Querschnittsansicht des Teils der integrierten Schaltung, die in 2 gezeigt ist, entlang der Linie 4-4 gemäß einer beispielhaften Ausführungsform ist;
5 eine schematische Querschnittsansicht eines Teils der integrierten Schaltung ist, die in 3 gezeigt ist, wobei eine isolierende Schicht über einem Substrat zur Verwendung in dem in 1 gezeigten Prozess gezeigt ist;
6 eine schematische Querschnittsansicht des Bereichs der integrierten Schaltung ist, die in 5 gezeigt ist, wobei ein Prozess zum Abscheiden eines Verbindungshalbleiters gezeigt ist;
7 eine schematische Querschnittsansicht des Teils der integrierten Schaltung ist, der in 6 gezeigt ist, wobei ein Prozess zur Herstellung eines Grabens dargestellt ist;
8 eine schematische Querschnittsansicht des Teils der integrierten Schaltung ist, der in 7 gezeigt ist, wobei ein epitaktischer Wachstumsprozess gezeigt ist;
9 eine schematische Querschnittsdarstellung des Bereichs der integrierten Schaltung aus 8 ist, wobei ein chemisch-mechanischer Poliervorgang gezeigt ist;
10 eine schematische Querschnittsdarstellung des Bereichs der integrierten Schaltung aus 9 ist, wobei ein selektiver Ätzprozess gezeigt ist;
11 eine schematische Querschnittsdarstellung des Bereichs der integrierten Schaltung aus 5 ist, wobei ein Prozess zur Gateoxidherstellung gezeigt ist.
12 ein Flussdiagramm ist, das beispielhafte Schritte in einem weiteren Prozess zur Herstellung eines stegbasierten Transistors für eine integrierte Schaltung gemäß einer beispielhaften Ausführungsform zeigt;
13 eine allgemeine Draufsicht eines Teils einer weiteren integrierten Schaltung ist, die gemäß dem in 2 dargestellten Prozess in Übereinstimmung mit einer weiteren beispielhaften Ausführungsform hergestellt wird;
14 eine schematische Querschnittsdarstellung des Bereichs der integrierten Schaltung aus 13 entlang der Linie 14-4 gemäß einer beispielhaften Ausführungsform ist, und wobei ein Maskierungsvorgang für den in 12 gezeigten Prozess dargestellt ist;
15 ein Flussdiagramm ist, das beispielhafte Schritte in einem weiteren Prozess zur Herstellung eines stegbasierten Transistors für eine integrierte Schaltung gemäß einer weiteren beispielhaften Ausführungsform zeigt;
16 eine schematische Querschnittsdarstellung eines Bereichs der integrierten Schaltung ist, die gemäß dem in 15 gezeigten Prozess hergestellt wird, wobei ein Vorgang zum Bereitstellen eines Abstandshaltermaterial dargestellt ist; und
17 eine schematische Querschnittsdarstellung des Bereichs ist, der in 16 gezeigt ist, wobei ein Vorgang zum Entfernen eines Abstandshaltermaterials dargestellt ist, um Abstandshalter in einer Öffnung bereitzustellen.
Detaillierte Beschreibung beispielhafter Ausführungsformen
1 ist ein Flussdiagramm, das beispielhafte Schritte in einem Verfahren oder Prozess 10 zum Strukturieren eines stegbasierten Transistors oder eines Steg- bzw. Fin-Feldeffekttransistors (FinFET) zeigt. Das Flussdiagramm zeigt beispielhaft gewisse Operationen, die ausgeführt werden. Weitere Schritte, weniger Schritte oder Kombinationen von Schritten können in diversen anderen Ausführungsformen eingesetzt werden. Das Flussdiagramm 110 (12) zeigt eine alternative Ausführungsform, in der ein Maskierungsschritt verwendet wird, um die Source- und Drain-Bereiche während des Ätzens zu schüt zen. Ein Flussdiagramm (15) zeigt eine weitere alternative Ausführungsform, in der ein Abstandshalter verwendet wird, um das Aspektverhältnis der Stegstruktur zu vergrößern.
In 1 wird im Schritt 15 eine Scheibe mit einer Verbindungshalbleiterschicht über einer isolierenden Schicht bereitgestellt. Die Scheibe kann käuflich erworben oder hergestellt werden unter Anwendung eines SIMOX-Verfahrens (Sauerstoffeinbau in Silizium und Ausheizen oder durch Scheibenverbinden). Im Schritt 25 wird die Verbindungshalbleiterschicht strukturiert, um einen Kanalgraben zu bilden. Im Schritt 45 wird eine Halbleiterschicht über dem Verbindungshalbleiter und in dem Graben gebildet. Der Graben in der Verbindungshalbleiterschicht besitzt vorzugsweise eine Unterseite, die bis zu einer oberen Fläche der isolierenden Schicht reicht.
Im Schritt 55 des Prozesses 10 wird die Halbleiterschicht über der Verbindungshalbleiterschicht eingeebnet, wodurch diese von einer Oberseite der Verbindungshalbleiterschicht entfernt wird und innerhalb des Grabens beibehalten wird. Im Schritt 65 wird die Verbindungshalbleiterschicht entfernt, wodurch eine stegförmige Kanalstruktur oder ein Gebiet über der isolierenden Schicht zurückbleibt. Im Schritt 75 wird eine Gatestruktur bereitgestellt, um einen steggestützten Transistor fertigzustellen.
Mit Bezug zu den 2 bis 4 wird der Prozess 10 verwendet, um einen Teil einer integrierten Schaltung 100 zu bilden, die einen stegbasierten Transistor oder einen FinFET enthält. Die 2 bis 11, 13, 14 und 16 bis 17 sind nicht maßstabsgetreu. Die 3 und 4 sind so gezeichnet, dass das hohe Aspektverhältnis, das mit einem stegförmigen Kanalgebiet 152 verknüpft ist, dargestellt ist. Jedoch sind die verbleibenden Figuren nicht so gezeichnet, dass dieses große Aspektverhältnis verdeutlicht wird. Zu beachten ist, dass die 1 bis 10 bereitgestellt werden, um in schematischer Weise eine Darstellung anzugeben, und sie sind nicht proportional zu technischen Zeichnungen. In 2 zeigt eine Draufsicht ein Sourcegebiet 22 und ein Draingebiet 24 auf gegenüberliegenden Seiten eines stegförmigen Kanalgebiets 152. Ein Gateleiter 166 ist über dem Kanalgebiet 152 und einer Gatedielektrikumsschicht 160, die an drei Seiten des Kanalgebiets 152 vorgesehen ist, angeordnet. Wie in 3 gezeigt ist, besitzt der Gateleiter 166 einen U-förmigen Querschnitt und kann die drei Seiten des stegförmigen Kanalgebiets 152 umgeben. Der Gateleiter 166 kann eine Metallschicht sein oder kann eine Polysiliziumschicht sein (beispielsweise eine dotierte Polysi liziumschicht). Alternativ kann der Leiter 166 lediglich benachbart zu lateralen Seiten 163 des Kanalgebiets 152 vorgesehen werden.
Die dielektrische Schicht 160 kann aus einem beliebigen geeigneten Material zur Verwendung in Gatestrukturen hergestellt werden. Die dielektrische Schicht 160 kann eine U-förmige Querschnittsform aufweisen und kann unterhalb des Leiters 166 angeordnet sein. In einer Ausführungsform ist die dielektrische Schicht 160 ein thermisch gewachsenes Siliziumdioxid. In einer weiteren Ausführungsform ist die dielektrische Schicht 160 eine Gatedielektrikumsschicht mit großem ε, eine Siliziumdeckschicht oder ein anderer Isolator. Die Schichten 160 und der Gateleiter 166 bilden eine Gatestruktur an den lateralen Seiten 163 und über einer oberen Fläche 167 des stegförmigen Kanalgebiets 152. Das Kanalgebiet 152 kann eine Zugverformung durch das epitaktische Aufwachsen aufweisen, wobei eine Verbindungshalbleiterschicht, etwa eine Silizium-Germanium-Schicht als eine Saatschicht dient.
In 4 sind das Source-Gebiet 22 und das Drain-Gebiet 24 von der dielektrischen Schicht 160 auf allen Seiten bedeckt. In einer weiteren Ausführungsform bedeckt die Schicht 160 lediglich das Kanalgebiet 152 und ist nur unter dem Gateleiter 166 vorgesehen. Wie in 2 gezeigt ist, überlappt der Gateleiter 166 nicht die Source- und Draingebiete 22 und 24. Jedoch kann der Gateleiter 166 bis zu Grenzbereichen 32 und 34 vorgesehen sein und kann diese Grenzbereiche 32 und 34 sogar überlappen, wenn eine geeignete Isolation vorgesehen ist. Vorteilhafterweise besitzt das stegförmige Kanalgebiet 152 ein relativ hohes Aspektverhältnis.
Vorzugsweise besitzt das Gebiet 152 eine Höhe zwischen ungefähr 20 nm und 120 nm (beispielsweise eine Dicke) und eine Breite von ungefähr 5 nm bis ungefähr 20 nm. Die Stegbreite ist durch die minimale Übergangsgatelänge (1/3 bis 1/2) der Gatelänge bestimmt. In einer Ausführungsform beträgt das Aspektverhältnis ungefähr 4 bis 6. Hohe Aspektverhältnisse, die dem Gebiet 152 entsprechen, ergeben einen Hochstromtransistors trotz eines relativ kleinen Flächenbereichs.
Vorzugsweise ist das stegförmige Kanalgebiet 152 ein zugverformtes Siliziummaterial, das gemäß dem Prozess 10, dem Prozess 110 oder dem Prozess 210 hergestellt wird. Der Leiter 166 kann eine Dicke von ungefähr 500 Angstrom bis ungefähr 1000 Angstrom aufwei sen, und die Gatedielektrikumsschicht 160 kann eine Dicke von ungefähr 10 Angstrom bis ungefähr 50 Angstrom aufweisen. Obwohl dies in den 2 bis 4 gezeigt ist, kann das Kanalgebiet 152 mit einer Reihe von anderen Arten von Gatestrukturen verwendet werden. Die Gateleiter 166 und die dielektrische Schicht 160 sollen in der gezeigten Form nicht als beschränkend erachtet werden.
Vorzugsweise beträgt die Länge (in 2 von oben nach unten) von einem Ende des Sourcegebiets 22 zu einem Ende des Draingebiets 24 ungefähr 0,5 bis 1,0 μm und eine Breite (von links nach rechts im Kanalgebiet 152 in 2) des Source- und Draingebiets 24 ist ungefähr 0,2 bis 0,4 μm. Das Sourcegebiet 22 und das Draingebiet 24 enthalten ein verformtes Siliziummaterial, ein einkristallines Material oder ein Verbindungshalbleitermaterial. In einer Ausführungsform sind die Gebiete 22 und 24 aus dem gleichen Material wie das Gebiet 152 hergestellt. Die Gebiete 22 und 24 sind vorzugsweise mit n-Dotiermitteln oder p-Dotiermitteln mit einer Konzentration von 10¹⁴ bis 10²⁰ Dotieratomen pro cm³ dotiert.
Das stegförmige Kanalgebiet 152 ist über einer isolierenden Schicht 130 vorgesehen. Die isolierende Schicht 130 ist vorzugsweise eine vergrabene Oxidstruktur, etwa eine Siliziumdioxidschicht. In einer Ausführungsform besitzt die Schicht 130 eine Dicke von ungefähr 200 bis 2000 Angstrom. Die Schicht 130 kann über einer beliebigen Art an Substrat vorgesehen sein oder kann selbst ein Substrat sein.
In einer Ausführungsform ist die isolierende Schicht 130 über einer Halbleiterbasisschicht 150, etwa einer Siliziumbasisschicht, vorgesehen. Die Schichten 130 und 150 können ein Silizium- oder Halbleiter-auf-Isolator-(SOI)Substrat bilden. Alternativ kann das stegförmige Kanalgebiet 152 über anderen Arten von Substraten und Schichten vorgesehen sein. Jedoch ist in der bevorzugten Ausführungsform das Kanalgebiet 152 über einer isolierenden Schicht, etwa einer vergrabenen Oxidschicht (BOX) über einem Siliziumsubstrat vorgesehen.
Der zu den Gebieten 22 und 24 gehörende Transistor kann eine Hantel-Form aufweisen mit großen Anschlussflächengebieten für das Draingebiet 22 und das Sourcegebiet 24. Alternativ kann der Transistor eine einfache Stabform aufweisen. Die in 2 gezeigte Orientierung soll nicht einschränkend sein.
In 5 ist ein Substrat mit den Schichten 150 und 130 vorgesehen. In den 5 bis 11 sind die diversen Schichten und Strukturen nicht maßstabsgemäß gezeigt und enthalten nicht die große Höhe, die in den 3 bis 4 gezeigt ist. In 6 ist eine Schicht 140 über der Schicht 130 gemäß dem Schritt 15 des Prozesses 10 (1) vorgesehen. In einer Ausführungsform wird die Schicht 140 durch chemische Dampfabscheidung (CVD) über der isolierenden Schicht 130 abgeschieden. Alternativ können die Schichten 130, 140 und 150 als ein SOI-Substrat vorgesehen werden, in welchem die Schicht 140 Silizium-Germanium enthält.
Die Schicht 140 ist vorzugsweise eine Verbindungshalbleiterschicht oder eine verformungsinduzierende Halbleiterschicht, etwa eine Silizium-Germanium-Schicht. Die Schicht 140 ist vorzugsweise eine Zusammensetzung aus Si_1-xGe_x, wobei x ungefähr 0,2 beträgt und allgemein im Bereich von 0,1 bis 0,3 liegt. Es können diverse Verfahren eingesetzt werden, um die Schichten 140, 130 und 150 zu erzeugen. Die Schicht 140 ist vorzugsweise als eine 20 nm bis 120 nm dicke Schicht vorgesehen und erzeugt eine Verformung in dem nachfolgend gebildeten Gebiet 152.
In 7 wird eine Öffnung oder ein Graben 142 in der Schicht 140 gemäß dem Schritt 25 des Prozesses 10 (1) gebildet. Vorzugsweise besitzt der Graben 142 eine Unterseite, die bündig zu einer oberen Fläche 143 der Schicht 130 ist. Alternativ kann die Unterseite des Grabens 142 vor der Schicht 130 enden. Für den Graben 142 können diverse Abmessungen in Abhängigkeit von Entwurfskriterien und Systemparametern für den steggestützten Transistor verwendet werden.
In einer Ausführungsform besitzt der Graben 142 eine Höhe von 20 bis 120 nm und eine Breite von ungefähr 5 bis 20 nm. Der Graben 142 entspricht im Wesentlichen den Abmessungen des stegförmigen Kanalgebiets 152. Ferner kann der Graben 142 eine Länge (senkrecht zur Zeichenebene der 7) von ungefähr 1,0 bis 1,5 μm aufweisen.
In einer Ausführungsform wird der Graben 142 durch einen photolithographischen Prozess hergestellt. In einem derartigen Prozess werden antireflektierende Beschichtungen, Hartmasken und Photolackmaterialien verwendet, um eine Schicht oder Schichten über der Schicht 140 zu strukturieren. Die strukturierte Schicht oder die Schichten werden verwendet, um die Schicht 140 zum Erzeugen des Grabens 140 selektiv zu ätzen.
In 8 wird im Schritt 45 des Prozesses 10 (1) eine Schicht 144 über der Schicht 140 gebildet. Vorzugsweise füllt die Schicht 144 den Graben 142 vollständig. Die Schicht 144 ist vorzugsweise 40 bis 45 nm dick, und wird durch einen Wachstumsprozess gebildet. In einer bevorzugten Ausführungsform wird die Schicht 144 durch selektives Aufwachsen von Silizium unter Anwendung von Silan, Disilan und/oder Dichlorsilan (unter Anwendung von CVD oder MBE) gebildet.
Die Schicht 144 ist eine verformte Schicht auf Grund der Verbindungshalbleiterschicht (Silizium-Germanium) der Schicht 140. Seitenwände des Grabens 142 dienen als eine Saatschicht für das kristalline Aufwachsen der Schicht 144. Das Silizium-Germanium-Gitter, das in der Schicht 140 vorherrscht, führt zu einem größeren Siliziumgitterabstand in der Schicht 144, wodurch eine Zugverformung in der Schicht 144 erzeugt wird. Als Folge davon besitzt das epitaktische Silizium der Schicht 144 eine Zugverformung.
Die Anwendung einer Zugverformung auf die Schicht 144 bewirkt, dass vier von sechs Siliziumvalenzbändern, die mit dem Siliziumgitter verknüpft sind, in ihrer Energie zunehmen und dass zwei Valenzbänder in ihrer Energie abnehmen. Als Folge von Quanteneffekten besitzen Elektronen eine um ungefähr 30% geringere effektive Masse, wenn diese die Energiebänder mit geringerer Energie des verformten Siliziums in der Schicht 144 durchlaufen. Als Folge davon wird die Ladungsträgerbeweglichkeit in der Schicht 144 deutlich erhöht, wodurch die Möglichkeit geschaffen wird, die Beweglichkeit um 80% oder mehr für Elektronen und um 20% oder mehr für Löcher zu erhöhen. Die Zunahme der Beweglichkeit ergibt sich experimentell bis zu Feldstärken von 1,5 Megavolt/cm. Es wird angenommen, dass diese Faktoren eine Zunahme der Bauteilarbeitsgeschwindigkeit von 35% ohne weitere Größenreduzierung oder eine 25%ige Verringerung der Leistungsaufnahme ohne eine Beeinträchtigung des Leistungsverhaltens ermöglichen.
In 9 wird die Schicht 144 im Schritt 55 des Prozesses 10 (1) einer Materialabtragung unterzogen. In einer Ausführungsform wird ein chemisch-mechanischer Polierprozess eingesetzt, um die gesamte Schicht 144 direkt über der Schicht 130 abzutragen. Die Natur des CMP-Prozesses ermöglicht es, dass die Schicht 144 in der Öffnung oder den Graben 142 verbleibt, um das Kanalgebiet 152 zu bilden. Alternativ kann ein Ätzprozess angewendet werden, um die Schicht 144 zu entfernen.
Vorzugsweise wird der CMP-Prozess so angehalten, dass die Schicht 144 eine Höhe von ungefähr 20 bis 120 nm von einer Unterseite des Grabens 142 bis zur oberen Fläche 153 besitzt.
In 12 wir die Schicht 140 gemäß dem Schritt 165 des Prozesses 10 (1) entfernt. Vorzugsweise wird die Schicht 140 in einem Trockenätzprozess selektiv zu dem Material der Schicht 140 entfernt. In einer Ausführungsform ist der Trockenätzprozess selektiv zu Silizium/Germanium in Bezug auf Silizium. Die Schicht 140 kann durch einen nasschemischen oder isotropen Ätzprozes entfernt werden. Das Ätzverfahren ist nicht selektiv zur Schicht 144, wodurch das stegförmige Kanalgebiet 152 zurückbleibt. Alternativ können Ätzverfahren zum Entfernen der Schicht 140 eingesetzt werden.
In 11 wird eine Gatedielektrikumsschicht 160 gemäß dem Schritt 175 des Prozesses 10 (1) gebildet. Die Schicht 160 kann thermisch aufgewachsen oder mit einer Dicke von ungefähr 10 bis 50 Angstrom an den drei freiliegenden Seiten des Kanalgebiets 152 abgeschieden werden. In den 3 und 4 wird die Schicht 165 vorgesehen, um die vollständige Gatestruktur bereitzustellen. Die Schicht 165 kann eine Polysiliziumschicht sein, die durch CVD abgeschieden ist und eine Dicke von 500 bis 1000 Angstrom aufweist.
Mit Bezug zu 12 wird ein Prozess 110 beschrieben, der ähnlich ist zu dem Prozess 10, wobei Schritte mit den gleichen letzten beiden Ziffern im Wesentlichen gleich sind. Jedoch umfasst der Prozess 110 einen Schritt 165 zum Entfernen der Verbindungshalbleiterschicht 140 gemäß einer Source/Drain-Maske. Der Schritt 165 kann anstelle des Schritts 65 im Prozess 10 (1) ausgeführt werden.
Gemäß den 13 und 14 schützt im Schritt 165 des Prozesses 110 eine Maske 134 die Source- und Drain-Gebiete 22 und 24 während des Schritts 165. In einer Ausführungsform werden das Sourcegebiet 22 und das Draingebiet 24 aus der Schicht 140 hergestellt, wodurch Silizium-Germanium-Material zum Beibehalten einer Zugverspannung an dem Kanalgebiet 152 bereitgestellt wird. Auf diese Weise verhindert die Maske 134, dass die Schicht 140 an den Endpunkten entfernt wird (Gebiete 22 und 24 des stegförmigen Transistors). Alternativ können die Gebiete 22 und 24 Material sein, das der Schicht 144 entspricht, die von der Maske 134 geschützt wird. Die Maske 134 kann eine Photolithogra phiemaske, eine Hartmaske oder ein anderes geeignetes Material sein. In einer Ausführungsform ist die Maske 134 ein Siliziumdioxidmaterial oder ein Siliziumnitridmaterial.
In 14 sind die diversen Schichten und Strukturen nicht maßstabsgemäß gezeigt und enthalten nicht die große Höhe, die den 3 bis 4 entspricht. Ferner ist ein stabförmiger anstelle eines hantelförmigen Transistors in den 13 bis 14 gezeigt.
Gemäß 15 ist ein Prozess 210 ähnlich zu den Prozessen 10 und 110, wobei Schritte mit den letzten beiden gleichen Ziffern im Wesentlichen gleich sind. Jedoch beinhaltet der Prozess 210 einen Schritt 227, in welchem ein Abstandshaltermaterial, das in der Öffnung aufgewachsen wird, im Schritt 225 verwendet wird, um die Breite des Grabens zu verringern. Ein derartiger Schritt ermöglicht ein hohes Aspektverhältnis für das stegförmige Kanalgebiet 152. Der Schritt 227 kann nach den Schritten 25 und 125 und vor den Schritten 45 und 145 in den Prozessen 10 bzw. 110 ausgeführt werden.
Das Abstandshaltermaterial kann eine Verbindungshalbleiterschicht sein und kann das gleiche Material sein, wie es auch für die Schicht 140 verwendet wird. Das Abstandshaltermaterial kann selektiv in dem Graben 142 aufgewachsen werden oder kann über eine obere Fläche der Schicht 140 hinweg sowie auch innerhalb des Grabens 142 aufgewachsen und anschließend selektiv entfernt werden.
Mit Bezug zu den 16 und 17 wird der Schritt 227 des Prozesses 210 erläutert. 16 und 17 sind nicht maßstabsgemäß gezeichnet und enthalten nicht die große Höhe, die den 3 bis 4 entspricht. In dieser Ausführungsform wird im Schritt 227 eine Schicht 151 aus Verbindungshalbleitermaterial (etwa Silizium/Germanium) gebildet, das den gleichen Anteil an Germanium wie die Schicht 140 aufweist. Die Schicht 151 wächst vorzugsweise an lateralen Seitenwänden des Grabens 142, um damit die Breite des Grabens 142 zu verringern. Die Schicht 151 ist vorzugsweise eine sehr dünne Schicht.
Vorzugsweise besitzt der Graben 142 eine ursprüngliche Breite von ungefähr 5 bis 100 nm. Die ursprüngliche Breite kann um bis zu ungefähr 10 bis 30% oder mehr durch die Verwendung der Schicht 151 verringert werden.
In 17 wird die Schicht 151 von einer oberen Fläche der Schicht 140 entfernt. Alternativ kann die Schicht 151 verbleiben und im Schritt 265, der ähnlich zu den Schritten 65 und 165 der Prozesse 10 und 110 ist, entfernt werden. In einer Ausführungsform wird die Schicht 151 durch chemisch-mechanisches Polieren entfernt, wobei die gesamte Schicht 151 und ein Teil der Schicht 140 abgetragen werden. Nach dem Schritt 227 geht der Prozess 210 in ähnlicher Weise wie der Prozess 10 oder der Prozess 110 weiter.
Die Schicht 151 kann durch chemische Dampfabscheidung, ALD oder andere Techniken als eine konforme Schicht aufgebracht werden. Die Querschnittsansichten der 16 und 17 sind für die gleiche Konfiguration wie in den 4 bis 9 gezeigt.
Es ist zu beachten, dass, obwohl detaillierte Zeichnungen, spezielle Beispiele, Materialarten, Dicken, Abmessungen und spezielle Werte angegeben sind, die für eine bevorzugte beispielhafte Ausführungsform der vorliegenden Erfindung gedacht sind, die bevorzugte beispielhafte Ausführungsform lediglich für Darstellungszwecke angegeben ist. Das Verfahren und die Vorrichtung der Erfindung sind nicht auf die genauen Details und die hierin offenbarten Bedingungen eingeschränkt. Es können diverse Änderungen an den offenbarten Details durchgeführt werden, ohne von dem Schutzbereich der Erfindung abzuweichen, die durch die folgenden Patentansprüche definiert ist.

Claims

Verfahren zur Herstellung eines stegförmigen Kanalgebiets (152), wobei das Verfahren umfasst: Bereitstellen einer verformungsinduzierenden Halbleiterschicht (140) über einer isolierenden Schicht (130); Bereitstellen eines Grabens (142) in der verformungsinduzierenden Halbleiterschicht (140); Bereitstellen einer verformten Halbleiterschicht (144) auf der verformungsinduzierenden Halbleiterschicht (140) und innerhalb des Grabens (142) durch epitaktisches Aufwachsen, das mittels der verformungsinduzierenden Halbleiterschicht als Schablone erfolgt, wobei der Graben (142) dem stegförmigen Kanalgebiet (152) zugeordnet ist; Entfernen der verformten Halbleiterschicht (144) von oberhalb der verformungsinduzierenden Halbleiterschicht (140), wodurch die verformte Halbleiterschicht (144) in dem Graben (142) zurückbleibt; und Entfernen der verformungsinduzierenden Halbleiterschicht (140), um die verformte Halbleiterschicht (144) beizubehalten und um das stegförmige Kanalgebiet (152) zu bilden.
Verfahren nach Anspruch 1, das ferner umfasst: Bereitstellen eines Oxidmaterials (160) benachbart zu lateralen Seitenwänden des stegförmigen Kanalgebiets (152) und Bereitstellen eines Gateleitermaterials (166) über dem Oxidmaterial (160).
Verfahren nach Anspruch 1, wobei das stegförmige Kanalgebiet (152) Silizium enthält und wobei die verformungsinduzierende Halbleiterschicht (140) eine Silizium/Germanium-Schicht ist.
Verfahren nach Anspruch 1, wobei der zweite Schritt des Entfernens unter Anwendung einer Maske (134) erfolgt, wobei die Maske Bereiche der verformungsinduzierenden Halbleiterschicht (140) für ein Sourcegebiet (22) und ein Draingebiet (24) schützt.
Verfahren nach Anspruch 1, das ferner Bilden einer Gatedielektrikumsstruktur (160) entlang von Seitenwänden und einer Oberseite der verformten Halbleiterschicht (144) umfasst.
Verfahren nach Anspruch 1, wobei die verformte Halbleiterschicht (144) über der verformungsinduzierenden Halbleiterschicht (140) durch selektive Epitaxie bereitgestellt wird.
Verfahren nach Anspruch 1, wobei der Graben (142) ungefähr 20 bis 120 nm breit ist.
Verfahren zur Herstellung einer integrierten Schaltung: Bilden eines stegförmigen Kanalgebiets gemäß dem Verfahren nach Anspruch 1; und Bereitstellen einer Gatestruktur (166) für die Stegstruktur (152).