DE60127126T2

DE60127126T2 - Realisierung eines digitalen Filters

Info

Publication number: DE60127126T2
Application number: DE60127126T
Authority: DE
Inventors: Rolf Nöthlings; Jens Wildhagen
Original assignee: Sony Deutschland GmbH
Current assignee: Sony Deutschland GmbH
Priority date: 2001-09-28
Filing date: 2001-09-28
Publication date: 2007-11-22
Anticipated expiration: 2021-09-29
Also published as: EP1298799A1; US20030065693A1; DE60127126D1; JP2003158445A; EP1298799B1; US7225214B2

Description

Die Erfindung betrifft die Realisierung eines digitalen Filters, insbesondere die Realisierung eines digitalen FIR-Filters der Ordnung N, welches ein modifiziertes digitales Filter der Ordnung 1 umfasst, das mit einer höheren Abtastrate arbeitet. Ferner betrifft die Erfindung ein Verfahren zum Filtern eines M-fach gemultiplexten Eingangssignals mit einem solchen digitalen FIR-Filter.
Die Druckschrift DE 31 11 889 A offenbart ein digitales Filter des FIR-Typs, in welchem zwei Speicher bereitgestellt sind, und in beiden Speichern alle Abtastwerte eines Eingangssignals gespeichert werden. Die abgetasteten Eingangssignale werden in der Reihenfolge des Empfangs und in seitlich invertierter Reihenfolge aus den Speichern ausgelesen und addiert. Die addierten Abtastwerte werden dann mit entsprechenden Filterkoeffizienten multipliziert, wobei die Koeffizienten zu der Mitte des Eingangs-Abtastwerts symmetrisch sind. Dann werden die Produkte addiert und am Ausgang des digitalen Filters bereitgestellt.
Ein digitales Filter der Ordnung 2N, welches ein M-fach gemultiplextes Eingangssignal empfängt, welches ein modifiziertes Filter der Ordnung 1 umfasst, in welchem 2N Filterkoeffizienten periodisch mit einer Taktfrequenz umgeschaltet werden, die gleich M·2N mal die Abtastrate des Eingangssignals ist, um das Filter periodisch in M·2N interne Filterzustände zu versetzen, in jedem von welchen ein interner Ausgangswert berechnet wird, bevor ein vollständiger Abtastwert des M-fach gemultiplexten Ausgangssignals ausgegeben wird, ist in der europäischen Patentanmeldung EP 98 114 111.2 der Anmelderin beschrieben.
Eine spezielle, kostengünstige Realisierung eines solchen Filters ist in der europäischen Patentanmeldung "Memory and Gate Effect Realization of a Digital Filter" der Anmelderin beschrieben.
Diese beiden Druckschriften zeigen digitale Filter, bevorzugt IIR-Filter, welche eine Taktfrequenz haben, die gleich der Abtastrate · der Anzahl von Multiplexern · der Filterordnung ist. Daher könnte es in Abhängigkeit von dem Eingangssignal und der gewollten Filterordnung notwendig sein, das jeweilige Filter mit einer vergleichsweise hohen Taktrate zu betreiben, welches in einer hohen benötigten Verarbeitungsleistung auf dem Chip, auf dem das Filter realisiert ist, resultiert.
Der Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes digitales Filter und ein Verfahren zum Filtern eines Eingangssignals mit einem digitalen Filter bereitzustellen, welche eine verringerte Berechnungsleistung erfordern.
Das digitale Filter gemäß der Erfindung ist in dem unabhängigen Anspruch 1 definiert, und das Verfahren zum Filtern eines Eingangssignals mit einem digitalen Filter gemäß der Erfindung ist in dem unabhängigen Anspruch 6 definiert. Bevorzugte Ausführungsbeispiele derselben sind jeweils in den jeweils folgenden Unteransprüchen definiert. Computerprogrammprodukte gemäß der Erfindung sind in den Ansprüchen 10 und 11 definiert.
Das digitale FIR-Filter der Ordnung N, das ein Eingangssignal mit einer vorbestimmten Abtastrate empfängt und ein Ausgangssignal ausgibt, gemäß der Erfindung umfasst: eine Kombiniereinheit beinhaltend einen ersten Puffer, welcher das Eingangssignal empfängt und jede der zweiten Hälfte der letzten N empfangenen Eingangsabtastungen jedes Eingangssignals in der zeitlich umgekehrten Reihenfolge des Empfangs während der Zeit ausgibt, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird, einen zweiten Puffer, welcher jede der ersten Hälfte der letzten N empfangenen Eingangsabtastungen jedes Eingangssignals in der Reihenfolge des Empfangs während der Zeit ausgibt, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird, und einen ersten Addierer, welcher die gleichzeitig ausgegebenen Abtastungen des ersten und des zweiten Puffers, welche gleichen Filterkoeffizienten unterzogen werden müssen, empfängt und addiert und ein kombiniertes Ausgangssignal ausgibt, einen Multiplizierer, der das kombinierte Ausgangssignal empfängt und jede Abtastung desselben mit einem jeweils entsprechenden Filterkoeffizienten multipliziert, und einen Integrator, der die multiplizierten Abtastungen des kombinierten Ausgangssignals empfängt, diese während einer ersten Zeitspanne, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird integriert, und die tatsächliche Ausgangsabtastung am Ende der ersten Zeitspanne bereitstellt.
Erfindungsgemäß ist das digitale Filter dadurch gekennzeichnet, dass der erste Puffer umfasst: einen ersten Schalter, der das Eingangssignal an einem ersten festen Anschluss empfängt und die Ausgangsabtastungen des ersten Puffers an einem veränderlichen Anschluss desselben bereitstellt, ein erstes Verzögerungselement, das mit dem veränderlichen Anschluss des ersten Schalters verbunden ist und verzögerte Eingangsabtastungen für den zweiten Puffer bereitstellt, und ein zweites Verzögerungselement, das mit dem Ausgang des ersten Verzögerungselements verbunden ist und weiter verzögerte Eingangsabtastungen für einen zweiten festen Anschluss des ersten Schalters bereitstellt, und dass der zweite Puffer umfasst: einen zweiten Schalter, der die verzögerten Eingangsabtastungen an einem ersten festen Anschluss empfängt und die Ausgangsabtastungen des ersten Puffers an einem veränderlichen Anschluss desselben bereitstellt, und ein drittes Verzögerungselement, das mit einem veränderlichen Anschluss des zweiten Schalters verbunden ist und die Ausgangsabtastungen des zweiten Puffers bereitstellt, welche zusätzlich einem zweiten festen Anschluss des zweiten Schalters zugeführt werden, wobei der veränderliche Anschluss des ersten Schalters und der veränderliche Anschluss des zweiten Schalters während einer zweiten Zeitspanne mit dem jeweiligen ersten festen Anschluss verbunden werden, um eine neue Eingangssignalabtastung zu laden, und während einer dritten Zeitspanne mit dem jeweiligen zweiten festen Anschluss verbunden werden, um das kombinierte Ausgangssignal zu berechnen und auszugeben.
In dieser Darstellung bedeutet die erste Hälfte der letzten N empfangenen Eingangsabtastungen die ersten N/2 Abtastungen für gerades N und die ersten (N + 1)/2 Abtastungen für ungerades N. Ferner bedeutet die zweite oder letzte Hälfte der letzten N empfangenen Eingangsabtastungen die letzten N/2 Abtastungen für gerades N und die letzten (N + 1)/2 Abtastungen für ungerades N; die zweite Hälfte beinhaltet die neueste (tatsächlich zugeführte) Abtastung. Daher wird im Fall eines ungeraden N die Mittenabtastung, d. h. die Abtastung (N + 1)/2 verdoppelt.
Damit wird in Übereinstimmung mit der Erfindung ein FIR-Filter realisiert, welches, Vorteil aus der Symmetrie der Impulsantwort von FIR-Filtern ziehend, nur eine reduzierte Berechnungsleistung benötigt.
Bevorzugt kombiniert in dem digitalen Filter gemäß der Erfindung für gerades N die Kombiniereinheit die ersten N/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der Reihenfolge des Empfangs umfasst, mit den letzten N/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der zeitlich umgekehrten Reihenfolge umfasst.
Alternativ oder zusätzlich kombiniert in dem digitalen Filter gemäß der Erfindung für ungerades N die Kombiniereinheit die ersten (N – 1)/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der Reihenfolge des Empfangs umfasst, mit den letzten (N – 1)/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der zeitlich umgekehrten Reihenfolge umfasst, und verdoppelt den (N + 1)/2-Abtastwert.
Natürlich kann die Reihenfolge der Kombination der Eingangsabtastungen auch zusammen mit der Bereitstellung der Koeffizienten in der jeweils entsprechenden Reihenfolge zeitlich invertiert werden.
In diesem Ausführungsbeispiel ist das Eingangssignal bevorzugt ein M-fach gemultiplextes Eingangssignal.
Ferner umfasst in dem digitalen Filter gemäß den vorstehend beschriebenen Ausführungsbeispielen der Integrator bevorzugt: einen zweiten Addierer, der die multiplizierten Abtastungen des kombinierten Ausgangssignals als jeweils erste Summanden empfängt und die tatsächliche Ausgangsabtastung an dem Ende der ersten Zeitspanne bereitstellt, ein viertes Verzögerungselement, das das Ausgangssignal des zweiten Addierers empfängt, und einen dritten Schalter, welcher veränderliche Anschluss jeweilige zweite Summanden für den zweiten Addierer bereitstellt, welcher ein Nullsignal an einem ersten festen Anschluss und das verzögerte Ausgangssignal des zweiten Addierers an einem zweiten festen Anschluss empfängt, wobei der veränderliche Anschluss des dritten Schalters während einer zweiten Zeitspanne mit dem ersten festen Anschluss verbunden wird, um eine neue Eingangssignalabtastung zu laden, und während einer dritten Zeitspanne mit dem jeweiligen zweiten festen Anschluss verbunden wird, um die tatsächliche Ausgangsabtastung zu berechnen und auszugeben.
Das Verfahren zum Filtern eines Eingangssignals mit einem digitalen FIR-Filter der Ordnung N, welches ein modifiziertes FIR-Filter der Ordnung 1 gemäß der Erfindung umfasst, umfasst die Schritte des: Haltens, in einem ersten Puffer, welcher das Eingangssignal empfängt und jede der zweiten Hälfte der letzten N empfangenen Eingangsabtastungen jedes Eingangssignals in der zeitlich umgekehrten Reihenfolge des Empfangs während der Zeit ausgibt, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird, Haltens, in einem zweiten Puffer, welcher jede der ersten Hälfte der letzten N empfangenen Eingangsabtastungen jedes Eingangssignals in der Reihenfolge des Empfangs während der Zeit ausgibt, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird, und Addierens, in einem ersten Addierer, der gleichzeitig ausgegebenen Abtastungen des ersten und des zweiten Puffers, welche gleichen Filterkoeffizienten zu unterziehen sind, und Ausgebens eines kombinierten Ausgangssignals, Multiplizierens jeder Abtastung des kombinierten Ausgangssignals mit einem jeweils entsprechenden Filterkoeffizienten, und Integrierens der multiplizierten Abtastungen des kombinierten Ausgangssignals während einer ersten Zeitspanne, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird, und Bereitstellens der tatsächlichen Augangsabtastung am Ende der ersten Zeitspanne. Dieses Verfahren ist gekennzeichnet durch die Schritte des Umschaltens des Eingangssignals auf den ersten Addierer und auf ein erstes Verzögerungselement in dem ersten Puffer während einer zweiten Zeitspanne, um eine neue Eingangssignalabtastung zu laden; Verzögerns des Eingangssignals in dem ersten Verzögerungselement und Bereitstellens verzögerter Eingangsabtastungen; Verzögerns der verzögerten Eingangsabtastungen in einem zweiten Verzögerungselement in dem ersten Puffer; Umschaltens erster weiter verzögerter Eingangsabtastungen, die von dem zweiten Verzögerungselement ausgegeben wurden, auf den ersten Addierer und auf das erste Verzögerungselement während einer dritten Zeitspanne, um das kombinierte Ausgangssignal zu berechnen und auszugeben; Umschaltens der verzögerten Eingangsabtastungen auf ein drittes Verzögerungselement in dem zweiten Puffer während der zweiten Zeitspanne; Verzögerns der verzögerten Eingangsabtastungen in dem dritten Verzögerungselement und Ausgeben zweiter weiter verzögerter Eingangsabtastungen an den ersten Addierer; und Umschaltens der zweiten weiter verzögerten Eingangsabtastungen auf den Eingang des dritten Verzögerungselements während der dritten Zeitspanne.
In dem Verfahren gemäß der Erfindung werden bevorzugt für gerades N die ersten N/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der Reihenfolge des Empfangs umfasst, mit den letzten N/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der zeitlich umgekehrten Reihenfolge umfasst, kombiniert.
Alternativ oder zusätzlich werden in dem Verfahren gemäß der Erfindung bevorzugt für ungerades N die ersten (N – 1)/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der Reihenfolge des Empfangs umfasst, mit den letzten (N – 1)/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der zeitlich umgekehrten Reihenfolge umfasst, kombiniert, und wird der (N + 1)/2-Abtastwert verdoppelt.
Ferner ist in dem Verfahren gemäß der Erfindung bevorzugt das Eingangssignal ein M-fach gemultiplextes Eingangssignal.
Ein Computerprogrammprodukt gemäß der Erfindung umfasst ein Computerprogrammittel, das zum Verkörpern des digitalen Filters wie in einem beliebigen der vorstehenden Ausführungsbeispiele der Erfindung definiert angepasst ist, wenn das Computerprogrammprodukt auf einem Computer, einem digitalen Signalprozessor oder dergleichen ausgeführt wird.
Ferner umfasst ein Computerprogrammprodukt gemäß der Erfindung ein Computerprogrammmittel, das zum Ausführen der Verfahrensschritte wie in einem beliebigen der vorstehenden Ausführungsbeispiele der Erfindung definiert angepasst ist, wenn das Computerprogrammprodukt auf einem Computer, einem digitalen Signalprozessor oder dergleichen ausgeführt wird.
Daher wird in Übereinstimmung mit der Erfindung eine Realisierung eines digitalen Filters vorgeschlagen, die aus nur einem Multiplexer besteht, d. h. welche mit einer höheren Taktrate arbeitet und den Koeffizienten an dem Multiplizierer bei jedem Taktzyklus ändert, in welcher aber die Taktrate des Multiplizierers im Vergleich zu bekannten Filtern durch Berücksichtigen gleicher Filterkoeffizienten, beispielsweise auf der Grundlage der Symmetrie von FIR-Filterkoeffizienten, reduziert ist. In Übereinstimmung mit der Erfindung werden bevorzugt die Abtastungen, die zu gleichen Filterkoeffizienten gehören, im Voraus addiert, um die Anzahl von Multiplikationen zu reduzieren, welches in einer reduzierten Taktrate für das Filter, einer reduzierten benötigten Berechnungsleistung und daher einem reduzierten Leistungsverbrauch resultiert.
In einem solchen besonderen bevorzugten Ausführungsbeispiel eines digitalen Filters in Übereinstimmung mit der Erfindung, welches ein digitales FIR-Filter realisieren könnte, kann die Symmetrie von FIR-Filterkoeffizienten leicht berücksichtigt werden. Wie vorstehend in allgemeinen Begriffen definiert wurde, sind zwei Ringpuffer angeordnet, um die richtigen Abtastungen zur richtigen Zeit bereitzustellen. Beide speichern "etwa die Hälfte" der benötigten Abtastungen für die Filterkoeffizienten. Um Vorteil aus der Symmetrie zu ziehen und die richtigen, in dem Puffer rotierenden Abtastungen bereitzustellen, stellt einer der Ringpuffer die Abtastungen in "zeitlich invertierter" Reihenfolge bereit.
Die Speicherung von "etwa der Hälfte" der benötigten Abtastungen für die Filterkoeffizienten ist in dem Sinne zu verstehen, dass im Fall einer geraden Filterordnung N, d. h. einer geradzahligen Anzahl von Filterkoeffizienten, jeder der Puffer N/2 Abtastungen bereitstellt, einer in der Reihenfolge des Empfangs, d. h. die erste Abtastung, die zweite Abtastung, die dritte Abtastung, ..., die N/2-te Abtastung, und der andere in zeitlich invertierter bzw. umgekehrter Reihenfolge, d. h. die N-te Abtastung, die (N – 1)-te Abtastung, ..., die (N/2 + 1)-te Abtastung. Im Fall einer ungeraden Filterordnung N jedoch, d. h. einer ungeradzahligen Anzahl N von Filterkoeffizienten, speichert jeder der Puffer (N + 1)/2 Abtastungen des Eingangssignals, so dass die (N + 1)/2-te Abtastung in beiden Puffern gespeichert ist, d. h. der die Abtastungen in der Reihenfolge des Empfangs speichernde Puffer stellt die erste Abtastung, die zweite Abtastung, die dritte Abtastung, ..., die (N + 1)/2-te Abtastung bereit, und der die Abtastungen in zeitlich invertierter Reihenfolge speichernde Puffer speichert die N-te Abtastung, die (N – 1)-te Abtastung, ..., die (N + 1)/2-te Abtastung und gibt diese aus.
Aufgrund dieses Verfahrens wird eine besonders einfache Realisierung für beide Fälle, d. h. eine gerade und eine ungerade Filterordnung N, unter Berücksichtigung dessen erreicht, dass der (N + 1)/2-te Filterkoeffizient im Fall einer ungeraden Filterordnung N durch 2 dividiert werden muss.
Weitere Merkmale und Vorteile des digitalen Filters und des Verfahrens zum Filtern eines M-fach gemultiplexten Eingangssignals mit einem digitalen Filter gemäß der Erfindung werden aus der folgenden Beschreibung beispielhafter Ausführungsbeispiele derselben in Verbindung mit den beigefügten Figuren ersichtlich, in welchen:
1 ein Blockdiagramm einer digitalen FIR-Filter-Realisierung gemäß der Erfindung für einen Filter mit ungerader Filterordnung zeigt,
2 ein Blockdiagramm einer digitalen FIR-Filter-Realisierung gemäß der Erfindung für einen Filter mit gerader Filterordnung zeigt, und
3 ein Blockdiagramm einer digitalen FIR-Filterstruktur gemäß der Erfindung für ein Filter mit ungerader Filterordnung und ein M-fach gemultiplextes Eingangssignal zeigt.
Im Folgenden werden beispielhafte bevorzugte Ausführungsbeispiele von digitalen Filtern gemäß der Erfindung beschrieben. Da in beispielsweise digitalen Empfängern verwendete digitale Filter häufig auf einem ASIC realisiert sind, ist zu wünschen, dass die Filterschaltungen so klein wie möglich gemacht werden, um die Kosten zu reduzieren. Dies bedeutet, dass die Filter mit so wenig Elementen wie möglich realisiert werden sollten.
Daher umfassen die beispielhaften bevorzugten Ausführungsbeispiele von digitalen FIR-Filter-Realisationen nur einen Multiplizierer zum Realisieren eines FIR-Filters der Ordnung N. Ähnlich zu den Realisierungen der vorstehend identifizierten europäischen Patentanmeldungen, deren Inhalt in diese Spezifikation durch Bezugnahme einbezogen wird, beruht die Realisierung eines FIR-Filters der Ordnung N mit einem Multiplizierer auf der Verwendung einer höheren Taktrate für das tatsächliche Filter und einer Bereitstellung der Filterkoeffizienten in einer speziellen Reihenfolge an dem Multiplizierer. Ferner sind in Übereinstimmung mit der Erfindung Berechnungsleistungsanforderungen in Bezug auf eine benötigte Taktrate aufgrund des Kombinierens von gleichen Filterkoeffizienten unterzogenen Abtastungen reduziert.
In Übereinstimmung mit den beschriebenen bevorzugten Ausführungsbeispielen der Erfindung, welche nur die Symmetrie von FIR-Filter-Koeffizienten berücksichtigen, beträgt die Taktrate für ein Filter ungerader Ordnung N(N + 1)/2·f_s·M, mit f_s als der Abtastrate des Eingangssignals und M als der Anzahl von Multiplexen des Eingangssignals. Im Fall einer geraden Filterordnung N beträgt die Taktrate N/2·f_s·M.
Da die Symmetrie eines FIR-Filters dazu verwendet wird, die Anzahl von Multiplikationen zu reduzieren, werden zwei Ringpuffer verwendet, um die richtigen Abtastungen zur richtigen Zeit bereitzustellen. Einer der Ringpuffer stellt die Abtastungen in der Empfangsreihenfolge bereit, und der andere stellt die Abtastungen in zeitlich invertierter Reihenfolge bereit. Dann werden die Abtastungen, welche auf symmetrische Koeffizienten angewendet werden müssen, im Voraus addiert, um die Anzahl von Multiplikationen entsprechend Abtastungen zu reduzieren. Um einen Überlauf zu vermeiden, werden die Eingangsabtastungen bevorzugt im Maßstab geändert.
Nachdem die addierten Abtastungen ihren Filterkoeffizienten unterzogen, d. h. mit dem jeweiligen Filterkoeffizienten multipliziert, worden sind, bildet ein Integrator, welcher für jede neu ausgegebene Abtastung initialisiert wird, die Summe der (N + 1)/2 im Fall einer ungeraden Filterordnung und N/2 im Fall einer geraden Filterordnung N kombinierten und gewichteten Eingangsabtastungen.
1 zeigt ein Blockdiagramm der FIR-Filterstruktur gemäß der Erfindung für ein Filter mit ungerader Filterordnung N.
Das Eingangssignal, welches nicht gemultiplext ist, wird einer Kombiniereinheit zugeführt, die einen ersten Ringpuffer 1, einen zweiten Ringpuffer 2, und einen Addierer 3 umfasst, welcher zumindest die letzten N empfangenen Eingangsabtastungen hält, diese kombiniert, so dass Eingangsabtastungen, welche gleichen Filterkoeffizienten basierend auf der FIR-Filter-Koeffizientensymmetrie zu unterziehen sind, addiert werden, und die letzten N kombinierten Eingangsabtastungen, d. h. (N + 1)/2 Eingangsabtastungen, während der Zeit, bei welcher die tatsächliche Eingangsabtastung dem gesamten FIR-Filter zugeführt wird, dem Multiplizierer 4 bereitstellt, welcher entsprechend (N + 1)/2 Filterkoeffizienten umschaltet bzw. wechselt, um eine jeweilige Gewichtung der kombinierten Eingangsabtastungen durchzuführen. Alle (N + 1)/2 kombinierten und gewichteten Eingangsabtastungen werden einem Integrator 5 zugeführt, an dessen Ausgang das entsprechend gefilterte Eingangssignal zur Verfügung steht, nachdem alle (N + 1)/2 kombinierten und gewichteten Eingangsabtastungen addiert sind.
Der erste Ringpuffer 1 umfasst einen ersten Schalter S₁, welcher das Eingangssignal an seinem ersten festen Anschluss S₁₀ empfängt und das Ausgangssignal des ersten Ringpuffers 1 dem Addierer 3 an seinem variablen Anschluss zuführt. Dieses Ausgangssignal wird auch einem ersten Verzögerungselement D₁ mit einer Verzögerung von 2 Taktzyklen zugeführt, welches sein Ausgangssignal dem Eingang des zweiten Ringpuffers 2 und einem zweiten Verzögerungselement D₂ des ersten Ringpuffers 1 mit einer Verzögerung (N – 1)/2 zuführt. Das zweite Verzögerungselement D₂ liefert sein Ausgangssignal an den zweiten festen Anschluss S₁₁ des ersten Schalters S₁.
Der zweite Ringpuffer 2 umfasst einen zweiten Schalter S₂, welcher das Eingangssignal des zweiten Ringpuffers 2 an seinem ersten festen Anschluss S₂₀ empfängt und das Eingangssignal eines dritten Verzögerungselements D₃ an seinem variablen Anschluss liefert. Das dritte Verzögerungselement D₃ hat eine Verzögerung (N – 1)/2 und liefert das Ausgangssignal des zweiten Ringpuffers 2 an den ersten Addierer 3. Das Ausgangssignal des dritten Verzögerungselements D₃ wird weiter dem zweiten festen Anschluss S₂₁ des zweiten Schalters S₂ zugeführt.
Der erste Addierer 3 addiert das Ausgangssignal des ersten Ringpuffers 1 und das Ausgangssignal des zweiten Ringpuffers 2 und liefert ein kombiniertes Ausgangssignal an den Multiplizierer 4. Das Ausgangssignal des ersten Ringpuffers 1 umfasst die zweite Hälfte der letzten N Eingangsabtastungen in zeitlich invertierter Reihenfolge, d. h. S₁, S₂, ..., S_(N+1)/2. Das Ausgangssignal des zweiten Ringpuffers 2 liefert die erste Hälfte der letzten N Eingangsabtastungen in ihrer ankommenden Reihenfolge, d. h. S_N, S_N-1, ..., S_(N+1)/2. In dieser Schreibweise ist S₁ die neueste Abtastung, d. h. die tatsächlich der Kombiniereinheit, d. h. dem ersten Ringpuffer 1, zugeführte Abtastung, und ist die Abtastung S_N die älteste, für den gegenwärtigen Filterprozess berücksichtigte Abtastung.
Der Multiplizierer 4 gewichtet jede der Abtastungen des kombinierten Ausgangssignals mit einem entsprechenden Filterkoeffizienten a₁, a₂, ..., a_(N-1)/2, und – da die Mittenabtastung der ungeradzahligen N Eingangsabtastungen, d. h. die Abtastung S_(N+1)/2, verdoppelt wird – diese Mittenabtastung wird mit einem Filterkoeffizienten a_(N+1)/2 gewichtet, welcher durch 2 dividiert ist. Alle gewichteten Abtastungen des kombinierten Ausgangssignals, welche der tatsächlichen, dem FIR-Filter zugeführten Eingangsabtastung entsprechen, werden durch den Integrator 5 integriert. Der Integrator umfasst einen zweiten Addierer A₁, welcher das Ausgangssignal von dem Multiplizierer 4 als einen ersten Summanden empfängt und die tatsächliche Ausgangsabtastung des FIR-Filters an dem Ende seiner Integrationsperiode an seinem Ausgang liefert. Die Ausgabe des zweiten Addierers A₁ wird einem vierten Verzögerungselement D₄ mit einer Verzögerung von einem Taktzyklus zugeführt, welches sein Ausgangssignal dem zweiten festen Anschluss eines Schalters S₃ zuführt. Der variable Anschluss des Schalters S₃ liefert den zweiten Summanden an den zweiten Addierer A₁. Der erste feste Anschluss des dritten Schalters S₃ ist mit einem Nullsignal 6 verbunden.
Alle drei Schalter S₁, S₂, S₃ werden in dem ersten Taktzyklus auf ihren ersten festen Anschluss S₁₀, S₂₀, S₃₀ geschaltet. Hierbei lädt der erste Schalter S₁ die neue Eingangsabtastung, übernimmt der zweite Schalter S₂ eine Eingangsabtastung aus dem ersten Ringpuffer 1 in den zweiten Ringpuffer 2, und initialisiert der dritte Schalter S₃ den Integrator 5. Ab dem zweiten Taktzyklus werden sie auf ihre jeweiligen zweiten festen Anschlüsse S₁₁, S₂₁, S₃₁ geschaltet, bis eine Ausgangsabtastung des FIR-Filters ermittelt ist und die nächste Eingangsabtastung benötigt wird.
2 zeigt das Blockdiagramm der FIR-Filterstruktur gemäß der Erfindung für ein Filter mit einer geraden Filterordnung N für ein Eingangssignal, welches nicht gemultiplext ist, d. h. nur einen Multiplex umfasst. Grundlegend ist die Filterstruktur gleich der des in 1 gezeigten FIR-Filters. Nur die Verzögerungen des ersten, des zweiten und des dritten Verzögerungselements D₁, D₂, D₃ sind unterschiedlich. Für eine gerade Filterordnung N stellt nur das erste Verzögerungselement D₁ eine Verzögerung von einem Taktzyklus be reit, stellt das zweite Verzögerungselement D₂ eine Verzögerung von N/2 Taktzyklen bereit, und stellt das dritte Verzögerungselement D₃ eine Verzögerung von N/2 – 1 Taktzyklen bereit. Daher gibt der erste Ringpuffer die Abtastungen S₁, S₂, ..., S_N/2 aus, und gibt der zweite Ringpuffer 2 die Abtastungen S_N, S_N-1, ..., S_N/ ₂₊₁ aus.
Ferner schaltet, da keine Mittenabtastung existiert wie in dem Fall für eine ungerade Filterordnung N, der Multiplizierer 4 durch die Filterkoeffizienten a₁, a₂, ..., a_N/2, ohne einen der Filterkoeffizienten dividieren zu müssen.
3 zeigt die grundlegend ähnliche Filterstruktur für ein FIR-Filter für eine ungerade Filterordnung N mit einem M-fach gemultiplexten Eingangssignal, in welchem nur das zweite und das dritte Verzögerungselement im Vergleich zu dem in 1 gezeigten Filter dahin gehend geändert werden müssen, dass das zweite Verzögerungselement des ersten Ringpuffers 1 und das dritte Verzögerungselement des zweiten Ringpuffers 2 beide eine Verzögerung von ((N – 1) + (N + 1)(M – 1))/2 Taktzyklen haben.
Daher geben der erste Ringpuffer 1 und der zweite Ringpuffer 2 jeweils die Hälfte der letzten N Abtastungen des Multiplexes der gegenwärtig dem FIR-Filter zugeführten Eingangsabtastung aus.
Das FIR-Filter gemäß der vorliegenden Erfindung ist in seiner Größe reduziert, beispielsweise eine Realisierung mit so wenig Elementen wie möglich, da wegen des Laufen lassens des Filters mit einer höheren Taktrate nur ein Multiplizierer notwendig ist. Ferner ist die höhere Taktrate im Vergleich zu bekannten Filtern, welche in der Größe reduziert sind, verringert. Daher ist die Realisierung auf einem ASIC billiger, da nur eine reduzierte Berechnungsleistung für eine Filtereinheit kleiner Größe benötigt wird.

Claims

Digitales FIR-Filter der Ordnung N, das ein Eingangssignal mit einer vorbestimmten Abtastrate empfängt und ein Ausgangssignal mit der vorbestimmten Abtastrate ausgibt, umfassend: – eine Kombiniereinheit (1, 2, 3) beinhaltend – einen ersten Puffer (1), welcher das Eingangssignal empfängt und jede der zweiten Hälfte der letzten N empfangenen Eingangsabtastungen jedes Eingangssignals in der zeitlich umgekehrten Reihenfolge des Empfangs während der Zeit ausgibt, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird, – einen zweiten Puffer (2), welcher jede der ersten Hälfte der letzten N empfangenen Eingangsabtastungen jedes Eingangssignals in der Reihenfolge des Empfangs während der Zeit ausgibt, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird, und – einen ersten Addierer (3), welcher die gleichzeitig ausgegebenen Abtastungen des ersten und des zweiten Puffers (1, 2), welche gleichen Filterkoeffizienten unterzogen wurden, empfängt und addiert und ein kombiniertes Ausgangssignal ausgibt, – einen Multiplizierer (4), der das kombinierte Ausgangssignal empfängt und jede Abtastung desselben mit einem jeweils entsprechenden Filterkoeffizienten multipliziert, und – einen Integrator (5), der die multiplizierten Abtastungen des kombinierten Ausgangssignals empfängt, diese während einer ersten Zeitspanne, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird integriert und die tatsächliche Ausgangsabtastung am Ende der ersten Zeitspanne bereitstellt, dadurch gekennzeichnet, dass – der erste Puffer (1) umfasst: – einen ersten Schalter (S₁), der das Eingangssignal an einem ersten festen Anschluss (S₁₀) empfängt und die Ausgangsabtastungen des ersten Puffers (1) an einem veränderlichen Anschluss desselben bereitstellt, – ein erstes Verzögerungselement (D₁), das mit dem veränderlichen Anschluss des ersten Schalters (S₁) verbunden ist und verzögerte Eingangsabtastungen für den zweiten Puffer (2) bereitstellt, – ein zweites Verzögerungselement (D₂), das mit dem Ausgang des ersten Verzögerungselements (D₁) verbunden ist und weiter verzögerte Eingangsabtastungen für einen zweiten festen Anschluss (S₁₁) des ersten Schalters (S₁) bereitstellt, und dass – der zweite Puffer (2) umfasst: – einen zweiten Schalter (S₂), der die verzögerten Eingangsabtastungen an einem ersten festen Anschluss (S₂₀) empfängt und die Ausgangsabtastungen des ersten Puffers (1) an einem veränderlichen Anschluss desselben bereitstellt, und – ein drittes Verzögerungselement (D₃), das mit einem veränderlichen Anschluss des zweiten Schalters (S₂) verbunden ist und die Ausgangsabtastungen des zweiten Puffers (2) bereitstellt, welche zusätzlich einem zweiten festen Anschluss (S₂₁) des zweiten Schalters (S₂) zugeführt werden, wobei der veränderliche Anschluss des ersten Schalters (S₁) und der veränderliche Anschluss des zweiten Schalters (S₂) während einer zweiten Zeitspanne mit dem jeweiligen ersten festen Anschluss (S₁₀, S₂₀) verbunden werden, um eine neue Eingangssignalabtastung zu laden, und während einer dritten Zeitspanne mit dem jeweiligen zweiten festen Anschluss (S₁₁, S₂₁) verbunden werden, um das kombinierte Ausgangssignal zu berechnen und auszugeben.
Digitales Filter nach Anspruch 1, bei dem für gerades N die Kombiniereinheit die ersten N/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der Reihenfolge des Empfangs umfasst, mit den letzten N/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der zeitlich umgekehrten Reihenfolge umfasst, kombiniert.
Digitales Filter nach Anspruch 1, bei dem für ungerades N die Kombiniereinheit – die ersten (N – 1)/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der Reihenfolge des Empfangs umfasst, mit den letzten (N – 1)/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der zeitlich umgekehrten Reihenfolge umfasst, kombiniert, und – den (N + 1)/2-Abtastwert verdoppelt.
Digitales Filter nach einem der Ansprüche 1 bis 3, bei dem das in den ersten Puffer (1) eingegebene Eingangssignal ein M-fach gemultiplextes Eingangssignal ist.
Digitales FIR-Filter nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Integrator umfasst: – einen zweiten Addierer (A₁), der die multiplizierten Abtastungen des kombinierten Ausgangssignals als jeweils erste Summanden empfängt und die tatsächliche Ausgangsabtastung an dem Ende der ersten Zeitspanne bereitstellt, – ein viertes Verzögerungselement (D₄), das das Ausgangssignal des zweiten Addierers (A₁) empfängt, und – einen dritten Schalter (S₃), welcher veränderliche Anschluss jeweilige zweite Summanden für den zweiten Addierer (A₁) bereitstellt, welcher ein Nullsignal (6) an einem ersten festen Anschluss (S₃₀) und das verzögerte Ausgangssignal des zweiten Addierers (A₁) an einem zweiten festen Anschluss (S₃₁) empfängt, wobei der veränderliche Anschluss des dritten Schalters (S₃) während einer zweiten Zeitspanne mit dem ersten festen Anschluss (S₃₀) verbunden wird, um eine neue Eingangssignalabtastung zu laden, und während einer dritten Zeitspanne mit dem jeweiligen zweiten festen Anschluss (S₃₁) verbunden wird, um die tatsächliche Ausgangsabtastung zu berechnen und auszugeben.
Verfahren zum Filtern eines Eingangssignals mit einem digitalen FIR-Filter der Ordnung N, welches ein modifiziertes FIR-Filter der Ordnung 1 umfasst, das mit einer höheren Abtastrate arbeitet, umfassend die Schritte des: – Haltens, in einem ersten Puffer (1), welcher das Eingangssignal empfängt und jede der zweiten Hälfte der letzten N empfangenen Eingangsabtastungen jedes Eingangssignals in der zeitlich umgekehrten Reihenfolge des Empfangs während der Zeit ausgibt, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird, – Haltens, in einem zweiten Puffer (2), welcher jede der ersten Hälfte der letzten N empfangenen Eingangsabtastungen jedes Eingangssignals in der Reihenfolge des Empfangs während der Zeit ausgibt, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird, und – Addierens, in einem ersten Addierer (3), der gleichzeitig ausgegebenen Abtastungen des ersten und des zweiten Puffers (2, 3), welche gleichen Filterkoeffizienten unterzogen wurden, und Ausgebens eines kombinierten Ausgangssignals, – Multiplizierens jeder Abtastung des kombinierten Ausgangssignals mit einem jeweils entsprechenden Filterkoeffizienten, und – Integrierens der multiplizierten Abtastungen des kombinierten Ausgangssignals während einer ersten Zeitspanne, in welcher die tatsächliche Eingangsabtastung dem FIR-Filter zugeführt wird, und Bereitstellens der tatsächlichen Ausgangsabtastung am Ende der ersten Zeitspanne, gekennzeichnet durch die Schritte des – Umschaltens des Eingangssignals auf den ersten Addierer (3) und auf ein erstes Verzögerungselement (D₁) in dem ersten Puffer (1) während einer zweiten Zeitspanne, um eine neue Eingangssignalabtastung zu laden, – Verzögerns des Eingangssignals in dem ersten Verzögerungselement (D₁) und Bereitstellens verzögerter Eingangsabtastungen, – Verzögerns der verzögerten Eingangsabtastungen in einem zweiten Verzögerungselement (D₂) in dem ersten Puffer (1), – Umschaltens erster weiter verzögerter Eingangsabtastungen, die von dem zweiten Verzögerungselement (D₂) ausgegeben wurden, auf den ersten Addierer (3) und auf das erste Verzögerungselement (D₁) während einer dritten Zeitspanne, um das kombinierte Ausgangssignal zu berechnen und auszugeben, – Umschaltens der verzögerten Eingangsabtastungen auf ein drittes Verzögerungselement (D₃) in dem zweiten Puffer während der zweiten Zeitspanne, – Verzögerns der verzögerten Eingangsabtastungen in dem dritten Verzögerungselement (D₃) und Ausgeben zweiter weiter verzögerter Eingangsabtastungen an den ersten Addierer (3), und – Umschaltens der zweiten weiter verzögerten Eingangsabtastungen auf den Eingang des dritten Verzögerungselements (D₃) während der dritten Zeitspanne.
Verfahren nach Anspruch 6, bei dem für gerades N die ersten N/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der Reihenfolge des Empfangs umfasst, mit den letzten N/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der zeitlich umgekehrten Reihenfolge umfasst, kombiniert werden.
Verfahren nach Anspruch 6, bei dem für ungerades N die ersten (N – 1)/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignalmultiplexes, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der Reihenfolge des Empfangs umfasst, mit den letzten (N – 1)/2 der letzten N empfangenen Eingangssignalabtastungen des Eingangssignals, welches die tatsächlich dem FIR-Filter zugeführte Eingangsabtastung in der zeitlich umgekehrten Reihenfolge umfasst, kombiniert werden, und der (N + 1)/2-Abtastwert verdoppelt wird.
Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass das Eingangssignal ein M-fach gemultiplextes Eingangssignal ist.
Computerprogrammprodukt,umfassend ein Computerprogrammittel, das zum Verkörpern des digitalen Filters wie in einem der Ansprüche 1 bis 5 angepasst ist, wenn das Computerprogrammprodukt auf einem Computer, einem digitalen Signalprozessor oder dergleichen ausgeführt wird.
Computerprogrammprodukt,umfassend ein Computerprogrammittel, das zum Ausführen der Verfahrensschritte wie in einem der Ansprüche 6 bis 9 angepasst ist, wenn das Computerprogrammprodukt auf einem Computer, einem digitalen Signalprozessor oder dergleichen ausgeführt wird.